KR101542478B1 - 도전성 포스트를 갖는 상호접속 소자의 제조 방법 - Google Patents

도전성 포스트를 갖는 상호접속 소자의 제조 방법 Download PDF

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션 모란
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테세라, 인코포레이티드
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Abstract

하나 이상의 마이크로 전자 디바이스 또는 배선을 갖는 다른 소자(172)와 전도가능하게 상호접속하기 위한 상호접속 소자(170, 190)를 제공한다. 상호접속 소자는 주 표면을 갖는 유전체 소자(187)를 포함한다. 다수의 노출된 금속 포스트(130)를 포함하는 도금처리된 금속 층(130, 192)은, 유전체 소자의 주 표면(176)을 넘어 바깥쪽으로 돌출된다. 몇몇 금속 포스트는 유전체 소자에 의해 서로 전기적으로 절연될 수 있다. 상호접속 소자는 금속 포스트와 전도가능하게 연결되는 다수의 단자(151)를 포함한다. 단자는 유전체 소자(187)를 통해 금속 포스트(130)에 연결될 수 있다. 금속 포스트는 맨드릴(120)의 노출된 공면 표면과 맨드릴 내의 구멍(102)의 내면에 금속(122, 124)을 도금하고 그 후에 맨드릴을 제거함으로써 형성될 수 있다.

Description

도전성 포스트를 갖는 상호접속 소자의 제조 방법{A METHOD OF FABRICATING AN INTERCONNECTION ELEMENT HAVING CONDUCTIVE POSTS}
본 발명은 마이크로 전자 상호접속 소자 및 어셈블리와 그 제조 방법에 관한 것으로서, 더 구체적으로는 돌출된 금속 포스트, 특히 도금에 의해 형성되는 금속 포스트를 갖는 마이크로 전자 상호접속 소자 및 어셈블리에 관한 것이다.
관련출원
본 출원은 2007년 8월 15일에 제출된 미국 가특허출원 60/964,823호와 2007년 11월 26일에 제출된 미국 가특허출원 61/004,308호의 우선권을 주장하며, 상기 출원들의 내용을 본 명세서에서 참조에 의해 원용한다.
미세 피치(fine-pitch) 콘택(contact)을 갖는 마이크로 전자 소자와의 플립칩(flip-chip) 상호접속을 위해, 예컨대 칩 캐리어, 패키지 기판, 다수의 칩 모듈로 이루어진 기판, 및 이와 유사한 다른 소자 등의 상호접속 소자를 설치할 필요가 있다.
높은 용융 온도를 갖는 솔더 범프의 어레이와 같은 솔더투솔더(solder-to-solder) 상호접속 또는 스크린 인쇄(screen-printing) 기술 등의 통상적인 기술을 사용하면, 충분한 양의 도전성 범프(conductive bump)를 형성하는 것이 용이하지 않은데, 특히 이러한 도전성 범프가 150미크론 이하의 피치를 가지는 경우에 도전성 범프를 형성하는 것이 더 어렵다.
본 발명의 실시예에 의하면, 하나 이상의 마이크로 전자 디바이스 또는 배선을 갖는 다른 소자와 전도가능하게 상호접속하기 위한 상호접속 소자, 예컨대 패키지 기판, 회로 패널 또는 그외 다른 소자를 제공한다. 상호접속 소자는 주 표면을 갖는 시트형의 유전체 소자를 포함할 수 있다. 유전체 소자의 주 표면을 넘어 바깥쪽으로 돌출되어 노출된 다수의 금속 포스트를 포함하는 도금처리된 금속 층이 제공될 수 있다. 몇몇 또는 모든 금속 포스트는 유전체 소자에 의해 서로 전기적으로 절연될 수 있다. 포스트는 맨드릴(mandrel)의 노출된 공면 표면(co-planar surface)과 맨드릴 내의 구멍의 내면에 금속을 도금하고 그 후에 맨드릴을 제거함으로써 형성될 수 있다. 상호접속 소자는, 금속 포스트와 전도가능하게 연결되는 다수의 단자를 포함할 수 있다. 단자는 유전체 소자를 통해 금속 포스트에 연결될 수 있다.
일실시예에 의하면, 상호접속 소자는 유전체 소자의 주 표면에 따른 하나 이상의 방향으로 연장하는 다수의 금속 배선 트레이스(metal wiring trace)를 포함할 수 있다. 하나 이상의 금속 배선 트레이스는 금속 포스트로부터 전기적으로 절연될 수 있으며, 하나 이상의 배선 트레이스는 금속 포스트에 전도가능하게 연결될 수 있다. 이와 달리, 하나의 금속 배선 트레이스, 또는 그중 몇몇 또는 모든 금속 배선 트레이스가 금속 포스트로부터 전기적으로 절연될 수 있다. 유전체 소자의 일부는 하나 이상의 금속 배선 트레이스와 인접한 금속 포스트 사이에, 예를 들어 이러한 금속 배선 트레이스를 포스트로부터 전기적으로 절연시키기 위한 유전체 소자의 주 표면을 따라, 배치될 수 있다. 다른 예로서, 하나, 몇몇, 또는 모든 금속 배선 트레이스가 포스트에 전도가능하게 연결될 수 있다. 예를 들어, 금속 배선 트레이스는 유전체 소자의 주 표면에 따른 방향으로 트레이스에 인접한 금속 포스트 중 하나에 접속될 수 있다.
일실시예에서, 금속 배선 트레이스가, 인접하는 금속 포스트들 사이에 하나 이상 배치되고, 인접한 금속 포스트로부터 절연될 수 있다.
일실시예에서, 금속 층의 일부는 유전체 소자의 주 표면에 따른 방향으로 연장될 수 있고, 금속 포스트 중의 적어도 하나에 결합될 수 있다.
일실시예에서, 금속 층은 제1 층이 될 수 있고, 상호접속 소자는 유전체 소자를 통해 금속 포스트와 단자를 연결시키는 하나 이상의 제2 금속 층을 포함한다. 일례로서, 제2 금속 층은 금속 포스트의 베이스에 전도가능하게 결합될 수 있다.
일실시예에서, 금속 포스트는 주 표면으로부터 적어도 35미크론의 높이를 가지며, 대략 150미크론보다 작은 피치(pitch)를 가질 수 있다. 각각의 금속 포스트는, 구체적인 형태, 예를 들면 원뿔대 형태 또는 실질적인 원통형으로 형성될 수 있다.
일실시예에서, 상호접속 소자는 하나 이상의 다른 소자와 전도가능하게 연결되어 어셈블리를 형성할 수 있다. 예를 들어, 일실시예에서, 마이크로 전자 어셈블리는 상호접속 소자의 금속 포스트가, 집적회로가 장착된 미처리된(bare) 반도체 칩이나, 칩의 접착 패드 이외의 단자를 갖는 반도체 칩과 패키지를 포함하는 패키지화된 반도체 칩 등과 같은 하나 이상의 마이크로 전자 소자의, 접착 패드와 같은 콘택에 전도가능하게 접속된다. 반도체 칩은, 상호접속 소자에, 상호접속 소자를 바라보는 칩의 앞면과 "페이스 다운"(face-down) 또는 "플립칩"(flip-chip) 방향으로 장착될 수 있다. 이와 달리, 반도체 칩은 상호접속 소자로부터 멀어지는 방향으로 보는 칩의 앞면과 "페이스 업"(face-up) 방향으로 장착될 수 있다. 일례로서, 마이크로 전자 소자는 상호접속 소자와 페이스 다운 방향으로 장착된다. 마이크로 전자 소자는 피치를 갖는 노출된 다수의 콘택을 포함할 수 있는데, 금속 포스트가 콘택의 피치에 부합하는 피치를 가지며, 금속 포스트가 콘택과 전도가능하게 결합될 수 있다.
구체적인 실시예에서, 상호접속 소자의 금속 층은, 유전체 층에 인접한 안쪽의 금속 층과, 안쪽의 금속 층에 중첩하는 바깥쪽의 금속 층을 포함한다. 안쪽의 금속 층은, 바깥쪽의 금속 층에, 예컨대 금속을 도금함으로써 형성될 수 있다. 일례로서, 바깥쪽 금속 층은 니켈을 포함하여 이루어지며, 안쪽 금속 층은 구리를 포함하여 이루어질 수 있다.
일례로서, 마이크로 전자 어셈블리 또는 패키지는 피치로 정렬된 다수의 노출된 콘택을 갖는 마이크로 전자 소자와 상호접속 소자를 포함할 수 있다. 이러한 어셈블리에서, 상호접속 소자의 금속 포스트는 콘택의 피치에 부합하는 피치를 가질 수 있으며, 금속 포스트는 콘택에 결합될 수 있다.
본 발명에 의하면, 하나 이상의 마이크로 전자 디바이스 또는 배선을 갖는 다른 소자와 전도가능하게 상호접속하기 위한, 돌출된 도전성 포스트를 갖는 상호접속 소자를 제조하는 방법을 제공한다. 이러한 방법에서, 도전성 포스트는 제1 소자의 다수의 홀 내에 형성될 수 있다. 일례로서, 각각의 도전성 포스트는 홀의 벽과 경계를 이루는 금속 라이너를 포함할 수 있다. 상호접속 소자의 단자는 도전성 포스트와 전도가능하게 연결되도록 형성될 수 있다. 단자는 유전체 층을 통해 연장하는 구조체를 통해 도전성 포스트에 연결될 수 있다. 도전성 포스트는, 제1 소자를 부분적으로 또는 전체적으로 제거하는 등에 의해, 상호접속 소자의 주 표면을 넘어 바깥쪽으로 돌출되도록 될 수 있다. 제1 소자 또는 그 일부가, 예를 들어 단자를 형성한 후에 제거될 수 있다. 일례로서, 제1 소자는 제1 소자의 홀의 벽과 경계를 이루는 각 도전성 포스트의 금속 라이너에 대해 선택적으로 제1 소자를 에칭함으로써 제거된다.
일례로서, 제1 소자는 제1 금속을 포함할 수 있으며, 금속 라이너는 제2 금속을 포함할 수 있다. 제2 금속은 제1 소자를 선택적으로 에칭하는 데에 사용되는 에칭제에 의한 식각에 저항하도록 될 수 있다.
일례로서, 금속 포스트를 형성하는 단계는 홀 내에 금속 라이너와 접촉하도록 제2 금속을 형성하는 단계를 포함할 수 있다. 구체적인 예에서, 홀 내의 금속 라이너는 도금처리를 포함하는 공정에 의해 형성될 수 있다. 제2 금속 층은 도금처리를 포함하는 단계에 의해 형성될 수 있다. 일례로서, 제2 금속 층은 홀을 채울 수 있다.
제2 금속 층은 제1 금속을 포함할 수 있다. 제1 금속은, 예컨대 구리로 될 수 있으며, 금속 라이너는 니켈을 포함할 수 있다.
일례로서, 제1 소자는 실질적으로 구리로 구성된 금속 시트를 포함할 수 있으며, 홀은 대략 150미크론 이하의 피치를 가질 수 있다. 제1 소자는 금속 시트에 레이저 드릴링에 의해 쓰루 홀(through hole)을 만들고, 쓰루 홀을 덮도록 금속 시트의 면에 캐리어(carrier)를 결합함으로써 형성될 수 있다. 제1 소자는 금속 시트에 쓰루 홀을 기계적으로 형성하고, 쓰루 홀을 덮도록 금속 시트의 면에 캐리어를 결합함으로써 형성될 수 있다.
구체적인 예에서, 금속 또는 도전성 포스트는 원뿔대 형태가 될 수 있다. 일례로서, 금속 또는 도전성 포스트는 원통형이 될 수 있다.
본 발명에 의하면, 상호접속 소자를 제조하기 위한 방법을 제공한다. 이러한 방법에 의하면, 도전성 포스트는 제1 금속을 포함하는 제1 소자의 다수의 블라인드 홀 내에 형성될 수 있다. 각각의 도전성 포스트는 홀과 경계를 이루며 제1 금속을 식각하는 에칭제에 의한 식각에 대해 저항하는 제2 금속을 포함하는 라이너와 홀 내에서 라이너와 접촉하는 제3 금속을 가질 수 있다. 다수의 단자는 유전체 층의 바닥 면에 노출되고, 도전성 포스트와 전도가능하게 연결되도록 형성될 수 있다. 제1 소자의 적어도 일부는 도전성 포스트의 적어도 일부가 유전체 층의 표면을 넘어 돌출되도록, 에칭제를 사용해서 선택적으로 제거될 수 있다. 일례로서, 이러한 과정은 포스트와 단자를 형성한 후에 행해져도 된다.
도 1은 일실시예에 따른 상호접속 소자를 제조하는 방법의 예비 단계를 나타내는 부분 단면도(도 2의 라인 1-1에 따라 절취한 단면)이다.
도 2는 일실시예에 따른 상호접속 소자를 제조하는 방법에서, 도 1에 나타낸 단면에 대응하는 부분 평면도이다.
도 3~도 12a는 일실시예에 따른 상호접속 소자를 제조하는 방법에서, 도 1에 나타낸 단계에 후속하는 일련의 단계를 나타내는 부분 단면도이다.
도 12b는 일실시예에 따른 상호접속 소자의, 도 12a에 대응하는 부분 평면도이다.
도 13a는 다른 소자와 외부에서 상호접속된, 일실시예에 따른 상호접속 소자의 부분 단면도이다.
도 13b는 도 12 및 도 13a에 나타낸 실시예의 변형예에 따른 상호접속 소자의 부분 단면도이다.
도 14~도 17은 도 1~도 12에 나타낸 실시예의 변형예에 따른 상호접속 소자를 제조하는 방법의 일련의 단계를 나타내는 부분 단면도이다.
도 18~도 25는 일실시예에 따른 상호접속 소자를 제조하는 방법의 일련의 단계를 나타내는 부분 단면도이다.
본 발명의 실시예에 따른, 도금에 의해 형성되는 돌출된 도전성 포스트(conductive post)를 갖는 상호접속 소자를 제조하기 위한 방법을 개시한다. 이 포스트는 회로 패널과 같은 배선 소자 또는 마이크로 전자 소자와 같은 다른 소자에 상호접속 소자(interconnection element)를 전도가능하게 접속하는 데에 사용될 수 있다. 본 명세서에서 설명하는 바와 같이, 돌출된 도전성 포스트를 갖는 상호접속 소자를 사용함으로써, 마이크로 전자 소자나 노출된 콘택의 어레이를 갖는 다른 소자에 상호접속이 이루어질 수 있다. 다른 예로서, 본 명세서에서 설명하는 상호접속 소자의 도전성 포스트는, 미세 피치(fine pitch), 예를 들어 중심과 중심 간의 거리를 측정했을 때에 150미크론 이하의 피치로 정렬된 마이크로 전자 소자의 콘택에 접속할 수 있다.
도 1에 나타낸 바와 같이, 소자(100; 부분 단면도로서 나타냄)는, 소자의 상면(104)과 상면으로부터 이격된 바닥면(106) 사이로 연장하는 다수의 쓰루 홀(through hole: 102)을 형성하도록 패턴화된다. 소자(100)는 상면과 바닥면 사이의 두께(108)가, 수십미크론에서 수백미크론의 범위를 가질 수 있다. 이 두께(108)는 일반적으로, 도 2에 나타낸 바와 같이(평면도), 소자(100)의 상면에 의해 형성된 영역(103)에서는 균일하다. 소자는 도전성을 가지거나, 부도체 또는 반도체 소자에 포함될 수도 있다. 일례로서, 소자는 실질적으로 금속으로 이루어진 시트 또는 포일(foil)이다. 예를 들어, 소자는 실질적으로 구리로 이루어진 포일이 될 수 있다.
쓰루 홀(102; 도 1 및 도 2 참조)은 여러 방법 중에서 광학적인 어블레이션에 의해 또는 기계적으로 형성될 수 있다. 예를 들어, 쓰루 홀은, 통상적으로 네오디뮴 등의 도펀트로 도핑되는 이트륨 알루미늄 가닛(YAG: yttrium aluminum garnet)으로 이루어진 자외선 파장(UV) YAG 레이저 등의 레이저를 사용하여 드릴링(drilling)함으로써 형성될 수 있다. 이러한 UV YAG 레이저에 의해 생성되는 홀은, 거의 수직인, 즉, 수직 방향에 대해 비교적 작은 각도를 이루는 벽(109)을 포함한다. 여기서, "수직"은, 상면(104)에 대한 노멀 앵글(normal angle)로 정의된다. 따라서, 벽(109)은, 쓰루 홀의 폭(110)을 상면으로부터 바닥면을 향하는 방향에서 더 작도록 안쪽으로 경사져 있다.
70미크론의 두께(108)를 갖는 소자 내의 쓰루 홀은, 예컨대 50미크론의 두께(110)까지 드릴링 처리되고, 60미크론의 피치(112)로 정렬될 수 있다. 물론, 이러한 소자 내에, 더 큰 폭과 피트 또는 더 작은 폭과 피치를 갖는 쓰루 홀을 형성하는 것도 가능하다.
쓰루 홀을 형성한 후에, 소자(100)의 바닥면(106)은, 도 3에 나타낸 것과 같은 구조(120)를 형성하기 위해 캐리어(116)의 주 표면(114)에 결합된다. 캐리어(116)는, 예를 들어 쓰루 홀의 바닥 단부(118)와 정렬된 도전성의 주 표면(114)을 갖는 금속 시트 또는 다른 소자를 실질적으로 포함할 수 있다. 소자(100)와 캐리어(116)는, 이들 모두를 구리로 구성하게 되면, 대략 화씨 350도의 결합 온도(joining temperature)에서 표면(106, 112; 도 1 참조)을 서로 압착함으로써 서로 결합되도록 할 수 있다. 전형적으로, 캐리어(116)의 상면(114)은 소자(100)의 평평한 바닥면(106)에 결합될 때, 평평한 표면이 됨으로써, 쓰루 홀(102)의 바닥 단부(118)가, 도 3에 도시한 것처럼, 캐리어(116)에 의해 차단(close off)된다. 소자(100)를 캐리어(116)와 조합하여 형성된 구조는, 일련의 도전성 포스트가 후속하는 공정에서 도금(plating)에 의해 형성되는 도전성 맨드릴(conductive mandrel)(118)이다.
도 4에 나타낸 바와 같이, 도전성 맨드릴(118)에 제1 금속 층(122)을 전기도금하여, 금속 라이너(metal liner)(122)를 형성할 수 있다. 이와 다르게, 금속 라미네이트(패턴화 또는 비패턴화), 무전해 도금, 화학 증착(CVD), 또는 물리적 증착(PVD)(스퍼터링) 등을 사용하여 금속 라이너(122)를 형성할 수 있다. 제1 금속 층은, 도전성 맨드릴(118)의 하부 금속을 식각하는 에칭제(etchant)에 의해 식각을 받지 않는 실질적으로 금속으로 구성할 수 있다. 예를 들어, 도전성 맨드릴(118)이 실질적으로 구리로 구성되어 있다면, 제1 금속은 니켈과 같은 금속을 포함하거나 이러한 금속으로 구성될 수 있다. 이러한 니켈 층은 초미세(sub-micron) 두께 또는 몇미크론, 예를 들어 3미크론의 두께로 도금 또는 증착된다. 에칭제는 구리 피처(copper features)를 에칭하면서, 구리 피처가 접촉하게 되는 니켈 피처(nickel features)를 선택적으로 보존하는 데에 사용될 수 있는 것으로 알려져 있다. 제1 금속 층에 사용되는 유형의 금속의 중요성에 대해서는, 이하에 설명하는 후속하는 공정의 설명으로부터 명백하게 될 것이다.
도 5에 나타낸 바와 같이, 제1 금속 층(122) 상에 제2 금속 층(124)을 배치한다. 제2 금속 층은, 금속 라이너(122) 위에 중첩되고, 쓰루 홀(102) 내의 나머지 공간을 차지한다. 제2 금속 층을 배치하는 것은, 앞서 설명한 것들과 같은 기술을 사용하여 행할 수 있다. 일례로서, 전기도금 공정을 사용한다. 전기도금 공정에 의해, 일반적으로 제2 금속 층이 도전성 맨드릴의 상면(104)에 중첩된다. 다른 예로서, 제2 금속 층은 구리를 포함하거나 실질적으로 구리로 구성할 수 있다.
도 6은 제1 금속 층 및 제2 금속 층을 각각의 개별 도전성 포스트(130)로 패턴화한 후의 공정 단계를 나타낸다. 제1 및 제2 금속 층은, 예를 들어 금속 층에 중첩한 레지스트 층(resist layer)을 포토리소그래피로 패턴화한 후에, 각각의 금속 층을 적절한 에칭제를 사용하여 에칭함으로써, 패턴화될 수 있다.
계속해서, 도 7에 나타낸 바와 같이, 도전성 포스트(130)의 노출된 베이스(133) 위에 중첩하도록, 유전체 층(dielectric layer)(132)을 형성한다. 이 유전체 층은, 열(heat)을 가하는 것에 상관없이, 부분적으로 경화된 층을 압착 또는 라미네이트하는 것과 같은 임의의 적절한 방법으로 형성되거나, 선택적으로 가열과 같은 후속 처리를 통해 단단하게 또는 치밀하게 될 수 있는 유동성의 유전체 재료를 사용하여 형성될 수 있다.
다음으로, 도 8에 나타낸 바와 같이, 도전성 포스트의 적어도 일부를 노출시키기 위해 유전체 층(130)의 상단 면(140)으로부터 아래쪽으로 연장하는 구멍(134)을 형성하도록, 유전체 층(132)이 패턴화된다. 구멍(134)은 도전성 포스트(130)와 정렬되어, 예를 들어 축 방향으로 정렬되어 형성된다. 일례로서, 유전체 층(132)은 그 상단에 있는 레지스트 층(도시 안 됨) 내의 구멍을 포토리소그래피로 패턴화한 후, 레지스트 층의 구멍을 통해 유전체 층을 에칭함으로써, 패턴화될 수 있다. 이와 달리, 구멍은, 예를 들어 CO2 레이저 또는 엑시머 레이저로 드릴링함으로써 형성될 수 있다.
다음에, 도 9에 나타낸 바와 같이, 상단 면(140)을 따라 연장하는 금속 층(142)뿐만 아니라 홀을 채우는 도전성 비아(conductive via)(136)를 형성하기 위해, 구조체 상에 제3 금속 층을 배치한다. 일례로서, 제3 금속 층은 구조체 상에 전기도금된다. 제3 금속 층은 실질적으로 구리로 구성할 수 있다. 제3 금속 층을 도금하기 전에, 유전체 층상에 시드 층(seed layer)을 먼저 형성해도 된다. 도 9는 상단 면을 따라 연장하는 개별의 트레이스(trace: 138)를 형성하기 위해 후속의 패턴화 공정 이후의 제3 금속 층을 나타낸다.
다음으로, 도 10에 나타낸 바와 같이, 제2 유전체 층(144)을 형성하고 그 내부에 홀을 패턴화한다. 제4 금속 층을 그 위에 전기도금하여 제2 유전체 층 내의 홀을 채우고, 유전체 층(144) 상단에 제2 금속 층(148)의 제2 도전성 비아(146) 및 트레이스(150)를 형성한다. 제2 유전체 층(144)은 제1 유전체 층(132)과 유사한 방식으로 형성 및 패턴화될 수 있고, 제4 금속 층은 제3 금속 층과 유사한 방식으로 형성 및 패턴화될 수 있다. 일례로서, 제4 금속 층은 실질적으로 구리로 구성할 수 있다. 이러한 공정을 통해, 현재까지의 구조체는, 도전성 비아(146)에 의해 전도가능하게 상호접속된, 2개의 서로 높이가 상이한 배선 층(wiring layer: 142, 146)을 포함한다. 배선 층(142, 146)은 서로 동일한 방향 또는 상이한 방향으로 배향된 금속 라인 또는 금속 트레이스(138, 148)를 포함할 수 있다. 이러한 구성에 의하면, 금속 라인(138)은 비아(136)를 접속하는 데에 사용될 수 있고, 금속 라인(150)은 비아(146)를 접속하는 데에 사용될 수 있다. 배선 층(148)은 몇몇 비아(146)에 중첩하는 도전성 패드(conductive pad: 151)를 포함할 수 있다.
다음으로, 도 11에 나타낸 바와 같이, 도전성 맨드릴을 구조체로부터 제거한다. 예를 들어, 도전성 맨드릴(118)은, 홀 내에 금속 라이너(122)의 재료를 보존하기 위해, 도전성 맨드릴의 재료를 선택적으로 에칭함으로써 제거되는 희생 구조체(sacrificial structure)가 될 수 있다. 다른 예로서, 도전성 맨드릴은 금속 라이너(122)의 재료, 예컨대 니켈과 관련해서 선택적으로 에칭될 수 있는, 구리와 같은 재료로 이루어지는 희생 요소(sacrificial element)가 될 수 있다.
이러한 방식으로 도전성 맨드릴을 제거하기 위해, 제2 금속 층(148)의 노출된 표면이, 금속 라이너(122)가 도전성 포스트(130)의 외부 층으로서 노출되기까지, 도전성 맨드릴(118)의 재료를 선택적으로 식각하도록 도포한 에칭제 및 보호 층(protective layer)에 의해 임시로 피복될 수 있다. 이러한 에칭 공정 동안, 유전체 층(132)의 주 표면[바닥면(152)]도 노출된다. 그 결과, 도전성 포스트가 유전체 층(132)의 노출된 바닥면(152)을 넘어 바깥쪽으로 돌출된다. 이렇게 해서 만들어진 도전성 포스트는 여러 가지의 형태를 가질 수 있다. 예를 들어, 포스트는, 첨단(tip: 160)이 평평하거나 실질적으로 평평한, 원뿔대 형태가 될 수 있다. 이와 달리, 포스트는 실질적으로 원통형이 될 수 있다. 물론, 다른 형태도 가능한데, 포스트가 수평 방향, 즉 유전체 소자의 주 표면(152)에 대해 평행한 방향을 길쭉하게 되어, 유전체 소자(132)로부터 돌출된 레일(rail)처럼 보일 수 있다.
이 도전성 포스트는 유전체 층의 노출된 주 표면(152)으로부터 높이(164)까지 연장된다. 일례로서, 이 높이는, 도전성 포스트를 형성하기 위해 사용된 맨드릴(118: 도 3 참조) 내의 홀(102)의 깊이에 따라, 수십미크론에서 수백미크론까지의 범위를 가질 수 있다. 인접한 도전성 포스트의 중심들 간의 거리로서 정의되는 피치(pitch: 166)는, 수십미크론 이상의 범위를 가질 수 있다. 베이스에서의 도전성 포스트는 수십미크론 이상의 범위를 가질 수 있는 폭(168)을 갖는다. 첨단(160)에서, 도전성 포스트는, 도전성 포스트의 베이스에서의 폭(168)과 동일하거나, 거의 동일하거나, 그보다 약간 작은 폭(161)을 가질 수 있다. 다른 예에서, 각 포스트의 높이(164)는 대략 70미크론이고, 베이스에서의 대략 50미크론의 폭(168)은 베이스의 폭(168)과 거의 동일하다. 이 예에서, 피치(166)는 80미크론 이상의 범위, 예컨대 100미크론이 될 수 있다.
규칙적인 높이(108)의 홀을 갖는 맨드릴(도 3 참조)을 사용하여 도전성 포스트를 제조하는 것에 의하면, 도전성 포스트의 첨단은, 다른 도전성 소자의 공면의 피처(co-planar features)와 도전성 포스트를 용이하게 결합시키기 위해, 공면 형태로 만들 수 있다. 또한, 맨드릴(118)을 사용하면, 포스트의 베이스와 동일한 폭 또는 실질적으로 동일한 폭의 폭넓은(broad) 첨단을 갖는 도전성 포스트(130)를 만들 수 있다. 이들 피처는 도전성 패드를, 랜드, 도전성 패드, 또는 회로 패널 등의 배선 소자 또는 디바이스를 갖는 반도체 칩과 같은 다른 마이크로 전자 소자의 도전성 범프에 결합할 때에 유리할 수 있다.
후속하는 공정에서, 도 12a에 나타낸 바와 같이, 솔더 마스크(156, 156)를, 유전체 층의 바닥면 및 주 표면(152, 152) 위에 중첩되도록 형성할 수 있다. 도 12에 나타낸 도면은 도 11에 나타낸 것을 뒤집은 것이다. 선택적으로, 금 등의 금속과 같은 완성된 금속 층(162)이, 솔더 마스크(158)의 구멍 내에 노출된 단자(151) 및 포스트의 노출된 첨단(160)에 도포될 수 있다.
수십미크론 정도로 작은 두께(185)를 가진 유전체 층(132, 144)을 조합함으로써 형성된 시트형(sheet-like)의 유전체 소자(187)를 포함하는 상호접속 소자(170; 도 12a 참조)의 폭을 비교적 얇게 할 수 있다. 유전체 소자는 일반적으로, 몇 밀리미터에서 100 밀리미터 이상의 범위를 갖는 주 표면(176)에 따른 방향[포스트의 피치(166)의 방향과 이를 가로지르는 다른 방향으로]으로 수평 치수(lateral dimensions)를 갖는다. 유전체 소자는, 그 두께와 그 제조에 사용되는 하나 이상의 유전체 재료의 탄성률에 따라, 신축성이 있게, 경질로, 또는 반경질(semi-rigid)로 할 수 있다.
도 12b에 평면도로서 나타낸 바와 같이, 포스트(130)는 주 표면(176)의 위로 돌출되고, 일반적으로 마이크로 전자 소자의 표면에 노출된 랜드 그리드 어레이("LGA": land grid array) 또는 볼 그리드 어레이("BGA": ball grid array)와 대응하는 그리드 패턴으로 배치된다. 이와 달리, 포스트(130)는 다수의 열로 또는 외주에 또는 반경 방향의 레이아웃 정렬로 배치될 수 있다.
도 13a는 능동 디바이스, 수동 디바이스 또는 능동 디바이스와 수동 디바이스를 모두 갖는 반도체 칩 등의 마이크로 전자 소자(172)의 주 표면(175)에 노출된 콘택(174)과 플립칩 방식으로 결합된 상호접속 소자(170)를 나타낸다. 이 상호접속 소자는 마이크로 전자 소자로부터 마이크로 전자 소자의 에지를 넘는 위치까지 신호 및 전압을 전달하는 피처(138)와 접지를 가진 팬아웃(fan-out) 소자로서 기능할 수 있다.
일례로서, 상호접속 소자는 마이크로 전자 소자와 상호접속 소자를 포함하는 패키지 내에서 패키지 기판 또는 칩 캐리어로서 기능할 수 있다. 따라서, 구체적인 예로서, 칩의 콘택(174)은, 도 13에 나타낸 좌우 방향으로의 피치(195)를 가지며, 금속 포스트(130, 128a)는 칩 콘택(174)의 피치(195)에 부합하는 피치(196)를 갖는다.
이와 달리, 상호접속 소자는, 다수의 마이크로 전자 소자와 선택적인 다른 회로 소자, 예컨대 집적된 또는 이산된 수동 디바이스 또는 이산된 능동 디바이스 또는 이들의 조합이 직접 접속된 캐리어로서 기능할 수 있다.
상호접속 소자(170)의 상면에서 솔더 마스크의 노출된 표면(176)을 넘어 바깥쪽으로 돌출한, 도전성 포스트의 첨단(160)은, 마이크로 전자 소자의 대응하는 도전성 패드(174)에 결합된다. 도 13a에 나타낸 바와 같이, 상호접속 소자의 포스트는, 포스트의 첨단(160)에 있는 최종 금속, 예컨대 금(gold)과, 도전성 패드 및 포스트에 존재하는 다른 금속 사이에 형성된 확산 본드(diffusion bond)를 관통하는 것과 같이, 도전성 패드에 직접 결합될 수 있다. 이와 달리, 포스트는, 솔더(solder), 주석(tin) 또는 공융 혼합물(eutectic composition)과 같은 가융 금속(fusible metal)을 통해 마이크로 전자 소자에 결합될 수 있는데, 이러한 가용 금속은, 포스트 및 패드를 습식 에칭처리하여, 습식 에칭처리 또는 납땜 처리된 결합부(joints)를 형성할 수 있다. 예를 들어, 가용 금속은 마이크로 전자 소자의 표면(175)에 노출된, 솔더 범프(도시 안 됨)의 형태로 제공될 수 있으며, 이 솔더 범프는 적절한 언더 범프 금속(under bump metal) 구조체를 갖는 도전성 패드(174) 상에 제공된다. 다른 예로서, 도전성 포스트의 첨단(160)에 유지되는 솔더 메스(solder masses) 또는 주석이 결합부의 일부를 형성할 수 있다.
전체가 고체 금속 구조인 도전성 포스트(130)는, 상대적으로 높은 전류 용량을 가짐으로써, 마이크로 전자 소자, 즉 높은 전류 용량을 갖는 마이크로 전자 소자와의 상호접속에 적합한 상호접속 소자가 만들어진다. 통상적으로 마이크로 프로세서, 코프로세서, 논리 칩, 등과 같은 프로세서 내에 포함되는 소자는, 전류 용량이 높고 통상적으로 상호접속 밀도가 높다[비교적 미세한 피치의 패드(174)의 수가 많다]. 상호접속 소자(170)의 높은 전류 용량을 갖는 고체 금속 포스트(130)는 이러한 칩과의 상호접속에 적합하다. 맨드릴의 구멍 내에 도금에 의해 금속 포스트를 형성함으로써, 원뿔대, 원통형, 필요에 따라 다른 형태를 갖는 금속 포스트를 형성할 수 있다.
상호접속 소자의 하부 면(178)에는, 회로 패널, 배선 소자, 패키지화된 마이크로 전사 소자 또는 다른 도전성 소자의 대응하는 단자(1182)에 결합될 수 있다. 예를 들어, 도 13a에 나타낸 바와 같이, 단자(151)는 도전성 덩어리(180)를 통해 회로 패널(184)의 단자(182)에 결합될 수 있다. 일례로서, 도전성 덩어리(180)는 솔더, 주석, 또는 공융 혼합물(eutectic composition)과 같은 가융 금속을 포함할 수 있다.
상기 실시예의 변형예로서, 도 10과 관련하여 앞서 설명한 석과 같은, 제2 유전체 층과 제4 금속 층을 형성하는 공정을 생략한다. 이 경우, 결과로서 형성되는 상호접속 소자는, 제2 유전체 층을 포함하지 않는다. 상호접속 소자의 단자는 제3 금속 층의 금속 피처(metal features: 138)(도 9 참조)를 사용하여 형성한다. 이러한 상호접속 소자는, 앞서 설명한 바와 같은 팬아웃(fan-out)을 제공하기 위해 칩 캐리어(chip carrier)로서 기능할 수 있다.
도 13b는 도 12a-12b에 도시된 실시예의 변형예에 따른 상호접속 소자(190)를 나타낸다. 도 13b에 나타낸 바와 같이, 유전체 층(194)의 주 표면(193)을 따라 적어도 하나의 방향으로 트레이트(192, 192a, 192b)가 연장한다. 예를 들어, 트레이스(192, 192a, 192b)는 도 13b에 나타낸 포스트가 정렬되는 동일한 방향으로 연장될 수 있다. 이와 달리, 트레이스(192, 192a, 192b)는 포스트가 정렬된 방향에 횡단하는, 유전체 층(194)의 주 표면에 따른 방향으로 연장될 수 있다. 예컨대, 트레이스(192, 192a, 192b)는 도 12a에 나타낸 상호접속 소자의 평면으로 들어가고 나오는 방향으로 배치될 수 있다.
몇몇 트레이스, 예를 들어 트레이스(192a)는 인접한 도전성 포스트(130a) 사이에 배치될 수 있으며, 이러한 도전성 포스트들과 유전체 층(132)을 포함하는 유전체 소자에 의해 전기적으로 절연될 수 있다. 도 13b에는 구체적으로 나타내지 않았지만, 인접한 금속 포스트 사이에 다수의 트레이스(192)를 배치해도 된다. 도 13b에 나타낸 바와 같이, 트레이스(192, 192a)는 금속 포스트로부터 전기적으로 절연시켜도 된다. 이와 다르게, 트레이스는, 트레이스(192b)가 포스트(130b)에 접속된 것과 같이, 하나 이상의 금속 포스트에 전도가능하게 접속되어도 된다. 다른 예로서, 도 13b의 에지에 나타낸 트레이스(192, 192b)는 방향(173)으로 연장될 수 있으며, 도 13b에 나타낸 에지(171)를 넘어 유전체 층(194)의 주 표면에 따른 위치에 배치되는 다른 금속 포스트(도시 안 됨)에 접속될 수 있다. 이와 달리, 또는 이에 추가로, 트레이스(192, 192a, 192b)를, 도시된 도면을 넘어 금속 포스트에 접속되거나 이로부터 절연되도록 해도 되고, 도 12a의 평면에 횡단하는 방향으로 연장되는 것으로 해도 된다.
트레이스(192a, 192b)를 포함하는 트레이스(192)는, 포스트(130)가 구멍(102), 예컨대 맨드릴(118) 내의 함몰부의 표면에 배치된 후에, 후속하는 패터닝 공정, 예컨대, 도 5 및 도 6과 관련하여 앞서 설명한 바와 같이, 마스킹 층에 따라 에칭을 행하는 공정에 의해 분리될 될 때에, 포스트(130)와 동시에 형성될 수 있다.
다른 변형예로서, 도 13b에는 구체적으로 나타내지는 않았지만, 유전체 소자의 표면에 따른 트레이스는 어떤 도전성 포스트에도 전도가능하게 접속될 필요가 없다.
도 14~도 17은 상기 설명한 실시예의 변형예에 따른 상호접속 소자의 형성 방법을 나타낸다. 본 실시예에서는, 제2 금속 층(224)이 맨드릴(118) 내의 홀(102)을 채우기에 충분한 두께를 갖지 않아도 된다는 점에서, 상기 설명한 것과 다르다. 예를 들어, 실질적으로 구리로 구성되고 몇미크론 내지 수십미크론의 두께를 갖는 얇은 도전성 층(224)이 금속 라이너(222) 상에 전기도금될 수 있다. 1~2미크론 또는 수십미크론의 두께를 갖는 얇은 구리 층을, 예컨대 실질적으로 니켈로 구성된 금속 라이너(222) 상에 구리를 전기도금하여 형성할 수 있다. 도 15는 도전성 포스트(230)를 형성하기 위해 제2 금속 층(224)과 금속 라이너(222)를 패터닝한 후의 구조체를 나타낸다. 금속 층은, 도 6과 관련하여 앞서 설명한 방식으로 패터닝할 수 있다.
이어서, 도 16에 나타낸 바와 같이, 도전성 포스트(230)를 덮는 유전체 층(232)을, 앞서 설명한 방식(도 7 참조)과 유사하게 형성한다. 유전체 층(232)은 도전성 포스트(230)의 금속 층으로 둘러싸인 내부 공간의 안쪽으로 연장되도록 해도 되고 연장되지 않도록 해도 된다. 도 16에 나타낸 바와 같이, 유전체 재료는 각 포스트 내의 금속 층(222, 222)에 의해 둘러싸인 내부 공간을 부분적으로 또는 완전히 채울 수 있다.
도 17에 나타낸 공정의 단계에서, 유전체 층(232) 내에, 앞서 설명한 것과 같은 공정(도 8 참조)에 의해, 예컨대 포토리소그래피 또는 레이저 드릴링에 의해, 도전성 포스트(230)와 축방향으로 정렬되도록, 홀(234)을 형성한다. 이러한 공정에 의해, 도전성 포스트의 내부 공간(236)으로부터 유전체 재료를 제거할 수 있다. 도 17에 나타낸 것과 같이, 도전성 포스트의 내부 공간으로부터 유전체 재료를 완전히 제거한다. 이후, 도 9와 관련하여 앞서 설명한 방식대로, 공정을 계속하는데, 제3 금속 층(142)을 형성할 때에, 도전성 포스트의 내부 공간을 상기 공정에서 채우는 것만 다르다. 이후, 도 10~도 12와 관련해서 앞서 설명한 것과 같이, 상호접속 소자를 완성하여 공정 단계를 완료한다.
이와 달리, 도 17에 나타낸 공정 단계에서, 유전체 재료를 부분적으로만 제거할 수 있는데, 도전성 포스트의 제2 금속 층(224) 중의 적어도 일부분 노출되도록, 제거할 수 있다. 그러나, 일부 유전체 재료는 도전성 포스트의 내부 공간 내에 계속 남아 있을 수 있다. 이어서, 도전성 포스트의 내부 공간을 부분적으로만, 즉, 유전체 재료에 의해 내부 공간이 채워지지 않을 정도로, 채울 수 있다.
상기 설명한 실시예의 변형예로서, 도 14와 관련해서 앞서 설명한 것과 유사하게, 금속 라이너(322) 상에 상대적으로 얇은 제2 금속 층(324: 도 12 참조)을 형성한다. 이후, 제2 금속 층과 금속 라이너를 패터닝해서, 제2 금속 피처(331), 예컨대 트레이스, 금속 라인 또는 맨드릴(118)의 상단 면(104)을 따라 연장하는 다른 금속 피처에 의해 상호접속된 도전성 포스트(330: 도 19)를 형성한다.
유전체 층(332)을 형성한 후에, 유전체 층(332)에, 제2 금속 피처(331)와 축방향으로 정렬되도록 홀(334: 도 21 참조)을 형성하는데, 제2 금속 피처(331)의 적어도 일부분이 홀 내에 노출되도록 형성한다. 이러한 구조체에, 시드 층(seed layer)을 형성하기 전에, 상대적으로 얇은 제3 금속 층(342: 도 22 참조)을 전기도금할 수 있다. 전기도금 공정 중에, 노출된 제2 금속 피처(331)는 도전성 맨드릴(118)에 도전성 상호접속을 제공한다. 제3 금속 층(342)은 1 또는 2미크론 이상의 두께를 가질 수 있다.
도 23에 나타낸 바와 같이, 제3 금속 층이, 라인, 트레이스, 패드, 또는 아래의 제2 금속 층에 전도가능하게 접속된 다른 피처 등의 각각의 제3 금속 피처(338)로 패터닝될 수 있다. 몇몇 금속 라인은 제1 유전체 층(332)을 넘는 방향으로 연장되지만 제2 금속 층의 제3 금속 피처(331)에 전도가능하게 접속되지 않을 수도 있다. 이후, 제1 유전체 층(332)과 제3 금속 피처(338) 위에 제2 유전체 층(344)을 형성하고, 이후, 제2 유전체 층(344)을 패터닝하여, 금속 피처(338)가 홀(346) 내에 노출되도록, 제3 금속 피처(338)와 축방향으로 정렬되도록 홀(346)을 형성한다. 이후, 그 위에 제4 금속 층을 전기도금하고, 패턴화하여 제3 금속 피처(338)와 전도가능하게 접속되는 제4 금속 피처(348)를 형성한다.
도 24는 도 11과 관련하여 앞서 설명한 것과 같이 행해질 수 있는, 맨드릴의 제거 후의 구조체(350)를 나타낸다. 도 25는, 도 12와 관련하여 앞서 설명한 것과 같이, 솔더 마스크(356, 356)와 그 위에 최종적인 금속 층(362)을 형성한 후의, 최종적인 상호접속 소자(370)를 나타낸다. 도 25에 나타낸 바와 같이, 상호접속 소자(370)는 포스트의 전체 공간을 채우지 않는, 도금처리된 금속 층(322, 322)을 갖는 금속 포스트(330)를 포함한다. 대신에, 유전체 재료가 포스트의 내부 공간을 채울 수 있다. 금속 포스트(330)는 제2, 제3 및 제4 금속 피처(331, 336, 346)에 의해, 도전성 포스트로부터 대향하는 상호접속 소자(370)의 주 표면(378)에 노출된 단자(351)에 상호접속된다.
전체가 고체의 금속 구조체가 아닌, 상호접속 소자(370)의 도전성 포스트(330)는, 앞서 설명한 상호접속 소자(170: 도 12 참조)보다 전류 용량이 다소 낮다. 이로써, 도전성 포스트 및 그외 다른 금속 피처를 도금하는데 있어서, 상호접속 소자(170; 도 12 참조)의 금속 포스트, 비아, 및 금속 피처를 만드는데 드는 시간보다 짧게 걸리기 때문에, 상호접속 소자(370)를 낮은 비용으로 제조할 수 있다. 상호접속 소자(370)의 낮은 전류 용량에 의해, 메모리 칩 등과 같이 낮은 전류 용량을 갖는 소정 타입의 칩에 더 잘 부합할 수 있다.
본 발명에 대하여 특정의 실시예를 참조하여 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 예시하고 있을 뿐이다. 특허청구의 범위에 의해 정해지는 본 발명의 범위로부터 벗어남이 없이, 많은 실시예와 변형예를 구현할 수 있다는 것을 알 수 있을 것이다.

Claims (39)

  1. 하나 이상의 마이크로 전자 디바이스 또는 배선을 갖는 다른 소자와 전도가능하게 상호접속하기 위한 상호접속 소자에 있어서,
    주 표면(major surface)을 갖는 유전체 소자(dielectric element);
    상기 유전체 소자의 상기 주 표면을 넘어 바깥쪽으로 노출되도록 돌출되며, 맨드릴(mandrel)의 노출된 공면 표면(co-planar surface)과 상기 맨드릴 내의 구멍의 내면에 금속을 도금하고 그 후에 상기 맨드릴을 제거함으로써 형성되는 다수의 금속 포스트(metal post)를 구비하는 도금 처리된 금속 층으로서, 상기 금속 층의 적어도 일부가 상기 유전체 소자에 의해 서로 전기적으로 절연될 수 있는, 금속 층; 및
    상기 금속 포스트와 전도가능하게 연결되고, 상기 금속 포스트에 상기 유전체 소자를 통해 연결된 다수의 단자
    를 포함하는 것을 특징으로 하는 상호접속 소자.
  2. 제1항에 있어서,
    상기 금속 층은, 상기 유전체 소자의 상기 주 표면에 따른 하나 이상의 방향으로 연장하는 다수의 금속 배선 트레이스(metal wiring trace)를 포함하고,
    상기 금속 배선 트레이스 중의 적어도 일부는 상기 금속 포스트로부터 전기적으로 절연되어 있는, 상호접속 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 금속 층의 적어도 일부분이, 상기 유전체 소자의 상기 주 표면에 따른 방향으로 연장되고, 하나 이상의 상기 금속 포스트에 결합(join)되는, 상호접속 소자.
  5. 제1항에 있어서,
    상기 유전체 소자의 일부분은 하나 이상의 상기 금속 배선 트레이스와 인접한 금속 포스트 사이에 배치되는, 상호접속 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 금속 층은 제1 금속 층이고, 하나 이상의 제2 금속 층은 상기 유전체 소자를 통해 상기 금속 포스트와 단자를 연결하는, 상호접속 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 금속 포스트는, 상기 주 표면으로부터 적어도 35미크론의 높이를 가지며, 150미크론보다 작은 피치(pitch)를 갖는, 상호접속 소자.
  10. 삭제
  11. 삭제
  12. 제1항에 기재한 상호접속 소자를 포함하여 패키지화되어 있으며, 피치를 갖는 노출된 다수의 콘택(contact)을 포함하는 마이크로 전자 소자에 있어서,
    상기 금속 포스트는, 상기 콘택의 피치에 부합(match)하는 피치를 가지며, 상기 콘택에 전도가능하게 결합된 것을 특징으로 하는 마이크로 전자 소자.
  13. 제1항에 있어서,
    상기 금속 층은, 상기 유전체 층에 인접한 안쪽의 금속 층과, 상기 안쪽의 금속 층에 중첩하는 바깥쪽의 금속 층을 포함하는, 상호접속 소자.
  14. 제13항에 있어서,
    상기 안쪽의 금속 층은 상기 바깥쪽의 금속 층에 금속을 도금함으로써 형성되는, 상호접속 소자.
  15. 제14항에 있어서,
    상기 바깥쪽의 금속 층은 니켈을 포함하여 이루어지며, 상기 안쪽의 금속 층은 구리를 포함하여 이루어진, 상호접속 소자.
  16. 삭제
  17. 하나 이상의 마이크로 전자 디바이스 또는 배선을 갖는 다른 소자와 전도가능하게 상호접속하기 위한, 돌출된 도전성 포스트를 갖는 상호접속 소자의 제조 방법에 있어서,
    (a)제1 소자의 다수의 홀(hole) 내에 도전성 포스트(conductive post)를 형성하는 단계로서, 각각의 상기 도전성 포스트는, 적어도 대응하는 홀의 벽과 경계를 이루는 금속 라이너(metal liner)를 포함하고 상기 대응하는 홀 내에 단부(end)를 갖는, 상기 단계;
    (b)상기 도전성 포스트와 전도가능하게 연결되는데, 유전체 층을 통해 상기 도전성 포스트에 연결되는 단자를 형성하는 단계; 및
    (c)상기 제1 소자의 일부분을 제거하여, 상기 도전성 포스트의 단부가 상기 상호접속 소자의 제1 주 표면을 넘어 바깥쪽으로 돌출되도록 하는 단계
    를 포함하는 것을 특징으로 하는 상호접속 소자의 제조 방법.
  18. 삭제
  19. 제17항에 있어서,
    상기 제1 소자는 상기 금속 라이너에 대하여 상기 제1 소자를 선택적으로 에칭함으로써 제거되는, 상호접속 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 소자는 제1 금속을 포함하며,
    상기 금속 라이너는 상기 제1 소자를 선택적으로 에칭하는 데에 사용되는 에칭제(etchant)에 의한 식각에 저항(resist)하는 제2 금속을 포함하는, 상호접속 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 단계 (a)는 상기 홀 내에 상기 금속 라이너와 접촉하는 제2 금속 층을 형성하는 단계를 포함하는, 상호접속 소자의 제조 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제21항에 있어서,
    상기 제2 금속 층은 구리이고, 상기 금속 라이너는 니켈을 포함하는, 상호접속 소자의 제조 방법.
  26. 삭제
  27. 제17항에 있어서,
    상기 제1 소자는 실질적으로 구리로 구성된 금속 시트를 포함하고, 상기 홀은 150미크론 이하의 피치를 갖는, 상호접속 소자의 제조 방법.
  28. 제27항에 있어서,
    상기 제1 소자는, 기계적 형성 및 레이저 드릴링 중 적어도 하나에 의해 금속 시트에 쓰루 홀(through hole)을 형성하고, 상기 쓰루 홀을 덮도록 상기 금속 시트의 면에 캐리어(carrier)를 결합함으로써 형성되는, 상호접속 소자의 제조 방법.
  29. 삭제
  30. 삭제
  31. 삭제
  32. 상호접속 소자의 제조 방법에 있어서,
    (a)제1 금속을 포함하는 제1 소자의 다수의 각각의 블라인드 홀(blind hole) 내에 도전성 포스트를 형성하는 단계로서, 상기 도전성 포스트는, 각각의 상기 블라인드 홀과 경계를 이루며 상기 제1 금속을 에칭하는 에칭제에 의한 식각에 대해 저항하는 제2 금속을 포함하는 라이너, 상기 블라인드 홀 내에서 상기 라이너와 접촉하는 제3 금속을 포함하는 층 및 각각의 상기 블라인드 홀 내에 배치되는 단부를 각각 갖는, 상기 단계;
    (b)상기 상호접속 소자의 바닥 면에 노출되고, 상기 도전성 포스트와 전도가능하게 연결된 단자를 형성하는 단계; 및
    (c)상기 도전성 포스트의 적어도 단부가 상기 상호접속 소자의 바닥 면에 대향하는 상기 상호접속 소자의 표면을 넘어 돌출되도록, 상기 에칭제를 사용해서 상기 제1 소자로부터 상기 제1 소자의 일부를 선택적으로 제거하는 단계
    를 포함하는 것을 특징으로 하는 상호접속 소자의 제조 방법.
  33. 제17항에 있어서,
    상기 (a)단계는,
    상기 제1 소자의 적어도 일 면을 따라 상기 포스트로부터 멀어지도록 연장하며, 적어도 하나의 포스트로부터 연장하는 적어도 하나의 도전성 트레이스를 형성하는 금속 피처(metal features)를 형성하는 단계를 더 포함하는, 상호접속 소자의 제조 방법.
  34. 제33항에 있어서,
    상기 포스트 및 적어도 하나의 상기 트레이스의 상단에 유전체 층을 형성하는 단계; 및
    상기 유전체 층을 통해 연장하며 금속 층과 전기적으로 연결되는 적어도 하나의 제2 금속 층을 형성하는 단계를 더 포함하는, 상호접속 소자의 제조 방법.
  35. 제34항에 있어서,
    상기 (b)단계는,
    상기 제2 금속 층에 중첩하는 제2 유전체 층을 형성하는 단계와, 상기 제2 유전체 층을 통해 연장하며 상기 제2 금속 층과 전기적으로 연결되는 제3 금속 층을 형성하는 단계를 포함하는, 상호접속 소자의 제조 방법.
  36. 제32항에 있어서,
    상기 (a)단계는,
    상기 제1 소자의 적어도 일 면을 따라 상기 포스트로부터 멀어지도록 연장하며, 적어도 하나의 포스트로부터 연장하는 적어도 하나의 도전성 트레이스를 형성하는 금속 피처를 형성하는 단계를 더 포함하는, 상호접속 소자의 제조 방법.
  37. 제36항에 있어서,
    상기 포스트 및 적어도 하나의 상기 트레이스의 상단에 유전체 층을 형성하는 단계; 및
    상기 유전체 층을 통해 연장하며 금속 층과 전기적으로 연결되는 적어도 하나의 제2 금속 층을 형성하는 단계를 더 포함하는, 상호접속 소자의 제조 방법.
  38. 제37항에 있어서,
    상기 (b)단계는,
    상기 제2 금속 층에 중첩하는 제2 유전체 층을 형성하는 단계와, 상기 제2 유전체 층을 통해 연장하며 상기 제2 금속 층과 전기적으로 연결되는 제3 금속 층을 형성하는 단계를 포함하는, 상호접속 소자의 제조 방법.
  39. 제17항에 있어서,
    상기 (b)단계는,
    상기 단자가, 상기 도전성 포스트가 바깥쪽으로 돌출되는 상기 제1 주 표면에 대향하는 제2 주 표면에 노출되도록 수행되는, 상호접속 소자의 제조 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US20090148594A1 (en) 2007-08-15 2009-06-11 Tessera, Inc. Interconnection element with plated posts formed on mandrel
US8558379B2 (en) 2007-09-28 2013-10-15 Tessera, Inc. Flip chip interconnection with double post
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US20130037312A1 (en) * 2011-08-10 2013-02-14 Invensas Corporation High density trace formation method by laser ablation
JP2015195305A (ja) * 2014-03-31 2015-11-05 イビデン株式会社 導体ポストを有するプリント配線板の製造方法ならびに導体ポストを有するプリント配線板
CN105097758B (zh) * 2014-05-05 2018-10-26 日月光半导体制造股份有限公司 衬底、其半导体封装及其制造方法
KR102249660B1 (ko) * 2014-08-14 2021-05-10 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
US9437565B2 (en) * 2014-12-30 2016-09-06 Advanced Seminconductor Engineering, Inc. Semiconductor substrate and semiconductor package structure having the same
KR102472945B1 (ko) * 2015-04-23 2022-12-01 삼성전기주식회사 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
CN107424973B (zh) * 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
US10636730B2 (en) 2016-11-10 2020-04-28 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor manufacturing process
US10354969B2 (en) 2017-07-31 2019-07-16 Advanced Semiconductor Engineering, Inc. Substrate structure, semiconductor package including the same, and method for manufacturing the same
US10529662B2 (en) * 2018-01-29 2020-01-07 International Business Machines Corporation Method and structure to construct cylindrical interconnects to reduce resistance
CN112514544A (zh) * 2018-07-31 2021-03-16 京瓷株式会社 印刷布线板及印刷布线板的制造方法
CN111508926B (zh) * 2019-01-31 2022-08-30 奥特斯(中国)有限公司 一种部件承载件以及制造部件承载件的方法
JP7240909B2 (ja) * 2019-03-13 2023-03-16 新光電気工業株式会社 配線基板及びその製造方法
JP2021132068A (ja) * 2020-02-18 2021-09-09 イビデン株式会社 プリント配線板、プリント配線板の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093930A (ja) 2003-09-19 2005-04-07 Sony Corp 多層基板とその製造方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4591411A (en) * 1982-05-05 1986-05-27 Hughes Aircraft Company Method for forming a high density printed wiring board
JPS6345888A (ja) 1986-08-13 1988-02-26 宇部興産株式会社 バンプ付配線板の製造方法
US5000818A (en) * 1989-08-14 1991-03-19 Fairchild Semiconductor Corporation Method of fabricating a high performance interconnect system for an integrated circuit
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
US4963225A (en) * 1989-10-20 1990-10-16 Tektronix, Inc. Method of fabricating a contact device
US5272101A (en) 1990-04-12 1993-12-21 Actel Corporation Electrically programmable antifuse and fabrication processes
JPH05160067A (ja) 1991-07-23 1993-06-25 Seiko Epson Corp 半導体装置およびその製造方法
US5334804A (en) 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
US5468917A (en) * 1994-03-23 1995-11-21 International Business Machines Corporation Circuitized structure including flexible circuit with elastomeric member bonded thereto
US5747358A (en) 1996-05-29 1998-05-05 W. L. Gore & Associates, Inc. Method of forming raised metallic contacts on electrical circuits
US6085414A (en) 1996-08-15 2000-07-11 Packard Hughes Interconnect Company Method of making a flexible circuit with raised features protruding from two surfaces and products therefrom
US5918153A (en) * 1996-09-18 1999-06-29 Sandia Corporation High density electronic circuit and process for making
JP2934202B2 (ja) * 1997-03-06 1999-08-16 山一電機株式会社 配線基板における導電バンプの形成方法
TW444238B (en) * 1998-08-11 2001-07-01 Toshiba Corp A method of making thin film
US6175158B1 (en) * 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6667552B1 (en) 1999-02-18 2003-12-23 Advanced Micro Devices, Inc. Low dielectric metal silicide lined interconnection system
KR20000071383A (ko) 1999-02-26 2000-11-25 마쯔노고오지 배선층 전사용 복합재와 그 제조방법 및 장치
TW512467B (en) 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
JP2001111189A (ja) 1999-10-12 2001-04-20 North:Kk 配線回路基板とその製造方法
US6869750B2 (en) * 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
US6586334B2 (en) * 2000-11-09 2003-07-01 Texas Instruments Incorporated Reducing copper line resistivity by smoothing trench and via sidewalls
US6445069B1 (en) 2001-01-22 2002-09-03 Flip Chip Technologies, L.L.C. Electroless Ni/Pd/Au metallization structure for copper interconnect substrate and method therefor
US20050097727A1 (en) * 2001-03-28 2005-05-12 Tomoo Iijima Multi-layer wiring board, method for producing multi-layer wiring board, polishing machine for multi-layer wiring board, and metal sheet for producing wiring board
JP4141135B2 (ja) 2001-03-28 2008-08-27 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 多層配線基板の製造方法
US6653563B2 (en) * 2001-03-30 2003-11-25 Intel Corporation Alternate bump metallurgy bars for power and ground routing
JP4045143B2 (ja) * 2002-02-18 2008-02-13 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線膜間接続用部材の製造方法及び多層配線基板の製造方法
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
JP4243117B2 (ja) * 2002-08-27 2009-03-25 新光電気工業株式会社 半導体パッケージとその製造方法および半導体装置
JP3910908B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 半導体装置用基板及びこの製造方法、並びに半導体装置
US6908856B2 (en) * 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
JP4268434B2 (ja) * 2003-04-09 2009-05-27 大日本印刷株式会社 配線基板の製造方法
US6713835B1 (en) * 2003-05-22 2004-03-30 International Business Machines Corporation Method for manufacturing a multi-level interconnect structure
US7495179B2 (en) * 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US7176043B2 (en) * 2003-12-30 2007-02-13 Tessera, Inc. Microelectronic packages and methods therefor
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
JP4467506B2 (ja) * 2005-11-24 2010-05-26 三菱電機株式会社 パッケージおよびそれを用いた電子装置
US20090148594A1 (en) * 2007-08-15 2009-06-11 Tessera, Inc. Interconnection element with plated posts formed on mandrel

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093930A (ja) 2003-09-19 2005-04-07 Sony Corp 多層基板とその製造方法

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CN101809735B (zh) 2012-06-20

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