JP2013042025A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の効率的な放熱を行う。
【解決手段】第一の半導体チップ及び第二の半導体チップを備える半導体装置であって、前記第一の半導体チップは、回路が形成された第一の半導体基板と、前記第一の半導体基板の回路形成面から前記第一の半導体基板の回路形成面の反対面である裏面を貫通する貫通電極と、を有し、前記第二の半導体チップは、回路が形成された第二の半導体基板と、前記第二の半導体基板の回路形成面に形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属柱と、前記金属柱上に形成されたバンプと、を有し、前記バンプは、前記第一の半導体基板の裏面であって前記貫通電極が形成されていない領域に接触し、前記第一の半導体基板とは電気的に接続していない。
【選択図】図１

Description

本発明は、半導体装置に関する。

複数の半導体チップを積層した積層型の半導体装置が知られている。積層型の半導体装置は、立体構造を採用することにより、実装面積を拡大せずに実装密度を向上することができる。また、積層型の半導体装置において、半導体チップを貫通するＴＳＶ（Through Silicon Via）を用いて、半導体チップ相互間を電気的に接続する手法がある。ＴＳＶを
用いることで半導体チップ相互間の接続配線を短くすることが可能となり、半導体装置の高速化を図ることができる。

特開２０１０−１０３１９５号公報

図３６Ａ、図３６Ｂ及び図３６Ｃは、積層型の半導体装置１００の一例を示す図である。図３６Ａは、半導体装置１００の断面図である。図３６Ａに示すように、半導体装置１００は、半導体チップ１０１及び１０２を有しており、半導体チップ１０１及び１０２が積層されて、配線基板１０３上に搭載されている。図３６Ｂは、半導体チップ１０１の断面図であり、図３６Ｃは、半導体チップ１０１の上面図である。図３６Ｂ及び図３６Ｃに示すように、半導体チップ１０１では、半導体基板１０４を貫通するＴＳＶ１０５が回路１０６の周囲に形成されている。

半導体チップ１０１で発生した熱はＴＳＶ１０５を介して半導体チップ１０２に伝達され、外部に放熱される。ＴＳＶ１０５は半導体基板１０４を貫通するように形成されるため、回路１０６の直上の領域１０７にはＴＳＶ１０５を形成することができない。そのため、図３６Ａに示すように、回路１０６の直上の領域１０７においては、半導体チップ１０１と半導体チップ１０２とをバンプを介して接合することができず、半導体装置１００の効率的な放熱が困難となる。本件は、半導体装置の効率的な放熱を可能にすることを目的とする。

本件の一観点による半導体装置は、第一の半導体チップ及び第二の半導体チップを備える半導体装置であって、前記第一の半導体チップは、回路が形成された第一の半導体基板と、前記第一の半導体基板の回路形成面から前記第一の半導体基板の回路形成面の反対面である裏面を貫通する貫通電極と、を有し、前記第二の半導体チップは、回路が形成された第二の半導体基板と、前記第二の半導体基板の回路形成面に形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属柱と、前記金属柱上に形成されたバンプと、を有し、前記バンプは、前記第一の半導体基板の裏面であって前記貫通電極が形成されていない領域に接触し、前記第一の半導体基板とは電気的に接続していない。

本件によれば、半導体装置の効率的な放熱を行うことが可能となる。

図１は、半導体装置１の断面図である。 図２は、半導体装置１の断面図であって、図１の一点鎖線で示す領域Ａの拡大図である。 図３は、配線層３２上にシード層３３が形成された場合の半導体チップ１１の断面図である。 図４は、シード層３３上にフォトレジスト膜５０が形成された場合の半導体チップ１１の断面図である。 図５は、フォトレジスト膜５０にフォトマスクパターンが転写された場合の半導体チップ１１の断面図である。 図６は、シード層３３上にレジストパターン５２が形成された場合の半導体チップ１１の断面図である。 図７は、シード層３３上に金属ポスト３４が形成された場合の半導体チップ１１の断面図である。 図８は、金属ポスト３４上に半田ペースト５３が形成された場合の半導体チップ１１の断面図である。 図９は、金属ポスト３４上に放熱用バンプ３５が形成された場合の半導体チップ１１の断面図である。 図１０は、レジストパターン５２が除去された場合の半導体チップ１１の断面図である。 図１１は、シード層３３上にフォトレジスト膜５４が形成された場合の半導体チップ１１の断面図である。 図１２は、フォトレジスト膜５４にフォトマスクパターンが転写された場合の半導体チップ１１の断面図である。 図１３は、シード層３３上にレジストパターン５６が形成された場合の半導体チップ１１の断面図である。 図１４は、シード層３３上に半田めっき５７が形成された場合の半導体チップ１１の断面図である。 図１５は、レジストパターン５６が除去された場合の半導体チップ１１の断面図である。 図１６は、シード層３３上に電気的接続用バンプ３６が形成された場合の半導体チップ１１の断面図である。 図１７は、シード層３３が部分的に除去された場合の半導体チップ１１の断面図である。 図１８は、半導体装置１の断面図であって、図１の一点鎖線で示す領域Ａの拡大図である。 図１９は、配線層３２上にシード層３３が形成された場合の半導体チップ１１の断面図である。 図２０は、シード層３３上にフォトレジスト膜７０が形成された場合の半導体チップ１１の断面図である。 図２１は、フォトレジスト膜７０にフォトマスクパターンが転写された場合の半導体チップ１１の断面図である。 図２２は、シード層３３上にレジストパターン７２が形成された場合の半導体チップ１１の断面図である。 図２３は、シード層３３上に金属ポスト３４及び金属ピラー６０が形成された場合の半導体チップ１１の断面図である。 図２４は、金属ポスト３４及び金属ピラー６０上に半田ペースト７３が形成された場合の半導体チップ１１の断面図である。 図２５は、金属ポスト３４上に放熱用バンプ３５が形成され、金属ピラー６０上に電気的接続用バンプ６１が形成された場合の半導体チップ１１の断面図である。 図２６は、レジストパターン７２が除去された場合の半導体チップ１１の断面図である。 図２７は、シード層３３が部分的に除去された場合の半導体チップ１１の断面図である。 図２８は、半導体装置１の断面図であって、図１の一点鎖線で示す領域Ａの拡大図である。 図２９は、半導体基板２０の裏面上にフォトレジスト膜８１が形成された場合の半導体チップ１０の断面図である。 図３０は、フォトレジスト膜８１にフォトマスクパターンが転写された場合の半導体チップ１０の断面図である。 図３１は、半導体基板２０の裏面のＴＳＶ未形成領域にレジストパターン８３が形成された場合の半導体チップ１０の断面図である。 図３２は、半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０が形成された場合の半導体チップ１０の断面図である。 図３３は、レジストパターン８３が除去された場合の半導体チップ１０の断面図である。 図３４は、突起部８０の形状及び配置の一例を示す図である。 図３５は、突起部８０の形状及び配置の一例を示す図である。 図３６Ａは、積層型の半導体装置１００の一例を示す図である。 図３６Ｂは、積層型の半導体装置１００の一例を示す図である。 図３６Ｃは、積層型の半導体装置１００の一例を示す図である。

以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置について実施例を挙げて説明する。以下の実施例の構成は例示であり、本実施形態は実施例の構成に限定されない。

図１から図２７を参照して、実施例１に係る半導体装置１及びその製造方法について説明する。図１は、半導体装置１の断面図である。図２は、半導体装置１の断面図であって、図１の一点鎖線で示す領域Ａの拡大図である。半導体装置１は、配線基板２上に設けられた半導体チップ１０及び半導体チップ１１を有する積層型半導体装置である。

図２に示すように、下層の半導体チップ１０は、半導体基板２０、回路２１、ＴＳＶ（Through Silicon Via）２２、配線層２３、シード層２４及び電気的接続用バンプ２５を
有している。半導体基板２０は、例えば、シリコン（Ｓｉ）基板である。回路２１は、例えば、トランジスタやメモリ等である。ＴＳＶ２２は、半導体基板２０の回路形成面（回路２１が形成されている面）から半導体基板２０の裏面（回路形成面の反対面）を貫通する貫通電極である。ＴＳＶ２２の側面には、絶縁膜（例えば、ＳｉＯ₂膜）が形成されて
おり、半導体基板２０とＴＳＶ２２との絶縁性が確保されている。

配線層２３は、半導体基板２０の回路形成面に形成されている。シード層２４は、配線層２３上に形成されている。電気的接続用バンプ２５は、シード層２４上に形成されている。配線層２３は、層間絶縁膜２６、ビア２７及配線２８を有している。半導体基板２０の回路形成面から露出しているＴＳＶ２２の端部はビア２７に電気的に接続している。ビア２７と配線２８とが電気的に接続している。シード層２４、ビア２７及び配線２８を介して、ＴＳＶ２２と電気的接続用バンプ２５とが電気的に接続している。電気的接続用バンプ２５は、配線基板２上に形成されたパッド３に接合されており、電気的接続用バンプ２５とパッド３とが電気的に接続している。

上層の半導体チップ１１は、半導体基板３０、回路３１、配線層３２、シード層３３、
金属ポスト３４、放熱用バンプ３５及び電気的接続用バンプ３６を有している。配線層３２は、半導体基板３０の回路形成面（回路３１が形成されている面）に形成されている。シード層３３は、配線層３２上に形成されている。金属ポスト３４及び電気的接続用バンプ３６は、シード層３３上に形成されている。半導体基板３０の裏面（回路形成面の反対面）には、図示しないヒートシンクが搭載される。

配線層３２は、層間絶縁膜３７、ビア３８及び配線３９を有している。半導体基板２０の裏面から露出しているＴＳＶ２２の端部は電気的接続用バンプ３６に接合されており、ＴＳＶ２２と電気的接続用バンプ３６とが電気的に接続している。

回路３１は、ビア３８に電気的に接続している。ビア３８と配線３９とが電気的に接続している。シード層３３、ビア３８及び配線３９を介して、回路３１と電気的接続用バンプ３６とが電気的に接続している。

放熱用バンプ３５は、半導体基板２０の裏面であって、ＴＳＶ２２が形成されていない領域（以下、ＴＳＶ未形成領域と表記する）に接触している。そのため、半導体チップ１０で発生する熱が、金属ポスト３４及び放熱用バンプ３５を介して半導体チップ１１に伝達することにより、半導体チップ１０で発生する熱を効率的に放熱することができる。なお、半導体チップ１１に伝達された熱や半導体チップ１１で発生する熱は、半導体チップ１１に搭載されるヒートシンクを介して放熱される。

半導体基板２０の裏面に絶縁膜を形成するようにしてもよい。半導体基板２０の裏面に絶縁膜を形成することにより、半導体基板２０と放熱用バンプ３５とが電気的に接続することをより抑制することができる。半導体基板２０の裏面に形成される絶縁膜は、例えば、ＳｉＯ₂膜、ベンゾシクロブテン、ポリイミド等の有機膜である。ＳｉＯ₂膜は、Chemical Vapor Deposition（ＣＶＤ）法を用いて形成してもよい。ベンゾシクロブテン、ポリ
イミド等の有機膜は、スピンコート法を用いて形成してもよい。半導体基板２０の裏面に形成された絶縁膜は、半導体基板２０の裏面から露出しているＴＳＶ２２を覆っていない。半導体基板２０の裏面から露出しているＴＳＶ２２を絶縁膜が覆わないことにより、ＴＳＶ２２と電気的接続用バンプ３６との電気的な接続が確保される。

例えば、半導体基板２０の裏面に金属パターンを形成し、放熱用バンプ３５と半導体基板２０の裏面に形成された金属パターンとを接合する。この場合、半導体チップ１０には、放熱用バンプ３５と半導体基板２０の裏面に形成された金属パターンとを接合することによる応力がかかる。実施例１に係る半導体装置１は、半導体基板２０の裏面と放熱用バンプ３５とが接合されずに、半導体基板２０の裏面と放熱用バンプ３５とが接触した状態になっている。したがって、放熱用バンプ３５と半導体基板２０の裏面に形成された金属パターンとを接合した場合と比較して、実施例１に係る半導体装置１は、半導体チップ１０に係る応力を緩和することができる。

ここで、半導体基板３０の回路形成面にシード層３３、金属ポスト３４、放熱用バンプ３５及び電気的接続用バンプ３６を形成する工程を、図３から図１７を参照して説明する。図３は、配線層３２上にシード層３３が形成された場合の半導体チップ１１の断面図である。例えば、スパッタリング法を用いて薄膜のＣｕ（銅）を成膜することによって、配線層３２上にシード層３３を形成する。シード層３３を形成した後、図４に示すように、シード層３３上にフォトレジスト膜５０を形成する。例えば、スピンコート法を用いてフォトレジスト液をシード層３３上に塗布することによって、シード層３３上にフォトレジスト膜５０を形成する。図４は、シード層３３上にフォトレジスト膜５０が形成された場合の半導体チップ１１の断面図である。

フォトレジスト膜５０を形成した後、図５に示すように、マスク５１を用いてフォトレジスト膜５０を露光することによって、フォトレジスト膜５０にフォトマスクパターンを転写する。図５は、フォトレジスト膜５０にフォトマスクパターンが転写された場合の半導体チップ１１の断面図である。フォトレジスト膜５０にフォトマスクパターンを転写した後、フォトレジスト膜５０に現像液を滴下（現像処理）することによって、図６に示すように、シード層３３上にレジストパターン５２を形成する。図６は、シード層３３上にレジストパターン５２が形成された場合の半導体チップ１１の断面図である。図６に示すように、レジストパターン５２には、金属ポスト３４及び放熱用バンプ３５の形成領域に開口が形成されている。

レジストパターン５２を形成した後、図７に示すように、シード層３３上に金属ポスト３４を形成する。例えば、電気めっき法を用いてシード層３３上にＣｕ（銅）をめっきすることによって、シード層３３上に金属ポスト３４を形成する。図７は、シード層３３上に金属ポスト３４が形成された場合の半導体チップ１１の断面図である。

シード層３３上に金属ポスト３４を形成した後、図８に示すように、金属ポスト３４上に半田ペースト５３を形成する。例えば、印刷法を用いてレジストパターン５２の開口に半田ペースト５３を埋め込み形成することにより、金属ポスト３４上に半田ペースト５３を形成する。図８は、金属ポスト３４上に半田ペースト５３が形成された場合の半導体チップ１１の断面図である。半田ペースト５３は、例えば、Ｓｎ及びＰｂを主成分とするＳｎ−Ｐｂ半田ペースト、Ｓｎ及びＡｇを主成分とするＳｎ−Ａｇ半田ペースト、Ｓｎ及びＢｉを主成分とするＳｎ−Ｂｉ半田ペースト等である。

金属ポスト３４上に半田ペースト５３を形成した後、リフロー（加熱処理）を行うことによって、図９に示すように、金属ポスト３４上に放熱用バンプ３５を形成する。半田ペースト５３に対してリフローが行われ、半田ペースト５３が半球形状になることにより、金属ポスト３４上に放熱用バンプ３５が形成される。図９は、金属ポスト３４上に放熱用バンプ３５が形成された場合の半導体チップ１１の断面図である。金属ポスト３４上に放熱用バンプ３５を形成した後、アッシング（灰化処理）を行うことによって、図１０に示すように、レジストパターン５２を除去する。図１０は、レジストパターン５２が除去された場合の半導体チップ１１の断面図である。

レジストパターン５２を除去した後、図１１に示すように、金属ポスト３４及び放熱用バンプ３５を覆うようにして、シード層３３上にフォトレジスト膜５４を形成する。例えば、スピンコート法を用いてフォトレジスト液をシード層３３上に塗布することによって、シード層３３上にフォトレジスト膜５４を形成する。図１１は、シード層３３上にフォトレジスト膜５４が形成された場合の半導体チップ１１の断面図である。シード層３３上にフォトレジスト膜５４を形成した後、図１２に示すように、マスク５５を用いてフォトレジスト膜５４を露光することによって、フォトレジスト膜５４にフォトマスクパターンを転写する。図１２は、フォトレジスト膜５４にフォトマスクパターンが転写された場合の半導体チップ１１の断面図である。

フォトレジスト膜５４にフォトマスクパターンを転写した後、フォトレジスト膜５４に現像液を滴下（現像処理）することによって、図１３に示すように、シード層３３上にレジストパターン５６を形成する。図１３は、シード層３３上にレジストパターン５６が形成された場合の半導体チップ１１の断面図である。図１３に示すように、レジストパターン５６には、電気的接続用バンプ３６の形成領域に開口が形成されている。レジストパターン５６を形成した後、図１４に示すように、シード層３３上に半田めっき５７を形成する。例えば、電気めっき法を用いてシード層３３上に半田をめっきすることによって、シード層３３上に半田めっき５７を形成する。図１４は、シード層３３上に半田めっき５７
が形成された場合の半導体チップ１１の断面図である。半田めっき５７は、例えば、Ｓｎ及びＰｂを主成分とするＳｎ−Ｐｂ半田めっき、Ｓｎ及びＡｇを主成分とするＳｎ−Ａｇ半田めっき、Ｓｎ及びＢｉを主成分とするＳｎ−Ｂｉ半田めっき等である。

シード層３３上に半田めっき５７を形成した後、アッシング（灰化処理）を行うことによって、図１５に示すように、レジストパターン５６を除去する。図１５は、レジストパターン５６が除去された場合の半導体チップ１１の断面図である。レジストパターン５６を除去した後、リフロー（加熱処理）を行うことによって、図１６に示すように、シード層３３上に電気的接続用バンプ３６を形成する。半田めっき５７に対してリフローが行われ、半田めっき５７が半球形状になることにより、シード層３３上に電気的接続用バンプ３６が形成される。図１６は、シード層３３上に電気的接続用バンプ３６が形成された場合の半導体チップ１１の断面図である。

シード層３３上に電気的接続用バンプ３６を形成した後、放熱用バンプ３５及び電気的接続用バンプ３６をマスクにして異方性エッチングを行うことにより、図１７に示すように、シード層３３を部分的に除去する。図１７は、シード層３３が部分的に除去された場合の半導体チップ１１の断面図である。

シード層３３を部分的に除去した後、半導体チップ１０の裏面（半導体基板２０の裏面）と、半導体チップ１１の表面（半導体基板３０の回路形成面）とが向かい合うように、半導体チップ１０及び１１を配置する。この場合、放熱用バンプ３５が半導体基板２０の裏面のＴＳＶ未形成領域上に位置するとともに、電気的接続用バンプ３６が半導体ＴＳＶ２２上に位置するように、半導体チップ１０及び１１の位置合わせを行う。そして、リフロー（加熱処理）を行うことにより、放熱用バンプ３５及び電気的接続用バンプ３６を溶融させた後、放熱用バンプ３５を半導体基板２０の裏面のＴＳＶ未形成領域に接触接続させ、電気的接続用バンプ３６をＴＳＶ２２に接合接続させる。すなわち、放熱用バンプ３５は、半導体基板２０の裏面のＴＳＶ未形成領域に非電気的に接続され、電気的接続用バンプ３６は、ＴＳＶ２２に電気的に接続される。したがって、放熱用バンプ３５は、半導体基板２０の裏面のＴＳＶ未形成領域に接触しているが、半導体基板２０とは電気的に接続されていない。なお、半導体基板２０の裏面に絶縁膜を形成する場合、放熱用バンプ３５は、半導体基板２０の裏面に形成された絶縁膜に接触するが、半導体基板２０及び絶縁膜とは電気的に接続されない。

放熱用バンプ３５の放熱性を向上させるために、熱伝導粒子を半田ペースト５３に添加するようにしてもよい。熱伝導粒子を半田ペースト５３に添加することによって、放熱用バンプ３５の放熱性を向上させることができる。熱伝導粒子は、例えば、Ｃｕ（銅）粒子、Ａｕ（金）粒子及びＡｌ（アルミニウム）粒子等である。実施例１に係る半導体装置１は、半導体基板２０の裏面と放熱用バンプ３５とが接合されずに、半導体基板２０の裏面と放熱用バンプ３５とが接触した状態になっている。放熱用バンプ３５が半導体基板２０の裏面に接合されている場合と比較して、実施例１に係る半導体装置１は、放熱用バンプ３５の放熱性が低下する。実施例１に係る半導体装置１においては、熱伝導粒子を半田ペースト５３に添加することによって、放熱用バンプ３５の放熱性の向上させることができる。すなわち、放熱用バンプ３５を、熱伝導粒子を含む半田とすることによって、放熱用バンプ３５の放熱性の向上させることができる。

また、表面が半田めっき処理された熱伝導粒子又は表面がＮｉめっき処理された熱伝導粒子を半田ペースト５３に添加するようにしてもよい。表面が半田めっき処理された熱伝導粒子又は表面がＮｉめっき処理された熱伝導粒子を半田ペースト５３に添加することによって、放熱用バンプ３５の放熱性を向上させることができる。すなわち、放熱用バンプ３５を、表面が半田めっき処理された熱伝導粒子を含む半田とすることによって、放熱用
バンプ３５の放熱性の向上させることができる。放熱用バンプ３５を、表面がＮｉめっき処理された熱伝導粒子を含む半田とすることによって、放熱用バンプ３５の放熱性の向上させることができる。

半田ペースト５３がＳｎを含む場合、表面がＮｉめっき処理された熱伝導粒子を半田ペースト５３に添加することによって、熱伝導粒子とＳｎとの合金化を抑制することができ、放熱用バンプ３５の耐久性を向上させることができる。すなわち、放熱用バンプ３５を、表面がＮｉめっき処理された熱伝導粒子を含むＳｎ含有半田とすることによって、放熱用バンプ３５の放熱性及び耐久性を向上させることができる。更に、熱伝導粒子、表面が半田めっき処理された熱伝導粒子又は表面がＮｉめっき処理された熱伝導粒子を組み合わせて、半田ペースト５３に添加するようにしてもよい。

上記では、シード層３３上に電気的接続用バンプ３６を形成する場合について説明した。実施例１に係る半導体装置１では、図１８に示すように、シード層３３上に金属ピラー６０を形成し、金属ピラー６０上に電気的接続用バンプ６１を形成するようにしてもよい。図１８は、半導体装置１の断面図であって、図１の一点鎖線で示す領域Ａの拡大図である。電気的接続用バンプ６１は、熱伝導粒子、表面が半田めっき処理された熱伝導粒子又は表面がＮｉめっき処理された熱伝導粒子が添加されている。そのため、電気的接続用バンプ６１の放熱性が向上している。熱伝導粒子は、例えば、Ｃｕ（銅）粒子、Ａｕ（金）粒子及びＡｌ（アルミニウム）粒子等である。

半導体基板３０の回路形成面にシード層３３、金属ポスト３４、放熱用バンプ３５、金属ピラー６０及び電気的接続用バンプ６１を形成する工程を、図１９から図２７を参照して説明する。図１９は、配線層３２上にシード層３３が形成された場合の半導体チップ１１の断面図である。例えば、スパッタリング法を用いて薄膜のＣｕ（銅）を成膜することによって、配線層３２上にシード層３３を形成する。シード層３３を形成した後、図２０に示すように、シード層３３上にフォトレジスト膜７０を形成する。例えば、スピンコート法を用いてフォトレジスト液をシード層３３上に塗布することによって、シード層３３上にフォトレジスト膜７０を形成する。図２０は、シード層３３上にフォトレジスト膜７０が形成された場合の半導体チップ１１の断面図である。

フォトレジスト膜７０を形成した後、図２１に示すように、マスク７１を用いてフォトレジスト膜７０を露光することによって、フォトレジスト膜７０にフォトマスクパターンを転写する。図２１は、フォトレジスト膜７０にフォトマスクパターンが転写された場合の半導体チップ１１の断面図である。フォトレジスト膜７０にフォトマスクパターンを転写した後、フォトレジスト膜７０に現像液を滴下（現像処理）することによって、図２２に示すように、シード層３３上にレジストパターン７２を形成する。図２２は、シード層３３上にレジストパターン７２が形成された場合の半導体チップ１１の断面図である。図２２に示すように、レジストパターン７２には、金属ポスト３４及び放熱用バンプ３５の形成領域と金属ピラー６０及び電気的接続用バンプ６１の形成領域に開口が形成されている。

レジストパターン７２を形成した後、図２３に示すように、シード層３３上に金属ポスト３４及び金属ピラー６０を形成する。例えば、電気めっき法を用いてシード層３３上にＣｕ（銅）をめっきすることによって、シード層３３上に金属ポスト３４及び金属ピラー６０を形成する。図２３は、シード層３３上に金属ポスト３４及び金属ピラー６０が形成された場合の半導体チップ１１の断面図である。

シード層３３上に金属ポスト３４及び金属ピラー６０を形成した後、図２４に示すように、金属ポスト３４及び金属ピラー６０上に半田ペースト７３を形成する。例えば、印刷
法を用いてレジストパターン７２の開口に半田ペースト７３を埋め込み形成することにより、金属ポスト３４上に半田ペースト７３を形成する。図２４は、金属ポスト３４及び金属ピラー６０上に半田ペースト７３が形成された場合の半導体チップ１１の断面図である。

半田ペースト７３は、例えば、Ｓｎ及びＰｂを主成分とするＳｎ−Ｐｂ半田ペースト、Ｓｎ及びＡｇを主成分とするＳｎ−Ａｇ半田ペースト、Ｓｎ及びＢｉを主成分とするＳｎ−Ｂｉ半田ペースト等である。半田ペースト７３には、熱伝導粒子、表面が半田めっき処理された熱伝導粒子又は表面がＮｉめっき処理された熱伝導粒子が添加されている。熱伝導粒子は、例えば、Ｃｕ（銅）粒子、Ａｕ（金）粒子及びＡｌ（アルミニウム）粒子等である。半田ペースト７３に、熱伝導粒子、表面が半田めっき処理された熱伝導粒子又は表面がＮｉめっき処理された熱伝導粒子を添加することによって、放熱用バンプ３５及び電気的接続用バンプ６１の放熱性を向上させることができる。すなわち、放熱用バンプ３５及び電気的接続用バンプ６１を、熱伝導粒子を含む半田とすることによって、放熱用バンプ３５及び電気的接続用バンプ６１の放熱性を向上させることができる。放熱用バンプ３５及び電気的接続用バンプ６１を、表面が半田めっき処理された熱伝導粒子を含む半田とすることによって、放熱用バンプ３５及び電気的接続用バンプ６１の放熱性を向上させることができる。放熱用バンプ３５及び電気的接続用バンプ６１を、表面がＮｉめっき処理された熱伝導粒子を含む半田とすることによって、放熱用バンプ３５及び電気的接続用バンプ６１の放熱性を向上させることができる。

半田ペースト７３がＳｎを含む場合、表面がＮｉめっき処理された熱伝導粒子を半田ペースト７３に添加することによって、熱伝導粒子とＳｎとの合金化を抑制することができ、放熱用バンプ３５及び電気的接続用バンプ６１の耐久性を向上させることができる。すなわち、放熱用バンプ３５及び電気的接続用バンプ６１を、表面がＮｉめっき処理された熱伝導粒子を含むＳｎ含有半田とすることによって、放熱用バンプ３５及び電気的接続用バンプ６１の放熱性及び耐久性を向上させることができる。更に、熱伝導粒子、表面が半田めっき処理された熱伝導粒子又は表面がＮｉめっき処理された熱伝導粒子を組み合わせて、半田ペースト７３に添加するようにしてもよい。

金属ポスト３４及び金属ピラー６０上に半田ペースト７３を形成した後、リフロー（加熱処理）を行うことによって、図２５に示すように、金属ポスト３４上に放熱用バンプ３５を形成し、金属ピラー６０上に電気的接続用バンプ６１を形成する。半田ペースト７３に対してリフローが行われ、半田ペースト７３が半球形状になることにより、金属ポスト３４上に放熱用バンプ３５が形成され、金属ピラー６０上に電気的接続用バンプ６１が形成される。図２５は、金属ポスト３４上に放熱用バンプ３５が形成され、金属ピラー６０上に電気的接続用バンプ６１が形成された場合の半導体チップ１１の断面図である。金属ポスト３４上に放熱用バンプ３５を形成し、金属ピラー６０上に電気的接続用バンプ６１を形成した後、アッシング（灰化処理）を行うことによって、図２６に示すように、レジストパターン７２を除去する。図２６は、レジストパターン７２が除去された場合の半導体チップ１１の断面図である。

レジストパターン７２を除去した後、放熱用バンプ３５及び電気的接続用バンプ６１をマスクにして異方性エッチングを行うことにより、図２７に示すように、シード層３３を部分的に除去する。図２７は、シード層３３が部分的に除去された場合の半導体チップ１１の断面図である。

シード層３３を部分的に除去した後、半導体チップ１０の裏面（半導体基板２０の裏面）と、半導体チップ１１の表面（半導体基板３０の回路形成面）とが向かい合うように、半導体チップ１０及び１１を配置する。この場合、放熱用バンプ３５が半導体基板２０の
裏面のＴＳＶ未形成領域上に位置するとともに、電気的接続用バンプ６１が半導体ＴＳＶ２２上に位置するように、半導体チップ１０及び１１の位置合わせを行う。そして、リフロー（加熱処理）を行うことにより、放熱用バンプ３５及び電気的接続用バンプ６１を溶融させた後、放熱用バンプ３５を半導体基板２０の裏面のＴＳＶ未形成領域に接触接続させ、電気的接続用バンプ６１をＴＳＶ２２に接合接続させる。すなわち、放熱用バンプ３５は、半導体基板２０の裏面のＴＳＶ未形成領域に非電気的に接続され、電気的接続用バンプ６１は、ＴＳＶ２２に電気的に接続される。したがって、放熱用バンプ３５は、半導体基板２０の裏面のＴＳＶ未形成領域に接触しているが、半導体基板２０とは電気的に接続されていない。

図２８から図３５を参照して、実施例２に係る半導体装置１及びその製造方法について説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図２８は、半導体装置１の断面図であって、図１の一点鎖線で示す領域Ａの拡大図である。

実施例２に係る半導体装置１では、実施例１に係る半導体装置１と比較して、半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０が形成されている点が異なっている。実施例２に係る半導体装置１では、放熱用バンプ３５が、突起部８０を覆うようにして半導体基板２０の裏面のＴＳＶ未形成領域に接触している。また、実施例２に係る半導体装置１では、放熱用バンプ３５は、半導体基板２０の裏面のＴＳＶ未形成領域に接触しているが、半導体基板２０とは電気的に接続されていない。半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０を設けることによって、放熱用バンプ３５と半導体基板２０の裏面との接触面積が大きくなり、放熱用バンプ３５の放熱性を向上させることができる。なお、実施例２に係る半導体装置１では、実施例１と同様に、シード層３３上に金属ピラー６０を形成し、金属ピラー６０上に電気的接続用バンプ６１を形成するようにしてもよい。

半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０を形成する工程を、図２９から図３３を参照して説明する。図２９は、半導体基板２０の裏面上にフォトレジスト膜８１が形成された場合の半導体チップ１０の断面図である。例えば、スピンコート法を用いてフォトレジスト液を半導体基板２０の裏面上に塗布することによって、半導体基板２０の裏面上にフォトレジスト膜８１を形成する。半導体基板２０の裏面上にフォトレジスト膜８１を形成した後、図３０に示すように、マスク８２を用いてフォトレジスト膜８１を露光することによって、フォトレジスト膜８１にフォトマスクパターンを転写する。図３０は、フォトレジスト膜８１にフォトマスクパターンが転写された場合の半導体チップ１０の断面図である。

フォトレジスト膜８１にフォトマスクパターンを転写した後、フォトレジスト膜８１に現像液を滴下（現像処理）することによって、図３１に示すように、半導体基板２０の裏面のＴＳＶ未形成領域上にレジストパターン８３を形成する。図３１は、半導体基板２０の裏面のＴＳＶ未形成領域上にレジストパターン８３が形成された場合の半導体チップ１０の断面図である。

レジストパターン８３を形成した後、レジストパターン８３をマスクにして異方性エッチングを行うことにより、図３２に示すように、半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０を形成する。半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０を形成する際の異方性エッチングにより、半導体基板２０の裏面からＴＳＶ２２が露出する。図３２は、半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０が形成された場合の半導体チップ１０の断面図である。半導体基板２０の裏面のＴＳＶ未形成領域に突起部８０を形成した後、アッシング（灰化処理）を行うことによって、図３３に示すように、レジ
ストパターン８３を除去する。図３３は、レジストパターン８３が除去された場合の半導体チップ１０の断面図である。

レジストパターン８３を除去した後、半導体基板２０の裏面に絶縁膜を形成してもよい。半導体基板２０の裏面に形成される絶縁膜は、例えば、ＳｉＯ₂膜、ベンゾシクロブテ
ン、ポリイミド等の有機膜である。ＳｉＯ₂膜は、Chemical Vapor Deposition（ＣＶＤ）法を用いて形成してもよい。ベンゾシクロブテン、ポリイミド等の有機膜は、スピンコート法を用いて形成してもよい。絶縁膜は、半導体基板２０の裏面全体を覆うように形成される。すなわち、絶縁膜は、半導体基板２０の裏面に形成された突起部８０を覆うとともに、半導体基板２０の裏面から露出したＴＳＶ２２を覆う。半導体基板２０の裏面に絶縁膜を形成した後、半導体基板２０の裏面にレジストパターンを形成する。レジストパターンをマスクとして異方性エッチングを行うことにより、ＴＳＶ２２を覆う絶縁膜を除去する。ＴＳＶを覆う絶縁膜を除去するのは、ＴＳＶ２２と電気的接続用バンプ３６との電気的な接続を確保するためである。

半導体基板２０の裏面に絶縁膜を形成することにより、半導体基板２０と放熱用バンプ３５とが電気的に接続することをより抑制することができる。半導体基板２０の裏面に絶縁膜を形成する場合、放熱用バンプ３５は、突起部８０を覆うようにして半導体基板２０の裏面に形成された絶縁膜に接触する。また、半導体基板２０の裏面に絶縁膜を形成する場合、放熱用バンプ３５は、半導体基板２０の裏面に形成された絶縁膜に接触するが、半導体基板２０及び絶縁膜とは電気的に接続されない。

図３４及び図３５は、突起部８０の形状及び配置の一例を示す図である。図３４の（Ａ）は、半導体チップ１０及び１１の断面図であって、一つの放熱用バンプ３５に対して一つの突起部８０を配置した場合の例である。図３４の（Ｂ）及び（Ｃ）は、半導体チップ１０の裏面の平面図である。図３４の（Ｂ）に示すように、半導体基板２０の裏面のＴＳＶ未形成領域に四角柱形状の突起部８０が形成されている。図３４の（Ｃ）に示すように、半導体基板２０の裏面のＴＳＶ未形成領域に円柱形状の突起部８０が形成されている。

図３５の（Ａ）は、半導体チップ１０及び１１の断面図であって、一つの放熱用バンプ３５に対して複数の突起部８０を配置した場合の例である。図３５の（Ａ）に示すように、放熱用バンプ３５が、複数の突起部８０を覆うようにして半導体基板２０の裏面のＴＳＶ未形成領域に接触している。図３５の（Ｂ）及び（Ｃ）は、半導体チップ１０の裏面の平面図である。図３５の（Ｂ）に示すように、半導体基板２０の裏面のＴＳＶ未形成領域に、複数の四角柱形状の突起部８０が密集して形成されている。図３５の（Ｃ）に示すように、半導体基板２０の裏面のＴＳＶ未形成領域に、複数の円柱形状の突起部８０が密集して形成されている。図３５の（Ｂ）及び（Ｃ）に示すように、一つの放熱用バンプ３５が複数の突起部８０と接触するように、半導体基板２０の裏面のＴＳＶ未形成領域に複数の突起部８０が密集して配置されている。

１ 半導体装置
２ 配線基板
３ パッド
１０、１１ 半導体チップ
２０、３０ 半導体基板
２１、３１ 回路
２２ ＴＳＶ（Through Silicon Via）
２３、３２ 配線層
２４、３３ シード層
２５ 電気的接続用バンプ
２６、３７ 層間絶縁膜
２７、３８ ビア
２８、２９ 配線
３４ 金属ポスト
３５ 放熱用バンプ
３６、６１ 電気的接続用バンプ
５０、５４、７０、８１ フォトレジスト膜
５１、５５、７１、８２ マスク
５２、５６、７２、８３ レジストパターン
５３、７３ 半田ペースト
５７ 半田めっき
６０ 金属ピラー

Claims (4)

1. 第一の半導体チップ及び第二の半導体チップを備える半導体装置であって、
   前記第一の半導体チップは、
   回路が形成された第一の半導体基板と、
   前記第一の半導体基板の回路形成面から前記第一の半導体基板の回路形成面の反対面である裏面を貫通する貫通電極と、
   を有し、
   前記第二の半導体チップは、
   回路が形成された第二の半導体基板と、
   前記第二の半導体基板の回路形成面に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された金属柱と、
   前記金属柱上に形成されたバンプと、
   を有し、
   前記バンプは、前記第一の半導体基板の裏面であって前記貫通電極が形成されていない領域に接触し、前記第一の半導体基板とは電気的に接続していないことを特徴とする半導体装置。
2. 前記第一の半導体基板の裏面であって前記貫通電極が形成されていない領域に突起部が形成されており、
   前記バンプは、前記突起部を覆うようにして、前記第一の半導体基板の裏面であって前記貫通電極が形成されていない領域に接触し、前記第一の半導体基板とは電気的に接続していないことを特徴とする請求項１に記載の半導体装置。
3. 前記バンプは、少なくとも熱伝導粒子又は表面がめっき処理された熱伝導粒子を有する半田であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記バンプは、表面がＮｉめっき処理された熱伝導粒子を有するＳｎ含有半田であることを特徴とする請求項１又は２に記載の半導体装置。

Images