TWI520278B - 嵌埋有晶片之封裝結構的製法 - Google Patents
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Description
本發明提供一種封裝結構的製法,尤指一種嵌埋有晶片之封裝結構的製法。
由於行動運算裝置的普及,越來越多的電子裝置都需要講求輕薄短小,尤其是扮演核心角色的半導體元件與其封裝結構,更是不斷追求更小更輕薄的設計,因此,嵌埋有晶片之封裝結構也從而發展出來。
請參照第1A圖至第1H圖,係習知之嵌埋有晶片之封裝結構之製法的剖視圖,其中,該封裝結構之製法的各步驟將參照各圖而於以下詳細說明。
請參照第1A圖,首先,提供一承載板10,其上具有圖案化導電層11,圖案化導電層11係包括第一導電膜111及第二導電膜112,而承載板10及圖案化導電層11上係形成有第一阻層12,其中,第一阻層12係具有第一阻層開孔12a,以露出第一導電膜111。
請參照第1B圖及第1C圖,其次,在第一阻層開孔12a內的第一導電膜111上以電鍍方式形成電性連接墊13,並
隨後去除第一阻層12。
請參照第1D圖,在承載板10、圖案化導電層11及電性連接墊13上形成第二阻層14,其中,第二阻層14係具有第二阻層開口14a,以露出第二導電膜112。
請參照第1E圖及第1F圖,之後,在第二阻層開口14a內的第二導電膜112上以電鍍方式形成導電通孔15,並去除第二阻層14,此時,若第二阻層14並未完全清除乾淨,則容易在電性連接墊13上殘留第二阻層14。
請參照第1G圖,而後,在電性連接墊13上以覆晶方式接置晶片16,詳細而言,晶片16係藉由其表面上之凸塊(bump)161上之銲料162而使用迴銲方式將銲料162電性連接電性連接墊13,從而使晶片16電性連接至電性連接墊13。然而,若是電性連接墊13上殘留有第二阻層14,則銲料162與電性連接墊13之間的銲接將會產生不沾錫(non-wetting)之問題,從而發生冷銲、空銲或假銲的狀況,並導致晶片16之電性連接失效或信賴性測試(如熱循環測試及高溫儲存測試)不佳的良率下降問題。
請參照第1H圖,最後,於承載板10上形成覆蓋圖案化導電層11、電性連接墊13、導電通孔15、凸塊161、銲料162及晶片16的介電層17,其中,介電層17係具有開口17a以露出導電通孔15,並且在介電層17形成後移除承載板10。
因此,如何克服習知之嵌埋有晶片之封裝結構之製法中因電性連接墊上的阻層材料未完全清除乾淨所導致之不
沾錫問題,從而避免晶片之電性連接失效或信賴性測試不佳的良率下降問題,實為本領域技術人員的一大課題。
有鑒於上述習知技術之缺失,本發明提供一種嵌埋有晶片之封裝結構的製法,係包括:準備一其上形成有第一線路層之承載板,該第一線路層係具有複數第一電性連接墊及第二電性連接墊;以覆晶方式接置至少一晶片於該第一電性連接墊上;將介電層形成在該承載板上以包覆該晶片及該第一線路層,並令該介電層具有連接該承載板的第一表面與其相對之第二表面;將貫穿該介電層且連接該第二電性連接墊的複數導電通孔形成;將電性連接該導電通孔的第二線路層形成在該介電層之第二表面上;以及移除該承載板。
本發明另提供一種嵌埋有晶片之封裝結構的製法,係包括:準備一其上形成有第一線路層之承載板,該第一線路層係具有複數第一電性連接墊及第二電性連接墊;以覆晶方式接置至少一晶片於該第一電性連接墊上;在該承載板上形成覆蓋該晶片及該第一線路層的介電層,令該介電層具有連接該承載板的第一表面與其相對之第二表面;形成貫穿該介電層且對應露出該第二電性連接墊之複數通孔並於該第二表面上形成具有複數圖案化阻層開口之圖案化阻層,以令該通孔外露於該圖案化阻層開口;一體形成導電通孔及第二線路層,其中,該導電通孔係形成在該通孔中且連接該第二電性連接墊,而該第二線路層係形成在該
圖案化阻層開口中且電性連接該導電通孔;以及移除該承載板及該圖案化阻層。
本發明之嵌埋有晶片之封裝結構的製法可藉由先在承載板上形成電性連接墊並隨後直接在電性連接墊上接置晶片,從而避免習知技術中先在電性連接墊上形成阻層後再將阻層移除所造成之電性連接墊上殘留有阻層的情況,從而防止晶片與電性連接墊銲接時所產生之不沾錫問題,以提高晶片之電性連接及信賴性測試的良率。
10、20‧‧‧承載板
11‧‧‧圖案化導電層
111‧‧‧第一導電膜
112‧‧‧第二導電膜
12‧‧‧第一阻層
12a‧‧‧第一阻層開孔
13‧‧‧電性連接墊
14‧‧‧第二阻層
14a‧‧‧第二阻層開口
15、25‧‧‧導電通孔
16、23‧‧‧晶片
161、231‧‧‧凸塊
162、232‧‧‧銲料
17、24‧‧‧介電層
17a‧‧‧開口
21‧‧‧第一線路層
211‧‧‧第一電性連接墊
212‧‧‧第二電性連接墊
22‧‧‧阻層
221‧‧‧阻層開孔
24a‧‧‧第一表面
24b‧‧‧第二表面
241‧‧‧通孔
26‧‧‧第二線路層
261‧‧‧第三電性連接墊
27‧‧‧第一絕緣保護層
271‧‧‧第一絕緣保護層開孔
28‧‧‧第二絕緣保護層
281‧‧‧第二絕緣保護層開孔
29‧‧‧電子元件
291‧‧‧導電元件
292‧‧‧電極墊
293‧‧‧銲線
30‧‧‧封裝膠體
31‧‧‧圖案化阻層
311‧‧‧圖案化阻層開口
32‧‧‧金屬膜
第1A圖至第1H圖係習知技術之嵌埋有晶片之封裝結構之製法的剖視圖;第2A圖至第2J圖係本發明的嵌埋有晶片之封裝結構的製法之剖視圖,第2J’圖係第2J圖之另一實施態樣,第2F”圖及第2G”圖分別係第2F圖及第2G圖之另一實施態樣;以及第3A圖至第3D圖係第2A圖至第2C圖之另一實施態樣的剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式,熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其它不同的具體實施例加以施行或應用,本說明書中的各項細節亦可基於不同觀點與應用,在不悖離本發明之精神下進行各種修飾與變更。
請參照第2A圖至第2J圖,該等圖係本發明的嵌埋有晶片之封裝結構的製法之剖視圖,其中,該嵌埋有晶片之封裝結構之製法的各步驟將參照各圖而於以下詳細說明。
請參照第2A至2C圖,首先,準備一其上形成有第一線路層21之承載板20,該第一線路層21係具有複數第一電性連接墊211及第二電性連接墊212。
詳細而言,如第2A圖所示,提供一承載板20並在其上形成阻層22,阻層22係具有複數阻層開孔221,以露出承載板20的部分表面。其次,請參照第2B圖,在阻層開孔221中的承載板20上形成第一線路層21,第一線路層21係具有複數第一電性連接墊211及第二電性連接墊212。接著,請參照第2C圖,移除阻層22。
請參照第2D圖,以覆晶方式接置至少一晶片23於第一電性連接墊211上,詳而言之,晶片23之表面上係具有凸塊231,但本發明不限於此,而凸塊231上係具有銲料232,但本發明不限於此,晶片23可藉由迴銲方式將銲料232與第一電性連接墊211電性連接,從而使晶片23與第一電性連接墊211電性連接。
請參照第2E圖,接著,在承載板20上形成覆蓋晶片23及第一線路層21的介電層24,介電層24之材質可為ABF(Ajinomoto Build-up Film),但本發明不限於此,其中,介電層24係具有連接承載板20的第一表面24a及與其相對之第二表面24b。而在本發明之非限定態樣中,介電層24與承載板20之間可具有不限於離型層的層。
請參照第2F圖及第2G圖,之後,形成複數貫穿介電層24並露出第二電性連接墊212之通孔241,並在形成該等通孔241後,在該等通孔241中形成複數貫穿介電層24且連接第二電性連接墊212的導電通孔25。
請參照第2H圖,而後,在介電層24之第二表面24b上形成電性連接導電通孔25的第二線路層26,其中,第二線路層26係具有複數第三電性連接墊261。
請參照第2I圖,隨後,從第一表面24a上移除承載板20,然而,本發明亦可在形成第二線路層26後,在介電層24之第二表面24b上形成第一絕緣保護層27,以覆蓋第二線路層26,第一絕緣保護層27之材質可為防銲材料,但本發明不限於此,而第一絕緣保護層27係具有複數第一絕緣保護層開孔271,以對應露出各第三電性連接墊261。因此,本發明可在移除承載板20之前或後形成第一絕緣保護層27。另外,本發明可在移除承載板20後,在介電層24之第一表面24a上形成第二絕緣保護層28,以覆蓋第一線路層21,第二絕緣保護層28之材質可為防銲材料,但本發明不限於此,而第二絕緣保護層28係具有複數第二絕緣保護層開孔281,以露出部分第一線路層21。
請參照第2J圖,最後,本發明可在各第二絕緣保護層開孔281中形成電性連接第一線路層21的導電元件291,隨後,可使用迴銲方式將電子元件29電性連接導電元件291,以使電子元件29接置在第一電性連接墊211上,但本發明不限於此,其中,電子元件29可為晶片或封裝結
構,並且,在接置電子元件29後,可在第二絕緣保護層28上形成封裝膠體30,以包覆電子元件29,然而,在未形成第二絕緣保護層28之情況下(未圖示此情況),封裝膠體30係形成在第一表面24a上,以包覆電子元件29。而在本發明之另一態樣中,電子元件29之表面上可形成有導電元件291,因此,電子元件29可藉由使用迴銲方式而將其上之導電元件291電性連接第一線路層21,從而使電子元件29接置在第一線路層21上。再者,當各第二絕緣保護層開孔281中形成有電性連接第一線路層21的導電元件291時,各第一絕緣保護層開孔271中亦可形成有電性連接第三電性連接墊261之例如為銲球的導電元件(未圖示此情況)。
另外,在本發明之又一態樣中,電子元件29可接置在第二線路層26上,電子元件29之接置方式係如第2J圖所述,而封裝膠體30係包覆電子元件29及第一絕緣保護層27(未圖示此情況)。而在此態樣中,各第二絕緣保護層開孔281中可形成有電性連接第一線路層21之例如為銲球的導電元件(未圖示此情況)。
請參照第2J’圖,該圖係第2J圖的另一實施態樣,而本實施態樣與第2J圖之差異係在於本實施態樣係以打線方式將電子元件29電性連接第一線路層21,詳而言之,晶片29之表面上係具有電極墊292,並以銲線293電性連接電極墊292與第二電性連接墊212,從而使晶片29電性連接第一線路層21。
再者,請參照第2F”圖及第2G”圖,該等圖係第2F圖及第2G圖的另一實施態樣,而本實施態樣與第2F圖及第2G圖之差異係在於本實施態樣係一體形成導電通孔25及第二線路層26。
詳而言之,如第2F”圖所示,本實施態樣可在形成介電層24之後形成複數貫穿介電層24且對應露出第二電性連接墊212之通孔241,並隨後形成具有複數圖案化阻層開口311之圖案化阻層31,而圖案化阻層開口311係至少露出通孔241,或者,本實施態樣亦可先形成具有複數圖案化阻層開口311之圖案化阻層31,而圖案化阻層開口311係至少露出預定開設複數通孔241之介電層24的表面,隨後,形成對應露出第二電性連接墊212之複數通孔241。
請參照第2G”圖,接著一體形成導電通孔25及第二線路層26,詳而言之,本實施態樣可將通孔241中之導電通孔25與圖案化阻層開口311中之第二線路層26同時形成,而第二線路層26係具有複數第三電性連接墊261,且至少一第三電性連接墊261係電性連接導電通孔25。更特定而言,本實施態樣亦可在介電層24及外露之第二電性連接墊212與通孔241上形成晶種層(seed layer)(未圖示此情況),隨後,可使用電鍍方式在晶種層上一體形成導電通孔25及第二線路層26,並接著移除圖案化阻層31,其後,可如第2H圖至第2J圖所繪地形成嵌埋有晶片23之封裝結構(未圖示)。請參照第3A圖至第3D圖,該等圖係第2A圖至第2C圖的另一實施態樣。
詳而言之,第3A圖至第3D圖之製法中,首先,如第3A圖所繪,提供承載板20,承載板20之一表面具有金屬膜32,其次,如第3B圖所繪,在金屬膜32上形成具有複數阻層開孔221之阻層22,以供部分金屬膜32外露於該複數阻層開孔221,再以電鍍方式在阻層開孔221中形成具有複數第一電性連接墊211及第二電性連接墊212的第一線路層21,之後,移除阻層22及其所覆蓋之金屬膜32,其後,可如第2D圖至第2J圖所繪地形成嵌埋有晶片23之封裝結構(未圖示)。
綜上所述,相較於先前技術,由於本發明係藉由先在承載板上形成電性連接墊並隨後直接在電性連接墊上接置晶片,從而避免習知技術中先在電性連接墊上形成阻層後再將阻層移除所造成之電性連接墊上殘留有阻層的情況,從而防止將晶片銲接至電性連接墊時所產生之不沾錫問題,因此,相較於先前技術,本發明可大為降低晶片之電性連接失效及信賴性測試不佳的良率下降問題。
上述實施例係用以例示性說明本發明之原理及其功效,而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下,對上述實施例進行修改。因此本發明之權利保護範圍,應如後述之申請專利範圍所列。
21‧‧‧第一線路層
211‧‧‧第一電性連接墊
212‧‧‧第二電性連接墊
23‧‧‧晶片
231‧‧‧凸塊
232‧‧‧銲料
24‧‧‧介電層
24a‧‧‧第一表面
24b‧‧‧第二表面
241‧‧‧通孔
25‧‧‧導電通孔
26‧‧‧第二線路層
261‧‧‧第三電性連接墊
27‧‧‧第一絕緣保護層
271‧‧‧第一絕緣保護層開孔
28‧‧‧第二絕緣保護層
281‧‧‧第二絕緣保護層開孔
Claims (22)
- 一種嵌埋有晶片之封裝結構的製法,係包括:準備一其上形成有第一線路層之承載板,該第一線路層係具有複數第一電性連接墊及第二電性連接墊;以覆晶方式接置至少一晶片於該第一電性連接墊上;在該承載板上形成包覆該晶片及該第一線路層的介電層,令該介電層具有連接該承載板的第一表面與其相對之第二表面;形成複數貫穿該介電層且連接該第二電性連接墊的導電通孔;在該介電層之第二表面上形成電性連接該導電通孔的第二線路層;以及移除該承載板。
- 如申請專利範圍第1項所述之嵌埋有晶片之封裝結構的製法,於形成該第二線路層後,復包括在該介電層之第二表面上形成第一絕緣保護層,以覆蓋該第二線路層,其中,該第二線路層係具有複數第三電性連接墊,且該第一絕緣保護層係具有複數第一絕緣保護層開孔以對應露出各該第三電性連接墊。
- 如申請專利範圍第2項所述之嵌埋有晶片之封裝結構的製法,復包括在各該第一絕緣保護層開孔中形成導電元件。
- 如申請專利範圍第2項所述之嵌埋有晶片之封裝結構的製法,其中,形成該第一絕緣保護層之材質係防銲材料。
- 如申請專利範圍第1項所述之嵌埋有晶片之封裝結構的製法,於移除該承載板後,復包括於該第一線路層上接置電子元件。
- 如申請專利範圍第5項所述之嵌埋有晶片之封裝結構的製法,於接置該電子元件後,復包括在該介電層之第一表面上形成封裝膠體,以包覆該電子元件與第一線路層。
- 如申請專利範圍第5項所述之嵌埋有晶片之封裝結構的製法,其中,該電子元件係為晶片或封裝結構。
- 如申請專利範圍第1項所述之嵌埋有晶片之封裝結構的製法,於移除該承載板後,復包括在該介電層之第一表面上形成第二絕緣保護層,而該第二絕緣保護層係具有複數第二絕緣保護層開孔,以露出部分該第一線路層。
- 如申請專利範圍第8項所述之嵌埋有晶片之封裝結構的製法,復包括在各該第二絕緣保護層開孔中形成導電元件。
- 如申請專利範圍第8項所述之具有晶片嵌入式基板之封裝結構的製法,其中,形成該第二絕緣保護層之材質係防銲材料。
- 如申請專利範圍第1項所述之嵌埋有晶片之封裝結構 的製法,其中,形成該介電層之材質係為ABF(Ajinomoto Build-up Film)。
- 如申請專利範圍第1項所述之嵌埋有晶片之封裝結構的製法,其中,形成該第一線路層之步驟係包括:提供該承載板,該承載板之一表面具有金屬膜;於該金屬膜上形成具有複數阻層開孔之阻層,以供部分該金屬膜外露於該複數阻層開孔;於該阻層開孔中電鍍形成該第一線路層;以及移除該阻層及其所覆蓋之金屬膜。
- 一種嵌埋有晶片之封裝結構的製法,係包括:準備一其上形成有第一線路層之承載板,該第一線路層係具有複數第一電性連接墊及第二電性連接墊;以覆晶方式接置至少一晶片於該第一電性連接墊上;在該承載板上形成覆蓋該晶片及該第一線路層的介電層,令該介電層具有連接該承載板的第一表面與其相對之第二表面;形成複數貫穿該介電層且對應露出該第二電性連接墊之通孔並於該第二表面上形成具有複數圖案化阻層開口之圖案化阻層,以令該通孔外露於該圖案化阻層開口;一體形成導電通孔及第二線路層,其中,該導電通孔係形成在該通孔中且連接該第二電性連接墊,而 該第二線路層係形成在該圖案化阻層開口中且電性連接該導電通孔;以及移除該承載板及該圖案化阻層。
- 如申請專利範圍第13項所述之嵌埋有晶片之封裝結構的製法,在形成該圖案化阻層及該通孔後,復包括在該介電層及外露之第二電性連接墊與通孔上形成晶種層。
- 如申請專利範圍第14項所述之嵌埋有晶片之封裝結構的製法,其中,形成該導電通孔及該第二線路層之方式係以電鍍為之。
- 如申請專利範圍第13項所述之嵌埋有晶片之封裝結構的製法,於移除該圖案化阻層後,復包括在該介電層之第二表面上形成第一絕緣保護層,以覆蓋該第二線路層,其中,該第二線路層係具有複數第三電性連接墊,且該第一絕緣保護層係具有複數第一絕緣保護層開孔以對應露出各該第三電性連接墊。
- 如申請專利範圍第16項所述之嵌埋有晶片之封裝結構的製法,復包括在各該第一絕緣保護層開孔中形成導電元件。
- 如申請專利範圍第16項所述之嵌埋有晶片之封裝結構的製法,其中,形成該第一絕緣保護層之材質係防銲材料。
- 如申請專利範圍第13項所述之嵌埋有晶片之封裝結構的製法,於移除該承載板後,復包括於該第一線路層 上接置電子元件。
- 如申請專利範圍第19項所述之嵌埋有晶片之封裝結構的製法,於接置該電子元件後,復包括在該介電層之第一表面上形成封裝膠體,以包覆該電子元件與第一線路層。
- 如申請專利範圍第20項所述之嵌埋有晶片之封裝結構的製法,其中,該電子元件係為晶片或封裝結構。
- 如申請專利範圍第13項所述之嵌埋有晶片之封裝結構的製法,其中,形成該第一線路層之步驟係包括:提供該承載板,該承載板之一表面具有金屬膜;於該金屬膜上形成具有複數阻層開孔之阻層,以供部分該金屬膜外露於該阻層開孔;於該阻層開孔中電鍍形成該第一線路層;以及移除該阻層及其所覆蓋之金屬膜。
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