TWI624011B - 封裝結構及其製法 - Google Patents

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Abstract

一種封裝結構，係包括：介電層、嵌埋於該介電層中並外露於該介電層表面之第一線路層、設於該第一線路層上之複數導電凸塊、以及形成於該介電層、導電凸塊與該第一線路層上之第一絕緣保護層，且該導電凸塊之部分表面外露於該第一絕緣保護層。藉由該第一線路層上形成有該導電凸塊，使該導電凸塊外露於該第一絕緣保護層，而該第一線路層仍受該第一絕緣保護層覆蓋，故於接置電子元件後，可避免銲料與第一線路層發生橋接的問題，因而能提高產品良率。本發明復提供該封裝結構之製法。

Description

封裝結構及其製法
本發明係有關一種封裝結構，尤指一種能提高產品良率之封裝結構及其製法。
隨著電子產業的蓬勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積度方向發展，且隨著封裝技術之演進，晶片的封裝技術也越來越多樣化，半導體封裝件之尺寸或體積亦隨之不斷縮小，藉以使該半導體封裝件達到輕薄短小之目的。
第1圖係為習知封裝結構1的剖視圖。如第1圖所示，該封裝結構1包括：封裝基板10、嵌埋於該封裝基板10中之線路層11、以及設於該封裝基板10上並藉由複數銲料凸塊13電性連接該線路層11之半導體晶片12。
惟，習知封裝結構1中，由於該線路層11之線距愈來愈小，致使該銲料凸塊13的間距也日益縮小，故於封裝基板10接置該半導體晶片12後，該銲料凸塊13之銲料於回銲後容易與相鄰的線路層11之線路或接觸墊橋接(bridge)，因而發生短路，導致產品良率下降。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種封裝結構，係包括：介電層，係具有相對之第一表面與第二表面；第一線路層，係嵌埋於該介電層中並外露於該第一表面；複數導電凸塊，係設於該第一線路層上；以及第一絕緣保護層，係形成於該介電層之第一表面、導電凸塊與該第一線路層上，且該導電凸塊之部分表面外露於該第一絕緣保護層。
前述之封裝結構中，復包括第二線路層，係形成於該介電層之第二表面上且電性連接該第一線路層。
本發明復提供一種封裝結構之製法，係包括：提供一承載件；形成第一線路層於該承載件上；形成一介電層於該承載件上，以令該介電層覆蓋該第一線路層；形成第二線路層於該介電層上，且該第二線路層電性連接該第一線路層；移除該承載件，且形成複數導電凸塊於該第一線路層上；以及形成第一絕緣保護層於該介電層、導電凸塊與該第一線路層上，且令該導電凸塊之部分表面外露於該第一絕緣保護層。
前述之製法中，該導電凸塊係以電鍍方式形成者。
前述之製法中，復包括藉由顯影方式移除該第一絕緣保護層之部分材質，令該導電凸塊之部分表面外露於該第一絕緣保護層。
前述之封裝結構及其製法中，該導電凸塊凸出該第一絕緣保護層。
前述之封裝結構及其製法中，該第一絕緣保護層形成有凹部，且該些導電凸塊位於該凹部中。又包括設置至少一電子元件於該第一絕緣保護層上，且形成底膠於該第一絕緣保護層與該電子元件之間，使該底膠填充於該凹部中。
前述之封裝結構及其製法中，復包括形成第二絕緣保護層於該介電層與該第二線路層上。例如，該第二絕緣保護層係為防銲層，且該第二線路層之部分表面外露於該第二絕緣保護層。又包括形成複數導電元件於該第二線路層上。
前述之封裝結構及其製法中，形成該介電層之材質係為模壓樹脂、預浸材、ABF或感光型介電材。
前述之封裝結構及其製法中，該第一絕緣保護層係為防銲層。
前述之封裝結構及其製法中，復包括設置至少一電子元件於該第一絕緣保護層上，且該電子元件係電性連接至該些導電凸塊。又包括形成封裝膠體於該第一絕緣保護層上，使該封裝膠體包覆該電子元件；或者，包括形成底膠於該第一絕緣保護層與該電子元件之間。
本發明另提供一種封裝結構，係包括：介電層，係具有相對之第一表面與第二表面，且形成該介電層之材質係為ABF；以及第一線路層，係嵌埋於該介電層中並外露於該第一表面。
前述之封裝結構中，復包括第二線路層，係形成於該介電層之第二表面上且電性連接該第一線路層。
前述之封裝結構中，復包括一承載件，係供該第一線路層與該介電層形成於其上。
前述之封裝結構中，復包括複數導電凸塊，係設於該第一線路層上。
由上可知，本發明之封裝結構及其製法中，主要藉由該第一線路層上形成有該導電凸塊，使該導電凸塊外露於該第一絕緣保護層，而該第一線路層仍受該第一絕緣保護層覆蓋，故於接置該電子元件後，可避免銲料與該第一線路層發生橋接的問題，因而能避免發生短路，進而提高產品良率。
1,2,2’,2”,2a,2a’,2a”‧‧‧封裝結構
10‧‧‧封裝基板
11‧‧‧線路層
12‧‧‧半導體晶片
13,260‧‧‧銲料凸塊
20‧‧‧介電層
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧盲孔
21‧‧‧第一線路層
22‧‧‧第二線路層
23‧‧‧導電凸塊
220‧‧‧導電體
24,24’‧‧‧第一絕緣保護層
240‧‧‧凹部
25‧‧‧第二絕緣保護層
250‧‧‧開孔
26‧‧‧電子元件
27‧‧‧封裝膠體
28‧‧‧導電元件
29‧‧‧底膠
9‧‧‧承載件
9a,9b‧‧‧表面
90‧‧‧板體
91‧‧‧金屬層
T,t‧‧‧厚度
第1圖係為習知封裝結構的剖面示意圖；以及第2A至2H圖係為本發明之封裝結構之製法的剖面示意圖；其中，第2G’圖係為第2G圖之另一態樣，第2H’及2H”係為第2H圖之其它態樣。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「一」、「第一」、「第二」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。
請參閱第2A至2H圖係顯示本發明之封裝結構2之製法的剖面示意圖。
如第2A圖所示，提供一具有相對之兩表面9a,9b之承載件9，且形成第一線路層21於該承載件9之兩表面9a,9b上。
於本實施例中，該承載件9之兩表面9a,9b係為金屬表面。具體地，該承載件9具有如金屬板、半導體晶圓或玻璃板之板體90與設於該板體90兩側之金屬層91，如銅箔，且於該板體90與該金屬層91之間亦可依需求設有如離形膜、黏著材或絕緣材等之結合層(圖略)。再者，係以電鍍或沉積方式形成該第一線路層21。
如第2B圖所示，形成一介電層20於該承載件9之兩表面9a,9b上，以令該介電層20覆蓋該第一線路層21。
於本實施例中，形成該介電層20之材質如模壓樹脂(molding compound)、預浸材(prepreg)、ABF(Ajinomoto Build-up Film)或感光型介電材，但不限於此。
再者，該介電層20係具有相對之第一表面20a與第二表面20b，且該介電層20以其第一表面20a結合於該承載件9之兩表面9a,9b上。
又，對應該第二表面20b，於該介電層20中形成複數盲孔200，以令該第一線路層21之部分表面外露於該些盲孔200中。例如，該些盲孔200係以雷射、曝光顯影或蝕刻等方式形成者。
如第2C圖所示，形成圖案化導電材於該介電層20之第二表面20b上，以令該導電材作為第二線路層22，且該導電材復形成於該盲孔200中，使該第二線路層22具有延伸於該介電層20中之導電體220，以令該第二線路層22藉由該導電體220電性連接該第一線路層21。
如第2D圖所示，移除該承載件9以外露出該第一線路層21。
於本實施例中，該第一線路層21與該介電層20之第一表面20a齊平。
如第2E圖所示，形成複數導電凸塊23於該第一線路層21上。
於本實施例中，該些導電凸塊23係以電鍍銅之方式形成者。
如第2F圖所示，形成第一絕緣保護層24於該介電層 20之第一表面20a、導電凸塊23與該第一線路層21上，以使該第一絕緣保護層24覆蓋該第一線路層21及該導電凸塊23，且形成第二絕緣保護層25於該介電層20之第二表面20b與該第二線路層22上，以使該第二絕緣保護層25覆蓋該第二線路層22。
於本實施例中，該第一絕緣保護層24與該第二絕緣保護層25係為防銲層。
如第2G圖所示，移除該第一與第二絕緣保護層24,25之部分材質，使該導電凸塊23之部分表面外露於該第一絕緣保護層24，且該第一線路層21未外露於該第一絕緣保護層24，而該第二線路層22之部分表面係外露於該第二絕緣保護層25。
於本實施例中，係藉由顯影方式移除該第一絕緣保護層24之部分材質，使該導電凸塊23凸出該第一絕緣保護層24(即該導電凸塊23之頂面與部分側面外露於該第一絕緣保護層24)，而該第一絕緣保護層24仍覆蓋該第一線路層21。
再者，該第二絕緣保護層25係形成有複數開孔250以供外露該第二線路層22之部分表面；或者，藉由該第二絕緣保護層25之表面齊平該第二線路層22之表面，使該第二線路層22之頂面外露於該第二絕緣保護層25。
又，於另一實施例中，如第2G’圖所示，可保留該些導電凸塊23周圍之第一絕緣保護層24’，使該第一絕緣保護層24’形成有凹部240，且該些導電凸塊23位於該凹部 240中並外露於該第一絕緣保護層24’，故該第一絕緣保護層24’成為具有不同厚度T,t之結構。
如第2H圖所示，設置至少一電子元件26於該第一絕緣保護層24上，且該電子元件26係電性連接至該些導電凸塊23，再形成封裝膠體27於該第一絕緣保護層24上，使該封裝膠體27包覆該電子元件26。之後，形成複數如銲球之導電元件28於該開孔250中之第二線路層22上。
於本實施例中，該電子元件26係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
再者，該電子元件26藉由複數銲料凸塊260電性連接至該導電凸塊23，且該封裝膠體27包覆該些導電凸塊23與銲料凸塊260。於其它方式中，該電子元件26亦可依需求藉由打線方式(wire bonding)電性連接該導電凸塊23，圖未示。
又，如第2H’圖所示，亦可先形成底膠29於該第一絕緣保護層24與該電子元件26之間，使該底膠29包覆該些導電凸塊23與銲料凸塊260並固定該電子元件26，再形成封裝膠體27於該第一絕緣保護層24上，使該封裝膠體27包覆該電子元件26與該底膠29。
另外，如第2H”圖所示，若接續第2G’圖之製程，該底膠29會形成於該凹部240中，以限制該底膠29之流動。
本發明之製法係先於該第一線路層21上形成該導電凸塊23，再形成該第一絕緣保護層24，接著移除部分第一 絕緣保護層24，使該導電凸塊23外露，而該第一線路層21仍受該第一絕緣保護層24覆蓋，故於接置該電子元件26後，可避免該銲料凸塊260之銲料與該第一線路層21發生橋接(bridge)的問題，因而能避免發生短路，進而提高產品良率。
本發明提供一種封裝結構2,2’,2”，係包括：一介電層20、一第一線路層21、複數導電凸塊23、一第一絕緣保護層24,24’、一第二線路層22以及一第二絕緣保護層25。
所述之介電層20係具有相對之第一表面20a與第二表面20b，且形成該介電層20之材質係為模壓樹脂、預浸材、ABF或感光型介電材。
所述之第一線路層21係嵌埋於該介電層20中並外露於該第一表面20a，且該第一線路層21與該介電層20之第一表面20a齊平。
所述之導電凸塊23係位於該介電層20之第一表面20a上並結合於該第一線路層21上。
所述之第一絕緣保護層24,24’係為防銲層，其形成於該介電層20之第一表面20a、導電凸塊23與該第一線路層21上，且該導電凸塊23之部分表面外露於該第一絕緣保護層24,24’。
所述之第二線路層22係形成於該介電層20之第二表面20b上且電性連接該第一線路層21。
所述之第二絕緣保護層25係為防銲層，其形成於該介電層20之第二表面20b與該第二線路層22上，且該第二 線路層22之部分表面外露於該第二絕緣保護層25。
於一實施例中，該導電凸塊23凸出該第一絕緣保護層24,24’。
於一實施例中，該第一絕緣保護層24’形成有凹部240，且該些導電凸塊23位於該凹部240中。例如，該封裝結構2”可包括設於該第一絕緣保護層24’上之至少一電子元件26、及形成於該第一絕緣保護層24’與該電子元件26之間的底膠29，且該底膠29復形成於該凹部240中。
於一實施例中，該封裝結構2,2’,2”復包括形成於該第二線路層22上之複數導電元件28。
於一實施例中，該封裝結構2,2’復包括設於該第一絕緣保護層24上之至少一電子元件26，且該電子元件26係電性連接至該些導電凸塊23。例如，該封裝結構2可包括形成於該第一絕緣保護層24上之封裝膠體27，且該封裝膠體27包覆該電子元件26。或者，該封裝結構2’亦可包括形成於該第一絕緣保護層24與該電子元件26之間的底膠29。
本發明另提供一種封裝結構2a,2a’,2a”，如第2C至2E圖所示，係包括：一介電層20以及第一線路層21。
所述之介電層20係具有相對之第一表面20a與第二表面20b，且形成該介電層20之材質係為ABF。
所述之第一線路層21係嵌埋於該介電層20中並外露於該第一表面20a。
於一實施例中，該封裝結構2a,2a’,2a”復包括第二線路 層22，係形成於該介電層20之第二表面20b上且電性連接該第一線路層21。
於一實施例中，該封裝結構2a’復包括一承載件9，係供該第一線路層21與該介電層20形成於其上。
於一實施例中，該封裝結構2a”復包括複數導電凸塊23，係設於該第一線路層21上。
綜上所述，本發明封裝結構及其製法，係藉由先於該第一線路層上形成該導電凸塊，再形成該第一絕緣保護層，使該導電凸塊外露，而該第一線路層仍受該第一絕緣保護層覆蓋，故於接置該電子元件後，可避免該銲料凸塊之銲料與該第一線路層發生橋接的問題，因而能避免發生短路，進而提高產品良率。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (28)

  1. 一種封裝結構，係包括：介電層，係具有相對之第一表面與第二表面；第一線路層，係嵌埋於該介電層中並外露於該第一表面；複數導電凸塊，係設於該第一線路層上；以及第一絕緣保護層，係形成於該介電層之第一表面、導電凸塊與該第一線路層上，該第一絕緣保護層直接接觸該導電凸塊與該第一線路層，使該第一線路層未外露於該第一絕緣保護層，且該導電凸塊之部分表面外露於該第一絕緣保護層。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該導電凸塊凸出該第一絕緣保護層。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該第一絕緣保護層形成有凹部，且該些導電凸塊位於該凹部中。
  4. 如申請專利範圍第3項所述之封裝結構，復包括設於該第一絕緣保護層上之至少一電子元件、及形成於該第一絕緣保護層與該電子元件之間的底膠，且該底膠填充於該凹部中。
  5. 如申請專利範圍第1項所述之封裝結構，復包括第二線路層，係形成於該介電層之第二表面上且電性連接該第一線路層。
  6. 如申請專利範圍第5項所述之封裝結構，復包括第二 絕緣保護層，係形成於該介電層之第二表面與該第二線路層上，且該第二線路層之部分表面外露於該第二絕緣保護層。
  7. 如申請專利範圍第6項所述之封裝結構，其中，該第二絕緣保護層係為防銲層。
  8. 如申請專利範圍第5項所述之封裝結構，復包括形成於該第二線路層上之複數導電元件。
  9. 如申請專利範圍第1項所述之封裝結構，復包括設於該第一絕緣保護層上之至少一電子元件，且該電子元件係電性連接至該些導電凸塊。
  10. 如申請專利範圍第9項所述之封裝結構，復包括形成於該第一絕緣保護層上之封裝膠體，且該封裝膠體包覆該電子元件。
  11. 如申請專利範圍第9項所述之封裝結構，復包括形成於該第一絕緣保護層與該電子元件之間的底膠。
  12. 如申請專利範圍第1項所述之封裝結構，其中，形成該介電層之材質係為模壓樹脂、預浸材、ABF或感光型介電材。
  13. 如申請專利範圍第1項所述之封裝結構，其中，該第一絕緣保護層係為防銲層。
  14. 一種封裝結構之製法，係包括：提供一承載件；形成第一線路層於該承載件上；形成一介電層於該承載件上，以令該介電層覆蓋 該第一線路層；形成第二線路層於該介電層上，且該第二線路層電性連接該第一線路層；移除該承載件，且形成複數導電凸塊於該第一線路層上；以及形成第一絕緣保護層於該介電層、導電凸塊與該第一線路層上，該第一絕緣保護層直接接觸該導電凸塊與該第一線路層，使該第一線路層未外露於該第一絕緣保護層，且令該導電凸塊之部分表面外露於該第一絕緣保護層。
  15. 如申請專利範圍第14項所述之封裝結構之製法，其中，該導電凸塊凸出該第一絕緣保護層。
  16. 如申請專利範圍第14項所述之封裝結構之製法，其中，該導電凸塊係以電鍍方式形成者。
  17. 如申請專利範圍第14項所述之封裝結構之製法，其中，該第一絕緣保護層形成有凹部，且該些導電凸塊位於該凹部中。
  18. 如申請專利範圍第17項所述之封裝結構之製法，復包括設置至少一電子元件於該第一絕緣保護層上，且形成底膠於該第一絕緣保護層與該電子元件之間，使該底膠填充於該凹部中。
  19. 如申請專利範圍第14項所述之封裝結構之製法，復包括藉由顯影方式移除該第一絕緣保護層之部分材質，令該導電凸塊之部分表面外露於該第一絕緣保護層。
  20. 如申請專利範圍第14項所述之封裝結構之製法，復包括形成第二絕緣保護層於該介電層與該第二線路層上。
  21. 如申請專利範圍第20項所述之封裝結構之製法，其中，該第二線路層之部分表面外露於該第二絕緣保護層。
  22. 如申請專利範圍第21項所述之封裝結構之製法，復包括形成複數導電元件於該第二線路層上。
  23. 如申請專利範圍第20項所述之封裝結構之製法，其中，該第二絕緣保護層係為防銲層。
  24. 如申請專利範圍第14項所述之封裝結構之製法，復包括設置至少一電子元件於該第一絕緣保護層上，且該電子元件係電性連接至該些導電凸塊。
  25. 如申請專利範圍第24項所述之封裝結構之製法，復包括形成封裝膠體於該第一絕緣保護層上，使該封裝膠體包覆該電子元件。
  26. 如申請專利範圍第24項所述之封裝結構之製法，復包括形成底膠於該第一絕緣保護層與該電子元件之間。
  27. 如申請專利範圍第14項所述之封裝結構之製法，其中，形成該介電層之材質係為模壓樹脂、預浸材、ABF或感光型介電材。
  28. 如申請專利範圍第14項所述之封裝結構之製法，其中，該第一絕緣保護層係為防銲層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI604542B (zh) * 2017-01-12 2017-11-01 矽品精密工業股份有限公司 封裝基板及其製法
TWI733056B (zh) * 2018-09-19 2021-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
CN111128751B (zh) * 2019-10-25 2022-02-25 桂林电子科技大学 中介层的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201250943A (en) * 2011-06-09 2012-12-16 Unimicron Technology Corp Semiconductor package and fabrication method thereof
TWM489451U (en) * 2014-04-08 2014-11-01 Unimicron Technology Corp Package substrate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101290917B (zh) * 2007-04-17 2011-08-31 南亚电路板股份有限公司 焊接垫结构
US9408313B2 (en) * 2012-12-28 2016-08-02 Unimicron Technology Corp. Packaging substrate and method of fabricating the same
CN104254190B (zh) * 2013-06-26 2017-12-01 陈丽专 电路板的制作方法
TWI525769B (zh) * 2013-11-27 2016-03-11 矽品精密工業股份有限公司 封裝基板及其製法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201250943A (en) * 2011-06-09 2012-12-16 Unimicron Technology Corp Semiconductor package and fabrication method thereof
TWM489451U (en) * 2014-04-08 2014-11-01 Unimicron Technology Corp Package substrate

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