CN101989582B - 嵌埋半导体芯片的封装基板 - Google Patents

嵌埋半导体芯片的封装基板 Download PDF

Info

Publication number
CN101989582B
CN101989582B CN200910161105A CN200910161105A CN101989582B CN 101989582 B CN101989582 B CN 101989582B CN 200910161105 A CN200910161105 A CN 200910161105A CN 200910161105 A CN200910161105 A CN 200910161105A CN 101989582 B CN101989582 B CN 101989582B
Authority
CN
China
Prior art keywords
layer
semiconductor chip
dielectric layer
ring
perforate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200910161105A
Other languages
English (en)
Other versions
CN101989582A (zh
Inventor
曾昭崇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Quanmao Precision Science & Technology Co Ltd
Phoenix Precision Technology Corp
Original Assignee
Quanmao Precision Science & Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Quanmao Precision Science & Technology Co Ltd filed Critical Quanmao Precision Science & Technology Co Ltd
Priority to CN200910161105A priority Critical patent/CN101989582B/zh
Publication of CN101989582A publication Critical patent/CN101989582A/zh
Application granted granted Critical
Publication of CN101989582B publication Critical patent/CN101989582B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本发明公开一种嵌埋半导体芯片的封装基板，包括：一第一介电层，具有一第一表面；一设于第一介电层的半导体芯片，具有一作用面，作用面具有多个电极垫且面向第一表面；一黏着层，位于半导体芯片的作用面上并具有一第三表面，且第三表面外露于第一表面；多个具有开孔的导接环，嵌埋并外露于黏着层的第三表面上且对应于各电极垫；以及多个第一导电盲孔，设于黏着层中，各第一导电盲孔的顶部与各导接环相对应并填满开孔且延伸至导接环表面，其中部分第一导电盲孔顶部作为电性连接垫，又各第一导电盲孔底部电性连接至各电极垫。本发明可解决半导体芯片置入基板的开口时的对位偏差的问题，且避免激光光束破坏半导体芯片表面，从而提升产品的良率。

Description

嵌埋半导体芯片的封装基板
技术领域
本发明涉及一种嵌埋半导体芯片的封装基板及其制法，尤其涉及一种当半导体芯片电极垫缩小时，可避免激光开孔对位偏差而导致芯片损坏的嵌埋半导体芯片的封装基板及其制法。 
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐进入多功能、高性能的研发方向。为满足半导体封装件高集成度(integration)以及微型化(miniaturization)的封装要求，提供多数有源、无源元件及线路连接的电路板，也逐渐由单层板演变成多层板，以使在有限的空间下，通过层间连接技术(interlayerconnection)扩大电路板上可利用的布线面积而配合高电子密度的集成电路(integrated circuit)需求。 
一般半导体装置的工艺，首先由芯片载板制造业者生产适用于该半导体装置的芯片载板，如基板或导线架。之后再将所述芯片载板交由半导体封装业者进行置晶、打线、封胶以及植球等封装工艺。又一般半导体封装是将半导体芯片背面黏贴于封装基板顶面进行打线接合(wire bonding)，或者将半导体芯片的作用面以倒装芯片接合(flip chip)方式与封装基板接合，再于基板的背面植以焊料球以供与其他电子装置进行电性连接。 
随着技术发展，近来有许多研究发展出半导体芯片嵌埋于基板中的方法，在相同封装单位体积中容纳更多数量的线路及半导体芯片，以满足电子产品轻薄短小化的需求。业界现行嵌埋芯片于基板的技术中，多将芯片埋入基板后，于芯片及基板表面同时进行增层，通过增层线路层及导电盲孔所构成的层间电性连接结构(interlayer electrically connecting structure)将半导体芯片的电极垫扇出(fan out)。 
请参阅图1A至图1D，此为公知的嵌埋半导体芯片的封装结构的制作流程剖视图。首先，如图1A所示，提供一第一承载板1，并于第一承载板1 上形成一第二承载板10，其中第二承载板10具有一贯穿开口101。接着，提供一半导体芯片11，并将其置入第二承载板10的贯穿开口101中，其中半导体芯片11具有多个电极垫111，如图1B所示。而后，在半导体芯片11与第二承载板10上以热压形成一第一介电层12，如图1C所示。最后，以激光在第一介电层12中形成多个盲孔121，再于盲孔121中及第一介电层12上形成导电盲孔131及第一线路13，以电性连接半导体芯片11的电极垫111，如图1D所示。 
接着，请参阅图2A及图2B，此为公知以激光形成盲孔的示意图。如图2A所示的例子中，公知电极垫111的宽度W为100μm，而目前激光光束的最小光径L为60μm，其中激光光束具有±15μm的对位偏差D，故激光光束的光径范围会介于90μm范围内。因此，在电极垫111的宽度W为100μm的情况下，若使用光径L为60μm的激光光束，即使对位不精准，激光光束仍打在电极垫111上，而不会损害到半导体芯片11的表面。 
为适应电子产品轻薄短小化的需求，半导体芯片尺寸也随之缩小，造成电极垫的表面积也相对缩小。如图2B所示的例子中，当电极垫111宽度W缩小至80μm时，由于目前激光光束的最小光径L系为60μm且具有±15μm的对位偏差D，因此，在对位不够精准的情形下，会造成激光光束打在半导体芯片11电极垫111周缘外的表面的情形发生，而损坏半导体芯片11的表面，导致产品良率降低。 
综上所述，公知的嵌埋半导体芯片的封装基板，先将半导体芯片置入已开口的基板中，再以激光钻孔。然而，由于半导体芯片置入并固定于基板的开口时可能会有对位偏差，而降低后续工艺的对位精准度。同时，随着电子产品逐渐往微型化发展的需求，半导体芯片上的电极垫也随之缩小。然而，在工艺上激光光束的光径大小仍有其限制，且激光光束本身也有对位偏差。因此，当半导体芯片的电极垫缩小时，以公知制作嵌埋半导体芯片的封装基板，可能会产生激光光束打在电极垫周缘外而破坏半导体芯片的情形，而造成良率降低。 
因此，现行亟需研发出能改善上述问题或缺点的封装基板结构及其制法，以避免因对位不精准而造成激光光束打在半导体芯片电极垫周缘外表面而损坏半导体芯片的情形。 
发明内容
本发明的主要目的是提供一种嵌埋半导体芯片的封装基板，其利用一导接环以防止激光开孔破坏半导体芯片表面，而导致良率降低。 
本发明的另一目的是提供一种嵌埋半导体芯片的封装基板的制法，通过在压合介电层前先将半导体芯片与承载板固定，并在激光开孔前形成一导接环，以提升激光钻孔的精准度。 
为达成上述目的，本发明的第一实施方式提供一种嵌埋半导体芯片的封装基板，包括：一第一介电层，具有一第一表面及相对的一第二表面；一半导体芯片，设于该第一介电层中，该半导体芯片具有相对的一作用面与一非作用面，该作用面具有多个电极垫，且该作用面面向该第一表面；一黏着层，位于该半导体芯片的该作用面上并具有一第三表面，且该第三表面外露于该第一介电层的该第一表面；多个具有开孔的导接环，嵌埋并外露于该黏着层的第三表面上且对应于各所述电极垫，其中各所述导接环能够遮蔽该开孔范围以外的激光光束，且各所述导接环的该开孔的孔径小于各所述电极垫的宽度，其中该激光光束在制作该封装基板过程中用于移除对应各所述导接环的该开孔的黏着层，以形成与各所述导接环的该开孔相连通的使各所述电极垫外露的多个盲孔；以及多个第一导电盲孔，设于该黏着层中，各所述第一导电盲孔的顶部与各所述导接环相对应并填满各导接环的开孔且延伸至导接环表面，其中部分所述第一导电盲孔的顶部作为电性连接垫，且各所述第一导电盲孔的底部电性连接至各所述电极垫。 
此外，本发明的第二实施方式提供一种嵌埋半导体芯片的封装基板，包括：一金属板，具有一第五表面及一第六表面，其中该金属板具有一开口；一半导体芯片，设于该开口中，该半导体芯片具有相对的一作用面与一非作用面，且该作用面与该第五表面同侧且具有多个电极垫；一导热材料，填充于该金属板的该开孔与该半导体芯片间的间隙中；一第一介电层，具有一第一表面及相对的一第二表面，且该第二表面与该金属板的该第五表面相结合；一黏着层，位于该半导体芯片的该作用面上并具有一第三表面，且该第三表面外露于该第一介电层的该第一表面；多个具有开孔的导接环，嵌埋并外露于该黏着层的第三表面上且对应于各所述电极垫，其中各所述导接环能 够遮蔽该开孔范围以外的激光光束，且各所述导接环的该开孔的孔径小于各所述电极垫的宽度，其中该激光光束在制作该封装基板过程中用于移除对应各所述导接环的该开孔的黏着层，以形成与各所述开孔相连通的使各所述电极垫外露的多个盲孔；以及多个第一导电盲孔，设于该黏着层中，各所述第一导电盲孔的顶部与各所述导接环相对应并填满各导接环的开孔且延伸至导接环表面，其中部分所述第一导电盲孔的顶部作为电性连接垫，且各所述第一导电盲孔的底部电性连接至各所述电极垫。 
于本发明的第二实施方式的封装基板中，该半导体芯片的该非作用面可 外露于该金属板的该第六表面。或，该半导体芯片的厚度可小于该金属板的厚度，该导热材料更覆盖该半导体芯片的该非作用面，且该导热材料外露于该金属板的该第六表面。亦或，该导热材料可更覆盖该半导体芯片的该非作用面与该金属板的该第六表面。 
本发明的第一或第二实施方式的封装基板，其还包括一第一线路，嵌埋并外露于该第一介电层的第一表面及该黏着层的第三表面，且该第一线路电性连接至部分所述导接环。 
本发明的第一或第二实施方式的封装基板，可还包括一第一增层结构，设于该第一线路及该第一介电层的该第一表面上，该第一增层结构包括至少一第二介电层、至少一设于所述第二介电层上的第三线路层、及多个设于所述第二介电层中且电性连接该第三线路层的第二导电盲孔，其中部分所述第二导电盲孔电性连接至该第一线路，且另外部分第二导电盲孔电性连接至该电性连接垫，而最外层的第三线路层具有多个电性接触垫。此外，上述的封装基板可还包括一防焊层，设于该第一增层结构的表面，且该防焊层具有多个防焊层开孔以露出各所述电性接触垫。 
于本发明的第一实施方式的封装基板中，该第一介电层的该第二表面设有一第二线路层。此外，上述的封装基板可还包括一第二增层结构，设于所述第二线路层及该第一介电层的该第二表面上，该第二增层结构包括至少一第二介电层、至少一设于所述第二介电层上的第三线路层、及多个设于所述第二介电层中且电性连接所述第三线路层的第二导电盲孔，其中部分第二导电盲孔电性连接至第二线路层，且最外层的第三线路层具有多个电性接触垫。同时，上述的封装基板可还包括一防焊层，设于该第二增层结构的表面，且该防焊层具有多个防焊层开孔以露出各所述电性接触垫。 
于上述的封装基板中，该黏着层的材料可为树脂。 
本发明除提供上述的嵌埋半导体芯片的封装基板外，更提供其制作方法。 
因此，本发明提供一种嵌埋半导体芯片的封装基板的制法，包括：(A)提供一承载板，并于该承载板上形成一第一线路层，其中该第一线路层具有多个具有开孔的导接环；(B)提供一半导体芯片，其具有相对的一作用面及一非作用面，其中该作用面具有多个电极垫，且一黏着层形成于该作用面上； (C)通过该黏着层贴合该承载板与该半导体芯片，其中该半导体芯片的该作用面面向该承载板上的该第一线路层，各所述电极垫对应于各所述导接环的开孔，以使该黏着层位于该第一线路层与该半导体芯片的该作用面间并填入该导接环的开孔内；(D)于该承载板、该第一线路层、及该半导体芯片的该非作用面上形成一第一介电层，使该半导体芯片埋于该第一介电层中，其中该第一介电层具有一第一表面及相对的一第二表面，且该第一线路层嵌埋于该第一表面；(E)移除承载板，以外露该第一线路层；(F)移除对应该导接环的开孔的黏着层，并形成与开孔相连通的多个盲孔以外露该电极垫；以及(G)于该盲孔中形成多个第一导电盲孔，各所述第一导电盲孔的顶部与各所述导接环相对应并填满开孔且延伸至导接环表面，其中部分所述第一导电盲孔的顶部作为电性连接垫，又各所述第一导电盲孔的底部电性连接至各所述电极垫。 
其中，步骤(G)后，在该第一线路层的该第二表面上形成一第二线路层。此外，于步骤(G)后，上述的制法可还包括一步骤(H)：于该第一线路层及该第一介电层的该第一表面上形成一第一增层结构。同时，于步骤(G)后，上述的制法可还包括一步骤(H’)：于该第二线路层及该第一介电层的该第二表面上形成一第二增层结构。其中，该第一增层结构及该第二增层结构分别包括至少一第二介电层、至少一设于所述第二介电层上的第三线路层、及多个设于所述第二介电层中且电性连接所述第三线路层的第二导电盲孔，其中，部分所述第二导电盲孔电性连接至该第一线路层，部分所述第二导电盲孔电性连接至所述第二线路层，且另外部分第二导电盲孔252电性连接至所述电性连接垫222，而最外层的第三线路层253具有多个电性接触垫254。 
同时，于上述制法中，于该第一及第二增层结构的表面上更分别形成一防焊层，且该防焊层具有多个防焊层开孔以露出各所述电性接触垫。 
此外，本发明更提供另一种嵌埋半导体芯片的封装基板的制法，包括：(A)提供一承载板，并于该承载板上形成一第一线路层，其中该第一线路层具有多个具有开孔的导接环；(B)提供一半导体芯片，其具有相对的一作用面及一非作用面，其中该作用面具有多个电极垫，且一黏着层形成于该作用面上；(C)通过该黏着层贴合该承载板与该半导体芯片，其中该半导体芯片的该作用面面向该承载板上的该第一线路层，各所述电极垫对应于各所述导 接环的开孔，以使该黏着层位于该第一线路层与该半导体芯片的该作用面间并填入该导接环的开孔内；(D)于该承载板及该第一线路层上形成一第一介电层，使该黏着层埋于该第一介电层中，其中该第一介电层具有一第一表面及相对的一第二表面，且该第一线路层嵌埋于该第一表面；(E)于该第一介电层的一第二表面上层叠一具有一开口的金属板，使该半导体芯片置于该开口中，且一导热材料填充于该金属板的该开口与该半导体芯片间的间隙中；(F)移除承载板，以外露该第一线路层；(G)移除对应所述导接环的开孔的黏着层，并形成与开孔相连通的多个盲孔以外露所述电极垫；以及(H)于该盲孔中形成多个第一导电盲孔，各所述第一导电盲孔的顶部与各所述导接环相对应并填满开孔且延伸至导接环表面，其中部分所述第一导电盲孔的顶部作为电性连接垫，又各所述第一导电盲孔的底部电性连接至各所述电极垫。 
于上述制法的步骤(E)中，该半导体芯片的该非作用面可外露于该金属板的一第六表面。或，该半导体芯片的厚度可小于该金属板的厚度，该导热材料更覆盖该半导体芯片的该非作用面，且该导热材料外露该金属板的一第六表面。亦或，该导热材料可更覆盖该半导体芯片的该非作用面与该金属板的一第六表面。 
此外，于步骤(G)后，上述的制法可还包括一步骤(I)：于该第一线路层及该第一介电层的该第一表面上形成一第一增层结构，其中该第一增层结构包括至少一第二介电层、至少一设于该第二介电层上的第三线路层、及多个设于所述第二介电层中且电性连接所述第三线路层的第二导电盲孔，其中部分所述第二导电盲孔电性连接至该第一线路，且另外部分第二导电盲孔电性连接至所述电性连接垫，而最外层的第三线路层具有多个电性接触垫。同时，于该第一增层结构的表面上可更形成一防焊层，且该防焊层具有多个防焊层开孔以露出该电性接触垫。 
于上述的两种嵌埋半导体芯片的封装基板的制法中，该承载板可更具有一第一导体层，且该第一线路层形成于该第一导体层上。此外，该黏着层的材料为树脂。 
由于本发明的嵌埋半导体芯片的封装基板的制法，在介电层压合前即将半导体芯片与承载板结合，以提升后续工艺精准度。相较于公知的制作方法，即先将半导体芯片置入已开口的基板，压合介电层后，再进行激光钻孔，本 发明可解决半导体芯片置入基板的开口时的对位偏差的问题。 
此外，因微型化需求使得半导体芯片上的电极垫缩小，故以公知方法制作嵌埋半导体芯片的封装基板时，可能会因激光光束本身的对位偏差，而产生激光光束破坏半导体芯片的情形。然而，利用本发明的嵌埋半导体芯片的封装基板及其制法，其通过导接环以控制激光光束仅会打在电极垫上而不会打在半导体芯片电极垫周缘外表面上。因此，即使电极垫缩小，仍可通过导接环控制激光钻孔区域，而避免激光光束破坏半导体芯片表面，以提升产品的良率。 
附图说明
图1A至图1D为公知的嵌埋半导体芯片的封装结构的制作流程剖视图。 
图2A及图2B为公知以激光形成盲孔的示意图。 
图3A至图3H为本发明实施例1的嵌埋半导体芯片的封装结构的制作流程剖视图。 
图4为本发明实施例1的以激光形成盲孔的示意图。 
图5A至图5D为本发明实施例2的嵌埋半导体芯片的封装结构的制作流程剖视图。 
图6A为本发明实施例3的嵌埋半导体芯片的封装结构的剖视图。 
图6B为本发明实施例4的嵌埋半导体芯片的封装结构的剖视图。 
图6C为本发明实施例3的嵌埋半导体芯片的封装结构的剖视图。 
上述附图中的附图标记说明如下： 
1    第一承载板  10  第二承载板 
101  贯穿开口    11  半导体芯片 
111  电极垫      12  第一介电层 
121  盲孔        13  第一线路 
131  导电盲孔    2   承载板 
2a   第一导体层  20  第一介电层 
20a  第一表面    20b 第二表面 
201  第二导体层  21  半导体芯片 
21a  作用面      21b 非作用面 
211  电极垫                  22   第一线路层 
22a  导接环                  22b  第一线路 
220  开孔                    221  第一导电盲孔 
222，222’  导电盲孔顶部     23   黏着层 
23a  第三表面                231  盲孔 
24   第二线路层              25a，25c  第一增层结构 
25b  第二增层结构            251  第二介电层 
252  第二导电盲孔            253  第三线路层 
254  电性接触垫              255  金属保护层 
26a，26b  防焊层             261  防焊层开孔 
27   金属板                  27a  第五表面 
27b  第六表面                271  开口 
28   导热材料                D    对位偏差 
L    光径                    L’  光径范围 
R    外径                    R’  孔径 
W    宽度 
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域普通技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明也可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。 
实施例1 
请参考图3A至图3H，此为本实施例的嵌埋半导体芯片的封装结构的制作流程剖视图。 
如图3A所示，首先，提供一承载板2，并于承载板2上形成一第一线路层22，其中第一线路层22具有多个具有开孔220的导接环22a。同时，第一线路层22更具有第一线路22b。 
此外，如图3A所示，承载板2更可具有一第一导体层2a，且第一线路层22形成于该第一导体层2a上。其中，承载板2的材料为一绝缘材料，而 第一导体层2a可为一金属层，其材料例如为一铜箔。因此，利用此第一导体层2a可以电镀形成第一线路层22在承载板2上。 
接着，如图3A所示，提供一半导体芯片21，其具有相对的一作用面21a及一非作用面21b，其中作用面21a具有多个电极垫211，且一黏着层23形成于作用面21a上。在此，利用印刷或贴合等方式，将树脂形成在半导体芯片2的作用面21a上，以形成黏着层23。 
随后，如图3B所示，通过黏着层23以贴合承载板2与半导体芯片21，其中半导体芯片21的作用面21a面向承载板2上的第一线路层22，各电极垫211对应于各导接环22a的开孔220，以使黏着层23位于第一线路层22与半导体芯片21的作用面21a间并填入导接环22a的开孔220内。如此，第一线路层22即与电极垫211的对位完成，且通过黏着层23即可将半导体芯片21与承载板2上的第一线路层22固定。 
接下来，如图3C所示，于承载板2、第一线路层22、及半导体芯片21的非作用面21b上形成一第一介电层20，使半导体芯片21埋于第一介电层20中，其中第一介电层20具有一第一表面20a及相对的一第二表面20b，且第一线路层22嵌埋于第一表面20a。此外，于第一介电层20的第二表面20b上，更可形成有一例如为铜箔的第二导体层201。 
如图3D所示，移除承载板2，以外露第一线路层22。接着，移除对应导接环22a的开孔220的黏着层23，并形成与开孔220相连通的多个盲孔231以外露电极垫211，如图3E所示。在此，利用激光钻孔移除黏着层23。 
为更清楚了解本实施例的导接环构造，图3E’为图3E的导接环示意图。由图3E’可明显得知，本实施例的导接环22a确实为一环状结构，并可选择性的与第一线路22b电性连接。由于第一线路层22为一金属材质，因此利用激光钻孔移除黏着层时，激光光束在本身对位偏差范围都落于导接环22a的尺寸内且完全覆盖开孔220，而能精准的移除导接环22a的开孔220中的黏着层。同时，由于导接环22a的开孔220对应于半导体芯片21的电极垫211，且导接环22a的开孔220面积小于电极垫211面积，因此，当利用激光钻孔方式移除开孔220内的黏着层以形成盲孔231时，可避免激光光束打在半导体芯片21电极垫211周缘外的作用面21a上。 
接下来，如图3F所示，同时于盲孔231中形成多个第一导电盲孔221， 各第一导电盲孔221的顶部222，222’与各导接环22a相对应并填满开孔220且延伸至导接环22a表面，其中部分第一导电盲孔221的顶部222作为电性连接垫，且第一导电盲孔221电性连接于电极垫211。因此，所形成的嵌埋半导体芯片的封装基板，其包括：一第一介电层20，具有一第一表面20a及相对的一第二表面20b；一半导体芯片21，设于第一介电层20中，半导体芯片21具有相对的一作用面21a与一非作用面21b，作用面21a具有多个电极垫211，且作用面21a面向第一表面20a；一黏着层23，位于半导体芯片21的作用面21a上并具有一第三表面23a，且第三表面23a外露于第一介电层20的第一表面20a；多个具有开孔220的导接环22a，嵌埋并外露于黏着层23的一第三表面23a上且对应于各电极垫211；以及多个第一导电盲孔221，设于黏着层23中，各第一导电盲孔221的顶部222，222’与各导接环22a相对应并填满开孔220且延伸至导接环22a表面，其中部分第一导电盲孔221的顶部222作为电性连接垫，又各所述第一导电盲孔221的底部电性连接至各所述电极垫211。此外，上述的嵌埋半导体芯片的封装基板还包括一第一线路22b，嵌埋并外露于第一介电层20的第一表面20a及黏着层23的第三表面23a，且第一线路22b电性连接至部分导接环22a。 
接下来，如图3F所示，于第一线路层22的第二表面20b上形成一第二线路层24。其中，本实施例的嵌埋半导体芯片的封装基板可还包括导电通孔(图中未示)，其贯穿第一介电层20以电性连接第一线路层22与第二线路层24。 
而后，如图3G所示，于第一线路层22及第一介电层20的第一表面20a上形成一第一增层结构25a，并于第二线路层24及第一介电层20的第二表面20b上形成一第二增层结构25b。其中，第一及第二增层结构25a，25b分别包括至少一第二介电层251、至少一设于第二介电层251上的第三线路层253、及多个设于第二介电层251中且电性连接第三线路层253的第二导电盲孔252，其中部分第二导电盲孔252电性连接至第一线路层22，部分第二导电盲孔252电性连接至第二线路层24，且另外部分第二导电盲孔252电性连接至作为电性连接垫的第一导电盲孔221的顶部222，而最外层的第三线路层253具有多个电性接触垫254。 
为更加清楚本实施例的电性连接垫与第一增层结构相对关系，图3G’ 为第二导电盲孔252与作为电性连接垫的第一导电盲孔221的顶部222电性连接的示意图。如图3G’所示，部分第一导电盲孔221的顶部222作为电性连接垫，其直径约等于导接环22a的外径。另外部分第一导电盲孔221的顶部222’，因无需与第二导电盲孔252电性连接，其直径可小于导接环22a的外径。 
此外，如图3H所示，于第一及第二增层结构25a，25b的表面上更分别形成一防焊层26a，26b，且防焊层26a，26b具有多个防焊层开孔261以露出各电性接触垫254。此外，第一及第二增层结构25a，25b还包括一金属保护层255，设于电性接触垫254上。 
为更加清楚了解本实施例的功效，图4为以激光钻孔形成盲孔的示意图。如图4的示例所示，若以光径L为80μm的激光光束进行钻孔形成盲孔时，由于激光光束的对位偏差D为±15μm，因此激光光束的光径范围L’为110μm。当半导体芯片21的电极垫211尺寸W缩小至60μm时，本实施例的封装基板及其制法，可先形成一外径R为110μm的导接环22a，且导接环22a的开孔220的孔径R’为50μm。在此，导接环22a的外径R等于激光光束的光径范围L’，因此激光光束在本身对位偏差范围都落于导接环22a的尺寸内且完全覆盖开孔220。再者，导接环22a开孔220的孔径R’小于电极垫211的宽度W，且开孔220对应于电极垫211，对于激光光束的对位偏差±15μm的影响，导接环22a可遮蔽其开孔220范围以外的激光光束，以让开孔220范围以内的激光光束通过，而能精准的移除开孔220中的黏着层23并形成一对应于电极垫211尺寸W范围内的盲孔231(如图3E及图3E’所示)。因此，利用导接环22a及其开孔222，可精准的控制激光钻孔所形成的盲孔，使盲孔能准确的对应于电极垫211尺寸范围W内。同时，因导接环22a开孔220的孔径R’小于电极垫211的宽度W，故不会因激光钻孔而破坏到半导体芯片21电极垫211周缘外的作用面21a。 
因此，本实施例的封装基板及其制法，可随着半导体芯片电极垫的面积，调整激光光束光径、导接环外径、及导接环的开孔，而提升激光钻孔的精准度，进而提升产品的良率。 
实施例2 
请参考图5A至图5D，此为本实施例的嵌埋半导体芯片的封装结构的制 作流程剖视图。 
如图5A所示，首先，提供一承载板2，并于承载板2上形成一第一线路层22，其中第一线路层22具有多个具有开孔220的导接环22a。此外，第一线路层22更具有第一线路22b，而承载板2更可具有一第一导体层2a，且第一线路层22形成于该第一导体层2a上。 
同时，如图5A所示，提供一半导体芯片21，其具有相对的一作用面21a及一非作用面21b，其中作用面21a具有多个电极垫211，且一黏着层23形成于作用面21a上。在此，利用印刷或贴合的方式，将树脂形成在半导体芯片2的作用面21a上，以形成黏着层23。 
随后，如图5A所示，通过黏着层23贴合承载板2与半导体芯片21，其中半导体芯片21的作用面21a面向承载板2上的第一线路层22，各电极垫211对应于各导接环22a的开孔220，以使黏着层23位于第一线路层22与半导体芯片21的作用面21a间并填入导接环22a的开孔220内。 
接着，如图5B所示，于承载板2及第一线路层22上形成一第一介电层20，使黏着层23埋于第一介电层20中，其中第一介电层20具有一第一表面20a及相对的一第二表面20b，且第一线路层22嵌埋于第一表面20a。 
然后，于第一介电层20的一第二表面20b上层叠一具有一开口271的金属板27，使半导体芯片21置于该开口271中，且于金属板27的开口271与半导体芯片21间的间隙中填充一导热材料28，该导热材料28可以电镀方式形成，或者可以填入金属膏方式形成。在此，导热材料28并未覆盖半导体芯片21的非作用面21b，以使金属板27的第六表面27b外露出来。 
接着，如图5C所示，移除承载板2及第一导体层2a，以外露该第一线路层22；而后，移除对应导接环22a的开孔220的黏着层23，并形成与开孔220相连通的多个盲孔231以外露该电极垫211。在此，利用激光钻孔移除黏着层23。 
如图5D所示，于盲孔231中形成多个第一导电盲孔221，各所述第一导电盲孔221的顶部222，222’与各所述导接环22a相对应并填满开孔220且延伸至导接环22a表面，其中部分所述第一导电盲孔221的顶部作为电性连接垫，又各所述第一导电盲孔221的底部电性连接至各所述电极垫211。 
因此，本实施例所形成的嵌埋半导体芯片的封装基板，其包括：一金属 板27，具有一第五表面27a及一第六表面27b，其中金属板27具有一开口271；一半导体芯片21，设于开口271中，半导体芯片21具有相对的一作用面21a与一非作用面21b，且作用面21a与第五表面27a同侧且具有多个电极垫211；一导热材料28，填充于金属板27的开孔271与半导体芯片21间的间隙中；一第一介电层20，具有一第一表面20a及相对的一第二表面20b，且第二表面20b与金属板27的第五表面27a相结合；一黏着层23，位于半导体芯片21的作用面21a上并具有一第三表面23a，且第三表面23a外露于第一介电层20的第一表面20a；多个具有开孔220的导接环22a，嵌埋并外露于黏着层23的一第三表面23a上且对应于各电极垫211；以及多个第一导电盲孔221，设于黏着层23中，各第一导电盲孔221的顶部与各所述导接环22a相对应并填满开孔220且延伸至导接环22a表面，其中部分第一导电盲孔221的顶部作为电性连接垫222，222’，又各第一导电盲孔221的底部电性连接至各电极垫211。 
在此，本实施例所形成的嵌埋半导体芯片的封装基板还包括一第一线路22b，嵌埋并外露于第一介电层20的第一表面20a及黏着层23的第三表面23a，且第一线路22b电性连接至部分导接环22a。同时，半导体芯片21的非作用面21b外露于金属板27的第六表面27b。 
接下来，如图5D所示，更可于第一线路层22及第一介电层20的第一表面20a上形成一第一增层结构25c。其中，第一增层结构25c包括至少一第二介电层251、至少一设于第二介电层251上的第三线路层253、及多个设于第二介电层251中且电性连接第三线路层253的第二导电盲孔252，其中部分第二导电盲孔252电性连接至第一线路22b，且另外部分第二导电盲孔252电性连接至电性连接垫222，而最外层的第三线路层253具有多个电性接触垫254。 
此外，如图5D所示，于该第一增层结构25c的表面上更可形成一防焊层26，且防焊层26具有多个防焊层开孔261以露出该电性接触垫254。同时，第一增层结构25c可还包括一设于电性接触垫254上的金属保护层255。 
实施例3 
本实施例的嵌埋半导体芯片的封装基板及其制法，与实施例2相同，除了半导体芯片21的厚度小于金属板27的厚度，而导热材料28更覆盖半导 体芯片21的非作用面21b，且导热材料28外露于金属板27的第六表面27b，如图6A所示。 
实施例4 
本实施例的嵌埋半导体芯片的封装基板及其制法，与实施例2相同，除了导热材料28更覆盖半导体芯片21的非作用面21b与金属板27的第六表面27b，如图6B所示。 
实施例5 
本实施例的嵌埋半导体芯片的封装基板及其制法，与实施例2相同，除了半导体芯片21的厚度小于金属板27的厚度，且导热材料28更覆盖半导体芯片21的非作用面21b与金属板27的第六表面27b，如图6C所示。 
综上所述，本发明的嵌埋半导体芯片的封装基板及其制法，先利用黏着层将半导体芯片与承载板上的线路层对准并固定，不需经过将半导体芯片先精准置入并固定于一承载板的贯穿开口的步骤，故免除半导体芯片放置在承载板开口中定位的偏差，可增加后续工艺的精准度。同时，本发明的嵌埋半导体芯片的封装基板及其制法，利用导接环以限制激光光束钻孔的区域，可防止激光光束打在半导体芯片电极垫周缘外的作用面上所造成的半导体芯片损坏。尤其当半导体芯片电极垫缩小时，因激光光束的对位偏差，更容易造成产品良率降低。因此，相较于公知嵌埋半导体芯片的封装基板的制法，本发明可提升半导体芯片与扇出(fan out)线路的对位精准度。同时，通过形成一导接环以限制激光钻孔的区域，而可增加激光钻孔的精准度，进而提升产品良率。 
上述实施例仅为了方便说明而举例而已，本发明所主张的权利范围自应以权利要求所述为准，而非仅限于上述实施例。 

Claims (11)

1.一种嵌埋半导体芯片的封装基板，包括：
一第一介电层，具有一第一表面及相对的一第二表面；
一半导体芯片，设于该第一介电层中，该半导体芯片具有相对的一作用面与一非作用面，该作用面具有多个电极垫，且该作用面面向该第一表面；
一黏着层，位于该半导体芯片的该作用面上并具有一第三表面，且该第三表面外露于该第一介电层的该第一表面；
多个具有开孔的导接环，嵌埋并外露于该黏着层的该第三表面上且对应于各所述电极垫，其中各所述导接环能够遮蔽该开孔范围以外的激光光束，且各所述导接环的该开孔的孔径小于各所述电极垫的宽度，其中该激光光束在制作该封装基板过程中用于移除对应各所述导接环的该开孔的黏着层，以形成与各所述导接环的该开孔相连通的使各所述电极垫外露的多个盲孔；以及
多个第一导电盲孔，设于该黏着层中，各所述第一导电盲孔的顶部与各所述导接环相对应并填满各所述导接环的该开孔且延伸至导接环表面，其中部分所述第一导电盲孔的顶部作为电性连接垫，且各所述第一导电盲孔的底部电性连接至各所述电极垫。
2.如权利要求1所述的封装基板，其还包括一第一线路，嵌埋并外露于该第一介电层的第一表面及该黏着层的第三表面，且该第一线路电性连接至部分所述导接环。
3.如权利要求1所述的封装基板，其中该第一介电层的该第二表面设有一第二线路层。
4.如权利要求3所述的封装基板，其还包括一第一增层结构，设于该第一线路及该第一介电层的该第一表面上，该第一增层结构包括至少一第二介电层、至少一设于所述第二介电层上的第三线路层、及多个设于所述第二介电层中且电性连接所述第三线路层的第二导电盲孔，其中部分所述第二导电盲孔电性连接至该第一线路，且另外部分第二导电盲孔电性连接至所述电性连接垫，而最外层的第三线路层具有多个电性接触垫。
5.如权利要求4所述的封装基板，其还包括一第二增层结构，设于该第二线路层及该第一介电层的该第二表面上，该第二增层结构包括至少一第二介电层、至少一设于所述第二介电层上的第三线路层、及多个设于所述第二介电层中且电性连接所述第三线路层的第二导电盲孔，其中部分所述第二导电盲孔电性连接至所述第二线路层，且最外层的第三线路层具有多个电性接触垫。
6.一种嵌埋半导体芯片的封装基板，包括：
一金属板，具有一第五表面及一第六表面，其中该金属板具有一开口；
一半导体芯片，设于该开口中，该半导体芯片具有相对的一作用面与一非作用面，且该作用面与该第五表面同侧且具有多个电极垫；
一导热材料，填充于该金属板的该开口与该半导体芯片间的间隙中；
一第一介电层，具有一第一表面及相对的一第二表面，且该第二表面与该金属板的该第五表面相结合；
一黏着层，位于该半导体芯片的该作用面上并具有一第三表面，且该第三表面外露于该第一介电层的该第一表面；
多个具有开孔的导接环，嵌埋并外露于该黏着层的该第三表面上且对应于各所述电极垫，其中各所述导接环能够遮蔽该开孔范围以外的激光光束，且各所述导接环的该开孔的孔径小于各所述电极垫的宽度，其中该激光光束在制作该封装基板过程中用于移除对应各所述导接环的该开孔的黏着层，以形成与各所述开孔相连通的使各所述电极垫外露的多个盲孔；以及
多个第一导电盲孔，设于该黏着层中，各所述第一导电盲孔的顶部与各所述导接环相对应并填满各所述导接环的该开孔且延伸至导接环表面，其中部分所述第一导电盲孔的顶部作为电性连接垫，且各所述第一导电盲孔的底部电性连接至各所述电极垫。
7.如权利要求6所述的封装基板，其还包括一第一线路，嵌埋并外露于该第一介电层的第一表面及该黏着层的第三表面，且该第一线路电性连接至部分所述导接环。
8.如权利要求6所述的封装基板，其中该半导体芯片的该非作用面外露于该金属板的该第六表面。
9.如权利要求6所述的封装基板，其中该半导体芯片的厚度小于该金属板的厚度，该导热材料更覆盖该半导体芯片的该非作用面，且该导热材料外露于该金属板的该第六表面。
10.如权利要求6所述的封装基板，其中该导热材料更覆盖该半导体芯片的该非作用面与该金属板的该第六表面。
11.如权利要求7所述的封装基板，其还包括一第一增层结构，设于该第一线路及该第一介电层的该第一表面上，该第一增层结构包括至少一第二介电层、至少一设于该第二介电层上的第三线路层、及多个设于所述第二介电层中且电性连接所述第三线路层的第二导电盲孔，其中部分所述第二导电盲孔电性连接至该第一线路，且另外部分第二导电盲孔电性连接至所述电性连接垫，而最外层的第三线路层具有多个电性接触垫。
CN200910161105A 2009-07-31 2009-07-31 嵌埋半导体芯片的封装基板 Active CN101989582B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200910161105A CN101989582B (zh) 2009-07-31 2009-07-31 嵌埋半导体芯片的封装基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910161105A CN101989582B (zh) 2009-07-31 2009-07-31 嵌埋半导体芯片的封装基板

Publications (2)

Publication Number Publication Date
CN101989582A CN101989582A (zh) 2011-03-23
CN101989582B true CN101989582B (zh) 2012-09-19

Family

ID=43746043

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910161105A Active CN101989582B (zh) 2009-07-31 2009-07-31 嵌埋半导体芯片的封装基板

Country Status (1)

Country Link
CN (1) CN101989582B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI449271B (zh) * 2011-11-16 2014-08-11 Dawning Leading Technology Inc 具有連接介面的電子裝置、其電路基板以及其製造方法
TWI520278B (zh) * 2014-01-15 2016-02-01 矽品精密工業股份有限公司 嵌埋有晶片之封裝結構的製法
EP3547367A1 (en) * 2018-03-30 2019-10-02 Mitsubishi Electric R&D Centre Europe B.V. Power module incorporating pre-packed power cells
CN110571229A (zh) * 2018-06-05 2019-12-13 深南电路股份有限公司 一种埋入式光感模组及其制造方法
CN111463178B (zh) * 2020-06-22 2020-10-09 珠海越亚半导体股份有限公司 一种散热嵌埋封装方法

Also Published As

Publication number Publication date
CN101989582A (zh) 2011-03-23

Similar Documents

Publication Publication Date Title
JP5912616B2 (ja) 半導体装置及びその製造方法
JP4205749B2 (ja) 電子モジュールの製造方法及び電子モジュール
CN101189717B (zh) 内装半导体元件的印刷布线板及其制造方法
US8461689B2 (en) Packaging structure having embedded semiconductor element
JP4830120B2 (ja) 電子パッケージ及びその製造方法
JP2007535156A (ja) 埋込み構成要素からの熱伝導
US20090071705A1 (en) Printed circuit board having embedded components and method for manufacturing thereof
CN111357102A (zh) 用于多芯片模块的非嵌入式硅桥芯片
US6867486B2 (en) Stack chip module with electrical connection and adhesion of chips through a bump for improved heat release capacity
US7754538B2 (en) Packaging substrate structure with electronic components embedded therein and method for manufacturing the same
CN102956594A (zh) 带有引线框连接的功率覆盖结构
KR20070045929A (ko) 전자 부품 내장 기판 및 그 제조 방법
CN101166394A (zh) 安装有电子元件的多层配线基板及其制造方法
CN101256965A (zh) 嵌埋半导体芯片的结构及其制法
JP2004153084A (ja) 多層配線基板の製造方法及び多層配線基板
KR20130014122A (ko) 전자 소자 내장 인쇄회로기판 및 그 제조방법
US7858520B2 (en) Semiconductor package with improved size, reliability, warpage prevention, and heat dissipation and method for manufacturing the same
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
CN101989582B (zh) 嵌埋半导体芯片的封装基板
CN103889168A (zh) 承载电路板、承载电路板的制作方法及封装结构
JP2015149477A (ja) 埋め込み基板、印刷回路基板及びその製造方法
KR100744146B1 (ko) 연성 접속판을 이용하여 배선 기판과 칩을 연결하는 반도체패키지
CN103137613B (zh) 制备有源芯片封装基板的方法
CN101689539A (zh) 半导体装置及其制造方法
KR20160043357A (ko) 임베디드 기판 및 임베디드 기판의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant