JP2004153084A - 多層配線基板の製造方法及び多層配線基板 - Google Patents

多層配線基板の製造方法及び多層配線基板 Download PDF

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Abstract

【課題】電子部品を埋込んだ形態で備える多層配線基板を、容易に製造する。
【解決手段】多層配線基板を、多層の絶縁層間に導体パターン3や層間接続部を設けて構成すると共に、半導体ベアチップ5を埋込まれた形態で設けて構成する。多層配線基板を製造するにあたり、絶縁層となる結晶転移型の熱可塑性樹脂製のフィルム8に貼付された銅箔をエッチングして導体パターン3を形成すると共に層間接続部を構成するビアホール内に導電ペースト9を充填した基材7を形成し、それら基材7を積層して熱プレスして一体化する。このとき、上から2層目の基材7に、半導体ベアチップ5の電極に対応してビアホールを形成し導電ペースト9を充填する。また、最下層の基材7に、半導体ベアチップ5の放熱用の放熱パターン6を導体パターン3と一体的に形成する。さらに、基材7のうち半導体ベアチップ5が配置される部分に穴7aを形成する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、熱可塑性樹脂からなる多層の絶縁層を有すると共に、層間に形成された導体パターン及びそれら導体パターン間を接続する層間接続部を有する多層配線基板の製造方法及び多層配線基板に関する。
【0002】
【従来の技術】
例えば各種の小型電子機器に組込まれる実装基板においては、多層配線基板の表面に、例えばBGA(Ball Grid Array )タイプや、CSP(Chip Size Package )タイプといった小型、高密度のパッケージ型の半導体部品(電子部品)を実装することが行われている。また、前記多層配線基板は、例えばエポキシ樹脂などの熱硬化性樹脂を主体とした多層の絶縁層を有すると共に、表面や層間に導体パターンを有して構成され、その表面に形成されたランドに、前記半導体部品のはんだバンプが接合(はんだ付け)されるようになっている。
【0003】
ところが、このような実装基板にあっては、多層配線基板及び電子部品の各部の熱膨張係数の差などに起因して、温度変化を繰返し受けることにより、はんだ接合部(はんだバンプ)部分にストレスが作用し、例えばはんだ接合部のうち多層配線基板表面のランドとの界面などにクラックが発生し、ひいては剥離に至るなど、接続信頼性に劣る問題点があった。そのため、接合の安定性を確保するためには、実装条件出しをシビアにする必要等があり、評価に多大な時間を必要とする不具合があった。
【0004】
【発明が解決しようとする課題】
ところで、上記のような多層配線基板にあって、電子部品を内部に埋込んだ形態で設けることができれば、電子部品と基板との間の電気的な接合安定性を向上させることができ、また、基板の表面の面積の有効利用を図ることも期待できる。しかしながら、従来の多層配線基板にあっては、内部に電子部品を埋込んだ形態に設けようとすれば、多層配線基板の製造工程がかなり複雑(面倒)となることが予測される。
【0005】
本発明は上記事情に鑑みてなされたもので、その目的は、電子部品を埋込んだ形態で備える多層配線基板を、容易に製造することができる多層配線基板の製造方法及び多層配線基板を提供するにある。
【0006】
【課題を解決するための手段】
本出願人は、例えばポリエーテルエーテルケトン(PEEK)樹脂、ポリエーテルイミド(PEI)樹脂といった結晶転移型の熱可塑性樹脂製のフィルムを用いた多層配線基板の製造方法を開発してきている。このような熱可塑性樹脂は、例えば200℃付近では軟質となるが、それより低い温度でも高い温度でも硬質となり(さらに高い温度(約400℃)では溶解する)、また、高温から温度低下する際には、200℃付近でも硬質を保つ性状を呈するものとなっている(図4参照)。
【0007】
このため、このような熱可塑性樹脂製のフィルムに導体パターンや層間接続部となる部分を形成した基材を積層し、一括して約200℃で熱プレスすることにより、多層配線基板を容易に製造することができる。また、このような製造方法を用いることにより、例えば数十層もの多層のものを一括して製造できて生産性が大幅に向上すると共に、熱硬化性樹脂を用いた場合と比較して寸法精度に優れる、リサイクル性にも優れるなどの多大なメリットを得ることができる。
【0008】
本発明者は、このような多層配線基板の製造方法の応用により、電子部品を埋込んだ形態で備える多層配線基板を、容易に製造することができることを確認し、本発明を成し遂げたのである。
【0009】
即ち、本発明の多層配線基板の製造方法は、基材を形成する基材形成工程、基材を積層する積層工程、熱プレス工程を含み、積層工程において、多数枚の基材間の所定位置に電子部品を配置することにより、導体パターンに電気的に接続された電子部品を、絶縁層内に埋込まれた形態で設けるようにしたところに特徴を有する(請求項1の発明)。また、本発明の多層配線基板は、導体パターンに電気的に接続された電子部品を、熱可塑性樹脂からなる多層の絶縁層内に埋込まれた形態で備えるところに特徴を有する(請求項7の発明)。
【0010】
これによれば、熱可塑性樹脂のフィルムを主体とした基材を複数枚積層する際に、基材間の所定位置に電子部品を配置し、熱プレスを行うことにより、絶縁層内に電子部品を埋込んだ形態で備える多層配線基板を製造することができる。このとき、埋込まれた電子部品と導体パターンとの間の電気的な接合安定性は高いものとなり、また、多層配線基板の表面の面積の有効利用を図ることができる。そして、積層工程において、電子部品を所定位置に配置することによって、電子部品を埋込んだ形態に設けることができるので、工程を特に複雑化することなく済ませることができ、製造が容易となる。
【0011】
この場合、様々な種類の電子部品を、多層配線基板の内部に埋込んだ形態に設けることができるが、半導体部品を設ける場合、周囲の絶縁層をいわばパッケージに代わるものとすることができるので、ベアチップの状態で設けることが望ましい(請求項8の発明)。これにより、絶縁層(多層配線基板自体)によって半導体ベアチップの保護を図ることができてパッケージの形成を不要とすることができると共に、多層配線基板内に埋込む部品を、より小さいもので済ませることができる。
【0012】
そして、上記した製造方法にあっては、電子部品が配置される部分に、基材が存在すると、熱プレス工程において、電子部品がその厚み(体積)分だけ基材の材料(熱可塑性樹脂)を押しのけることになり、基板の変形を招く等の様々な弊害の発生を招く虞もある。そこで、基材形成工程において、基材のうち電子部品が配置される部分に、該電子部品に対応した穴を形成しておけば(請求項2の発明)、そのような弊害の発生を防止することができる。
【0013】
また、積層工程において電子部品の電極に導電ペーストを塗布しておき、それら電極が層間接続部に接続されるように構成することができる(請求項3の発明)。これによれば、同種の材質同士の接合により、電子部品の電気的接続が行われるので、接合の安定性を一層高めることができる。
【0014】
ところで、電子部品を絶縁層内に埋込んだ場合、電子部品の発熱が内部にこもってしまうようなことがあると、絶縁層の劣化などの弊害を招く虞がある。そこで、基材形成工程において、基材のうち電子部品の放熱面に接触する部分に、放熱用の放熱パターンを導体パターンと一体的に形成することにより、多層配線基板に、電子部品の放熱のための放熱パターンを設けることができる(請求項4,9の発明)。
【0015】
これにより、電子部品の放熱を良好に行うことができ、また、放熱パターンを設けるための別途の工程を不要とすることができる。このとき、放熱パターンの表面に、導電ペーストを塗布しておくようにすれば(請求項5の発明)、その導電ペーストの層が熱プレス工程におけるクッションとなって、電子部品に過大な力がかかることを防止でき、また、多少の寸法誤差を吸収して電子部品と放熱パターンとを密着させることができる。
【0016】
さらには、基材形成工程において、基材のうち電子部品の上下に位置される部分に、電子部品の電磁シールド用のシールドパターンを導体パターンと一体的に形成することにより、多層配線基板に、電子部品の電磁シールド用のシールドパターンを設けることができる(請求項6,10の発明)。これによれば、多層配線基板に埋込まれた電子部品の放射ノイズの低減を図ることができ、基板外部に対策部品を不要として、機器設計の容易化を図ることができる。
【0017】
【発明の実施の形態】
以下、本発明の第1の実施例について、図1ないし図4を参照しながら説明する。まず、図2は、本実施例に係る多層配線基板1の構成を概略的(模式的)に示しており、この多層配線基板1は、後述する熱可塑性樹脂材料からなる多数の絶縁層2を積層して構成されており、その表面(上面)及び各絶縁層2間には、例えば銅箔からなる導体パターン3が形成されていると共に、要所には層間の導体パターン3を電気的に接続する層間接続部4が設けられている。
【0018】
そして、この多層配線基板1内には、ほぼ中央部に位置して、この場合電子部品としての半導体ベアチップ5が、電極面を図で上面側として埋込まれた形態に設けられている。この場合、半導体ベアチップ5の図で上面の各電極は、上から2層目の絶縁層2内の層間接続部4に対して接続され、ひいては導体パターン3に電気的に接続されている。
【0019】
また、本実施例では、前記半導体ベアチップ5の図で下面側が放熱面とされ、この放熱面にやはり銅箔からなる放熱用の放熱パターン6が密着するように設けられている。図示はしないが、この放熱パターン6は、多層配線基板1の外部へ放熱を行うための所定の放熱経路に接続されている。尚、実際には、絶縁層2の層数は、十数層〜数十層にもなるが、ここでは便宜上6層で図示している。また、これも便宜上、半導体ベアチップ5の厚み寸法は、絶縁層2の3層分の厚みにほぼ等しいものとされている。
【0020】
さて、上記構成の多層配線基板1を製造するための本実施例に係る製造方法について、図1、図3、図4も参照して述べる。多層配線基板1を製造するにあたっては、まず、図1、図3に示すような基材7を形成する基材形成工程が実行される。この基材7は、絶縁層2を構成する結晶転移型の熱可塑性樹脂からなるフィルム8上に、導体パターン3を形成してなり、また、要所に層間接続部4を構成するためのビアホール8aが形成されると共にそのビアホール8a内に導電ペースト9を充填して構成される。
【0021】
このとき、前記フィルム8は、例えばポリエーテルエーテルケトン(PEEK)樹脂35〜65重量%と、ポリエーテルイミド(PEI)樹脂35〜65重量%とを含んだ材料からなり(商品名「PAL−CLAD」)、厚みが例えば25〜75ミクロンの、多層配線基板1の大きさに対応した矩形状をなしている。この樹脂材料は、図4に示すように、例えば200℃付近では軟質となるが、それより低い温度でも高い温度でも硬質となる(さらに高い温度(約400℃)では溶解する)性状を呈し、また、高温から温度低下する際には、200℃付近でも硬質を保つものとなっている。
【0022】
図3は、この基材7を製作する手順を示している。まず、(a)に示すようにフィルム8の表面(上面)に貼付けられた導体箔この場合銅箔10に対して、エッチングにより導体パターン3を形成する工程が実行される。このとき、図1に示すように、最下層に位置される基材7については、べたパターンからなる放熱パターン6が導体パターン3と一体的(同時)に形成されるようになる。
【0023】
この導体パターン3の形成後、フィルム8の裏面(下面)には、例えばポリエチレンナフタレート(PEN)製の保護フィルム11が貼付される(b)。そして、保護フィルム11側からの例えば炭酸ガスレーザの照射により、フィルム8の要所に導体パターン3を底面とする有底のビアホール8a(便宜上、図3にのみ符号を付す)を形成する工程が実行される(c)。この場合、炭酸ガスレーザの出力及び照射時間の調整により、導体パターン3に穴が開かないようにしている。
【0024】
引続き、前記ビアホール8a内に、導電ペースト9を充填する工程が実行される(d)。この導電ペースト9は、銅、銀、スズ等の金属粒子に、バインダ樹脂や有機溶剤を加えて混練してペースト状としたものであり、例えばメタルマスクを用いたスクリーン印刷によりビアホール8a内に印刷充填される。このとき、図1で上から2層目を構成する基材7については、半導体ベアチップ5の各電極に対応した位置にも、ビアホール8aが形成されて導電ペースト9が充填されるようになる。導電ペースト9の充填後、フィルム8から保護フィルム11剥がされる(e)。
【0025】
さらに、この基材形成工程においては、基材7のうち、前記半導体ベアチップ5が配置される部分に、該半導体ペアチップ5に対応した穴7aが形成される。この場合、図1に示すように、上から3,4,5層目を構成する3枚の基材7に対して、その中央部分に半導体ペアチップ5に対応した四角形の穴7aが形成されるようになる。
【0026】
次に、上記のようにして形成された複数枚の基材7を、多層配線基板1の最終形態に応じた形態に上下に積層する積層工程が実行される。この積層工程においては、図1に示すように、6枚の基材7が上下に積層されるのであるが、これと共に、半導体ベアチップ5が、基材7間の所定位置即ち上から2層目の基材7と最下層の基材7との間に挟まれて3枚の基材7の穴7a内に嵌るようにして、半導体ベアチップ5がその電極面を上面として配置されるようになる。
【0027】
また、このとき、半導体ベアチップ5の図で上面の各電極には、前記ビアホール8a内に充填されたものと同等の導電ペースト9が塗布されるようになっている。さらに、最下層に位置される基材7の放熱パターン6の上面にも、同等の導電ペースト9が塗布されるようになっている。尚、図示はしないが、図1で最上層を構成する基材7の表面(導体パターン3の露出面)には、例えばポリエチレンナフタレート(PEN)製のフィルムからなるカバーレイヤが配置されるようになっている。
【0028】
次いで、上記した積層物を一括して熱プレスする工程が実行される。この熱プレス工程では、上記積層物が図示しない真空加圧プレス機にセットされ、例えば200〜350℃に加熱されながら、0.1〜10Mpaの圧力で上下方向に加圧される。このとき、上記各基材7を構成するフィルム8は、図4に示すような温度に対する弾性率変化を生ずるので、この熱プレスの工程により、各フィルム8が熱により一旦軟化した状態で加圧されることによって相互に融着し、その後結晶化(硬化)して一体化するようになる。
【0029】
これにて、図2に示すように、多層の絶縁層2間に導体パターン3が埋込まれると共に、ビアホール8a内の導電ペースト9が硬化して層間接続部4が形成されるようになる。これと同時に、半導体ベアチップ5が、その各電極が上から2層目の絶縁層2の層間接続部4(ひいては導体パターン3)に接続され、また裏面側の放熱面が最下層の絶縁層2上の放熱パターン6に熱的に接続された状態で、絶縁層2内に埋込まれるようになり、以て、多層配線基板1が構成されるのである。
【0030】
このとき、半導体ベアチップ5の上側部分においては、半導体ベアチップ5の電極に塗布された導電ペースト9が、ビアホール8a内の導電ペースト9と一体化して層間接続部4を構成するようになり、同種の材質同士の接合により、半導体ベアチップ5の電気的接続が行われることになり、高い接合性を得ることができる。
【0031】
また、半導体ベアチップ5の下面側では、放熱パターン6の表面に導電ペースト9が塗布されていたことにより、その導電ペースト9の層が熱プレス工程におけるクッションとなって、半導体ベアチップ5に過大な力がかかることを防止でき、また、多少の寸法誤差を吸収して半導体ベアチップ5と放熱パターン6とを密着させることができる。
【0032】
そして、基材7のうち、半導体ベアチップ5が配置される部分に穴7aを形成しておいたことにより、熱プレス工程において半導体ベアチップ5が、基材7(フィルム8)の材料(熱可塑性樹脂)を押しのけて多層配線基板1の変形を招く等の弊害の発生を未然に防止することができるのである。
【0033】
このように本実施例によれば、熱可塑性樹脂のフィルム8を主体とした基材7を複数枚積層する際に、基材7間の所定位置に半導体ベアチップ5を配置し、熱プレスを行うことにより、絶縁層2内に半導体ベアチップ5を埋込んだ形態で備える多層配線基板1を製造することができた。このとき、埋込まれた半導体ベアチップ5と導体パターン3との間の電気的な接合安定性は高いものとなり、また、多層配線基板1の表面の面積の有効利用を図ることができる。そして、工程を特に複雑化することなく済ませることができ、多層配線基板1を容易に製造することができるものである。
【0034】
特に本実施例では、多層配線基板1内に、電子部品として半導体ベアチップ5を埋込んだ形態に設けるようにしたので、絶縁層2(多層配線基板1自体)によって半導体ベアチップ5の保護を図ることができてパッケージの形成を不要とすることができると共に、多層配線基板1内に埋込む部品を、より小さいもので済ませることができる。
【0035】
さらに、特に本実施例では、上述のように、基材7に予め半導体ベアチップ5に対応した穴7aを形成しておくようにしたので、基板1の変形などを未然に防止することができ、また、半導体ベアチップ5の電極に導電ペースト9を塗布しておいたことにより、接合の安定性を一層高めることができる。そして、放熱パターン6を導体パターン3と一体的に設けるようにしたので、半導体ベアチップ5の放熱を良好に行うことができ、また別途の工程を不要とすることができ、しかも、放熱パターン6上に導電ペースト9を塗布しことにより、熱プレス工程において半導体ベアチップ5に過大な力がかかることを防止でき、多少の寸法誤差を吸収して半導体ベアチップ5と放熱パターン6とを密着させることができるといった利点も得ることができるものである。
【0036】
図5は、本発明の第2の実施例に係る多層配線基板21の要部構成を概略的に示すものであり、この第2の実施例が上記第1の実施例と異なるところは次の点にある。即ち、この多層配線基板21は、やはり結晶転移型の熱可塑性樹脂材料からなる多層(図では便宜上8層)の絶縁層2を積層して構成されており、導体パターン3及び層間接続部4を有すると共に、電子部品たる半導体ベアチップ5が、図で上から4、5、6層目に位置して埋込まれた形態に設けられている。また、半導体ベアチップ5の各電極は、上から3層目の絶縁層2内の層間接続部4に対して接続され、さらには、下から2層目の絶縁層2の上面部に半導体ベアチップ5の放熱面に密着する放熱パターン6が設けられている。
【0037】
そして、本実施例では、上から2層目に位置する絶縁層2の上面、及び、最下層に位置する絶縁層の上面に、半導体ベアチップ5の上面側及び下面側を夫々覆うように、銅箔のべたパターンからなるからなる電磁シールド用のシールドパターン22及び23が、やはり導体パターン3と一体的に設けられている。尚、詳しく図示はしないが、これらシールドパターン22、23は、グランドに接続されている。
【0038】
この多層配線基板21を製造するにあたっては、上記第1の実施例と同様に、基材形成工程、積層工程、熱プレス工程が順に実行されるのであるが、ここでは、基材形成工程において、上から2層目の基材7、及び、最下層の基材7に、シールドパターン22及び23が銅箔10のエッチングにより導体パターン3と一体的に形成される。そして、積層工程、熱プレス工程を経ることに多層配線基板21が形成されるのである。
【0039】
このような第2の実施例によっても、上記第1の実施例と同様の作用、効果を得ることができ、これに加えて、半導体ベアチップ5の電磁シールド用のシールドパターン22、23を容易に形成することができると共に、多層配線基板21に埋込まれた半導体ベアチップ5の放射ノイズの低減を図ることができ、基板1外部に対策部品を不要として、機器設計の容易化を図ることができるといった効果を得ることができる。
【0040】
尚、上記各実施例では、電子部品として半導体ベアチップ5を採用したが、それ以外でも各種の電子部品(センサ類を含む)を多層配線基板内に埋込んだ形態に設けることができる。また、上記各実施例では絶縁層2(基材7のフィルム8)を構成する結晶転移型の熱可塑性樹脂として、PEEK樹脂とPEI樹脂とを混合したものを採用したが、PEEK樹脂単体、あるいはPEI樹脂単体、さらにはそれらにフィラーを添加したもの等を採用することも可能であるなど、本発明は要旨を逸脱しない範囲内で適宜変更して実施し得るものである。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示すもので、基材の積層時の様子を概略的に示す縦断正面図
【図2】多層配線基板の構成を概略的に示す縦断正面図
【図3】基材形成工程を説明するための図
【図4】結晶転移型の熱可塑性樹脂の温度変化と弾性率との関係を示す図
【図5】本発明の第2実施例を示すもので、多層配線基板の要部の構成を概略的に示す縦断正面図
【符号の説明】
図面中、1、21は多層配線基板、2は絶縁層、3は導体パターン、4は層間接続部、5は半導体ベアチップ(電子部品)、6は放熱パターン、7は基材、7aは穴、8はフィルム、8aはビアホール、9は導電ペースト、10は銅箔、22,23はシールドパターンを示す。

Claims (10)

  1. 熱可塑性樹脂からなる多層の絶縁層を有すると共に、層間に形成された導体パターン及びそれら導体パターン間を接続する層間接続部を有する多層配線基板を製造する方法であって、
    結晶転移型の熱可塑性樹脂からなり前記絶縁層を構成するフィルムに、前記導体パターンを形成すると共に、前記層間接続部となるビアホールを形成しその内部に導電ペーストを充填して基材を形成する基材形成工程と、
    前記基材を多数枚積層する積層工程と、
    積層された前記基材を一括して加熱しながら加圧することにより一体化する熱プレス工程とを含むと共に、
    前記積層工程において、前記多数枚の基材間の所定位置に前記電子部品を配置することにより、前記導体パターンに電気的に接続された前記電子部品を、前記絶縁層内に埋込まれた形態で設けるようにしたことを特徴とする多層配線基板の製造方法。
  2. 前記基材形成工程において、前記基材のうち前記電子部品が配置される部分に、該電子部品に対応した穴を形成することを特徴とする請求項1記載の多層配線基板の製造方法。
  3. 前記積層工程においては、前記電子部品の電極に導電ペーストが塗布された状態とされると共に、それら電極が前記層間接続部に接続されるように構成されていることを特徴とする請求項1又は2記載の多層配線基板の製造方法。
  4. 前記基材形成工程において、前記基材のうち前記電子部品の放熱面に接触する部分に、放熱用の放熱パターンを、前記導体パターンと一体的に形成することを特徴とする請求項1ないし3のいずれかに記載の多層配線基板の製造方法。
  5. 前記放熱パターンの表面には、導電ペーストが塗布されることを特徴とする請求項4記載の多層配線基板の製造方法。
  6. 前記基材形成工程において、前記基材のうち前記電子部品の上下に位置される部分に、前記電子部品の電磁シールド用のシールドパターンを、前記導体パターンと一体的に形成することを特徴とする請求項1ないし5のいずれかに記載の多層配線基板の製造方法。
  7. 熱可塑性樹脂からなる多層の絶縁層を有すると共に、層間に形成された導体パターン及びそれら導体パターン間を接続する層間接続部を有する多層配線基板において、
    前記導体パターンに電気的に接続された電子部品を、前記絶縁層内に埋込まれた形態で備えることを特徴とする多層配線基板。
  8. 前記電子部品は、半導体ベアチップであることを特徴とする請求項7記載の多層配線基板。
  9. 前記電子部品の放熱面に熱的に接触する放熱パターンが、前記導体パターンと一体的に設けられていることを特徴とする請求項7又は8記載の多層配線基板。
  10. 前記電子部品の電磁シールド用のシールドパターンが、前記導体パターンと一体的に設けられていることを特徴とする請求項7ないし9のいずれかに記載の多層配線基板。
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Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019341A (ja) * 2004-06-30 2006-01-19 Tdk Corp 半導体ic内蔵基板
JP2006019340A (ja) * 2004-06-30 2006-01-19 Tdk Corp 半導体ic内蔵基板
KR100650614B1 (ko) 2004-09-01 2006-11-27 가부시키가이샤 덴소 다층기판 제조방법
JP2006339421A (ja) * 2005-06-02 2006-12-14 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
KR100688768B1 (ko) 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
WO2007043714A1 (ja) 2005-10-14 2007-04-19 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
KR100714196B1 (ko) * 2005-07-11 2007-05-02 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
US7282394B2 (en) 2004-12-30 2007-10-16 Samsung Electro-Mechanics Co., Ltd. Printed circuit board including embedded chips and method of fabricating the same using plating
JP2008205124A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその製造方法
JP2008300560A (ja) * 2007-05-30 2008-12-11 Sony Corp 半導体装置及びその製造方法
KR100923501B1 (ko) * 2007-11-13 2009-10-27 삼성전기주식회사 패키지 기판 제조방법
US7727802B2 (en) * 2004-06-30 2010-06-01 Shinko Electric Industries Co., Ltd. Method for fabricating an electronic component embedded substrate
JP2011049552A (ja) * 2009-07-31 2011-03-10 Dainippon Printing Co Ltd 半導体パッケージ内蔵配線板、及び半導体パッケージ内蔵配線板の製造方法
WO2011089936A1 (ja) * 2010-01-22 2011-07-28 日本電気株式会社 機能素子内蔵基板及び配線基板
EP2391192A1 (en) 2010-05-26 2011-11-30 Jtekt Corporation Multilayer circuit substrate
JP2012074497A (ja) * 2010-09-28 2012-04-12 Denso Corp 回路基板
KR101143837B1 (ko) * 2007-10-15 2012-07-12 삼성테크윈 주식회사 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
JP2012186279A (ja) * 2011-03-04 2012-09-27 Fujikura Ltd 電子部品を内蔵した積層プリント配線板及びその製造方法
JP2012209527A (ja) * 2011-03-30 2012-10-25 Tdk Corp 部品内蔵基板及びその製造方法
JP2012227553A (ja) * 2010-04-28 2012-11-15 Denso Corp 多層基板の製造方法
JP2013004576A (ja) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd 半導体装置
US8705248B2 (en) 2005-12-16 2014-04-22 Ibiden Co., Ltd. Multilayer printed circuit board
CN104282668A (zh) * 2013-07-04 2015-01-14 株式会社捷太格特 半导体装置
WO2016047446A1 (ja) * 2014-09-26 2016-03-31 株式会社村田製作所 積層モジュール用基板、積層モジュールおよび積層モジュールの製造方法
CN107068634A (zh) * 2017-01-23 2017-08-18 合肥雷诚微电子有限责任公司 一种小型化高散热性的多芯片功率放大器结构及其制作方法
US20180053819A1 (en) * 2015-05-27 2018-02-22 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Forming Substrate Including Embedded Component with Symmetrical Structure
WO2018066324A1 (ja) * 2016-10-07 2018-04-12 株式会社村田製作所 多層基板
CN108735678A (zh) * 2018-07-27 2018-11-02 合肥本源量子计算科技有限责任公司 一种量子裸芯片立体封装结构及其封装方法
CN111200899A (zh) * 2018-11-20 2020-05-26 奥特斯科技(重庆)有限公司 部件承载件及制造该部件承载件的方法
CN111372369A (zh) * 2018-12-25 2020-07-03 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
CN113543493A (zh) * 2021-07-12 2021-10-22 上海嘉捷通电路科技股份有限公司 一种z向互连印制电路板的制备方法
DE102020111996A1 (de) 2020-05-04 2021-11-04 Unimicron Germany GmbH Verfahren zur Herstellung einer Leiterplatte und Leiterplatte mit mindestens einem eingebetteten elektronischen Bauteil

Cited By (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019340A (ja) * 2004-06-30 2006-01-19 Tdk Corp 半導体ic内蔵基板
JP2006019341A (ja) * 2004-06-30 2006-01-19 Tdk Corp 半導体ic内蔵基板
US7727802B2 (en) * 2004-06-30 2010-06-01 Shinko Electric Industries Co., Ltd. Method for fabricating an electronic component embedded substrate
KR100650614B1 (ko) 2004-09-01 2006-11-27 가부시키가이샤 덴소 다층기판 제조방법
US7485569B2 (en) 2004-12-30 2009-02-03 Samsung Electro-Mechanics Co., Ltd. Printed circuit board including embedded chips and method of fabricating the same
KR100688768B1 (ko) 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
US7282394B2 (en) 2004-12-30 2007-10-16 Samsung Electro-Mechanics Co., Ltd. Printed circuit board including embedded chips and method of fabricating the same using plating
JP2006339421A (ja) * 2005-06-02 2006-12-14 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
KR101160528B1 (ko) * 2005-06-02 2012-06-28 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법
KR100714196B1 (ko) * 2005-07-11 2007-05-02 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
EP1945013A4 (en) * 2005-10-14 2010-08-18 Ibiden Co Ltd MULTILAYER PRINTED CIRCUIT WIRING BOARD AND METHOD FOR MANUFACTURING THE SAME
CN102752958A (zh) * 2005-10-14 2012-10-24 揖斐电株式会社 多层印刷线路板
JP5188809B2 (ja) * 2005-10-14 2013-04-24 イビデン株式会社 多層プリント配線板およびその製造方法
WO2007043714A1 (ja) 2005-10-14 2007-04-19 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
US8692132B2 (en) 2005-10-14 2014-04-08 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8912451B2 (en) 2005-10-14 2014-12-16 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
EP1945013A1 (en) * 2005-10-14 2008-07-16 Ibiden Co., Ltd. Multilayer printed wiring board and method for manufacturing same
US9027238B2 (en) 2005-10-14 2015-05-12 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8973259B2 (en) 2005-10-14 2015-03-10 Ibiden Co., Ltd. Method for manufacturing a multilayered circuit board
US8705248B2 (en) 2005-12-16 2014-04-22 Ibiden Co., Ltd. Multilayer printed circuit board
JP2008205124A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその製造方法
JP2008300560A (ja) * 2007-05-30 2008-12-11 Sony Corp 半導体装置及びその製造方法
KR101143837B1 (ko) * 2007-10-15 2012-07-12 삼성테크윈 주식회사 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
KR100923501B1 (ko) * 2007-11-13 2009-10-27 삼성전기주식회사 패키지 기판 제조방법
JP2011049552A (ja) * 2009-07-31 2011-03-10 Dainippon Printing Co Ltd 半導体パッケージ内蔵配線板、及び半導体パッケージ内蔵配線板の製造方法
WO2011089936A1 (ja) * 2010-01-22 2011-07-28 日本電気株式会社 機能素子内蔵基板及び配線基板
US8929090B2 (en) 2010-01-22 2015-01-06 Nec Corporation Functional element built-in substrate and wiring substrate
JPWO2011089936A1 (ja) * 2010-01-22 2013-05-23 日本電気株式会社 機能素子内蔵基板及び配線基板
JP2012227553A (ja) * 2010-04-28 2012-11-15 Denso Corp 多層基板の製造方法
EP2391192A1 (en) 2010-05-26 2011-11-30 Jtekt Corporation Multilayer circuit substrate
JP2012074497A (ja) * 2010-09-28 2012-04-12 Denso Corp 回路基板
JP2012186279A (ja) * 2011-03-04 2012-09-27 Fujikura Ltd 電子部品を内蔵した積層プリント配線板及びその製造方法
JP2012209527A (ja) * 2011-03-30 2012-10-25 Tdk Corp 部品内蔵基板及びその製造方法
JP2013004576A (ja) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd 半導体装置
CN104282668A (zh) * 2013-07-04 2015-01-14 株式会社捷太格特 半导体装置
EP2822032A3 (en) * 2013-07-04 2015-06-17 Jtekt Corporation Semiconductor device
US9165927B2 (en) 2013-07-04 2015-10-20 Jtekt Corporation Semiconductor device
US9922918B2 (en) 2014-09-26 2018-03-20 Murata Manufacturing Co., Ltd. Substrate for stacked module, stacked module, and method for manufacturing stacked module
WO2016047446A1 (ja) * 2014-09-26 2016-03-31 株式会社村田製作所 積層モジュール用基板、積層モジュールおよび積層モジュールの製造方法
JPWO2016047446A1 (ja) * 2014-09-26 2017-04-27 株式会社村田製作所 積層モジュールおよび積層モジュールの製造方法
US10236337B2 (en) * 2015-05-27 2019-03-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US20180053819A1 (en) * 2015-05-27 2018-02-22 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Forming Substrate Including Embedded Component with Symmetrical Structure
US10665662B2 (en) 2015-05-27 2020-05-26 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
WO2018066324A1 (ja) * 2016-10-07 2018-04-12 株式会社村田製作所 多層基板
CN107068634A (zh) * 2017-01-23 2017-08-18 合肥雷诚微电子有限责任公司 一种小型化高散热性的多芯片功率放大器结构及其制作方法
CN108735678A (zh) * 2018-07-27 2018-11-02 合肥本源量子计算科技有限责任公司 一种量子裸芯片立体封装结构及其封装方法
CN108735678B (zh) * 2018-07-27 2024-02-06 本源量子计算科技(合肥)股份有限公司 一种量子裸芯片立体封装结构及其封装方法
CN111200899A (zh) * 2018-11-20 2020-05-26 奥特斯科技(重庆)有限公司 部件承载件及制造该部件承载件的方法
CN111200899B (zh) * 2018-11-20 2023-09-15 奥特斯科技(重庆)有限公司 部件承载件及制造该部件承载件的方法
CN111372369A (zh) * 2018-12-25 2020-07-03 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
DE102020111996A1 (de) 2020-05-04 2021-11-04 Unimicron Germany GmbH Verfahren zur Herstellung einer Leiterplatte und Leiterplatte mit mindestens einem eingebetteten elektronischen Bauteil
CN113543493A (zh) * 2021-07-12 2021-10-22 上海嘉捷通电路科技股份有限公司 一种z向互连印制电路板的制备方法
CN113543493B (zh) * 2021-07-12 2023-05-09 上海嘉捷通电路科技股份有限公司 一种z向互连印制电路板的制备方法

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