KR100923501B1 - 패키지 기판 제조방법 - Google Patents

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Abstract

패키지 기판 제조방법이 개시된다. 전자소자와 전기적으로 연결되는 패드를 구비하는 패키지 기판을 제조하는 방법으로서, 제1 절연층의 일면에 패드에 상응하는 홈을 형성하는 단계; 홈에 금속 페이스트를 충전하는 단계; 홈의 위치에 상응하여 제1 절연층의 일면에 전자소자를 실장하는 단계; 및 금속 페이스트를 경화시키는 단계를 포함하는 패키지 기판 제조방법은, 절연층에 형성된 홈에 페이스트를 충전한 후 전자소자를 실장함으로써, 비아 가공에 따른 전자소자의 손상을 방지할 수 있으며, 파인 피치(fine pitch)를 구현할 수 있다.
패키지, 기판, 패드, 매립

Description

패키지 기판 제조방법{Manufacturing method of package board}
본 발명은 패키지 기판 제조방법에 관한 것이다.
최근 패키지동향을 살펴보면, 패키지(package) 업체나 칩(chip) 제조업체에서 액티브 소자(active element)를 직접 기판에 내장하는 방법이 경박단소화 추세에 맞추어 활발히 진행되고 있다. 업체마다 각기 다른 규격의 액티브 소자를 내장하는 프로세스를 개발하고 있으며, 이때 박형 전자소자를 내장하는 공법 또한 다양하게 시도되고 있는 실정이다.
전자소자가 내장된 패키지를 제조하는 방법에 있어서, 많이 사용되는 방법 중 캐비티(cavity) 공법이며 그 공정은 도 1 내지 도 7에 도시된 바와 같다. 이러한 종래기술에 대해 간략히 설명하면 다음과 같다.
우선, 도 1에 도시된 바와 같이, 패턴(3)이 형성된 코어기판(1)에 캐비티(2)를 천공한다. 이 후, 도 2에 도시된 바와 같이, 코어기판(1)의 하면에 접착 테이프(4)를 부착하여 캐비티(2)의 하면을 커버하고, 도 3에 도시된 바와 같이 전자소 자(5)를 안착시킨다.
그 다음, 도 4에 도시된 바와 같이, 코어기판(1)의 상면에 절연층(6)을 적층하여 전자소자(5)를 커버하고, 도 5에 도시된 바와 같이, 접착 테이프(4)를 제거한 다음, 도 6에 도시된 바와 같이, 코어기판(1)의 하면에도 절연층(7)을 적층한다.
그리고 나서, 도 7에 도시된 바와 같이 각각의 절연층(6, 7)에 비아(9) 및 회로패턴(8)을 형성함으로써 전자소자(5)가 내장된 패키지 기판을 제조한다.
이러한 종래기술의 경우, 회로패턴(8)과 전자소자(5)를 전기적으로 연결하기 위해 비아(9)를 형성함에 있어 레이저 가공을 이용하게 되는데, 이로 인해 전자소자(5)의 패드에 직접적인 데미지가 가해질 수 있는 문제점이 있어, 전자소자(5)의 미세회로에 보이지 않는 불량을 야기 시킬 수 있다.
또한, 전자소자(5)의 두께에 따라 코어기판(1)을 사용하여야 하는 관계로, 패키지 기판이 전체적으로 두꺼워져, 소형화/박형화를 구현함에 있어 장애요소로 작용할 수 있다.
본 발명은 절연층에 형성된 홈에 페이스트를 충전한 후 전자소자를 실장함으로써, 비아 형성 시 전자소자가 손상되는 것을 방지할 수 있고, 파인 피치(fine pitch)를 구현할 수 있는 패키지 기판 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자소자와 전기적으로 연결되는 패드를 구비하는 패키지 기판을 제조하는 방법으로서, 제1 절연층의 일면에 패드에 상응하는 홈을 형성하는 단계; 홈에 금속 페이스트를 충전하는 단계; 홈의 위치에 상응하여 제1 절연층의 일면에 전자소자를 실장하는 단계; 및 금속 페이스트를 경화시키는 단계를 포함하는 패키지 기판 제조방법을 제공할 수 있다.
홈을 형성하는 단계는, 캐리어의 일면에 패드에 상응하는 패드패턴을 형성하는 단계; 캐리어와 제1 절연층을 압착하여, 제1 절연층의 일면에 패드패턴을 전사하는 단계; 및 패드패턴의 적어도 일부를 제거하는 단계를 통하여 수행될 수 있다.
이 때, 패드패턴을 제거하는 단계는, 제1 절연층의 일면에, 패턴이 노출되도록 에칭레지스트층을 형성하는 단계; 및 제1 절연층의 일면에 에칭액을 제공하는 단계를 통해 수행될 수 있다.
패드패턴을 전사하는 단계 이전에, 제1 절연층의 타면에 지지층을 적층할 수도 있고, 전자소자를 실장하는 단계는 플립칩 방식을 통해 수행될 수 있으며, 금속 페이스트는 구리(Cu) 또는 은(Ag)을 포함하는 재질로 이루어질 수 있다.
한편, 전자소자를 커버하도록, 제1 절연층의 일면에 제2 절연층을 적층하는 단계; 및 제2 절연층에 회로패턴을 형성하는 단계를 더 수행할 수 있으며, 홈의 위치에 상응하여, 제1 절연층을 관통하는 비아를 형성하는 단계를 더 수행할 수도 있다.
본 발명의 바람직한 실시예에 따르면, 절연층에 형성된 홈에 페이스트를 충전한 후 전자소자를 실장함으로써, 비아 가공에 따른 전자소자의 손상을 방지할 수 있으며, 파인 피치(fine pitch)를 구현할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징 들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 패키지 기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 8은 본 발명의 일 측면에 따른 패키지 기판 제조방법을 나타내는 순서도이고, 도 9 내지 도 18은 본 발명의 일 측면에 따른 패키지 기판 제조방법을 나타내는 흐름도이다. 도 9 내지 도 18을 참조하면, 캐리어(10), 금속막(20), 회로패턴(31), 패드패턴(32), 제1 절연층(41), 제2 절연층(42), 절연층, 에칭레지스트층(50), 홈(60), 패드, 비아, 회로패턴(31), 랜드(64), 비아. 도금층(66), 솔더레지스트(67), 전자소자(70), 전도성 범프(71), 언더필부(72)가 도시되어 있다.
먼저, 제1 절연층(41)의 일면에, 패드에 상응하는 홈(60)을 형성한다(S110). 이에 대해 보다 구체적으로 설명하면 다음과 같다.
우선, 캐리어(10)의 일면에 패드에 상응하는 패드패턴(32)을 형성한다(S111). 캐리어(10)로는 필름 타입의 수지를 이용할 수도 있고, 금속 재질을 이용할 수도 있다. 본 실시예에서는 금속 재질로 이루어지는 캐리어(10)를 제시하도록 한다.
이 경우, 패드패턴(32)을 형성하기 위하여, 도 9에 도시된 바와 같이 캐리어(10)의 상면에는 금속막(20)이 형성될 수 있으며, 이러한 금속막(20)을 시드층으 로 하여 전해도금을 통해 패드패턴(32)이 형성될 수 있다. 패드패턴(32)을 형성함과 아울러, 소정의 회로패턴(31) 또한 같이 형성될 수도 있다. 캐리어(10)의 상면에 패드패턴(32)과 회로패턴(31)이 함께 형성된 모습이 도 10에 도시되어 있다.
한편, 본 실시예에서는 시드층 및 전해도금을 통해 패드패턴(32)을 형성하는 방법을 제시하였으나, 잉크젯 방식 또는 스크린 인쇄 등을 이용하여 시드층 없이 패드패턴(32)을 형성할 수도 있다.
이 후, 캐리어(10)와 제1 절연층(41)을 압착하여 제1 절연층(41)에 패드패턴(32)을 전사한다(S112). 즉, 도 11에 도시된 바와 같이 패드패턴(32)이 형성된 캐리어(10)의 상면과 제1 절연층(41)을 압착하고, 도 12에 도시된 바와 같이 캐리어(10)를 제거한 다음, 도 13에 도시된 바와 같이 금속막(20)을 제거함으로써, 캐리어(10)에 형성되어 있던 패드패턴(32)이 제1 절연층(41)에 옮겨져 매립되도록 할 수 있는 것이다.
필름 타입의 캐리어를 이용하는 경우에는 단순히 캐리어를 벗겨냄으로써 캐리어를 제거할 수도 있고, 금속 재질의 캐리어를 이용하는 경우에는 습식 에칭과 같은 화학적 방법을 통해 캐리어를 제거할 수도 있다.
이렇게 패드패턴(32)을 제1 절연층(41)에 전사한 다음, 도 14에 도시된 바와 같이, 패드패턴(32)의 적어도 일부를 제거한다(S113). 패드패턴(32)과 함께 회로패턴(31)이 제1 절연층(41)에 형성되어 있는 경우에는, 패드패턴(32)만이 선택적으로 제거될 수 있도록 하기 위하여, 제1 절연층(41)에 패드패턴(32)만을 선택적으로 노출시키는 에칭레지스트층(50)을 형성한 다음, 에칭액을 제공하는 방법을 이용할 수 도 있다. 이 때, 제1 절연층(41)에 매립된 패드패턴(32)을 전부 제거할 수도 있으나, 일부만 제거할 수도 있다.
이상에서는 캐리어(10)를 이용하여 패드패턴(32)을 전사한 후, 이를 제거함으로써 홈(60)을 형성하는 방법을 제시하였으나, 레이저를 이용한 가공 또는 기타 물리/화학적인 방법 등을 이용하여 홈(60)을 형성할 수도 있음은 물론이다.
이렇게 패드에 상응하는 홈(60)을 형성한 다음, 도 15에 도시된 바와 같이, 홈(60)에 금속 페이스트를 충전하고(S120), 도 16에 도시된 바와 같이, 홈(60)의 위치에 상응하여 전자소자(70)를 실장한 후(S130), 금속 페이스트를 경화시킨다(S140). 홈(60)에 충전되는 금속 페이스트는 추후에 경화되어 전자소자(70)의 전극과 전기적으로 연결되는 패드로서의 기능을 수행할 수 있게 되는데, 홈(60)에 경화되지 않은 페이스트 상태의 금속을 충전하고, 전자소자(70)를 실장함으로써, 매개물인 전도성 범프(71)와 패드 사이의 결합이 용이하고 견고하게 이루어지도록 할 수 있다. 즉, 전자소자(70)와 패드 사이의 전기적 연결이 견고하게 이루어질 수 있게 되는 것이다.
홈(60)에 충전되는 금속 페이스트로는 전도성이 우수한 구리(Cu) 또는 은(Ag)을 이용할 수 있으며, 그 밖의 다양한 전도성 재질을 이용할 수도 있음은 물론이다.
다음으로, 도 17에 도시된 바와 같이, 전자소자(70)를 커버하도록 제1 절연층(41)의 일면에 제2 절연층(42)을 적층하고(S150), 제2 절연층(42)에 회로패턴(31)을 형성한다(S160). 제2 절연층(42)을 적층함으로써, 전자소자(70)가 기판에 내장되도록 할 수 있게 된다.
한편, 이와 더불어 홈(60)의 위치에 상응하여 제1 절연층(41)을 관통하는 비아(62)를 형성할 수 있다(S170). 상술한 공정들을 통하여 제1 절연층(41)의 하측에 형성된 패드(61)와 전자소자(70)의 전극이 전기적으로 연결된 상태에서, 제1 절연층(41)을 관통하는 비아(62)를 형성함으로써, 비아(62)를 가공하는 과정에서 전자소자(70)의 전극(미도시)이 직접적으로 노출되어 손상될 수 있는 염려를 줄일 수 있게 되며, 구리 포스트(Cu post)를 별도로 구현하지 않아도 되어 재배선비용을 줄일 수가 있다.
이 후, 제1 절연층(41) 및 제2 절연층(42)에 각각 추가적으로 절연층(43, 44, 45)을 적층하고, 회로패턴(68)과 비아(65)를 형성함으로써 도 18에 도시된 바와 같이 원하는 층 수의 패키지 기판을 제조할 수 있다. 최외곽층에는 솔더레지스트(67)를 형성하고, 랜드(64)와 같이 노출되는 부분에는 도금층(66)을 형성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1 내지 도 7은 종래기술에 따른 패키지 기판 제조방법을 나타내는 흐름도.
도 8은 본 발명의 일 측면에 따른 패키지 기판 제조방법을 나타내는 순서도.
도 9 내지 도 18은 본 발명의 일 측면에 따른 패키지 기판 제조방법을 나타내는 흐름도.
<도면의 주요부분에 대한 부호의 설명>
10: 캐리어 20: 금속막
31: 회로패턴 32: 패드패턴
41: 제1 절연층 42: 제2 절연층
43, 44: 절연층 50: 에칭레지스트층
60: 홈 61: 패드
62: 비아 63: 회로패턴
64: 랜드 65: 비아
66: 도금층 67: 솔더레지스트
70: 전자소자 71: 전도성 범프
72: 언더필부

Claims (8)

  1. 전자소자와 전기적으로 연결되는 패드를 구비하는 패키지 기판을 제조하는 방법으로서,
    캐리어의 일면에 상기 패드에 상응하는 패드패턴을 형성하는 단계;
    상기 캐리어와 제1 절연층을 압착하여, 상기 제1 절연층의 일면에 상기 패드패턴을 전사하는 단계;
    상기 제1 절연층에 전사된 패드패턴의 적어도 일부를 제거하여 홈을 형성하는 단계;
    상기 홈에 금속 페이스트를 충전하는 단계;
    상기 홈의 위치에 상응하여 상기 제1 절연층의 일면에 상기 전자소자를 실장하는 단계; 및
    상기 금속 페이스트를 경화시키는 단계를 포함하는 패키지 기판 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 패드패턴을 제거하는 단계는,
    상기 제1 절연층의 일면에, 상기 패드패턴이 노출되도록 에칭레지스트층을 형성하는 단계; 및
    상기 제1 절연층의 일면에 에칭액을 제공하는 단계를 포함하는 것을 특징으로 하는 패키지 기판 제조방법.
  4. 제1항 또는 제3항에 있어서,
    상기 패드패턴을 전사하는 단계 이전에,
    상기 제1 절연층의 타면에 지지층을 적층하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판 제조방법.
  5. 제1항에 있어서,
    상기 전자소자를 실장하는 단계는 플립칩 방식을 통해 수행되는 것을 특징으로 하는 패키지 기판 제조방법.
  6. 제1항에 있어서,
    상기 금속 페이스트는 구리(Cu) 또는 은(Ag)을 포함하는 재질로 이루어지는 것을 특징으로 하는 패키지 기판 제조방법.
  7. 제1항 또는 제3항에 있어서,
    상기 전자소자를 커버하도록, 상기 제1 절연층의 일면에 제2 절연층을 적층하는 단계; 및
    상기 제2 절연층에 회로패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판 제조방법.
  8. 제1항 또는 제3항에 있어서,
    상기 홈의 위치에 상응하여, 상기 제1 절연층을 관통하는 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키지 기판 제조방법.
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