JPWO2011089936A1 - 機能素子内蔵基板及び配線基板 - Google Patents

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Abstract

本発明は、機能素子の電極端子とその反対側の裏面との接続を良好にとることができ、かつ小型化が可能な機能素子内蔵基板を提案することを目的とする。本発明は、一方の面側に電極端子を備える機能素子と、該機能素子が該機能素子の電極端子を表面側に向けて埋設され、少なくとも前記機能素子の側面領域において配線を含む配線絶縁層が複数積層された積層構造を含む配線基板と、を備える機能素子内蔵基板であって、前記電極端子と前記配線基板の裏面側は前記積層構造の配線を介して電気的に導通し、前記積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有することを特徴とする機能素子内蔵基板である。

Description

本発明は、主に、１個以上の半導体チップ等の機能素子を内蔵する機能素子内蔵基板、前記機能素子内蔵基板を含む電子機器、及び開口部を設けた配線基板に関する。
近年、半導体装置等の電子機器のさらなる高集積化及び高機能化を目的として、半導体素子等の機能素子を内蔵するパッケージ技術、いわゆる機能素子内蔵技術が提案されている。機能素子内蔵基板は、基板内に機能素子を内蔵することにより、当該機能素子の実装面積を抑えることができる。また、それに加え、最外層表面にさらに他の部品を実装することが可能となり、小型化を図ることができる。この技術は、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続、等を実現する高密度実装技術として期待されている。
機能素子内蔵基板は、外部基板（いわゆるマザーボード、ドータボードと呼ばれるもの）と電気接続させることによって機能を発揮することができる。機能素子の端子が高密度化して端子数が増加するに従い、機能素子から効率よく配線がファンアウトすることが求められている。そこで、効率的なファンアウトを図るべく、外部基板との接続を得る方法として機能素子の上にビルドアップ層を設ける技術が知られている。このビルドアップ層は、半導体素子等の機能素子上の電極端子と外部基板の電極端子とを接続可能とし、機能素子上の電極端子の狭ピッチを外部基板の電極端子のピッチにまで広げる役割を有する。例えば特許文献１では、半導体素子の上に複数の配線層からなるビルドアップ層を設けることにより、外部基板との接続を図っている。
また、さらなる高集積化及び高機能化を目的として、機能素子内蔵基板は、機能素子の端子側だけでなく端子と反対側の裏面側への接続も容易にすることが求められている。そこで、例えば特許文献２では、図１６に示すように、半導体チップ等の機能素子３０１を内蔵し、両面に配線層３０２を有し、上下配線層間を電気的に接続するインナービア３０３を備えた機能素子内蔵基板が開示されている。
特開２００２−２４６７６１号公報 特開２００６−２６１２４６号公報
特許文献２に記載の機能素子内蔵基板では、インナービアによって機能素子の端子側の配線と、機能素子の端子とは反対側に配置された配線とを接続することができるが、配線設計の自由度が低い。また、基板裏側における外部基板との接続のため、ビルドアップ層を基板裏側に設ける等の方法を取ることも考えられるが、小型化の観点からは望ましくない。またさらに、インナービアの径も大きくなるため、基板裏面に設ける配線層のランド径も大きく取らざるを得ず、配線設計自由度に課題があった。
そこで、本発明は、機能素子の電極端子とその反対側の裏面とを良好に接続することができ、かつ小型化が可能な機能素子内蔵基板を提案することを目的とする。
 発明を解決するための手段
そこで、本発明は、
一方の面側に電極端子を備える機能素子と、
該機能素子が該機能素子の電極端子を表面側に向けて埋設され、少なくとも前記機能素子の側面領域において配線を含む配線絶縁層が複数積層された積層構造を含む配線基板と、
を備える機能素子内蔵基板であって、
前記電極端子と前記配線基板の裏面側は前記積層構造の配線を介して電気的に導通し、
前記積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有することを特徴とする機能素子内蔵基板である。
また、本発明は、前記機能素子内蔵基板を含む電子機器である。
また、本発明は、
機能素子を埋設するための開口部と、少なくとも前記開口部の側面領域において、配線を含む配線絶縁層が複数積層された積層構造と、を備える配線基板であって、
前記配線基板の表面側と裏面側は少なくとも前記配線を介して電気的に導通し、
前記積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有することを特徴とする配線基板である。
本発明の構成とすることにより、機能素子の側面周囲の領域を有効に用いて配線をファンアウトできるため、機能素子の電極端子とその反対側の裏面とを良好に接続することができる。また、基板裏側に多層配線を設ける必要がなくなるため、又は薄化された多層配線で済むため、小型化を図ることができる。
本発明に係る機能素子内蔵基板の構成を説明するための概略断面図である。 本発明の一実施形態を示す概略断面図である。 本発明の一実施形態を示す概略断面図である。 本発明の一実施形態を示す概略断面図である。 本発明の一実施形態を示す概略断面図である。 本発明の一実施形態を示す概略断面図である。 本発明の一実施形態を示す概略断面図である。 本発明の一実施形態を示す概略断面図である。 本発明に係る機能素子内蔵基板の一製造方法を説明するための断面工程図である。 図９（ｆ）に続き、本発明に係る機能素子内蔵基板の一製造方法を説明するための断面工程図である。 図１０（ｂ）に続き、本発明に係る機能素子内蔵基板の一製造方法を説明するための断面工程図である。 図１１（ｄ）に続き、本発明に係る機能素子内蔵基板の一製造方法を説明するための断面工程図である。 本発明に係る機能素子内蔵基板の一製造方法を説明するための断面工程図である。 図１３（ｆ）に続き、本発明に係る機能素子内蔵基板の一製造方法を説明するための断面工程図である。 図１４（ｅ）に続き、本発明に係る機能素子内蔵基板の一製造方法を説明するための断面工程図である。 従来の機能素子内蔵基板の一例を説明するための概略断面図である。 配線８を含む配線層の配置例を示す水平断面図である。 配線５を含む配線層の配置例を示す水平断面図である。 配線２を含む配線層の配置例を示す水平断面図である。 上部配線１９を含む上部配線層の配置例を示す水平断面図である。 上部配線１１を含む上部配線層の配置例を示す水平断面図である。 図４における電極端子２１の配置例を示す水平断面図である。 図５における配線５１を含む配線層の配置例を示す水平断面図である。
以下、本発明の実施形態について図面を参照して詳細に説明する。
（実施形態１）
図１は、本発明に係る機能素子基板の構成例を示す概略断面図である。
図１において、機能素子１は配線基板の開口部に、機能素子の回路表面が配線基板の表面側となるように配置されており、図１を参照すると、図の上方が表面側、下方が裏面側である。この機能素子１と配線基板との隙間には絶縁材料１５が配置されている。機能素子の回路表面には電極端子としてポスト電極１４が設けられている。
配線基板は、複数の配線絶縁層が積層された積層構造を有し、それぞれの配線絶縁層内にはビア及び配線が形成されている。配線基板は、図１において、第１の配線絶縁層、第２の配線絶縁層及び第３の配線絶縁層から構成されている。
最下層は第１の配線絶縁層であり、第１の配線絶縁層は第１の絶縁層３、第１の配線２及び第１のビア４から構成されており、第１の絶縁層３内に第１の配線２及び第１のビア４が形成されている。
第１の配線絶縁層の上には第２の配線絶縁層が形成されている。第２の配線絶縁層は第２の絶縁層６、第２の配線５及び第２のビア７から構成されており、第２の絶縁層６内に第２の配線５及び第２のビア７が形成されている。
第２の配線絶縁層の上には第３の配線絶縁層が形成されている。第３の配線絶縁層は第３の絶縁層９、第３の配線８及び第３のビア１０から構成されており、第３の絶縁層９内に第３の配線８及び第３のビア１０が形成されている。
配線基板の再表面側にある第３の配線絶縁層の上には、第１の上部配線１１を含む第１の上部配線層と、第２の上部配線１９を含む第２の上部配線層が形成されており、第１の上部配線１１と第２の上部配線１９は上部ビア１６で電気的に繋がっている。
また、機能素子の表面に設けられた電極端子としてのポスト電極１４は、第１の上部配線１１、上部ビア１６及び第２の上部配線１９を介して配線基板のビア及び配線と電気的に繋がっている。
また、本実施形態において、配線はビア間を接続するように延在して形成されている。また、本発明の配線の断面積とは、この配線の延在する方向（伸長方向）に対して垂直方向（配線の幅方向）の断面積である。
本発明は、積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きいことを特徴とする。このような構成とすることにより、機能素子の側面領域を利用して配線基板の表面側と裏面側との良好なファンアウトを図ることができる。つまり、機能素子の側面周囲の領域を有効に用いて配線をファンアウトできるため、機能素子の電極端子と、その反対側の裏面側に配置される配線や電極端子とを良好に接続することができる。また、基板裏側に多層配線を設ける必要がなくなるため、又は薄化された多層配線で済むため、機能素子内蔵基板の小型化を図ることができる。
また、本実施形態で説明するように、積層構造中における接する２層の配線絶縁層のいずれにおいても、各配線絶縁層内の配線の前記断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有することが好ましい。別の言い方をすると、少なくとも機能素子の側面領域において、配線の断面形状が配線基板の表面側から裏面側に向かって配線絶縁層毎に大きくなる。つまり、機能素子の側面領域の配線基板部分の配線の断面形状が、配線基板の表面側（機能素子の回路表面が存在する側、図１では上面）から裏面側（機能素子の回路面が存在する側と反対側、図１では下面）に向かって、配線絶縁層毎に大きくなる。図１において、第１の配線２、第２の配線５及び第３の配線８のうち、その断面形状は第１の配線２の断面積が最も大きく、第２の配線５の断面積が次に大きく、第３の配線８の断面積が最も小さい。なお、図１においては、配線絶縁層中に１層の配線を含む形態について示しているが、配線絶縁層は同じ断面形状の配線を２層以上含んでいてもよい。
本実施形態における、図１に相当する各配線層の水平方向の断面図（以下、水平断面図と省略する）の例を図１７〜１９に示す。図１７、１８及び１９は、それぞれ配線８、５及び２をそれぞれ含む配線層の水平断面図である。なお、これらの水平断面図はあくまで一例であり、本発明をなんら限定するものではない。図１７〜１９に示すように、配線基板の表面側から裏面側に向かって配線の幅が層毎に大きくなっており、つまり、配線の断面形状の断面積が表面側層から裏面側に向かって層毎に大きくなっている。この構成により、機能素子の電極端子と配線基板の裏面とを良好に接続することができる。
また、上部配線は、機能素子の表面側（回路形成面）と配線基板の表面側とを電気的に接続する役割を少なくとも有する。上部配線層は、上部配線を含む層としての概念であり、絶縁層中に形成されることもできる。例えば、図１においては、第１の上部配線層は絶縁材料１５中に形成されている。また、上部配線層は、図１に示すように、機能素子内蔵基板の表面に露出させることもできる。図１においては、第２の上部配線層が表面側に露出している。なお、第１の上部配線１１はランドを含んでも良いし、ランドのみでもよい。
また、本実施形態では、機能素子の表面側（回路形成面）と配線基板の表面側とを上部配線層（図では２層）により電気的に接続しているが、これに限定されるものではない。他の実施形態として、たとえば、ワイヤ、別の配線基板、別の機能素子を用いて機能素子の表面側と配線基板の表面側とを電気的に接続することができる。
機能素子としては、半導体等の能動部品やコンデンサ等の受動部品である。半導体としては、例えばトランジスタ、ＩＣ又はＬＳＩ等が挙げられる。半導体として、特に制限されるものではないが、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）を選択することができる。
配線の断面形状とは、配線の伸長方向に垂直な面による配線の断面形状のことを言う。本発明は、積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の断面形状は表面側層の配線の断面積よりも裏面側層の配線の断面積の方が大きい。また、通常は一層の配線絶縁層中で配線の断面形状は一定であるが、一層の配線絶縁層中で配線が異なる断面形状を有する場合は、断面積が大きいとは、表面側層の配線の最小断面積よりも裏面側層の配線の最小断面積の方が大きいことを意味する。また、表面側層の配線の最小断面積よりも裏面側層の配線の最小断面積の方が大きく、かつ、表面側層の配線の最大断面積よりも裏面側層の配線の最大断面積の方が大きいことが好ましい。また、表面側層の配線の最大断面積よりも裏面側層の配線の最小断面積の方が大きいことがより好ましい。また、本発明において、配線は配線絶縁層毎に一定の幅を有するものであることが好ましい。なお、配線の伸長方向とは、各配線における配設される方向であり、配線の進行方向と把握することもできる。配線がカーブ状に形成されている場合は、その接線を伸長方向とする。また、配線の断面形状は、主たる配線部分の断面形状を指し、ランド部の断面形状は除く概念である。
また、本発明において、配線絶縁層は、配線を１層含むことができ、また同じ断面積の配線ならば２層以上含むことができる。複数の配線絶縁層のいずれもが１層の配線を含む場合は、本実施形態において、積層構造における配線層は、表面側から裏面側に向かってその配線の断面積が層毎に大きくなっている構造を有することとなり、特に好ましい形態である。また、複数の配線絶縁層のうち少なくとも１層が２層以上の同じ断面積の配線を含む場合、本実施形態の積層構造において、上下に近接して位置するそれぞれの配線の断面積が同じとなる部分が出てくる。いずれの場合も、機能素子の側面周囲の領域を有効に用いて配線をファンアウトできるため、機能素子の電極端子とその反対側の裏面との接続を良好にとることができる。また、配線絶縁層に含まれる２層以上の同じ断面積を有する配線は同じ断面形状を有することが好ましい。
上述のように、本実施形態では各配線絶縁層中の配線の断面積が表面側から裏面側に向って配線絶縁層毎に大きくなる構造を有する。各配線絶縁層中の配線の断面積を層毎に大きくするためには、各配線絶縁層中の配線の断面形状の幅及び高さのいずれか一方を層毎に大きくすることが好ましく、配線の断面形状の幅及び高さの両方を大きくすることがより望ましい。また、一層の配線絶縁層中で配線が異なる断面形状を有する場合は、表面側層の配線の断面形状の最小幅よりも裏面側層の断面形状の最小幅の方が大きいことが好ましい。ここで、配線の幅とは、配線基板の面方向に平行でかつ伸長方向に垂直な方向の距離を指す。また、配線の高さとは、配線基板の面方向に垂直な方向の距離を指す。
最表面側の配線絶縁層中の配線の幅と最裏面側の配線絶縁層中の配線の幅は、それぞれ、例えば３〜５０μｍと５０〜１０００μｍであり、３〜２０μｍと５０〜５００μｍであることが好ましく、３〜１５μｍと５０〜１００μｍであることがより好ましいが、これらに限定されない。また、配線間の最小間隔は、配線幅と同じとすることができる。
最表面側の配線絶縁層中の配線の高さと最裏面側の配線絶縁層中の配線の高さは、それぞれ、例えば１〜２０μｍと１５〜１００μｍであり、１〜１５μｍと１７〜５０μｍであることが好ましく、１〜１０μｍと１７〜３０μｍであることがより好ましいが、これらに限定されない。
また、前記積層構造中における２層の接する配線絶縁層において、表面側層の前記断面積と裏面側層の前記断面積の比は、例えば１．１〜１０の範囲とすることができ、１．３〜７の範囲とすることが好ましく、１．５〜５の範囲とするこがより好ましいが、これに限定されない。この断面積比を１．３以上とすることにより、より有効に配線基板の表面側から裏面側へのファンアウトを図ることができる。また、この断面積比を７以下とすることにより、各境界面での形状の変化を小さく抑えることができ、信号品質をより改善することができる。
また、本発明において、前記積層構造中における２層の接する配線絶縁層の関係において、ビアの水平断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きいことが好ましい。また、ビアの水平断面形状が、配線基板の表面側から裏面側に向かって、配線絶縁層毎に大きくなることが好ましい。ビアの水平断面形状とは、ビアのトップ形状（配線基板の表面側のビア形状）とボトム形状（配線基板の裏面側のビア形状）のことを指す。ビアの水平断面形状の断面積が大きいとは、ビアのトップ形状の面積とボトム形状の面積の少なくともいずれか一方が大きいことをいい、トップ形状の面積及びボトム形状の面積の両方が大きいことが好ましい。なお、本明細書では、ビアのトップ形状とは配線基板の表面側のビア形状のことを意味し、ビアのボトム形状とは配線基板の裏面側のビア形状のことを意味する。また、ビアの水平断面形状が大きくなる場合、それに接するランド部もビアに応じて大きく形成されることが好ましい。ランド径は、通常ビア径以上に形成され、例えば接する部分のビア径の２倍程度とすることができる。
また、表面側から裏面側に向って、ビアの垂直断面形状の断面積も層毎に大きくなることが好ましい。つまり、積層構造中における２層の接する配線絶縁層間の関係において、ビアの垂直断面形状は表面側層の垂直断面積よりも裏面側層の垂直断面積の方が大きいことが好ましい。ビアの垂直断面形状とは、ビアのトップ面及びボトム面の中心を通る面における断面形状のことをいう。
また、ビアの形状は、ビアのボトム側（配線基板の裏面側）がトップ側（配線基板の表面側）よりも大きい形状とすることが好ましい（図２参照）。つまり、図２に示すように、配線基板の表面側の径より裏面側の径が大きくなるようにビアを形成することができる。本発明では配線の断面形状を大きくしていくため、表面側のトップ径より裏面側のボトム径を大きくすることで、ビアと配線の境界面でのビア径の変化を抑制することができ、信号反射を減らし、信号品質を改善することができる。また、ランドを設ける場合も、ランド径を表面側から裏面側に向って配線絶縁層毎に大きくすることができ、配線収容率を向上することができる。
また、本発明において、各配線絶縁層は、特に限定されるものでなく、例えば図３に示すように同じ厚みとすることができるが、前記積層構造中における２層の接する配線絶縁層間において、各配線絶縁層は表面側層の前記配線絶縁層の厚みよりも裏面側層の前記配線絶縁層の厚みの方が大きいことが好ましい。つまり、配線絶縁層は配線基板の表面側から裏面側に向かって層毎に厚くなっていることが好ましい。これは、配線の断面形状が大きくするに伴って、絶縁層を厚くすることにより、層間配線のショートを防ぐことができるためである。また、各絶縁層のビアのアスペクト比をできるだけ均一に保ちつつ、ビアの断面形状を大きくする場合には、絶縁層も同時に厚くすることが好ましいためである。
ここで、ビア径に対するビア高さのアスペクト比は０．３以上３以下とすることが好ましく、０．５以上１．５以下とすることがより好ましく、１前後であることがさらに好ましい。
また、半導体素子等の機能素子上のポスト電極に近い最近接層（配線基板の表面側の層）から徐々にビアの水平断面形状及び配線の断面形状を大きくすることで、各境界面での形状の変化を小さく抑えることができる。そのため、信号反射をより低減し、信号品質をより改善することができる。
特に、配線の断面形状及びビアの水平断面形状を配線基板の表面側から裏面側に向かって配線絶縁層毎に大きくし、ビア径に対するビア高さのアスペクト比が０．５以上１．５以下となるように絶縁層の厚さを層毎に大きくしていくことが好ましい。このような構成とすることで、各境界面での形状の変化をより小さく抑えることができ、信号反射をより低減し、信号品質をより改善することができる。なお、アスペクト比におけるビア径とはビアのトップ径又はボトム径のうち大きい方の径を用いる。
配線基板の配線絶縁層の段数は２以上とすることができ、３〜８とすることが好ましく、４〜６とすることがより好ましい。配線絶縁層の段数は必要に応じて調整できる。層数を増やすことで、配線設計自由度が高まり好適である。なお、図や実施形態に示される層数に限定されるものではない。
なお、図１では、配線の断面形状以外にも、ビアの水平及び垂直断面形状及び絶縁層の厚みが大きくなっていく形態について示されているが、本発明は特にこの形態に限定されるものではなく、少なくとも配線の断面形状が層毎に大きくなればよい。
また、本実施形態に係る機能素子内蔵基板は、配線の断面形状が配線基板の表面側から裏面側に向かって配線絶縁層毎に大きくなる構造を少なくとも機能素子の側面領域に有する。つまり、機能素子の側面方向の配線基板部分の配線断面形状が配線絶縁層毎に大きくなる構造となる。
また、図１に示した機能素子内蔵基板における上記の説明において、第２の上部配線１９と第１の上部配線１１を上部配線層中の上部配線として示しているが、第２の上部配線１９のみを上部配線と捉え、第１の上部配線１１を配線基板の配線と捉えても何ら問題はない。つまり、図１において、１１を第４の配線と捉えることができ、その場合は、第１の配線２、第２の配線５、第３の配線８及び第４の配線の順で、その断面形状の断面積が小さくなる。
本発明の構成とすることにより、機能素子の側面周囲の領域を有効に用いて配線をファンアウトできるため、機能素子の電極端子とその反対側の裏面とを良好に接続することができる。また、基板裏側に多層配線を設ける必要がなくなるため、又は薄化された多層配線で済むため、小型化を図ることができる。
また、本発明の構成とすることにより、上部配線層に含まれる上部配線を微細にすることができるため、よりファンアウトが好適となり、小型化が可能となる。
また、配線基板の配線は、最上層の配線絶縁層で最も微細に形成することができる。したがって、機能素子上に設けられるポスト電極が狭ピッチの場合であっても、最上層の配線絶縁層（以下、最近接層とも称す）の配線を狭ピッチ（例えば３〜２０μｍ）にすることができるため、狭ピッチのポスト電極に対応することができる。また、最近接層の配線（図１では第３の配線８）を用いて配線ピッチを広げることができるので、最近接層の下側のビア及び配線は、断面形状を大きくし、緩いピッチのビア、配線を用いることができる。緩いピッチのビア及び配線を用いることができれば、低コスト化、高信頼性化を図ることができる。
また、本発明の構成とすることにより、図１６に記載の従来技術におけるインナービアよりもビア径を小さくすることができるため、配線設計自由度を高めることができる。
（実施形態２）
本発明における好ましい形態として、前記上部配線層の表面側（上側）から前記配線基板の裏面側（下側）に向かって、前記上部配線及び前記配線の断面形状が層毎に大きくなる機能素子内蔵基板が挙げられる。
つまり、機能素子の電極端子と配線基板の配線との電気的に導通させる上部配線層においても、機能素子の電極端子から配線基板の裏面側に向う方向で層毎に上部配線の断面積を大きくすることが好ましい。具体的には、図１において、第２の上部配線１９、第１の上部配線１１、第３の配線８、第２の配線５、第１の配線２の順で配線の断面形状の断面積が大きくなることが好ましい。
図１を用いてより具体的に説明する。まず、機能素子及び配線基板の上方に上部配線１９を含む上部配線層Ａが設けられる。この上部配線層Ａと配線基板の間に、上部配線１１を含む上部配線層Ｂが設けられる。上部配線層Ａは機能素子からの水平方向に配線のファンアウトする役割を有し、上部配線層Ｂは上部配線１９と最近接層中の配線（図１では第３の配線８）とを電気的に導通する役割を有する。また、上部配線層Ｂは複数層設けられていても良い。本実施形態では、上部配線層Ａ中の上部配線１９の前記断面積よりも上部配線層Ｂ中の上部配線１１の前記断面積の方が大きい。また、上部配線層Ｂが複数層設けられている場合は、上部配線層の表面側から裏面側に向かって（上から下に向かって）層毎に断面積が大きくなっていることが好ましい。
また、配線基板の最表面側の配線絶縁層に接する上部配線層において、上部配線の伸長方向に垂直な面による断面形状の断面積は、配線基板の最表面側にある配線の伸長方向に垂直な面による断面形状の断面積よりも小さいことが好ましい。つまり、図１において、上部配線１１の前記断面積は第３の配線８の前記断面積よりも小さいことが好ましい。
本実施形態の構成とすることにより、上部配線層も用いて、より有効に機能素子の電極端子と配線基板の裏面側とのファンアウトを図ることができる。
なお、上述のように、１１を配線基板に含まれる第４の配線と捉える場合は、上部配線層は１層となり、上部配線１９の前記断面積は第４の配線１１の前記断面積よりも小さいことが好ましい。
また、本実施形態においても、当然、ビアの水平断面形状が上部配線層の表面側から配線基板の裏面側に向かって層毎に大きくなることが好ましい。
本実施形態における、図１に相当する各層の水平方向の断面図（以下、水平断面図と省略する）の例を図１７〜２１に示す。図１７、１８及び１９は、上述のように、それぞれ配線８、５及び２をそれぞれ含む配線層の水平断面図である。図２０及び２１は、それぞれ上部配線１９及び１１をそれぞれ含む上部配線層の水平断面図である。なお、これらの水平断面図はあくまで一例であり、本発明をなんら限定するものではない。図１７〜２１に示すように、上部配線層の表面側から配線基板の裏面側に向かって上部配線及び配線の幅が層毎に大きくなっており、つまり、配線の断面形状の断面積は表面側層から裏面側に向かって層毎に大きくなっている。この構成により、機能素子の電極端子と配線基板の裏面側に配置される配線２とを良好に接続することができる。
（実施形態３）
図４に示すように、本発明において、機能素子内蔵基板の裏面に、電極端子２１を設けることができる。例えば図４では、第１の配線２と、絶縁体層２２中に設けた電極端子２１と、を下部ビア１７にて電気的に接続している。
図２２は、図４における電極端子２１の配置を示す水平断面図である。機能素子内蔵基板の他の部分の構成は例えば図１７〜２１に示す構成とすることができる。このような構成により、機能素子の電極端子と配線基板の裏面に配置される電極端子２１とを良好に接続することができる。
また、電極端子２１と絶縁体層２２は略平面に形成することができるが、図４では電極端子２１が絶縁体層２２よりも窪んで形成されている。電極端子２１が絶縁層２２の表面よりも窪んでいる場合、この面に半田ボール等を形成する際に有利である。つまり、絶縁体層２２がレジストとして機能し、窪み部分のみに半田ボール等を形成することができ、別途半田ボール形成のためのレジストパターンを設ける必要がなくなる。また、電極端子２１が絶縁体層２２よりも突出していても構わない。
電極端子２１は、例えば、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成することができる。本実施形態では、例えば厚み３μｍのニッケルおよび０．５μｍの金を順に積層することができる。
機能素子内蔵基板の裏面に設ける半田ボール接続等のための電極端子２１において、そのピッチは例えば５０〜１０００μｍであり、より好ましくは５０〜５００μｍである。
絶縁体層２２は、機能素子の保護と難燃性を発現するために形成されることが好ましい。その材料としては、例えばエポキシ系、アクリル系、ウレタン系、ポリイミド系等の有機材料が挙げられ、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。
（実施形態４）
また、図５に示すように、本発明において、配線基板の裏面に更に１層以上の裏面配線層を設けてもよい。図５は、２層の裏面配線層５１、５２を設けた機能素子内蔵基板を示している。本発明ではすでに機能素子の側面周囲の配線基板部分でピッチの調整や配線設計を行うことができるため、従来技術よりも薄くすることができる。
図２３は、図５における配線５１を含む配線絶縁層の水平断面図である。配線５１の幅は、特に制限されるものではないが、配線基板の最下層の配線２の幅以上とすることが好ましい。機能素子内蔵基板の他の部分の構成は例えば図１７〜２１に示す構成とすることができる。このような構成により、機能素子の電極端子と配線基板の裏面に配置される配線５１又は５２とを良好に接続することができる。
（実施形態５）
また、図６に示すように、本発明において、機能素子内蔵基板の表面に、更に１層以上の表面配線層を設けてもよい。つまり、上部配線層の上層にさらに配線層を設けることができる。図６は、１層の裏面配線層６１を設けた機能素子内蔵基板を示している。また、例えば、図６に示すように、機能素子内蔵基板の表面及び裏面の両面に電極端子を設ける構成とすることにより、上下で外部基板や他の機能素子と接続することが可能となり、より装置の小型化を図ることができる。本構造は、両面に外部接続端子があるため、他の半導体素子や電子部品を両面に搭載することもできる。
（実施形態６）
また、図７に示すように、本発明において、機能素子を複数設けてもよい。図７は、２つの機能素子を内蔵した形態の機能素子内蔵基板を示している。機能素子内蔵基板の機能が高まり好適である。
（実施形態７）
また、図８（ａ）に示すように、ＬＳＩチップ等の機能素子の電極ピッチを拡張する等の配線設計をする役割を有する再配線構造層を設けることができる。再配線構造層は機能素子１上に形成され、１以上の再配線層を含んで形成することができる。図８（ａ）では、再配線２３を含む再配線層と絶縁層２４とを少なくとも含む再配線絶縁層１層で再配線構造層が形成されている。また、再配線構造層の最表面側（最上層側）に第２の電極端子を設けることができる。
再配線構造層の形成方法は、例えば特開２００６−３２６００号公報又は特開２００９−１９４０２２号公報に開示されている。例えば半導体チップの回路が形成されている面に、フォトリソ法を用いて複数の層で形成することができる。
上述のように、再配線構造層中の再配線層は複数層設けることができ、再配線構造層中における接する２層の再配線絶縁層のいずれにおいて、各再配線絶縁層内の再配線の伸長方向に垂直な面による断面形状は裏面側層（下側）の断面積よりも表面側層（上側）の断面積の方が大きい関係を有することが好ましい。つまり、機能素子の回路表面から再配線構造層の表面側（図８では上部配線層側）に向かって再配線の断面積が層毎に大きくなることが好ましい。再配線の断面積とは、再配線の伸長方向に垂直な面による断面形状のことをいう。
また、再配線層、上部配線層及び配線基板の順で、再配線及び配線の断面形状が大きくなることがより好ましい。このような構成として、例えば図８（ｂ）に示す構成が挙げられる。より具体的には、最表面側の再配線絶縁層中に含まれる再配線の断面積は、その再配線絶縁層に近接する上部配線層中の上部配線の断面積よりも小さく、最表面側の配線絶縁層に近接する上部配線層中に含まれる上部配線の断面積は、その最表面側の配線絶縁層中に含まれる配線の断面積よりも小さいことが好ましい。このような構成とすることにより、再配線層及び上部配線層を用いて、より有効に機能素子の電極端子と配線基板の裏面側とのファンアウトを図ることができる。
図８（ｂ）において、機能素子の回路表面には、第１の再配線４２を含む再配線層Ａと第２の再配線４３を含む再配線層Ｂとを含む再配線構造層が形成されている。再配線構造層の上には電極端子としてポスト電極４５が設けられている。
機能素子３１は複数の絶縁層が積層された構造に内蔵され、それぞれの絶縁層内にはビア又は配線が形成されている。最下層である第１の絶縁層３３内に第１の配線３２及び第１のビア３４が形成されている。また、第１の絶縁層３３の上には第２の絶縁層３６内に第２の配線３５及び第２のビア３７が形成されている。また、第２の絶縁層３６の上には第３の絶縁層３９内に第３の配線３８及び第３のビア４０が形成されている。第３の絶縁層３６の上には第４の配線４１が形成されている。
ポスト電極４５と第４の配線４１は、上部配線４７と上部ビア４６を介して電気的に導通している。上部ビア４６は絶縁材料４４内に形成されており、絶縁材料４４は機能素子３１と配線基板との隙間にも配置されている。
ここで、再配線４２、再配線４３、上部配線４７、第４の配線４１、第３の配線３８、第２の配線３５、第１の配線３２の順に、再配線、上部配線及び配線の断面積が大きくなる。このような構成とすることにより、各境界面での形状の変化を小さく抑えることができ、信号反射をより低減し、信号品質をさらに改善することができる。
また、さらに好ましい形態としては、再配線ビア４８、再配線ビア４９、ポスト電極４５、上部ビア４６、第３のビア４０、第２のビア３７、第１のビア３４の順に、ビアの断面形状が大きくなることが好ましい。
例えば、機能素子としてＣＭＯＳの場合において、ＣＭＯＳ層のピッチを１０〜１００ｎｍとし、上部配線層のピッチを３〜５０μｍとし、機能素子内蔵基板の裏面に設けるＢＧＡ端子等の外部接続用端子のピッチを５０〜１０００μｍとすることができる。
また、上部配線層の他にも、ワイヤ、別の配線基板、別の機能素子等を用いて、再配線層の上の電極端子と配線基板の表面側の配線とを電気的に導通させることもできる。
（実施形態８）
また、上述のように、機能素子１の表面側と配線基板の表面側をワイヤにより電気的に接続することができる。この場合、配線基板の最表面層の配線を更に微細化できるため、配線収容率を向上することができる。また、第１の上部配線１１の配線も微細化できるため、配線収容率を向上することができる。
（実施形態９）
また、上述のように、機能素子１の表面側と配線基板の表面側を別の配線基板により電気的に接続することができる。この場合、機能素子１と配線基板の上に容易に多層配線を設けることができるため、配線収容率の向上とコストの低減を同時に実現することができる。つまり、機能素子の電極端子と配線基板の表面側の配線との電気的な導通を介する別の配線基板を、機能素子及び配線基板の上方に備える機能素子内蔵基板とすることができる。
機能素子１の表面側と別の配線基板との接続は例えば半田ボールを用いることができ、配線基板の表面側と別の配線基板との接続も同様である。
（実施形態１０）
また、上述のように、機能素子１の表面側と配線基板の表面側を別の機能素子により電気的に接続することができる。この場合、機能素子内蔵基板全体の機能を向上することができる。
別の機能素子としては、例えば、ＤＲＡＭ、ＳＲＡＭ等のメモリ素子、ＣＭＯＳイメージセンサ、ＣＣＤイメージセンサ等の撮像素子、あるいは光−電気、電気−光変換素子等を好ましく用いることができるが、特にこれらに限定されない。
機能素子１の表面側と別の機能素子との接続は例えば半田ボールを用いることができる。
（実施形態１１）
次に、本発明に係る機能素子の製造方法の実施形態について図を参照して説明する。
まず、図９（ａ）に示すように、支持板１０１を用意し、第１の配線１０２を形成する。
支持板１０１は、導電性の材料又は表面に導電性の膜が形成された材料を用いることができ、適度な剛性を有することが望ましい。支持板１０１としては、例えば、シリコン、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、又はプリント板等を用いることができる。必要であれば支持板１０１の表面をウェット洗浄、ドライ洗浄、平坦化、粗化などの処理を施すことができる。本実施形態では、例えば０．６２５ｍｍ厚みのＳｉウエハを支持板として用いることができる。
配線は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ法等の配線形成法により、例えばＣｕ、Ｎｉ、Ｓｎ又はＡｕ等の金属を用いて形成することができる。
サブトラクティブ法は、例えば特開平１０−５１１０５号公報に開示されている。サブトラクティブ法は、基板又は樹脂上に設けられた銅箔を所望のパターンに形成したレジストをエッチングマスクとし、エッチング後にレジストを除去することにより、所望の配線パターンを得る方法である。
セミアディティブ法は、例えば特開平９−６４４９３号公報に開示されている。セミアディティブ法は、給電層を形成した後、所望のパターンにレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングすることにより、所望の配線パターンを得る方法である。給電層は、例えば無電解めっき、スパッタ法、ＣＶＤ法等で形成できる。
フルアディティブ法は、例えば特開平６−３３４３３４号公報に開示されている。フルアディティブ法では、まず、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成する。そして、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させ、所望の配線パターンを得る。
また、支持板１０１と第１の配線１０２との間には密着層（不図示）を設けても構わない。密着層を設けることで第１の配線１０２の剥がれを抑制することができる。密着層は、支持板１０１及び配線の材料に対して密着力を有するものを用いることができる。密着層の材料としては、例えば、チタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウム又はこれらの合金等が挙げられる。これらの中でも、チタン、タングステン、タンタル、クロム、モリブデン又はこれらの合金が好適である。また、チタン、タングステン又はこれらの合金がより好適である。さらに、支持板１０１の表面は細かな凹凸を有する粗化面であっても良い。この場合は、配線が銅やアルミニウムの場合でも良好な密着力が得られやすくなる。さらに、より密着力を高める手段として配線をスパッタ法を用いて形成することが好適に挙げられる。
第１の配線１０２の厚さは、例えば３〜４０μｍであり、５〜２０μｍであることが好ましい。厚さを３μｍ以上とすることにより、配線抵抗を低くし、半導体装置の電源回路における電気特性をより良好にすることができる。厚さを２０μｍ以下とすることにより、配線を覆う絶縁層の表面に配線の凹凸を反映したうねりを発生し難くし、積層数を多くすることができ、また、プロセス上の制約から形成することが容易となる。また、第１の配線のライン幅・スペース幅は、各々配線の厚みと同等程度以上が望ましいが、この限りではない。
本実施形態では、例えば、セミアディティブ法によって２０μｍ厚のＣｕ配線を形成し、ライン幅・スペース幅ともに２０μｍとすることができる。また、密着層として、チタンとタングステンの合金層を用いることができる。
次に、図９（ｂ）に示すように、第１の絶縁層１０３を形成する。
絶縁層は、絶縁性を有するものであり、例えば有機材料で形成することができる。有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）又はポリノルボルネン樹脂等を挙げることができる。これらの中でも、ポリイミド樹脂又はＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。有機材料は、感光性、非感光性のいずれを用いても構わない。
絶縁層の形成方法は、真空ラミネート法、真空プレス法、スピンコート法などが好適であるが、特にこれらに限定されない。真空ラミネート法の場合、真空ラミネータ装置を用いて未硬化状態のシート状の樹脂を積層し、熱を加えて硬化させる。真空プレス法の場合、半硬化状態のシート状の樹脂を、真空プレス装置にて、圧力および熱をかけつつ積層し硬化させる。スピンコート法の場合、ワニス状の樹脂をスピンコータ装置にて塗布・乾燥した後、感光性である場合には露光・現像等を経て、熱を加えて硬化させる。
第１の絶縁層１０３の厚みは、第１の配線２の凡そ２倍程度が適当だが、この限りではない。絶縁層が厚すぎると層間ビアのインピーダンスが上がる場合があり、薄すぎると近くの配線との絶縁性が維持できない場合があるため、適当な厚さを選択することが好ましい。
また、絶縁層は補強材を含んでいてもよい。補強材としては、例えば織布を用いることができ、織布は絶縁層と内蔵される機能素子との熱膨張係数差を小さくすることに加え、薄型でも剛性を向上することができる。補強材としては、例えば、ガラス繊維、有機材料繊維が用いられる。有機材料繊維としては、例えばポリイミド、ポリアミド、ＰＢＯ、液晶ポリマー、フッ素系樹脂などが剛性や薄型の面で適しており、コスト面や熱膨張係数の観点よりガラス繊維がより好適である。補強材を含有する絶縁層は、ビア開口部はレーザ、ドライエッチング、ブラストなどにより形成することができる。
本実施形態では、例えば、ガラス繊維による織布を含浸した４０μｍ厚のエポキシ樹脂を真空ラミネート法にて積層することができる。
次に、図９（ｃ）に示すように、第１のビア１０４を形成する。
絶縁層に感光性の有機材料を用いた場合、フォトリソグラフィー法などによりビアの開口部を形成することができる。絶縁層に非感光性や感光性でパターン解像度が低い有機材料を用いた場合、ビア開口部はレーザ法、ドライエッチング法、ブラスト法などにより形成することができる。
ビアの材料としては、導電性を有するものであれば、特に限定されないが、例えば、ハンダ材料や、熱硬化性樹脂と銅や銀等の導電性金属粉とを含む導電性樹脂ペーストを用いることができる。導電性樹脂ペーストとしては、導電性粒子としてナノ粒子を含むペースト材料であることが好ましい。また、導電性樹脂ペーストとしては、樹脂成分が揮発する材料や、加熱して焼結体に近づける際に樹脂成分が昇華する材料であることがより好ましい。ビアは、更に好ましくは、安定して剛性のある蒸着法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、無電解めっき法、電解めっき法などで設けられる。製造方法の例としては、蒸着法、スパッタ法、ＣＶＤ法、ＡＬＤ法、無電解めっき法などで給電層を設けた後に電解めっき法や無電解めっき法により所望の膜厚とする方法が挙げられる。また、ビア開口径は、ビア膜厚の１倍程度が好適だが、この限りではない。
本実施形態ではレーザで開口部を形成した後、スパッタ法でＴｉ、Ｃｕの給電層を設け、電解めっき法（セミアディテブ法）によりＣｕを用いて２０μｍの膜厚、２０μｍの径（トップ側）でビアを形成することができる。
次に、図９（ｄ）に示すように、第２の配線１０５、第２の絶縁層１０６、第２のビア１０７を形成する。
第２の配線１０５、第２の絶縁層１０６、第２のビア１０７は、上述の方法により形成することができる。
本実施形態において、例えば、第２の配線１０５はＴｉとＣｕのスパッタ法による給電層を用いてＣｕ電解めっき法（セミアディテブ法）にて形成することができる。また、例えば、第２の配線１０５の厚みは１０μｍ、ライン幅及びスペース幅は各々１０μｍとすることができる。また、第２の絶縁層１０６は、例えば、織布を含まないエポキシ樹脂にて厚み２０μｍで形成することができる。また、第２のビア１０７はＣｕ電解めっき法にて形成し、膜厚及び径（トップ側）を各々１０μｍとすることができる。
次に、図９（ｅ）に示すように、第３の配線１０８、第３の絶縁層１０９、第３のビア１１０を形成する。
第３の配線１０８、第３の絶縁層１０９、第３のビア１１０は、上述の方法により形成することができる。
本実施形態では、第３の配線１０８は、例えば、ＴｉとＣｕのスパッタ法による給電層を用いてＣｕ電解めっき法（セミアディテブ法）にて形成することができる。また、例えば、第３の配線１０８の厚みは７μｍ、ライン幅及びスペース幅は各々７μｍとすることができる。また、第３の絶縁層１０９は、例えば、織布を含まないエポキシ樹脂にて形成し、その厚みは１４μｍとすることができる。また、第３のビア１１０は、例えば、Ｃｕ電解めっき法にて形成し、その膜厚及び径は各々７μｍとすることができる。
次に、図９（ｆ）に示すように、第４の配線１１１を形成する。
第４の配線１１１は、上述の配線の形成方法を用いて形成することができる。第４の配線１１１としてはランドであってもよい。
なお、本実施形態では、第４の配線１１１は、例えば、ＴｉとＣｕのスパッタ法による給電層を用いてＣｕ電解めっき法（セミアディテブ法）にて形成し、その厚みを５μｍ、ライン幅及びスペース幅を各々５μｍとすることができる。
ここで、第１の絶縁層１０３、第２の絶縁層１０６、第３の絶縁層１０９を一体とみなし、絶縁層として以後記述することもある。
次に、図１０（ａ）に示すように、支持板１０１を除去する。
支持板１０１の除去方法は、例えば、ウェットエッチング法、ドライエッチング法、又は研磨法などを用いることができる。また、支持体１０１に、低密着で剥離が容易な部分を設けていれば、支持体を剥離して除去してもよい。また、剥離後にウェットエッチング法、ドライエッチング法又は研磨法などによる処理を行っても良い。
本実施形態では、例えば、Ｓｉからなる支持体を研磨およびウェットエッチングの組み合わせにより除去することができる。
次に、図１０（ｂ）に示すように、機能素子を配置するための開口部１１２を形成する。
開口部１１２の形成方法は、特に限定されるものではないが、例えばプレス機による型抜きやレーザ等を用いることが好適である。
本実施形態では、例えば、プレス機による型抜きを用いることができる。
開口部形成後の絶縁層１０３，１０６，１０９、配線１０２，１０５，１０８、１１１及びビア１０４，１０７，１１０は以後一体とみなし、配線基板Ａとも記述する。本発明において、配線基板とは、表面側に電極端子を備える機能素子を埋設するための開口部と、少なくとも配線及びビアのいずれか一方を含む絶縁層が複数積層された構造と、を有する。また、配線基板の表面側と裏面側は、少なくとも配線及びビアを介して電気的に導通する。また、積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有する。より好ましくは、積層構造中における接する２層の配線絶縁層のいずれにおいても、各配線絶縁層内の配線の前記断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有する。つまり、少なくとも開口部の側面領域において、配線の断面形状が配線基板の表面側から裏面側に向かって絶縁層毎に大きくなることが好ましい。配線基板はこのような構造を有すればよく、その構造の裏面にさらに配線層や電極端子を有してもよい。
次に、図１１（ａ）に示すように、支持板１１３を用意する。本実施形態では、例えば０．６２５ｍｍ厚みのＳｉウエハを支持板１１３に用いることができる。
次に、図１１（ｂ）に示すように、下部絶縁層１１４を支持体１１３上に形成する。下部絶縁層１１４は、上述の絶縁層の形成方法により形成することができる。
本実施形態では、例えば、２０μｍ厚のエポキシ樹脂フィルムを真空ラミネート法にて積層することができる。
次に、図１１（ｂ）に示すように、下部絶縁層１１４に配線基板Ａを設置する。
配線基板Ａの接着では、下部絶縁層１１４を硬化させる前などで所望の接着機能が存在していれば、そのまま接着を実施すれば良い。また、特に接着機能がない場合や不安定である場合は、液状やシート状の接着剤を用いても良い。接着剤としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などを用いることができる。
本実施形態では、例えば、配線基板Ａを、キュア処理後の下部絶縁層１１４上に設置し、厚さ２０μｍのエポキシ系接着剤により接着を行うことができる。
次に、図１１（ｄ）に示すように、機能素子１１５を配線基板Ａの開口部１１２に設置する。機能素子１１５の設置は例えば接着により行うことができる。該接着は、配線基板Ａの接着方法と同じように行うことができる。
また、機能素子１１５には図に示すようにポスト電極等の電極端子１１６が設けられていても良い。電極端子１１６には、安定して剛性のある接続部分が設けられることが望ましい。電極端子は、具体的には、例えば、蒸着法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、無電解めっき法、電解めっき法などで設けられる。電極端子の製造方法の例としては、まず蒸着法、スパッタ法、ＣＶＤ法、ＡＬＤ法又は無電解めっき法などで給電層を設け、電解めっき法や無電解めっき法により所望の膜厚とする方法（セミアディティブ法）である。
また、図示しないが、機能素子１１５の上に再配線構造層を設けることができ、再配線構造層の上に電極端子１１６を設けても良い。
また、機能素子１１５は、機能素子内蔵基板の薄型化のために薄く仕上がっていることが望ましい。機能素子の厚さとしては、例えば、３００μｍ以下であり、好ましくは１５０μｍ以下であり、より好ましくは１００μｍ以下である。機能素子としては半導体素子が好ましく用いられる。
本実施形態では、例えば、厚さ５０μｍの機能素子１１５の表面に電極端子１１６として１０μｍ高さの銅ポストを電解めっきにより設けることができる。この機能素子１１５をキュア処理後の下部絶縁層１１４上に、厚さ２０μｍのエポキシ系接着剤を用いて設置することができる。
次に、図１２（ａ）に示すように、配線基板Ａ及び機能素子１１５の上に上部絶縁層１１７を形成する。
上部絶縁層１１７は、上述の絶縁層と同じ形成方法により形成することができる。機能素子１１５と配線基板Ａの間隙に上部絶縁層１１７に用いる樹脂が入り込み易いように真空ラミネート法を用いることが好適であるが、特にこれに限定されない。
本実施形態では、例えば２０μｍ厚のエポキシ樹脂フィルムを真空ラミネート法にて積層することで上部絶縁層１１７を形成することができる。
次に、図１２（ｂ）に示すように、上部絶縁層１１７の表面を研削し、電極端子１１６を露出させる。電極端子１１６が設けられていない場合は、本プロセスを実施する必要は無い。
研削方法は、例えば、バフ研磨、ＣＭＰ等が挙げられる。
本実施形態では、例えばバフ研磨法を用い、第４の配線１１１の上面と上部絶縁層１１７の表面の間が約５μｍとなるように上部絶縁層１１７を研磨することができる。
次に、図１２（ｃ）に示すように、支持体１１３を除去する。
支持体１１３の除去方法は、例えば、ウェットエッチング法、ドライエッチング法又は研磨法等を挙げることができる。また、剥離により除去してもよく、剥離後にウェットエッチング法、ドライエッチング法又は研磨法などを行っても良い。
本実施形態は、例えば、Ｓｉからなる支持体を研磨およびウェットエッチングの組み合わせにより除去することができる。
また、図１２（ｃ）に示すように、上部絶縁層１１７及び下部絶縁層１１４にそれぞれ上部ビア１１９および下部ビア１１８を形成する。上部ビア１１９及び下部ビア１１８は上述のビアの形成方法により形成することができる。また、ビア開口径は、ビア膜厚の１倍程度が好適だが、この限りではない。なお、電極端子１１６が設けられていない場合、上部ビアは、機能素子の回路面から上部絶縁層１１７の表面までを貫通するビアを含むことができる。つまり、機能素子の回路面上にも上部ビアを形成することができる。
本実施形態では、例えば、レーザで開口部を形成した後、スパッタ法でＴｉ、Ｃｕの給電層を設け、電解めっき法（セミアディテブ法）によりＣｕを用いて上部ビア及び下部ビアを形成することができる。また、例えば、下部ビア１１８を２０μｍの膜厚、２０μｍの径、上部ビア１１９を５μｍの膜厚、５μｍの径で形成することができる。
次に、図１２（ｄ）に示すように、上部ビア１１９を形成した上部絶縁層１１７の上に上部配線１２０を形成する。また、図１２（ｅ）に示すように、下部ビア１１８を形成した下部絶縁層１１４の下に下部配線１２１を形成する。
なお、本実施形態においては、上部配線１２０、上部ビア１１９、上部絶縁層１１７を上部配線層として把握することができる。この際、第４の配線１１１を含めて上部配線層と把握しても特に問題ない。上部配線層は、機能素子の表面側（回路形成面）と配線基板の表面側とを電気的に接続する役割を少なくとも有する層である。
下部配線１２１及び上部配線１２０は、上述の配線の形成方法と同じように形成することができる。
なお、本実施形態では、下部配線１２１及び上部配線１２０は、例えば、セミアディテブ法によってＣｕ配線を形成することができる。上部配線１２０は、例えば、ライン・スペース幅ともに５μｍ、厚み５μｍとすることができる。また、下部配線１２１は、例えば、ライン・スペース幅ともに２０μｍ、厚み２０μｍとすることができる。
また、本実施形態では、機能素子の表面側（回路形成面）と配線基板の表面側とを上部配線層１２０により電気的に接続する構成としたが、必ずしもこれに限定される必要は無い。たとえば、ワイヤ、別の配線基板、別の機能素子等を用いて機能素子の表面側と配線基板の表面側とを電気的に接続してもよい。
機能素子の表面側と配線基板の表面側とをワイヤを用いて電気的に接続する場合、上部絶縁層１１７、上部ビア１１９を設けた後、図１２（ｄ）における上部配線層１２０の代わりにランドを設け、該ランド上に半田等を用いてワイヤを実装することができる。ワイヤの材質としては、Ａｕ、Ｃｕ等が望ましいが、これに限定されない。
機能素子の表面側と配線基板の表面側とを別の配線基板を用いて電気的に接続する場合、上部絶縁層１１７、上部ビア１１９を設けた後、図１２（ｄ）における上部配線層１２０の代わりにランドを設け、該ランド上にＢＧＡ等を用いて別の配線基板を実装することができる。
機能素子の表面側と配線基板の表面側とを別の機能素子を用いて電気的に接続する場合、上部絶縁層１１７、上部ビア１１９を設けた後、図１２（ｄ）における上部配線層１２０の代わりにランドを設け、該ランド上にＢＧＡを用いて別の機能素子を実装することができる。
以上のようにして、本発明に係る機能素子内蔵基板を製造することができる。なお、本実施形態では下部ビア１１８及び下部配線１２１を有する形態を示したが、とくにこれに限定されるものではない。
（実施形態１２）
本実施形態では、配置する機能素子の電極端子に近い層（配線基板の表面側の層）から徐々に配線の断面形状を大きくして絶縁層を形成していく製造方法について説明する。また、より好ましい形態として、配線断面形状及びビア断面形状が大きくしていき、絶縁層も厚くなり、ビアはその表面側の径よりも裏面側の径が大きくなるように形成されている形態について説明する。
以下、本実施形態について図を参照して説明する。
まず、図１３（ａ）に示すように、支持板２０１を用意する。次に、図１３（ｂ）に示すように、支持板２０１の上に上部絶縁層２０２を形成し、第１の上部配線２０３を形成する。
本実施形態では、例えば０．６２５ｍｍ厚みのＳｉウエハを支持板として用いることができる。
本実施形態では、第１の上部配線２０３を、例えば、その厚みを５μｍ、ライン幅及びスペース幅を各々５μｍとすることができる。
次に、図１３（ｃ）に示すように、絶縁層Ａ２０４を形成し、ビアＡ２０５を形成する。この際、絶縁層Ａを形成した後、ビアＡの開口部はレーザ法で形成することが好ましい。レーザで形成することにより、開口部は図では逆テーパ状に形成され、ビアのトップ側（図では下側）の径をビアのボトム側（図では上側）の径よりも小さくすることができる。そのため、狭ピッチから緩ピッチへの移行をより緩やかに行うことが可能となり、信号反射をより低減し、信号品質をより改善することができる。
本実施形態では、例えば、絶縁層Ａの厚みを７μｍ、ビアＡのトップ径を６μｍ、ボトム径を８μｍに形成することができる。
次に、図１３（ｄ）に示すように、絶縁層Ｂ２０６、配線Ｂ２０７及びビアＢ２０８を形成する。例えば、まず、配線Ｂ２０７を形成した後、絶縁層Ｂ２０６を形成する。その後、レーザを用いてビア開口部を設け、ビアＢ２０８を形成することができる。
本実施形態では、例えば、絶縁層Ｂの厚みを１７μｍ、ビアＢの高さを１０μｍ、ビアのトップ径を８μｍ、ボトム径を１２μｍ、配線Ｂの高さを７μｍ、ライン幅・スペース幅ともに７μｍとすることができる。
次に、図１３（ｅ）に示すように、絶縁層Ｃ２０９、配線Ｃ２１０及びビアＣ２１１を形成する。例えば、まず、配線Ｃを形成した後、絶縁層Ｃを形成する。その後、レーザを用いてビア開口部を設け、ビアＣを形成することができる。
本実施形態では、例えば、絶縁層Ｃの厚みを３０μｍ、ビアＣの高さを２０μｍ、ビアＣのトップ径を１７μｍ、ボトム径を２３μｍ、配線Ｃの高さを１０μｍ、ライン幅・スペース幅ともに１０μｍとすることができる。
次に、図１３（ｆ）に示すように、絶縁層Ｄ２１２、配線Ｄ２１３及びビアＤ２１４を形成する。例えば、まず、配線Ｄを形成した後、絶縁層Ｄを形成する。その後、レーザを用いてビア開口部を設け、ビアＤを形成することができる。
本実施形態では、例えば、絶縁層Ｄの厚みを４５μｍ、ビアＤの高さを２５μｍ、ビアＤのトップ径を２１μｍ、ボトム径を２９μｍ、配線Ｄの高さを２０μｍ、ライン幅・スペース幅ともに２０μｍとすることができる。
次に、図１４（ａ）に示すように、下部配線２１５を形成する。
次に、図１４（ｂ）に示すように、支持板２０１を除去する。
次に、図１４（ｃ）に示すように、機能素子を配置するための開口部２１６を形成し、配線基板Ｂを得る。
次に、図１４（ｄ）に示すように、支持板２１７を用意し、その上に下部絶縁層２１８を形成する。
次に、図１４（ｅ）に示すように、下部絶縁層２１８に配線基板Ｂを設置する。その際、下部配線２１５が下部絶縁層２１８中に埋め込まれるように加熱しながら設置する。
次に、図１５（ａ）に示すように、機能素子２１９を配線基板Ｂの開口部２１６に設置する。
また、機能素子２１９には図に示すようにポスト電極等の電極端子２２０が設けられている。
また、機能素子２１９は、半導体素子が好ましく用いられ、その厚さは、例えば、２０μ以上３００μｍ以下である。
本実施形態では、例えば、厚さ５０μｍの半導体素子の表面に電極端子２２０として１０μｍ高さの銅ポストを電解めっきにより設けることができる。
次に、図１５（ｂ）に示すように、配線基板Ｂ及び機能素子２１９の上に上部絶縁層２２１を形成する。上部絶縁層２２１は、機能素子２１９と配線基板Ｂの間隙に樹脂が入り込み易いように真空ラミネート法を用いることが好適である。また、上部絶縁層２２１の表面を研削し、電極端子２２０を露出させる。
次に、図１５（ｃ）に示すように、上部ビア２２２を上部絶縁層２２１内に形成し、その上に第２の上部配線２２３を形成する。この第２の上部配線２２３、上部ビア２２２及び第１の上部配線２０３により、配線基板の表面側と機能素子の表面側とを電気的に接続することができる。
次に、図１５（ｄ）に示すように、支持体１１３を除去し、さらに下部配線２１５が露出するまで下部絶縁層２１８を研磨等で除去する。
以降の工程は詳述しないが、上面又は下面にさらに配線層を設けることができる。また、上面又は下面に外部接続用の電極端子を設けることもできる。
本実施形態により、電極端子の近接層から反対側の裏面に向って、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、ビア高さや絶縁層の厚さは薄いものから厚いものへ移行することができる。
（実施形態１３）
本発明の他の実施形態は、機能素子を内蔵するための配線基板である。すなわち、上述のように、本発明に係る配線基板は、機能素子を埋設するための開口部と、少なくとも前記開口部の側面領域において、配線を含む配線絶縁層が複数積層された積層構造と、を備える。また、前記配線基板の表面側と裏面側は少なくとも配線を介して電気的に導通している。また、積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい。より好ましくは、積層構造中における接する２層の配線絶縁層のいずれにおいても、各配線絶縁層内の配線の前記断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有する。つまり、前記配線の断面形状が前記配線基板の表面側から裏面側に向かって前記絶縁層毎に大きくなることが好ましい。本発明に係る配線基板は種々の機能素子の配線基板として用いることができる。
本発明に係る配線基板の開口部に機能素子を配置し埋設することで、機能素子内蔵基板を得ることができる。本発明に係る配線基板は、高密度で層間ビアを配置することができるため、機能素子周辺のビア密度を向上することができる。本発明に係る配線基板は、機能素子の表面側（端子側）と反対側への接続を良好にとることができ、より効率的なファンアウトを図ることができる。また、ファンアウトのために基板裏側に多層配線を設ける必要がなくなるため、又は薄化された多層配線で済むため、小型化を図ることができる。
また、配線絶縁層は、さらに、上下に接する絶縁層中の配線間を電気的に導通するビアを含む。上述と同様、ビアの水平断面も配線基板の表面側から裏面側に向かって、配線絶縁層毎に大きくなることが好ましい。
また、本発明において、配線基板は機能素子の側面領域に上述の積層構造を有するが、積層構造の最表面又は最下面にはビアのみを含む絶縁層が設けられていても構わない。
また、配線基板は、積層構造の裏面にさらに配線層を有することもできる。
（実施形態１４）
本発明において、微細なビア径・配線ルール、薄い絶縁層が求められる絶縁層には感光性樹脂を採用することが好ましい。また、中程度の微細な層にはＵＶ−ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用することが好ましい。また、比較的大きいビア径・緩い配線ルール、厚い絶縁層には、ＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが好ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
本実施形態では、図１２（ｄ）又は（ｅ）に示す機能素子内蔵基板の具体的な寸法について例を示す。ただし、本発明はこれらの寸法に限定されるものではない。
内蔵する半導体素子のパッドピッチは２０〜１５０μｍ、ピン数は１０００〜２０００ピンの狭ピッチ、多ピンの半導体素子とした。また、金属ポストは銅ポストで口径は３０μｍ、高さは１５μｍとした。半導体素子は、厚さを狙いの半導体装置の厚さに応じて調整することができる。半導体素子の厚みは３０〜５０μｍとした。
第１の絶縁層の厚さは４０μｍである。第１の配線の最小配線幅、最小配線間隔は２０μｍ、厚さは２０μｍである。第１のビアはトップ径（１５）μｍ、ボトム径（２５）μｍであり、厚さは２０μｍである。
第２の絶縁層の厚さは２０μｍである。第２の配線の最小配線幅、最小配線間隔は１０μｍ、厚さは１０μｍである。第２のビアはトップ径８μｍ、ボトム径１３μｍであり、厚さは１０μｍである。
第３の絶縁層の厚さは１４μｍである。第３の配線の最小配線幅、最小配線間隔は７μｍ、厚さは７μｍである。第３のビアはトップ径６μｍ、ボトム径１０μｍであり、厚さは７μｍである。
第４の配線の最小配線幅、最小配線間隔は５μｍ、厚さは５μｍである。上部ビアはトップ径４μｍ、ボトム径７μｍであり、厚さは５μｍである。
（実施形態１５）
本実施形態では、上部ビアと第４の配線、第３の配線と第３のビア、第２の配線と第２のビアの形成には、それぞれＵＶレーザーとセミアディティブ法を用いた。また、第１の配線と第１のビアの形成には、ＣＯ２レーザーとサブトラクティブ法を用いた。おおよそＬ／Ｓ＝５０／５０μｍ以上の配線はサブトラクティブ法が用いられ、それよりも微細な配線はアディティブ法が用いられるが、これに制限されるものではない。
第１の絶縁層の厚さは５０μｍである。第１の配線の最小配線幅、最小配線間隔は２５μｍ、厚さは２５μｍである。第１のビアはトップ径２５μｍ、ボトム径４０μｍであり、厚さは２５μｍである。
第２の絶縁層の厚さは４０μｍである。第２の配線の最小配線幅、最小配線間隔は２０μｍ、厚さは２０μｍである。第２のビアはトップ径２０μｍ、ボトム径３５μｍであり、厚さは２０μｍである。
第３の絶縁層の厚さは２５μｍである。第３の配線の最小配線幅、最小配線間隔は１２．５μｍ、厚さは１２．５μｍである。第３のビアはトップ径１２．５μｍ、ボトム径２０μｍであり、厚さは１２・５μｍである。
第４の配線の最小配線幅、最小配線間隔は５μｍ、厚さは５μｍである。上部ビアはトップ径５μｍ、ボトム径７μｍであり、厚さは５μｍである。
この出願は、２０１０年１月２２日に出願された日本出願特願２０１０−０１２２３５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
１ 機能素子
２ 第１の配線
３ 第１の絶縁層
４ 第１のビア
５ 第２の配線
６ 第２の絶縁層
７ 第２のビア
８ 第３の配線
９ 第３の絶縁層
１０ 第３のビア
１１ 第１の上部配線（又は第４の配線）
１２ 開口部
１４ ポスト電極
１５ 絶縁材料
１６ 上部ビア
１９ 第２の上部配線
２０ 下部絶縁層
２１ 電極端子
２２ 絶縁体層
２３ 再配線
２４ 絶縁層
２５ 上部配線
３１ 機能素子
３２ 第１の配線
３３ 第１の絶縁層
３４ 第１のビア
３５ 第２の配線
３６ 第２の絶縁層
３７ 第２のビア
３８ 第３の配線
３９ 第３の絶縁層
４０ 第３のビア
４１ 第４の配線
４２ 第１の再配線
４３ 第２の再配線
４４ 絶縁材料
４５ ポスト電極
４６ 上部ビア
４７ 上部配線
４８ 第１の再配線ビア
４９ 第２の再配線ビア
５１ 第１の裏面配線層
５２ 第２の裏面配線層
６１ 表面配線層
１０１ 支持板
１０２ 第１の配線
１０３ 第１の絶縁層
１０４ 第１のビア
１０５ 第２の配線
１０６ 第２の絶縁層
１０７ 第２のビア
１０８ 第３の配線
１０９ 第３の絶縁層
１１０ 第３のビア
１１１ 第４の配線
１１２ 開口部
１１３ 支持板
１１４ 下部絶縁層
１１５ 機能素子
１１６ 電極端子
１１７ 上部絶縁層
１１８ 下部ビア
１１９ 上部ビア
１２０ 上部配線
１２１ 下部配線
２０１ 支持板
２０２ 上部絶縁層
２０３ 第１の上部配線
２０４ 絶縁層Ａ
２０５ ビアＡ
２０６ 絶縁層Ｂ
２０７ 配線Ｂ
２０８ ビアＢ
２０９ 絶縁層Ｃ
２１０ 配線Ｃ
２１１ ビアＣ
２１２ 絶縁層Ｄ
２１３ 配線Ｄ
２１４ ビアＤ
２１５ 下部配線
２１６ 開口部
２１７ 支持板
２１８ 下部絶縁層
２１９ 機能素子
２２０ 電極端子
２２１ 上部絶縁層
２２２ 上部ビア
２２３ 第２の上部配線
３０１ 機能素子
３０２ 配線層
３０３ インナービア

Claims (32)

  1. 一方の面側に電極端子を備える機能素子と、
    該機能素子が該機能素子の電極端子を表面側に向けて埋設され、少なくとも前記機能素子の側面領域において配線を含む配線絶縁層が複数積層された積層構造を含む配線基板と、
    を備える機能素子内蔵基板であって、
    前記電極端子と前記配線基板の裏面側は前記積層構造の配線を介して電気的に導通し、
    前記積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有することを特徴とする機能素子内蔵基板。
  2. 前記積層構造中における接する２層の配線絶縁層のいずれにおいても、各配線絶縁層内の配線の前記断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有する請求項１に記載の機能素子内蔵基板。
  3. 前記配線絶縁層は、前記配線を１層含む請求項１又は２に記載の機能素子内蔵基板。
  4. 複数の前記配線絶縁層のうち少なくとも１層は、同じ断面積の配線を含む配線層を２層以上含む請求項１又は２に記載の機能素子内蔵基板。
  5. 前記積層構造中における接する２層の配線絶縁層の関係において、各配線絶縁層内の前記断面形状は表面側層の前記断面形状の幅よりも裏面側層の前記断面形状の幅の方が大きい請求項１乃至４のいずれかに記載の機能素子内蔵基板。
  6. 前記積層構造中における接する２層の配線絶縁層の関係において、各配線絶縁層内の前記断面形状は表面側層の前記断面形状の高さよりも裏面側層の前記断面形状の高さの方が大きい請求項１乃至５のいずれかに記載の機能素子内蔵基板。
  7. 前記積層構造中の配線絶縁層は、さらに、前記配線に接するビアを含む請求項１乃至６のいずれかに記載の機能素子内蔵基板。
  8. 前記積層構造中における接する２層の配線絶縁層の関係において、各配線絶縁層内のビアの水平断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい請求項７に記載の機能素子内蔵基板。
  9. 前記積層構造中のビアは、配線基板の表面側の径よりも裏面側の径の方が大きい請求項７又は８に記載の機能素子内蔵基板。
  10. 前記積層構造中における接する２層の配線絶縁層の関係において、各配線絶縁層は表面側層の厚みよりも裏面側層の厚みの方が大きい請求項１乃至９のいずれかに記載の機能素子内蔵基板。
  11. 前記機能素子の電極端子の上に、再配線を含む再配線絶縁層が１層以上設けられてなる再配線構造層を有する請求項１乃至１０のいずれかに記載の機能素子内蔵基板。
  12. 前記再配線構造層は複数の前記再配線絶縁層を有し、
    前記再配線構造層中における接する２層の再配線絶縁層のいずれにおいて、各再配線絶縁層内の再配線の伸長方向に垂直な面による断面形状は裏面側層の断面積よりも表面側層の断面積の方が大きい関係を有する請求項１１に記載の機能素子内蔵基板。
  13. 前記機能素子又は前記配線基板の上方に、前記機能素子の電極端子と前記配線基板の表面側の配線との電気的な導通を介する上部配線を含む上部配線層を１層以上有する請求項１乃至１２のいずれかに記載の機能素子内蔵基板。
  14. 前記配線基板の最表面側の前記配線絶縁層に接する前記上部配線層において、前記上部配線の伸長方向に垂直な面による断面形状の断面積は、前記配線基板の最表面側にある配線の伸長方向に垂直な面による断面形状の断面積よりも小さい請求項１３に機能素子内蔵基板。
  15. 前記再配線構造層及び前記配線基板の上方に、前記再配線と前記配線基板の表面側の配線との電気的な導通を介する上部配線を含む上部配線層を１層以上有し、
    前記再配線、前記上部配線及び前記配線の順で、伸長方向に垂直な面による断面形状の断面積が大きい請求項１１又は１２に記載の機能素子内蔵基板。
  16. 前記機能素子及び前記配線基板の上方に、前記機能素子の電極端子と前記配線基板の表面側の配線との電気的な導通を介するワイヤを有する請求項１乃至１３のいずれかに記載の機能素子内蔵基板。
  17. 前記機能素子の電極端子と前記配線基板の表面側の配線との電気的な導通を介する別の配線基板を前記機能素子及び前記配線基板の上方に備える請求項１乃至１３のいずれかに記載の機能素子内蔵基板。
  18. 前記機能素子及び前記配線基板の上方に、前記機能素子の電極端子と前記配線基板の表面側の配線との電気的な導通を介する別の機能素子を有する請求項１乃至１３のいずれかに記載の機能素子内蔵基板。
  19. 前記配線基板は裏面側に更に裏面配線層を１層以上有する請求項１乃至１８のいずれかに記載の機能素子内蔵基板。
  20. 前記上部配線層の上に更に表面配線層を有する請求項１３乃至１５のいずれかに記載の機能素子内蔵基板。
  21. 請求項１乃至１６、及び１８乃至２０のいずれかに記載の機能素子内蔵基板であって、表面側又は裏面側に外部接続用端子を備える機能素子内蔵基板。
  22. 請求項１乃至２１のいずれかに記載の機能素子内蔵基板を含む電子機器。
  23. 機能素子を埋設するための開口部と、少なくとも前記開口部の側面領域において、配線を含む配線絶縁層が複数積層された積層構造と、を備える配線基板であって、
    前記配線基板の表面側と裏面側は少なくとも前記配線を介して電気的に導通し、
    前記積層構造中における接する２層の配線絶縁層において、各配線絶縁層内の配線の伸長方向に垂直な面による断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有することを特徴とする配線基板。
  24. 前記積層構造中における接する２層の配線絶縁層のいずれにおいても、各配線絶縁層内の配線の前記断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい関係を有する請求項２３に記載の配線基板。
  25. 前記配線絶縁層は、前記配線を１層含む請求項２３又は２４に記載の配線基板。
  26. 複数の前記配線絶縁層のうち少なくとも１層は、同じ断面積の配線を２層以上含む請求項２３又は２４に記載の配線基板。
  27. 前記積層構造中における接する２層の配線絶縁層の関係おいて、各配線絶縁層内の前記断面形状は表面側層の前記断面形状の幅よりも裏面側層の前記断面形状の幅の方が大きい請求項２３乃至２６のいずれかに記載の配線基板。
  28. 前記積層構造中における接する２層の配線絶縁層の関係において、各配線絶縁層内の前記断面形状は表面側層の前記断面形状の高さよりも裏面側層の前記断面形状の高さの方が大きい請求項２３乃至２７のいずれかに記載の配線基板。
  29. 前記積層構造中の配線絶縁層は、さらに、前記配線に接するビアを含む請求項２３乃至２８のいずれかに記載の配線基板。
  30. 前記積層構造中における接する２層の配線絶縁層の関係において、各配線絶縁層内のビアの水平断面形状は表面側層の断面積よりも裏面側層の断面積の方が大きい請求項２９に記載の配線基板。
  31. 前記積層構造中のビアは、配線基板の表面側の径よりも裏面側の径の方が大きい請求項２９又は３０に記載の配線基板。
  32. 前記積層構造中における接する２層の配線絶縁層の関係において、各配線絶縁層は表面側層の厚みよりも裏面側層の厚みの方が大きい請求項２３乃至３１のいずれかに記載の配線基板。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8908377B2 (en) * 2011-07-25 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
WO2013058351A1 (ja) 2011-10-21 2013-04-25 株式会社村田製作所 多層配線基板、プローブカード及び多層配線基板の製造方法
CN102683315B (zh) * 2011-11-30 2015-04-29 江苏长电科技股份有限公司 滚镀四面无引脚封装结构及其制造方法
CN102376672B (zh) * 2011-11-30 2014-10-29 江苏长电科技股份有限公司 无基岛球栅阵列封装结构及其制造方法
JP2013206937A (ja) * 2012-03-27 2013-10-07 Kyocer Slc Technologies Corp 配線基板およびその製造方法
US20130256007A1 (en) * 2012-03-28 2013-10-03 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP6435860B2 (ja) 2012-11-05 2018-12-19 大日本印刷株式会社 配線構造体
JP2014154800A (ja) * 2013-02-13 2014-08-25 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP6169955B2 (ja) * 2013-04-17 2017-07-26 新光電気工業株式会社 配線基板及びその製造方法
JP6247032B2 (ja) * 2013-07-01 2017-12-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6244138B2 (ja) * 2013-08-20 2017-12-06 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP6705096B2 (ja) * 2013-08-21 2020-06-03 インテル・コーポレーション バンプレスビルドアップ層（ｂｂｕｌ）用のバンプレスダイ−パッケージインターフェースを備えるパッケージアセンブリ、コンピューティングデバイス、及びパッケージアセンブリの製造方法
JP6228785B2 (ja) * 2013-09-02 2017-11-08 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
WO2015076121A1 (ja) * 2013-11-20 2015-05-28 株式会社村田製作所 多層配線基板およびこれを備えるプローブカード
JP6133227B2 (ja) * 2014-03-27 2017-05-24 新光電気工業株式会社 配線基板及びその製造方法
JP6375159B2 (ja) * 2014-07-07 2018-08-15 新光電気工業株式会社 配線基板、半導体パッケージ
JP6324876B2 (ja) * 2014-07-16 2018-05-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2016058472A (ja) * 2014-09-08 2016-04-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP6378616B2 (ja) * 2014-11-12 2018-08-22 イビデン株式会社 電子部品内蔵プリント配線板
US10055631B1 (en) * 2015-11-03 2018-08-21 Synaptics Incorporated Semiconductor package for sensor applications
US10818621B2 (en) * 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11272619B2 (en) * 2016-09-02 2022-03-08 Intel Corporation Apparatus with embedded fine line space in a cavity, and a method for forming the same
KR102055593B1 (ko) * 2017-02-03 2019-12-13 삼성전자주식회사 팬-아웃 반도체 패키지
WO2019172336A1 (ja) * 2018-03-08 2019-09-12 京セラ株式会社 発光素子搭載用基板および発光装置
JP7371882B2 (ja) 2019-04-12 2023-10-31 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
WO2020230442A1 (ja) * 2019-05-16 2020-11-19 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
US11545439B2 (en) * 2020-09-10 2023-01-03 Qualcomm Incorporated Package comprising an integrated device coupled to a substrate through a cavity

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024333A (ja) * 1999-07-12 2001-01-26 Sony Chem Corp 多層基板、及びモジュール
JP2004153084A (ja) * 2002-10-31 2004-05-27 Denso Corp 多層配線基板の製造方法及び多層配線基板
JP2005072328A (ja) * 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
JP2006032600A (ja) * 2004-07-15 2006-02-02 Nec Corp 半導体装置
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法
WO2007126090A1 (ja) * 2006-04-27 2007-11-08 Nec Corporation 回路基板、電子デバイス装置及び回路基板の製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2966972B2 (ja) * 1991-07-05 1999-10-25 株式会社日立製作所 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器
DE59609022D1 (de) * 1995-06-15 2002-05-08 Dyconex Patente Ag Zug Verbindungssubstrat
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
US5659951A (en) * 1996-04-15 1997-08-26 International Business Machines Corporation Method for making printed circuit board with flush surface lands
CN1196392C (zh) * 2000-07-31 2005-04-06 日本特殊陶业株式会社 布线基板及其制造方法
JP4785268B2 (ja) 2000-12-15 2011-10-05 イビデン株式会社 半導体素子を内蔵した多層プリント配線板
JP4551730B2 (ja) * 2004-10-15 2010-09-29 イビデン株式会社 多層コア基板及びその製造方法
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
US7541265B2 (en) * 2005-01-10 2009-06-02 Endicott Interconnect Technologies, Inc. Capacitor material for use in circuitized substrates, circuitized substrate utilizing same, method of making said circuitized substrate, and information handling system utilizing said circuitized substrate
TWI264094B (en) * 2005-02-22 2006-10-11 Phoenix Prec Technology Corp Package structure with chip embedded in substrate
JP3914239B2 (ja) * 2005-03-15 2007-05-16 新光電気工業株式会社 配線基板および配線基板の製造方法
JP4520355B2 (ja) * 2005-04-19 2010-08-04 パナソニック株式会社 半導体モジュール
JP4016039B2 (ja) * 2005-06-02 2007-12-05 新光電気工業株式会社 配線基板および配線基板の製造方法
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP4072176B2 (ja) * 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
JP4838068B2 (ja) * 2005-09-01 2011-12-14 日本特殊陶業株式会社 配線基板
JP4509972B2 (ja) * 2005-09-01 2010-07-21 日本特殊陶業株式会社 配線基板、埋め込み用セラミックチップ
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法
US7733600B2 (en) * 2005-09-30 2010-06-08 Tdk Corporation Hard disk drive and wireless data terminal using the same
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
EP2290682A3 (en) * 2005-12-14 2011-10-05 Shinko Electric Industries Co., Ltd. Package with a chip embedded between two substrates and method of manufacturing the same
JP5188816B2 (ja) * 2005-12-16 2013-04-24 イビデン株式会社 多層プリント配線板およびその製造方法
US7808799B2 (en) * 2006-04-25 2010-10-05 Ngk Spark Plug Co., Ltd. Wiring board
TWI407870B (zh) * 2006-04-25 2013-09-01 Ngk Spark Plug Co 配線基板之製造方法
JP5168838B2 (ja) * 2006-07-28 2013-03-27 大日本印刷株式会社 多層プリント配線板及びその製造方法
JP2008135645A (ja) * 2006-11-29 2008-06-12 Toshiba Corp 多層プリント配線板および多層プリント配線板の層間接合方法
US20100103634A1 (en) * 2007-03-30 2010-04-29 Takuo Funaya Functional-device-embedded circuit board, method for manufacturing the same, and electronic equipment
US7936567B2 (en) * 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
JP2009158593A (ja) * 2007-12-25 2009-07-16 Tessera Interconnect Materials Inc バンプ構造およびその製造方法
JP2009224379A (ja) * 2008-03-13 2009-10-01 Renesas Technology Corp 半導体装置およびその製造方法
WO2009119875A1 (ja) * 2008-03-24 2009-10-01 日本特殊陶業株式会社 部品内蔵配線基板
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
JP5436837B2 (ja) * 2008-10-30 2014-03-05 新光電気工業株式会社 半導体装置内蔵基板の製造方法
KR101015704B1 (ko) * 2008-12-01 2011-02-22 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024333A (ja) * 1999-07-12 2001-01-26 Sony Chem Corp 多層基板、及びモジュール
JP2004153084A (ja) * 2002-10-31 2004-05-27 Denso Corp 多層配線基板の製造方法及び多層配線基板
JP2005072328A (ja) * 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
JP2006032600A (ja) * 2004-07-15 2006-02-02 Nec Corp 半導体装置
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法
WO2007126090A1 (ja) * 2006-04-27 2007-11-08 Nec Corporation 回路基板、電子デバイス装置及び回路基板の製造方法

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