JP2007027706A - 配線基板及びその製造方法並びに半導体パッケージ - Google Patents
配線基板及びその製造方法並びに半導体パッケージ Download PDFInfo
- Publication number
- JP2007027706A JP2007027706A JP2006168083A JP2006168083A JP2007027706A JP 2007027706 A JP2007027706 A JP 2007027706A JP 2006168083 A JP2006168083 A JP 2006168083A JP 2006168083 A JP2006168083 A JP 2006168083A JP 2007027706 A JP2007027706 A JP 2007027706A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- base insulating
- wiring board
- via hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
【解決手段】 基体絶縁膜7の一方の面に形成された凹部7a内に、配線本体6及びエッチングバリア層5からなる下層配線が形成されると共に、基体絶縁膜7の他方の面上に上層配線11が形成され、下層配線の配線本体6と上層配線11とが、基体絶縁膜7に形成されヴィアホール10を介して相互に接続されている配線基板13において、ヴィアホール10の形状を、樽型形状、釣り鐘形状又は蛇腹形状とする。
【選択図】 図1
Description
2;レジストパターン
3;導体配線層
4;エッチング容易層
5;エッチングバリア層
6;配線本体
7;基体絶縁膜
7a;凹部
8、38;内部導体
10、30、74、94;ヴィアホール
11;上層配線
12、32;ソルダーレジスト層
13、23、33、43、53、97;配線基板
14、24;バンプ
15、25;半導体デバイス
16;アンダーフィル
17;モールディング
18;はんだボール
19、29、39、49;半導体パッケージ
31;中間配線
37;中間絶縁層
26;マウント材
27;ワイヤ
28;接続ヴィア
41;保護膜
42;開口部
70、85;ビルドアッププリント基板
71、83;スルーホール
72、73、81、92、95;導体配線
73;ベースコア基板
75、93;層間絶縁膜
82;プリプレグ
84;導体ペースト
86;ランドパターン
91;支持板
96;支持体
Claims (18)
- 厚さが20乃至100μmで、その一方の面に凹部が形成された基体絶縁膜と、前記基体絶縁膜の前記凹部内に形成された第1の配線と、前記基体絶縁膜の他方の面上に形成された第2の配線と、前記基体絶縁膜に形成され前記第1の配線と前記第2の配線とを相互に接続するヴィアホールと、を有し、前記ヴィアホールの前記基体絶縁膜の厚さ方向における断面が樽型形状であることを特徴とする配線基板。
- 厚さが20乃至100μmで、その一方の面に凹部が形成された基体絶縁膜と、前記基体絶縁膜の前記凹部内に形成された第1の配線と、前記基体絶縁膜の他方の面上に形成された第2の配線と、前記基体絶縁膜に形成され前記第1の配線と前記第2の配線とを相互に接続するヴィアホールと、を有し、前記ヴィアホールの前記基体絶縁膜の厚さ方向における断面が釣り鐘形状であることを特徴とする配線基板。
- 厚さが20乃至100μmで、その一方の面に凹部が形成された基体絶縁膜と、前記基体絶縁膜の前記凹部内に形成された第1の配線と、前記基体絶縁膜の他方の面上に形成された第2の配線と、前記基体絶縁膜に形成され前記第1の配線と前記第2の配線とを相互に接続するヴィアホールと、を有し、前記ヴィアホールの前記基体絶縁膜の厚さ方向における断面が蛇腹形状であることを特徴とする配線基板。
- 前記基体絶縁膜の前記他方の面上に、複数の絶縁膜が積層された積層構造を有し、前記各絶縁膜間には夫々中間配線が形成されており、前記絶縁膜に形成されたヴィアホールが、前記基体絶縁膜の前記第2の配線と前記絶縁膜の下層に形成された前記配線同士及び前記絶縁膜の上層及び下層に形成された配線同士を相互に接続することを特徴とする請求項1乃至3のいずれか1項に記載の配線基板。
- 前記ヴィアホールの前記絶縁膜の厚さ方向における断面が樽型形状、釣り鐘形状、又は蛇腹形状であることを特徴とする請求項4に記載の配線基板。
- 前記ヴィアホールを介して相互に接続されている2つの配線の接続界面が、前記ヴィアホールの前記基体絶縁膜の厚さ方向における中央部分に存在していることを特徴とする請求項1乃至5のいずれか1項に記載の配線基板。
- 前記第1の配線の表面と、前記基体絶縁膜の一方の面との間に0.5乃至10μmの段差が形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の配線基板。
- 前記第1の配線の表面と前記基体絶縁膜の一方の面とが同一平面上に位置していることを特徴とする請求項1乃至6のいずれか1項に記載の配線基板。
- 前記基体絶縁膜の一方の面及び前記第1の配線上には保護膜が形成されており、この保護膜における前記第1の配線上に形成された部分の少なくとも一部には開口部が設けられており、前記開口部において前記第1の配線の表面が露出していることを特徴とする請求項8に記載の配線基板。
- 前記基体絶縁膜の他方の面及び前記第2の配線上にはソルダーレジスト層が形成されており、このソルダーレジスト層における前記第2の配線上に形成された部分の少なくとも一部には開口部が設けられており、前記開口部において前記第2の配線の表面が露出していることを特徴とする請求項1乃至3のいずれか1項に記載の配線基板。
- 前記絶縁膜の上層に形成された配線上にはソルダーレジスト層が形成されており、このソルダーレジスト層における前記配線上に形成された部分の少なくとも一部には開口部が設けられており、前記開口部において前記配線の表面が露出していることを特徴とする請求項4又は5に記載の配線基板。
- 前記基体絶縁膜の他方の面にも凹部が形成されており、前記第2の配線はこの凹部内に形成されていることを特徴とする請求項1乃至11のいずれか1項に記載の配線基板。
- 前記絶縁膜の厚さが20乃至100μmであることを特徴とする請求項4又は5に記載の配線基板。
- 厚さが20乃至100μmで、その一方の面に凹部が形成された基体絶縁膜と、前記基体絶縁膜の前記凹部内に形成された第1の配線と、前記基体絶縁膜の他方の面上に形成された第2の配線と、前記基体絶縁膜に形成され前記第1の配線と前記第2の配線とを相互に接続するヴィアホールとを有する配線基板の製造方法であって、前記基体絶縁膜の一部を薬液によるデスミヤ処理することにより、前記ヴィアホールの前記基体絶縁膜の厚さ方向における断面を樽型形状、釣り鐘形状又は蛇腹形状にする工程を有することを特徴とする配線基板の製造方法。
- 請求項1乃至13のいずれか1項に記載の配線基板と、この配線基板上に搭載された1又は複数の半導体デバイスと、を有することを特徴とする半導体パッケージ。
- 前記半導体デバイスは、前記配線基板の第1の配線に接続されていることを特徴とする請求項15に記載の半導体パッケージ。
- 前記半導体デバイスは、前記配線基板の第2の配線に接続されていることを特徴とする請求項15又は16に記載の半導体パッケージ。
- 更に、前記第1の配線又は前記第2の配線に接続されており、外部素子に接続される接続用端子を有することを特徴とする請求項15乃至17のいずれか1項に記載の半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006168083A JP4890959B2 (ja) | 2005-06-17 | 2006-06-16 | 配線基板及びその製造方法並びに半導体パッケージ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005178415 | 2005-06-17 | ||
JP2005178415 | 2005-06-17 | ||
JP2006168083A JP4890959B2 (ja) | 2005-06-17 | 2006-06-16 | 配線基板及びその製造方法並びに半導体パッケージ |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011248228A Division JP5331958B2 (ja) | 2005-06-17 | 2011-11-14 | 配線基板及び半導体パッケージ |
JP2011248227A Division JP5451719B2 (ja) | 2005-06-17 | 2011-11-14 | 配線基板及び半導体パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007027706A true JP2007027706A (ja) | 2007-02-01 |
JP4890959B2 JP4890959B2 (ja) | 2012-03-07 |
Family
ID=37788002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006168083A Expired - Fee Related JP4890959B2 (ja) | 2005-06-17 | 2006-06-16 | 配線基板及びその製造方法並びに半導体パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4890959B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009022461A1 (ja) * | 2007-08-10 | 2009-02-19 | Sanyo Electric Co., Ltd. | 回路装置及びその製造方法、携帯機器 |
JP2009044092A (ja) * | 2007-08-10 | 2009-02-26 | Sanyo Electric Co Ltd | 回路装置及びその製造方法、携帯機器 |
JP2009088169A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 素子搭載用基板、半導体モジュール、および、素子搭載用基板の製造方法 |
JP2010239126A (ja) * | 2009-03-09 | 2010-10-21 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2012186296A (ja) * | 2011-03-04 | 2012-09-27 | Shinko Electric Ind Co Ltd | 配線基板及び配線基板の製造方法 |
JP2013140940A (ja) * | 2011-12-30 | 2013-07-18 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージキャリアおよびその製造方法 |
JP2013229524A (ja) * | 2012-04-26 | 2013-11-07 | Ngk Spark Plug Co Ltd | 多層配線基板及びその製造方法 |
US9881864B2 (en) | 2015-12-08 | 2018-01-30 | Amkor Technology, Inc. | Method for fabricating semiconductor package and semiconductor package using the same |
KR20190049247A (ko) * | 2017-11-01 | 2019-05-09 | 삼성전기주식회사 | 반도체 패키지 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03136298A (ja) * | 1989-10-20 | 1991-06-11 | Fujitsu Ltd | プリント回路基板の製造方法 |
JPH04154187A (ja) * | 1990-10-18 | 1992-05-27 | Mitsubishi Materials Corp | スルーホール配線板の構造及びその製造方法 |
JPH08125332A (ja) * | 1994-08-29 | 1996-05-17 | Murata Mfg Co Ltd | 多層配線基板の製造方法 |
JP2000223810A (ja) * | 1999-02-01 | 2000-08-11 | Kyocera Corp | セラミックス基板およびその製造方法 |
JP2004179647A (ja) * | 2002-11-12 | 2004-06-24 | Nec Corp | 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法 |
JP2004274071A (ja) * | 2004-04-20 | 2004-09-30 | Nec Toppan Circuit Solutions Inc | 半導体装置用基板並びに半導体装置及びそれらの製造方法 |
JP2005045163A (ja) * | 2003-07-25 | 2005-02-17 | Toppan Printing Co Ltd | 多層回路板の製造方法 |
-
2006
- 2006-06-16 JP JP2006168083A patent/JP4890959B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03136298A (ja) * | 1989-10-20 | 1991-06-11 | Fujitsu Ltd | プリント回路基板の製造方法 |
JPH04154187A (ja) * | 1990-10-18 | 1992-05-27 | Mitsubishi Materials Corp | スルーホール配線板の構造及びその製造方法 |
JPH08125332A (ja) * | 1994-08-29 | 1996-05-17 | Murata Mfg Co Ltd | 多層配線基板の製造方法 |
JP2000223810A (ja) * | 1999-02-01 | 2000-08-11 | Kyocera Corp | セラミックス基板およびその製造方法 |
JP2004179647A (ja) * | 2002-11-12 | 2004-06-24 | Nec Corp | 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法 |
JP2005045163A (ja) * | 2003-07-25 | 2005-02-17 | Toppan Printing Co Ltd | 多層回路板の製造方法 |
JP2004274071A (ja) * | 2004-04-20 | 2004-09-30 | Nec Toppan Circuit Solutions Inc | 半導体装置用基板並びに半導体装置及びそれらの製造方法 |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009022461A1 (ja) * | 2007-08-10 | 2009-02-19 | Sanyo Electric Co., Ltd. | 回路装置及びその製造方法、携帯機器 |
JP2009044092A (ja) * | 2007-08-10 | 2009-02-26 | Sanyo Electric Co Ltd | 回路装置及びその製造方法、携帯機器 |
US8258620B2 (en) | 2007-08-10 | 2012-09-04 | Sanyo Electric Co., Ltd. | Circuit device, method of manufacturing the circuit device, device mounting board and semiconductor module |
JP2009088169A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 素子搭載用基板、半導体モジュール、および、素子搭載用基板の製造方法 |
JP2010239126A (ja) * | 2009-03-09 | 2010-10-21 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
US9236334B2 (en) | 2011-03-04 | 2016-01-12 | Shinko Electric Industries Co., Ltd. | Wiring substrate and method for manufacturing wiring substrates |
JP2012186296A (ja) * | 2011-03-04 | 2012-09-27 | Shinko Electric Ind Co Ltd | 配線基板及び配線基板の製造方法 |
JP2013140940A (ja) * | 2011-12-30 | 2013-07-18 | Kyokutoku Kagi Kofun Yugenkoshi | パッケージキャリアおよびその製造方法 |
JP2013229524A (ja) * | 2012-04-26 | 2013-11-07 | Ngk Spark Plug Co Ltd | 多層配線基板及びその製造方法 |
US9881864B2 (en) | 2015-12-08 | 2018-01-30 | Amkor Technology, Inc. | Method for fabricating semiconductor package and semiconductor package using the same |
US10468343B2 (en) | 2015-12-08 | 2019-11-05 | Amkor Technology, Inc. | Method for fabricating semiconductor package and semiconductor package using the same |
US11145588B2 (en) | 2015-12-08 | 2021-10-12 | Amkor Technology Singapore Holding Pte. Ltd. | Method for fabricating semiconductor package and semiconductor package using the same |
US11569163B2 (en) | 2015-12-08 | 2023-01-31 | Amkor Technology Singapore Holding Pte. Ltd. | Method for fabricating semiconductor package and semiconductor package using the same |
KR20190049247A (ko) * | 2017-11-01 | 2019-05-09 | 삼성전기주식회사 | 반도체 패키지 |
KR102019355B1 (ko) * | 2017-11-01 | 2019-09-09 | 삼성전자주식회사 | 반도체 패키지 |
US10665535B2 (en) | 2017-11-01 | 2020-05-26 | Samsung Electronics Co., Ltd. | Semiconductor package |
US11189552B2 (en) | 2017-11-01 | 2021-11-30 | Samsung Electronics Co., Ltd. | Semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
JP4890959B2 (ja) | 2012-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5451719B2 (ja) | 配線基板及び半導体パッケージ | |
US7122901B2 (en) | Semiconductor device | |
JP4716819B2 (ja) | インターポーザの製造方法 | |
JP4890959B2 (ja) | 配線基板及びその製造方法並びに半導体パッケージ | |
JP3677429B2 (ja) | フリップチップ型半導体装置の製造方法 | |
US20100044845A1 (en) | Circuit substrate, an electronic device arrangement and a manufacturing process for the circuit substrate | |
JP2005327780A (ja) | 配線基板及びそれを用いた半導体パッケージ | |
JP2006049819A (ja) | 半導体搭載用配線基板、その製造方法、及び半導体パッケージ | |
JP2010034403A (ja) | 配線基板及び電子部品装置 | |
JP2012195447A (ja) | 配線基板及びその製造方法 | |
JP2006019368A (ja) | インターポーザ及びその製造方法並びに半導体装置 | |
JP2011134942A (ja) | 半導体装置及びその製造方法 | |
JP2010171377A (ja) | 貫通電極基板及びその製造方法 | |
JP2011071315A (ja) | 配線基板及び配線基板の製造方法 | |
JP2015207580A (ja) | 配線基板およびその製造方法 | |
TWI772480B (zh) | 製造半導體封裝基板的方法以及使用該方法製造的半導體封裝基板 | |
JP5385452B2 (ja) | 半導体装置の製造方法 | |
JP3841079B2 (ja) | 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法 | |
JP2017005081A (ja) | インターポーザ、半導体装置、およびそれらの製造方法 | |
JP4759981B2 (ja) | 電子部品内蔵モジュールの製造方法 | |
JP2011187912A (ja) | 電子素子内蔵型印刷回路基板及びその製造方法 | |
JP2009004813A (ja) | 半導体搭載用配線基板 | |
JP2004221618A (ja) | 半導体装置搭載基板とその製造方法、並びに半導体パッケージ | |
JP4241202B2 (ja) | めっきポスト型配線基板の製造方法 | |
JP2006080356A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070115 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080627 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090311 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111215 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4890959 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |