JP5385452B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、複数の半導体チップを積層し各半導体チップ間を配線接続する三次元実装技術に用いられる半導体チップあるいはＳｉインターポーザを製造する半導体装置の製造方法に関する。
電子機器の小型化及び軽量化に伴い、電子機器の内部に設けられる半導体チップなどの各種電子部品の小型化が図られている。また、その電子部品を実装するためのスペースは、小型化によって極めて制限される。また、今後さらに小型化及び多機能化が求められる状況では、半導体チップの実装密度を高くする必要がある。かかる背景の下、三次元実装技術が考案されてきた。
三次元実装技術は、複数の半導体チップを積層し、各半導体チップ間を配線接続することにより、半導体の高密度実装を図る技術である。
三次元実装技術において用いられる半導体チップ、あるいは、半導体チップと基板とを繋ぐＳｉインターポーザは、以下のような電極構造を有している。すなわち、半導体チップ又はＳｉインターポーザは、その表面と裏面とに外部接続用の接続端子及び電極パッド部が形成されている。半導体チップ又はＳｉインターポーザは、その内部に導電部材が形成され、かつ、半導体チップの表面と裏面を貫通する貫通穴を有している。この貫通穴内に形成された導電部材を介して、接続端子及び電極パッド部を電気的に接続している。
そして、このような電極構造を有する半導体チップ同士、Ｓｉインターポーザ同士、又は、半導体チップとＳｉインターポーザと、を積層する。すると、半導体チップの裏面に形成された接続端子あるいは電極パッド部が、他の半導体チップの表面に形成された接続端子あるいは電極パッド部に接続される。この接続により、各半導体チップ間あるいは基板間における配線接続が行われる。
三次元実装技術において用いられる半導体チップあるいはＳｉインターポーザは、多くの工程を経て製造される。例えば、従来の外部接続用の接続端子あるいは電極パッドと貫通穴の形成方法は、特許文献１に示すように、以下のような工程で実施される。先ず、貫通穴に導電部材を埋め込むと共に、半導体チップあるいはＳｉインターポーザの表面全体をレジストパターンで覆う。次いで、接続端子あるいは電極パッドとなるべき部分以外の導電部材を、ウェットエッチングにより除去して、接続端子あるいは電極パッドを形成する。
図５は特許文献１に示す半導体装置の製造工程のフローチャートである。図６Ａ〜図６Ｆは、特許文献１の半導体装置の製造方法における各工程の半導体装置の状態を示す断面図である。
図６Ａは、５つの工程が行われた後の半導体装置の断面状態を示す。この５つの工程とは、図５のステップ（Ｓ５０１）の基板に穴を形成する工程と、ステップ（Ｓ５０２）の穴内部と基板表面に絶縁膜を形成する工程と、ステップ（Ｓ５０３）の基板表面部と穴底部の絶縁膜を除去する工程と、ステップ（Ｓ５０４）の穴内部と基板表面に下地導電部材を形成する工程を完了した後に、ステップ（Ｓ５０５）の下地導電部材の表面にレジストを形成する工程である。
図６Ａにおいて、絶縁膜５０１は、基板５０２に形成された穴５０３の壁面に形成される。下地導電部材５０４は、穴５０３の内部と基板５０２の上部を覆うように形成される。レジスト５０５は、下地導電部材５０４の表面に形成され、塗布後にパターンニングして形成される。
図６Ｂは、図５のステップ（Ｓ５０６）において、下地導電部材５０４の表面に導電材層５０６が形成された後の半導体装置の断面状態を示す。下地導電部材５０４を基礎として、接続端子及び電極パッド部となる部分である導電材層５０６が形成されている。
図６Ｃは、図５のステップ（Ｓ５０７）において、下地導電部材５０４の表面のレジスト５０５が除去された後の半導体装置の断面状態を示す。レジスト５０５を除去して溝５０７を形成することにより、導電材層５０６が、接続端子あるいは電極パッド部となる部分の導電材層５０６Ａと、それ以外の部分の導電材層５０８とに分離される。
図６Ｄは、図５のステップ（Ｓ５０８）において、接続端子あるいは電極パッド部となる部分の導電材層５０６Ａを覆うレジスト５０９が形成された後の半導体装置の断面状態を示す。
図６Ｅは、図５のステップ（Ｓ５０９）において、接続端子あるいは電極パッド部になる部分の導電材層５０６Ａ以外の導電材層５０８を除去した後の半導体装置の断面状態を示す。ウェットエッチングにより、接続端子あるいは電極パッド部となる部分の導電材層５０６Ａ以外の導電材層５０８が除去される。この除去の際、レジスト５０９は、接続端子あるいは電極パッド部となる部分の導電材層５０６Ａを覆うことにより、ウェットエッチング液により侵食されないように保護する。
図６Ｆは、図５のステップ（Ｓ５１０）において、接続端子あるいは電極パッド部となる部分の導電材層５０６Ａ以外の下地導電部材５０４を除去する工程と、ステップ（Ｓ５１１）の接続端子あるいは電極パッド部になる部分を覆うレジストを除去する工程とを行った後の半導体装置の断面状態を示す。図５のステップ（Ｓ５１０）において、接続端子あるいは電極パッド部となる部分の導電材層５０６Ａ以外の下地導電部材５０４と、接続端子あるいは電極パッド部になる部分の導電材層５０６Ａを覆うレジスト５０９が除去され、接続端子あるいは電極パッドの導電材層５０６Ａが形成される。
その後、図５のステップ（Ｓ５１２）の電極パッド部にマスクメタルを形成する工程と、ステップ（Ｓ５１３）の電極パッド部以外の表面に保護膜を形成する工程と、スタップ（Ｓ５１３）の電極パッド部に半田バンプを形成する工程とを経て、電極パッド部に半田バンプが形成される（図示せず）。
しかしながら、図６Ｅにて説明したように、従来の接続端子あるいは電極パッド部をレジストで覆い、後工程のウェットエッチング液からの侵食を防止する方法では、課題がある。従来の方法での課題は、接続端子と電極パッド部のみをレジストで覆うために、フォトリソグラフィ工程を一つ追加する必要があることである。このため、レジスト材料のロス及び工程が増えることによって、製造コストがアップする。
また、接続端子あるいは電極パッド部と、接続端子あるいは電極パッド部以外の部位との狭い隙間に、レジストが流入することがある。このレジストは後で除去することが難しく、レジスト残渣が品質低下の要因となる可能性がある。
また、図６Ｂに示すように、導電材層５０６の層厚が薄い場合、穴５０３の中央部では凹形状部が生じてしまう。この凹形状の導電材層５０６を、後工程のウェットエッチング液からの侵食を防止するためにレジストにより覆った場合も、凹形状の導電材層の奥に、レジストが流入することがある。このレジストも後で除去することが難しく、レジスト残渣が品質低下の要因となる可能性がある。
特開２００３−２７３１０７号公報
本発明が解決しようとする従来の課題は、新たな工程が増えることと、レジスト残渣が品質低下の要因となることである。本発明の目的は、新たな工程を追加することなく、かつレジスト残渣が品質低下の要因とならない半導体装置の製造方法を提供することである。
本発明は、上記目的を達成するため、以下のように構成している。
本発明の１つの態様にかかる半導体装置の製造方法は、基板の表面と前記基板に形成された穴部とに下地導電部材を形成し、前記下地導電部材上の前記穴部を少なくとも除く領域にレジストを形成し、前記レジストが形成されていない部分に導電材層を形成した後、前記導電材層上にマスクメタルを形成する前に、前記レジストをその膜厚が前記導電材層の膜厚より薄くなるまで除去し、途中まで除去された前記レジストにより前記下地導電部材の表面を保護した状態で前記導電材層上及び前記導電材層の側部の端面にマスクメタルを形成し、前記マスクメタルを形成した後、途中まで除去された前記レジストを除去し、前記マスクメタルをマスクとして前記下地導電部材をエッチングして、前記導電材層を所定の形状に形成する。
本発明によれば、半導体装置の製造方法において、新たな工程数を増やすことなく、かつ、レジストの残渣が無く品質低下を防止することができる。また、半導体装置において、導電材層の密着性及び導電性の改善を図ることができる。
本発明の特徴は、添付された図面についての実施形態に関連した次の記述から明らかになる。この図面においては、
図１は、本発明の第１実施形態における半導体装置の製造工程のフローチャートであり、 図２Ａは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｂは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｃは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の図２Ｄの状態を示す平面図であり、 図２Ｄは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｅは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｆは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｇは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｈは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｉは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｊは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の図２Ｋの状態を示す平面図であり、 図２Ｋは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｌは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の図２Ｍの状態を示す平面図であり、 図２Ｍは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｎは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｏは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の図２Ｐの状態を示す平面図であり、 図２Ｐは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図２Ｑは、本発明の第１実施形態における半導体装置の各製造工程での半導体装置の状態を示す拡大断面図であり、 図２Ｒは、図２Ｉの一部を拡大して、マスクメタルが２層構造であることを示す拡大断面図であり、 図３は、本発明の第２実施形態における半導体装置の製造工程のフローチャートであり、 図４Ａは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の図４Ｂの状態を示す平面図であり、 図４Ｂは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図４Ｃは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図４Ｄは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の図４Ｅの状態を示す平面図であり、 図４Ｅは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図４Ｆは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図４Ｇは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図４Ｈは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図４Ｉは、本発明の第２実施形態における半導体装置の各製造工程での半導体装置の状態を示す断面図であり、 図４Ｊは、図４Ｅの一部を拡大して、マスクメタルが２層構造であることを示す拡大断面図であり、 図５は、従来の半導体装置の製造工程のフローチャートであり、 図６Ａは、従来の半導体装置の製造方法の各工程での半導体装置の状態を示す断面図であり、 図６Ｂは、従来の半導体装置の製造方法の各工程での半導体装置の状態を示す断面図であり、 図６Ｃは、従来の半導体装置の製造方法の各工程での半導体装置の状態を示す断面図であり、 図６Ｄは、従来の半導体装置の製造方法の各工程での半導体装置の状態を示す断面図であり、 図６Ｅは、従来の半導体装置の製造方法の各工程での半導体装置の状態を示す断面図であり、 図６Ｆは、従来の半導体装置の製造方法の各工程での半導体装置の状態を示す断面図である。
本発明の記述では、添付図面において同じ部品については同じ参照符号を付している。
以下、本発明の実施形態について、図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態における半導体装置の製造工程のフローチャートである。図２Ａ〜図２Ｒに示す各図は、本第１実施形態における各製造工程での半導体装置の状態を示す断面図又は平面図である。
図２Ａにおいて、基板２０１の裏面には、絶縁膜２０２が形成されている。絶縁膜２０２の裏面側（図２Ａの下面側）に、導電部材２０３と該導電部材２０３を保護するための保護膜２０４とが形成されている。基板２０１は、一例としてＳｉ基板を用いている。絶縁膜２０２は、一例としてＳｉＯ２膜を用いている。導電部材２０３は、一例としてＣｕを用いている。保護膜２０４は、一例としてポリイミドを用いている。
図２Ｂは、図１のステップ（Ｓ１０１）において、基板２０１に穴部２０５を形成した後の半導体装置の断面形状を示す。穴部２０５は、基板２０１の表面から該基板２０１を貫通するように設けられた穴である。穴部２０５は、基板２０１の表面（図２Ａの上面）にレジスト剤を塗布し、パターンニングしてレジストを形成（図示せず）した後に、ドライエッチング法を用いて形成される。穴部２０５は、その底面２０５ａの開口に導電部材２０３が露出するように構成されている。そのため、穴部２０５の底面２０５ａの開口の大きさは、導電部材２０３よりも小さくなるように形成している。レジストの材料の具体的な例としては、ノボラック系の樹脂を使用することができる。ノボラック系の樹脂の中には、感光剤を添加している。
本第１実施形態の実施例では、穴径５０μｍ〜１００μｍの穴部２０５を形成し、厚み１００μｍの基板２０１を貫通するように形成している。
図２Ｃ及び図２Ｄは、図１のステップ（Ｓ１０２）において、穴部２０５の内部と基板２０１の表面とに絶縁膜を形成した後の半導体装置の断面形状を示す。絶縁膜２０６は、穴部２０５の底面２０５ａの開口に露出した導電部材２０３と、穴部２０５の内壁２０５ｂと、基板２０１の表面とをそれぞれ覆うように形成された膜である。
本第１実施形態の実施例では、絶縁膜２０６として、２μｍの膜厚のＳｉＯ２膜を基板２０１の表面にＣＶＤ法によって形成している。また、ＳｉＯ２膜の絶縁膜２０６を、穴部２０５の底面２０５ａの開口に露出した導電部材２０３の表面に１μｍの膜厚に形成すると共に、穴部２０５の内壁２０５ｂに０．５μｍの膜厚に形成している。
本第１実施形態の実施例では、絶縁膜２０６の形成を、絶縁膜の成膜速度の速いＣＶＤ法を用いて行った。なお、成膜速度は遅くなるが、ＣＶＤ法に変えてスパッタ法を用いても同等の絶縁膜を形成することは可能である。
図２Ｅは、図１のステップ（Ｓ１０３）において、穴部２０５の底面２０５ａ側の絶縁膜２０６を除去した後の半導体装置の断面状態を示す。穴部２０５の底面２０５ａの開口に露出した導電部材２０３の表面から絶縁膜２０６が除去される。
このとき、本第１実施形態では、ドライエッチング法を用いて絶縁膜２０６を除去している。この除去の際、レジストを形成せずに除去するため、基板２０１の表面に形成された絶縁膜２０６の一部も同時に除去される。しかし、基板２０１の表面に形成された絶縁膜２０６は導電部材２０３の絶縁膜２０６よりも厚いため、本第１実施形態では、導電部材２０３の表面から絶縁膜２０６が除去された後でも、絶縁膜２０６が残る。一例として前記実施例では、導電部材２０３の表面には１μｍの膜厚の絶縁膜２０６が残る。また、穴部２０５の内壁２０５ｂは、ドライエッチング法ではほとんどエッチングされず、内壁２０５ｂには、ドライエッチング工程前の膜厚の絶縁膜２０６がそのまま残る。一例として前記実施例では、内壁２０５ｂには０．５μｍの膜厚の絶縁膜２０６が残る。
図２Ｆは、図１のステップ（Ｓ１０４）において、穴部２０５の内部と基板２０１の表面にそれぞれ下地導電部材２０７を形成した後の半導体装置の断面状態を示す。下地導電部材２０７は、穴部２０５の底面２０５ａの導電部材２０３の表面と、穴部２０５の内壁２０５ｂと基板２０１の表面とに残った絶縁膜２０６をそれぞれ覆うように形成される。
下地導電部材２０７の膜としては、Ｔｉ膜の上にＣｕ膜を形成した２層構造を用いることができる。
一例として前記実施例では、下地導電部材２０７の膜として、図２Ｑに拡大して示すように、スパッタ法によりＴｉ膜２０７ａの上にＣｕ膜２０７ｂを形成して、２層構造とした膜を用いている。
この図１のステップ（Ｓ１０４）の工程は、本発明の１つの態様における、基板の表面と基板に形成された穴部とに下地導電部材を形成する工程に相当する。
本第１実施形態では、２層の下地導電部材２０７の下側のＴｉ膜２０７ａは、基板２０１の表面に１μｍの膜厚で形成され、穴部２０５の底面２０５ａの導電部材２０３の表面に０．１μｍの膜厚で形成され、穴部２０５の内壁２０５ｂに０．１μｍの膜厚で形成されている。また、２層の下地導電部材２０７の上側のＣｕ膜２０７ｂは、基板２０１の表面に１．５μｍの膜厚で形成され、穴部２０５の底面２０５ａの導電部材２０３の表面に０．１μｍの膜厚で形成され、穴部２０５の内壁２０５ｂに０．１μｍの膜厚で形成されている。なお、図２Ｑでは、下地導電部材２０７のＴｉ膜２０７ａとＣｕ膜２０７ｂとを理解しやすくするため、厚みを大きくして図示している。
Ｔｉ膜２０７ａの上に形成されたＣｕ膜２０７ｂは、Ｔｉ膜２０７ａが絶縁膜２０６及び基板２０１内に拡散することを防止するためのバリア膜として機能する。また、Ｃｕ膜２０７ｂは、次工程で第１導電材層２０９，第２導電材層２１０の膜を成長させるためのシード膜としても機能する。
図２Ｇは、図１のステップ（Ｓ１０５）において、下地導電部材２０７の表面にレジスト２０８を形成した後の半導体装置の断面状態を示す。レジスト２０８は、基板２０１の表面側に形成された下地導電部材２０７上において、次工程で第１導電材層２０９及び第２導電材層２１０を形成しない箇所に形成されたレジストである。レジスト２０８は、基板２０１の表面に塗布してパターンニングすることにより形成される。レジスト２０８の材料の具体的な例としては、ノボラック系の樹脂を使用することができる。このノボラック系の樹脂の中には、感光剤を添加している。また、第１導電材層２０９及び第２導電材層２１０の材料の具体的な例としては、Ｃｕを使用することができる。
この図１のステップ（Ｓ１０５）の工程は、本発明の１つの態様における、下地導電部材上の一部にレジストを形成する工程に相当する。
また、第１開口部２０９Ａ，第２開口部２１０Ａは、それぞれ、レジスト２０８と同時にパターンニングされて形成された開口部である。なお、以下の説明においては、第１導電材層２０９を電極パッド部として用いているため、電極パッド部２０９とする。すなわち、第１導電材層２０９と電極パッド部２０９は、同じものである。第１開口部２０９Ａには、後工程においてバンプを形成する導電材の電極パッド部（第１導電材層）２０９が形成される。第２開口部２１０Ａには、後述する第２導電材層２１０が形成される。レジスト２０８の膜厚は、次工程で形成する第１導電材層２０９，第２導電材層２１０の膜厚より厚くするため、一例として本第１実施形態の実施例では２０μｍとしている。
図２Ｈは、図１のステップ（Ｓ１０６）において、下地導電部材２０７の表面に第１導電材層２０９及び第２導電材層２１０を形成した後の半導体装置の断面状態を示す。第２導電材層２１０は、基板２０１の表面側における下地導電部材２０７上のレジスト２０８を形成していない部分（すなわち、第１開口部２０９Ａの部分及び第２開口部２１０Ａの部分）と、穴部２０５の底面２０５ａ及び内壁２０５ｂにおける下地導電部材２０７の表面にそれぞれ形成された導電材層である。
レジスト２０８を形成していない部分には、第２開口部２１０Ａの部分のみならず、第１開口部２０９Ａの部分も含まれる。この第１開口部２０９Ａの部分には、後工程においてバンプを形成して電極パッド部（第１導電材層）２０９を形成する。導電材層の電極パッド部（第１導電材層）２０９と第２導電材層２１０はメッキ法にて形成する。
この図１のステップ（Ｓ１０６）の工程は、本発明の１つの態様における、レジストが形成されていない部分に導電材層を形成する工程に相当する。
本第１実施形態の実施例では、第２導電材層２１０は、基板２０１の表面側に１０μｍの膜厚で形成され、穴部２０５の内壁２０５ｂに５μｍの膜厚で形成され、底面２０５ａに２μｍの膜厚で形成されている。
なお、穴部２０５の直径が小さくなると、穴部２０５の底面２０５ａと内壁２０５ｂとにそれぞれ形成された第２導電材層２１０の膜厚が、どちらも薄くなる傾向にある。このため、図２Ｈに示すように、穴部２０５内に形成された第２導電材層２１０の中央に凹部２１１が生じることがある。
図２Ｉは、図１のステップ（Ｓ１０７）において、第１導電材層２０９及び第２導電材層２１０の表面にエッチング用のマスクメタル２１２をそれぞれ形成した後の半導体装置の断面状態を示す。なお、マスクメタル２１２は、エッチング用のマスクメタルとして使用可能な金属層の一例として、Ｎｉ下地Ａｕメッキを使用している。マスクメタル２１２は、第２導電材層２１０上に形成される。このマスクメタル２１２は、穴部２０５内の中央部に形成された凹部２１１、及び、後工程においてバンプを形成する電極パッド部（第１導電材層）２０９上にも形成される。
この図１のステップ（Ｓ１０７）の工程は、本発明の１つの態様における、導電材層を形成したのち、導電材層上にマスクメタルを形成する工程に相当する。
本第１実施形態の実施例では、マスクメタル２１２はメッキ法にて形成する。
マスクメタル２１２は、後工程においてバンプを形成する電極パッド部（第１導電材層２０９）のキャップメタル形成工程を兼ねているため、バンプとして使用する半田のヌレ性と、次工程でのレジスト剥離液及び次工程の下地導電部材２０７のエッチング液からの耐性とが要求される。このため、一例として、マスクメタル２１２をＮｉ下地Ａｕメッキにより形成することが好ましい。その理由は、Ｎｉ下地Ａｕメッキの構造は、穴部２０５の構造として強度が増すため、ウエハ処理又は後工程での熱応力に対して強い構造となるためである。また、Ｎｉ下地Ａｕメッキを用いると、マスクメタル２１２の形成後のウェットエッチング工程において、マスクメタル２１２のＮｉ下地Ａｕメッキ層が穴部２０５をエッチング液から保護するため、穴部２０５の内部の腐食（特に、エッチング液を起点とした腐食）を防止することができ、電気的に安定した信頼性の高い回路を形成することもできる。
本第１実施形態の実施例では、マスクメタル２１２をＮｉ下地Ａｕメッキにより形成し、一例として、Ｎｉの膜厚は２μｍ、Ａｕの膜厚は０．５μｍとしている。ここで、「マスクメタル２１２をＮｉ下地Ａｕメッキにより形成し」とは、図２Ｒのように、まず、Ｎｉメッキの下地層２１２ａを形成した後、Ｎｉメッキの下地層２１２ａの上にＡｕメッキのＡｕ層２１２ｂを形成して、マスクメタル２１２を形成することを意味する。
図２Ｊ及び図２Ｋは、図１のステップ（Ｓ１０８）において、下地導電部材２０７の表面のレジスト２０８を除去した後の半導体装置の断面状態を示す。図２Ｋに示すように、下地導電部材２０７上に形成されたレジスト２０８を、除去する。
この図１のステップ（Ｓ１０８）の工程は、本発明の１つの態様における、レジストを除去する工程に相当する。
本第１実施形態では、レジストの除去は、レジスト除去用の薬液を用いて行う。
図２Ｌ及び図２Ｍは、図１のステップ（Ｓ１０９）において、絶縁膜表面の下地導電部材２０７を除去した後の半導体装置の断面状態を示す。絶縁膜２０６上に形成された下地導電部材２０７を、マスクメタル２１２をマスクとして使用して、エッチングにて除去する。
この図１のステップ（Ｓ１０９）の工程は、本発明の１つの態様における、マスクメタルをマスクとして下地導電部材をエッチングして、導電材層を所定の形状に形成する工程に相当する。
下地導電部材２０７の除去はウェットエッチングにて行う。この際、一般に、穴部２０５内の中央凹部２１１の上部角部２１３及び底面２１４は、特にウェットエッチング液による表面荒れが生じやすい。しかしながら、本第１実施形態では、穴部２０５内の中央凹部２１１の上部角部２１３及び底面２１４は、マスクメタル２１２により覆われているため、エッチングされず、表面荒れが生じにくい。
図２Ｎは、図１のステップ（Ｓ１１０）において、電極パッド部（第１導電材層）２０９以外の表面に保護膜２１５を形成した後の半導体装置の断面状態を示す。保護膜２１５は、バンプを形成する電極パッド部（第１導電材層）２０９以外の表面を覆う膜である。保護膜２１５の材料の具体的な例としては、ポリイミドを用いることができる。
図２Ｏ及び図２Ｐは図１のステップ（Ｓ１１１）において、電極パッド部（第１導電材層）２０９に半田バンプ２１６を形成した後の半導体装置の断面状態を示す。半田バンプ２１６は、電極パッド部（第１導電材層）２０９上に形成された半田バンプである。電極パッド部（第１導電材層）２０９の表面には、マスクメタル２１２がキャップメタル（本第１実施形態ではＮｉ下地Ａｕメッキ層）として存在するため、新たにキャップメタルを形成する必要がない。そのため、図２Ｏ及び図２Ｐに示す本第１実施形態では、半田のヌレ性が良好であって接合強度の高い半田バンプ２１６が形成される。
本発明の第１実施形態によれば、基板２０１の表面及び穴部２０５に下地導電部材２０７を形成する第１工程と、下地導電部材２０７上にレジスト２０８を形成する第２工程と、第１導電材層２０９及び第２導電材層２１０を形成する第３工程と、第３工程で形成された第１導電材層２０９及び第２導電材層２１０上にマスクメタル２１２を形成する第４工程と、第２工程で形成されたレジスト２０８を除去する第５工程と、マスクメタル２１２をマスクとして下地導電部材２０７をエッチングして第１導電材層２０９及び第２導電材層２１０を所定の形状に形成する第６工程と、を有している。なお、第２工程は、下地導電部材２０７上で、かつ第１導電材層２０９，第２導電材層２１０を形成すべきでない箇所に、レジスト２０８を形成する工程である。第３工程は、レジスト２０８が形成された部位以外の部位に、第１導電材層２０９及び第２導電材層２１０を形成する工程である。
このような構成によって、下地導電部材２０７をエッチングして第１導電材層２０９及び第２導電材層２１０を所定の形状に形成する際、ウェットエッチング液により第１導電材層２０９及び第２導電材層２１０が侵食されることがない。そのため、本第１実施形態によれば、工程数を増やすことなく、かつ、レジストの残渣が無く品質低下を防止することができる半導体装置の製造方法及び半導体装置を提供することができる。
また、第１実施形態によれば、第１導電材層２０９及び第２導電材層２１０が銅（Ｃｕ）で構成されている場合、導電材層形成後の工程での銅（Ｃｕ）の酸化をマスクメタル２１２で防止することができる。そのため、第１導電材層２０９及び第２導電材層２１０の導電性の改善を図ることができる。また、第１導電材層２０９及び第２導電材層２１０上にマスクメタル２１２が形成されていることにより、第１導電材層２０９及び第２導電材層２１０の密着性及び導電性の改善を図ることができる。
また、本第１実施形態によれば、下地導電部材２０７を分離することなく、下地導電部材２０７が繋がったまま、Ｎｉ下地Ａｕメッキ層のマスクメタル２１２を形成することができる。そのため、Ｎｉ下地Ａｕメッキ層を形成するときは、無電解メッキの他に、電解メッキを使用することもできる。なお、従来は、穴部内の導電材層上にマスクメタルが形成されておらず、ウェットエッチングで配線形成後にマスクメタルを形成していたので、無電解メッキのみしか行うことができず、電解メッキは行うことができなかった。これに対して、本第１実施形態では、ウェットエッチングで配線形成する前（配線する前）にマスクメタル２１２を形成するので、無電解メッキのみならず、電解メッキも行うことができる。電解メッキは、無電解メッキよりも迅速に工程処理を行うことができる。
（第２実施形態）
図３は、本発明の第２実施形態における半導体装置の製造工程のフローチャートである。図４Ａ〜図４Ｉは、本第２実施形態における各製造工程での半導体装置の状態を示す断面図又は平面図である。本第２実施形態において、第３導電材層４０６及び第４導電材層４０１の形成までの工程は、図２Ａ〜図２Ｈにて説明した前記第１実施形態の第１導電材層２０９及び第２導電材層２１０の形成までの工程と同じ工程である。なお、第２実施形態において、第１実施形態と同じ部材については同じ符号を付けて説明を省略する。
図４Ａ及び図４Ｂは、図２Ｈと同じく、２つの導電材層を形成した後の半導体装置の状態を示す。図４Ｂは、図３のステップ（Ｓ３０６）において、下地導電部材４０３の表面に第３導電材層４０６及び第４導電材層４０１を形成した後の半導体装置の断面状態を示す。なお、下地導電部材４０３は、第１実施形態の下地導電部材２０７に対応している。
この図３のステップ（Ｓ３０６）の工程は、本発明の別の態様における、レジストが形成されていない部分に導電材層を形成する工程に相当する。
図４Ａ及び図４Ｂにおいて、第４導電材層４０１は、基板２０１の表面側における下地導電部材４０３上のレジスト４０４を形成していない部分（すなわち、図２Ｇの第１開口部２０９Ａの部分及び第２開口部２１０Ａの部分とに対応する部分）と、穴部４０５の底面及び内壁（図２Ｇの底面２０５ａ及び内壁２０５ｂにそれぞれ対応する部分）における下地導電部材４０３の表面にそれぞれ形成された導電材層である。レジスト４０４，４０７の材料の具体的な例としては、ノボラック系の樹脂を使用することができる。このノボラック系の樹脂の中には、感光剤を添加している。また、第３導電材層４０６及び第４導電材層４０１の材料の具体的な例としては、Ｃｕを使用することができる。
なお、以下の説明においては、第３導電材層４０６を電極パッド部として用いているため、電極パッド部４０６とする。すなわち、第３導電材層４０６と電極パッド部４０６は、同じものである。レジスト４０４を形成していない部分には、図２Ｇの第２開口部２１０Ａの部分に対応する部分のみならず、第１開口部２０９Ａの部分に対応する部分も含まれる。この第１開口部２０９Ａの部分に対応する部分には、後工程でバンプを形成する導電材の電極パッド部（第３導電材層）４０６も含まれる。第４導電材層４０１と導電材の電極パッド部（第３導電材層）４０６は、メッキ法にて形成する。
図４Ｃは、図３のステップ（Ｓ３０７）において、下地導電部材の表面のレジスト４０４を、全て除去するのではなく、その厚さの途中まで除去した後の半導体装置の断面状態を示す。レジスト４０７は、下地導電部材４０３の表面において膜状に残るように除去されたレジストである。レジスト４０７は、レジスト４０４の大部分をアッシング法によって除去することで、形成される。レジスト４０７の材料の具体的な例としては、レジスト４０４と同様である。
この図３のステップ（Ｓ３０７）の工程は、本発明の別の態様における、レジストが形成されていない部分に導電材層を形成したのち、導電材層上にマスクメタルを形成する前に、レジストをその厚さの途中まで除去する途中除去工程に相当する。
レジスト４０７の残膜の厚みは、次工程のマスクメタル形成工程において下地導電部材４０３の表面を保護してマスクメタルが形成されない程度であればよい。このレジスト４０７の残膜の厚みは、可能な限り薄い方が良い。
一例としての第２実施形態の実施例では、レジスト４０４を初期膜厚２０μｍから膜厚１９μｍまでアッシングすることにより、膜厚１μｍのレジスト４０７を形成している。
図４Ｄ及び図４Ｅは、図３のステップ（Ｓ３０８）において、第３導電材層４０６及び第４導電材層４０１の表面と側面の端面４０９に、エッチング用のマスクメタル４０８を形成した後の半導体装置の断面状態を示す。なお、マスクメタル４０８は、エッチング用のマスクメタルとして使用可能な金属層の一例として、Ｎｉ下地Ａｕメッキを使用している。マスクメタル４０８は、第３導電材層４０６及び第４導電材層４０１上にそれぞれ形成されたマスクメタルである。このマスクメタル４０８は、穴部４０５内の中央部に形成された凹部４１１、及び、後工程においてバンプを形成する電極パッド部（第３導電材層）４０６上、及び、途中除去工程のレジスト除去で露出した導電材からなる電極パッド部（第３導電材層）４０６の側部の端面４０９にも、形成される。
この図３のステップ（Ｓ３０８）の工程は、本発明の別の態様における、導電材層を形成したのち、導電材層上にマスクメタルを形成する工程に相当する。
本第２実施形態では、マスクメタル４０８はメッキ法にて形成する。
マスクメタル４０８は、後工程においてバンプを形成する導電材層の電極パッド部（第３導電材層）４０６のキャップメタル形成工程を兼ねている。そこで、マスクメタル４０８には、バンプとして使用する半田のヌレ性と、次工程におけるレジスト剥離液及び次工程における下地導電部材４０３のエッチング液からの耐性とが要求される。このため、マスクメタル４０８をＮｉ下地Ａｕメッキにより形成することが好ましい。その理由は、Ｎｉ下地Ａｕメッキの構造は、穴部４０５の構造として強度が増すため、ウエハ処理又は後工程での熱応力に対して強い構造となるためである。また、Ｎｉ下地Ａｕメッキを用いると、マスクメタル４０８の形成後のウェットエッチング工程において、マスクメタル４０８のＮｉ下地Ａｕメッキ層が穴部４０５をエッチング液から保護するため、穴部４０５の内部の腐食（特に、エッチング液を起点とした腐食）を防止することができ、電気的に安定した信頼性の高い回路を形成することもできる。
本第２実施形態の実施例では、マスクメタル４０８としてＮｉ下地Ａｕメッキを形成し、一例として、Ｎｉの膜厚は２μｍ、Ａｕの膜厚は０．５μｍとしている。ここで、「マスクメタル４０８としてＮｉ下地Ａｕメッキを形成し」とは、図４Ｊのように、まず、Ｎｉメッキの下地層４０８ａを形成した後、Ｎｉメッキの下地層４０８ａの上にＡｕメッキのＡｕ層４０８ｂを形成して、マスクメタル４０８を形成することを意味する。
図４Ｆは、図３のステップ（Ｓ３０９）において、下地導電部材４０３の表面のレジスト４０７を除去した後の半導体装置の断面状態を示す。図４Ｆでは、下地導電部材４０３上に残されたレジスト４０７を、全て除去している。
この図３のステップ（Ｓ３０９）の工程は、本発明の別の態様における、レジストを除去する工程に相当する。
本第２実施形態では、レジスト４０７の除去は、レジスト除去用の薬液を用いて行う。
図４Ｇは、図３のステップ（Ｓ３１０）において、絶縁膜表面の下地導電部材４０３を除去した後の半導体装置の断面形状を示す。マスクメタル４０８をマスクとして使用して、絶縁膜２０６上の下地導電部材４０３をエッチングにて除去する。
この図３のステップ（Ｓ３１０）の工程は、本発明の別の態様における、マスクメタルをマスクとして下地導電部材をエッチングして、導電材層を所定の形状に形成する工程に相当する。
下地導電部材４０３の除去はウェットエッチングにて行う。この際、一般に、穴部４０５内の中央凹部４１１の上部角部４１２及び底面４１３は、特にウェットエッチング液による表面荒れが生じやすい。しかしながら、本第２実施形態では、穴部４０５内の中央の凹部４１１の上部角部４１２と底面４１３、及び、電極パッド部（第３導電材層）４０６の側部の端面４０９がマスクメタル４０８で覆われているため、エッチングされず、表面荒れが生じにくい。
図４Ｈは、図３のステップ（Ｓ３１１）において、電極パッド部（第３導電材層）４０６以外の表面に保護膜４１４を形成した後の半導体装置の断面状態を示す。保護膜４１４は、バンプを形成する電極パッド部（第３導電材層）４０６以外の表面を覆う保護膜である。保護膜４１４の材料の具体的な例としては、ポリイミドを用いることができる。
図４Ｉは、図３のステップ（Ｓ３１２）において、電極パッド部（第３導電材層）４０６に半田バンプ４１５を形成した後の半導体装置の断面状態を示す。半田バンプ４１５は、電極パッド部（第３導電材層）４０６上に形成される。電極パッド部（第３導電材層）４０６の表面に、マスクメタル４０８がキャップメタル（本第２実施形態ではＮｉ下地Ａｕメタル層）として存在するため、新たにキャップメタルを形成する必要がない。そのため、本第２実施形態では、半田のヌレ性が良好であって接合強度の高い半田バンプ４１５が形成される。
本第２実施形態では、第１実施形態における第３工程と第４工程の間に、レジスト４０４をその厚さの途中まで除去してその一部をレジスト４０７として残す途中除去工程を含む。この途中除去工程を含むことにより、第４導電材層４０１と第３導電材層（電極パッド部）４０６の表面に加えて、それらの第３導電材層４０６及び第４導電材層４０１の各端面４０９までマスクメタル４０８で覆うことが可能となる。このため、第３導電材層４０６及び第４導電材層４０１の膜厚が厚い場合（例えば、第３導電材層４０６及び第４導電材層４０１の膜厚が、通常の厚さである５〜１０μｍの２倍程度の厚さの場合）においても、下地導電部材４０３をエッチングして第３導電材層４０６及び第４導電材層４０１を所定の形状に形成する際、ウェットエッチング液により第３導電材層４０６及び第４導電材層４０１が侵食されることがない。このため、工程数を増やすことなく、かつ、レジストの残渣が無く品質低下を防止することができる半導体装置の製造方法及び半導体装置を提供することができる。
また、保護膜４１４を形成するとき、例えば、２００℃まで加熱して硬化させるため、第３導電材層４０６及び第４導電材層４０１を構成する一例としてのＣｕが再結晶化され、その際、収縮が発生して、第３導電材層４０６及び第４導電材層４０１の下の層との間に残留応力が発生してしまう可能性がある。これに対して、第３導電材層４０６及び第４導電材層４０１の表面側及び側部がマスクメタル４０８で覆われていると、保護膜４１４を形成するために２００℃まで加熱して硬化させるとき、マスクメタル４０８で熱を反射して第３導電材層４０６及び第４導電材層４０１に対して熱がそのまま伝わるのを抑制することができる。第３導電材層４０６及び第４導電材層４０１に対して熱がそのまま伝わるのを抑制することで、Ｃｕが再結晶化が幾分抑制されて、第３導電材層４０６及び第４導電材層４０１の下の層との間に発生する残留応力を減少させることができる。
また、本第２実施形態によれば、第３導電材層４０６及び第４導電材層４０１が銅（Ｃｕ）で構成されている場合、導電材層形成後の工程での銅（Ｃｕ）の酸化をマスクメタル４０８で防止することができて、第３導電材層４０６及び第４導電材層４０１の導電性の改善を図ることができる。また、第３導電材層４０６及び第４導電材層４０１上にマスクメタル４０８が形成されていることにより、第３導電材層４０６及び第４導電材層４０１の密着性及び導電性の改善を図ることができる。
また、本第２実施形態においても、下地導電部材４０３を分離することなく、下地導電部材４０３が繋がったまま、Ｎｉ下地Ａｕメッキ層のマスクメタル４０８を形成することができる。そのため、Ｎｉ下地Ａｕメッキ層を形成するとき、無電解メッキの他に、電解メッキを使用することもできる。なお、従来は、穴部内の導電材層上にマスクメタルが形成されておらず、ウェットエッチングで配線形成後にマスクメタルを形成したので、無電解メッキのみしか行うことができず、電解メッキは行うことができなかった。これに対して、第２実施形態では、ウェットエッチングで配線形成する前（配線する前）にマスクメタル４０８を形成するので、無電解メッキのみならず、電解メッキも行うことができる。電解メッキは、無電解メッキよりも迅速に工程処理を行うことができる。
なお、上記様々な実施形態又は変形例のうちの任意の実施形態又は変形例を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形又は修正は明白である。そのような変形又は修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
本発明にかかる半導体装置の製造方法は、半導体チップ、又は、半導体チップと基板とを繋ぐ三次元実装、又は、電子部品の実装などに適用することができる。

Claims (4)

  1. 基板の表面と前記基板に形成された穴部とに下地導電部材を形成し、
    前記下地導電部材上の前記穴部を少なくとも除く領域にレジストを形成し、
    前記レジストが形成されていない部分に導電材層を形成した後、前記導電材層上にマスクメタルを形成する前に、前記レジストをその膜厚が前記導電材層の膜厚より薄くなるまで除去し、
    途中まで除去された前記レジストにより前記下地導電部材の表面を保護した状態で前記導電材層上及び前記導電材層の側部の端面にマスクメタルを形成し、
    前記マスクメタルを形成した後、途中まで除去された前記レジストを除去し、
    前記マスクメタルをマスクとして前記下地導電部材をエッチングして、前記導電材層を所定の形状に形成する、
    半導体装置の製造方法。
  2. 前記レジストが形成されていない部分に前記導電材層を形成するとき、前記基板に形成された前記穴部内の側壁及び底面にも前記導電材層を形成すると共に、
    前記導電材層上及び前記導電材層の前記側部の前記端面に前記マスクメタルを形成するとき、前記穴部内の前記側壁及び前記底面に形成された前記導電材層上にも前記マスクメタルを形成する、
    請求項１に記載の半導体装置の製造方法。
  3. 前記マスクメタルを形成するとき、前記導電材層により構成される電極パッド部にキャップメタルを形成する、
    請求項１に記載の半導体装置の製造方法。
  4. 前記マスクメタルが、Ｎｉの下地層と、前記下地層の上のＡｕ層とで形成される、
    請求項１に記載の半導体装置の製造方法。
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