JP2004349593A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】断線やステップカバレージの劣化を防止し、信頼性の高いBGAを有する半導体装置を提供する。
【解決手段】シリコンチップ51Aの表面にパッド電極53が形成されている。シリコンチップ51Aの裏面からシリコンチップ51Aを貫通して、パッド電極11に到達するビアホールVHが設けられ、このビアホールVHにシリコンチップ51Aの裏面の配線層64が通され、パッド電極53と電気的に接続される。そして、配線層64はシリコンチップ51Aの裏面のシリコン凸部58を覆っており、このシリコン凸部58上の配線層64の部分にハンダボール66が形成されている。
【選択図】 図14

Description

【0001】
【発明の属する技術分野】
本発明は、複数のボール状の導電端子が配列されたBGA(Ball Grid Array)型の半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、三次元実装技術として、また新たなパッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【0003】
従来より、CSPの一種として、BGA型の半導体装置が知られている。このBGA型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【0004】
そして、このBGA型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【0005】
このようなBGA型の半導体装置は、側部に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このBGA型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
【0006】
図20は、従来のBGA型の半導体装置の概略構成を成すものであり、図20(A)は、このBGA型の半導体装置の表面側の斜視図である。また、図20(B)はこのBGA型の半導体装置の裏面側の斜視図である。
【0007】
このBGA型の半導体装置101は、第1及び第2のガラス基板102、103の間に半導体チップ104がエポキシ樹脂105a、105bを介して封止されている。第2のガラス基板103の一主面上、即ちBGA型の半導体装置101の裏面上には、ボール状の導電端子106が格子状に複数配置されている。この導電端子106は、第2の配線110を介して半導体チップ104へと接続される。複数の第2の配線110には、それぞれ半導体チップ104の内部から引き出されたアルミニウム配線が接続されており、各ボール状の導電端子106と半導体チップ104との電気的接続がなされている。
【0008】
このBGA型の半導体装置101の断面構造について図21を参照して更に詳しく説明する。図21はダイシングラインに沿って、個々のチップに分割されたBGA型の半導体装置101の断面図を示している。
【0009】
半導体チップ104の表面に配置された絶縁膜108上に第1の配線107が設けられている。この半導体チップ104は樹脂層105aによって第1のガラス基板102と接着されている。また、この半導体チップ104の裏面は、樹脂層105bによって第2のガラス基板103と接着されている。
【0010】
そして、第1の配線107の一端は第2の配線110と接続されている。この第2の配線110は、第1の配線107の一端から第2のガラス基板103の表面に延在している。そして、第2のガラス基板103上に延在した第2の配線上には、ボール状の導電端子106が形成されている。
【0011】
上述した技術は、例えば以下の特許文献1に記載されている。
【0012】
【特許文献1】
特表2002−512436号公報
【0013】
【発明が解決しようとする課題】
しかしながら、上述したBGA型の半導体装置101において、第1の配線107と第2の配線110との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第2の配線110のステップカバレージにも問題があった。
【0014】
【課題を解決するための手段】
そこで、本発明の半導体装置は、半導体チップの第1の主面にパッド電極を設け、半導体チップの第2の主面に半導体凸部を設け、パッド電極が設けられた半導体チップの第1の主面に支持基板を接着する。そして、半導体チップの第2の主面から、パッド電極の表面に到達するビアホールを形成し、このビアホールを通して、パッド電極と電気的に接続され、このビアホールから半導体チップの第2の主面上を延在して半導体凸部を覆う配線層を形成する。さらに、半導体凸部を覆う配線層部分の上に、この配線層部分と電気的に接続された導電端子を形成したものである。
【0015】
これにより、半導体チップのパッド電極から、その導電端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いBGA型の半導体装置を得ることができる。また、導電端子は半導体凸部上に形成されるので、導電端子は、半導体チップの第2の主面からその分高い位置に形成される。これにより、この半導体装置がプリント基板へ実装された時に生じる熱応力が緩和されやすくなり、導電端子の損傷を極力防止することができる。
【0016】
【発明の実施の形態】
次に、本発明の第1の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図14はこの半導体装置の断面図であり、後述する工程を経たシリコンウエハーをダイシングライン領域に沿って個々のチップに分割したものを示している。また、図14においてDSはダイシングライン中心である。
【0017】
シリコンチップ51Aは、例えばCCDイメージセンサ・チップであり、その第1の主面である表面には、BPSG等の層間絶縁膜52を介してパッド電極53が形成されている。このパッド電極53は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで拡張したものであり、拡張パッド電極とも呼ばれる。
【0018】
このパッド電極53は、シリコン窒化膜等のパッシベーション膜54で被覆されている。このパッド電極53が形成されたシリコンチップ51Aの表面には、例えばエポキシ樹脂から成る樹脂層55を介して、ガラス基板56が接着されている。ガラス基板56はシリコンチップ51Aを支持する支持基板として用いられる。シリコンチップ51AがCCDイメージセンサ・チップの場合には、外部からの光をシリコンチップ51Aの表面のCCDデバイスで受光する必要があるため、ガラス基板56のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ51Aが受光や発光するものでない場合には不透明基板であってもよい。
【0019】
そして、シリコンチップ51Aの第2の主面である裏面から、パッド電極53に到達するビアホールVHが形成されている。また、ビアホールVHの側壁には側壁絶縁膜61Aが形成されている。側壁絶縁膜61Aは後述する配線層64とシリコンチップ51Aとを電気的に絶縁するものである。
【0020】
また、シリコンチップ51Aの裏面には、ビアホールVHと隣接した領域に、シリコン凸部58が形成されている。シリコン凸部58は、後述するようにシリコン基板を選択的にエッチングすることで形成され、その高さhは、シリコンチップ51Aの裏面を基準にして35μm程度であるが、高いほどプリント基板への実装時に生じる熱応力を緩和するのに有効である。また、シリコン凸部58の底部の幅W1は400μm程度であり、ハンダボールの径に応じて決められる。
シリコン凸部58の上部の幅W2は340μm程度である。シリコンチップ51Aの厚さは135μm程度である。
【0021】
そして、シリコンチップ51Aの裏面及びシリコン凸部58は第1の絶縁膜59によって覆われている。この第1の絶縁膜59は配線層64とシリコンチップ51Aとを電気的に絶縁するものである。
【0022】
そして、このビアホールVHを通してパッド電極53に電気的に接続し、かつビアホールVHからシリコンチップ51Aの裏面上を延在する配線層64が形成されている。配線層64は、再配線層とも呼ばれるもので、例えば銅(Cu)上に、Ni/Al等のバリアメタルを積層した構造である。配線層64の下層にはシード層62が設けられているが、これは配線層64を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。
【0023】
なお、Cu配線のようにシリコンへの拡散傾向の強い金属を使用する場合には、Cu拡散によるデバイス特性劣化を防止するため、シード層62の下にバリア層(例えば、TiN層、TiW層)を形成する必要がある。配線層64は、シリコン凸部58を覆うように、シリコンチップ51Aの裏面上に延びている。
【0024】
そして、配線層64は保護膜であるソルダーマスク65によって覆われているが、ソルダーマスク65には、シリコン凸部58上の部分に開口部Kが形成されている。このソルダーマスク65の開口部Kを通して、導電端子であるハンダボール66が搭載されている。これにより、ハンダボール66と配線層64とが電気的に接続されている。このようなハンダボール66を複数形成することでBGA構造を得ることができる。
【0025】
こうしてシリコンチップ51Aのパッド電極53から、その裏面に形成されたハンダボール66に至るまでの配線が可能となる。また、ビアホールVHを通して配線しているので、断線が起こりにくく、ステップカバレージも優れている。さらに配線の機械的強度も高い。さらに、ハンダボール66は、シリコン凸部58上に配置されているので、その形成位置がシリコンチップ51Aの裏面よりもその分高くなる。これにより、この半導体装置をプリント基板に実装する際に、プリント基板とハンダボール66との熱膨張率の差によって生じる応力によって、ハンダボール66やシリコンチップ51Aが損傷することが防止される。
【0026】
次にこの半導体装置の製造方法について説明する。図1に示すように、シリコンウエハー51の表面には、図示しない半導体集積回路(例えば、CCDイメージセンサ)が形成されているものとする。なお、図1は、後述するダイシング工程で分割される予定の隣接チップの境界の断面を示している。
【0027】
そのシリコンウエハー51の表面に、BPSG等の層間絶縁膜52を介して、一対のパッド電極53を形成する。この一対のパッド電極53は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは1μm程度である。また、一対のパッド電極53はダイシングライン領域DLに拡張され、その拡張された端部をダイシングライン中心DSの手前に配置している。
【0028】
そして、一対のパッド電極53を覆うシリコン窒化膜等のパッシベーション膜54を形成し、さらにこのパッシベーション膜54上に、例えばエポキシ樹脂から成る樹脂層55を塗布する。そして、この樹脂層55を介して、シリコンウエハー51の表面にガラス基板56を接着する。このガラス基板56はシリコンウエハー51の保護基板や支持基板として機能する。そして、このガラス基板56が接着された状態で、必要に応じてシリコンウエハー51の裏面エッチング、いわゆるバックグラインドを行い、その厚さを170μm程度に加工する。
【0029】
そして、バックグラインドされたシリコンウエハー51の裏面の全面にホトレジストを塗布し、これを露光及び現像することにより、ホトレジスト層57を選択的に形成する。
【0030】
そして、図2に示すように、このシリコン凸部58をマスクにしてシリコンウエハー51の裏面をエッチングすることにより、シリコン凸部58を形成する。このエッチングにはスピンエッチャー等を用いたウエットエッチングや、ドライエッチングを用いることができる。シリコン凸部58の高さhは、35μm程度であるが、これはエッチング量を調整することで任意に変更可能である。
【0031】
次に、図3に示すように、レジスト剥離液を用いてホトレジスト層57を除去した後に、シリコンウエハー51の裏面をスピンエッチャー等を用いて、5μm程度ウエットエッチングする。これにより、シリコン凸部58の上縁の角部が丸められ、後述する第1の絶縁膜59の段差被覆性を良好にすることができる。
【0032】
次に、図4に示すように、シリコンウエハー51の裏面全体に第1の絶縁膜59を形成する。第1の絶縁膜59は、例えばプラズマCVD膜であり、PE−SiO膜やPE−SiN膜が適している。
【0033】
次に、図5に示すように、第1の絶縁膜59上にホトレジスト層60を選択的に形成し、このホトレジスト層60をマスクとして、第1の絶縁膜59及びシリコンウエハー51のエッチングを行い、シリコンウエハー51を貫通するビアホールVHを形成する。ビアホールVHの底部には層間絶縁膜52が露出され、それに接してパッド電極53がある。ビアホールVHの幅は、40μm程度、その長さは200μm程度である。
【0034】
ビアホールVHを形成するには、レーザービームを用いてエッチングする方法やドライエッチングを使用する方法がある。このビアホールVHの断面形状は、後述するシード層62の被覆性を良くするために、レーザービームの制御により順テーパー形状に加工することが好ましい。
【0035】
次に、図6に示すように、ビアホールVHが形成されたシリコンウエハー51の裏面全体に第2の絶縁膜61を形成する。第2の絶縁膜61としては、例えばプラズマCVD膜であり、PE−SiO膜やPE−SiN膜が適している。第2の絶縁膜61はビアホールVHの底部、側壁及び第1の絶縁膜59上に形成される。
【0036】
次に、図7に示すようにホトレジスト層を用いないで、異方性のドライエッチングを行うと、ビアホールVHの側壁にのみ、第2の絶縁膜61が残り、これが側壁絶縁膜61Aとなる。このエッチング工程で、ビアホールVHの底部の第2の絶縁膜61及び層間絶縁膜52がエッチング除去され、パッド電極53が露出される。
【0037】
なお、パッド電極53を露出する方法としては、層間絶縁膜52を異方性エッチングした後に、第2の絶縁膜61を形成し、再び、第2の絶縁膜61を異方性エッチングして、パッド電極53を露出してもよい。側壁絶縁膜61のステップカバレージを良好に確保するためである。
【0038】
次に、配線層64を形成する工程を説明する。図8に示すように、バリア層(例えばTiN層)をスパッタ法又はCVD法で形成した後に、銅(Cu)から成るシード層62を無電解メッキ法又はCVD法により全面に形成する。シード層62は後述する電解メッキ時のメッキ膜成長のためのメッキ電極となる。その厚さは数100nm程度でよい。なお、ビアホールVHが順テーパーに加工されている場合には、シード層62の形成にはスパッタ法を用いることができる。バリア層は前述と同様に、Cuのシリコンへの拡散を防止するために形成され、その厚さは数10nmである。
【0039】
そして、銅(Cu)の電解メッキを行うが、その前にメッキを形成しない領域に選択的にホトレジスト層63を形成する(図9)。この領域は配線層64及びハンダボール形成領域を除く領域である。
【0040】
次に、図10に示すように、銅(Cu)の電解メッキを行い、続けてニッケル(Ni),金(Au)の無電解メッキを行うことで、ビアホールVH内を完全に埋め込む配線層64を形成する。上記のNi,Auはバリアメタル64aであり、スパッタ法で形成してもよい。配線層64はビアホールVHからシリコンウエハーの裏面に取り出され、この裏面上を延びて、シリコン凸部58を覆う。これにより配線層64は、パッド電極53とシード層62を介して電気的に接続される。
【0041】
この方法は工程削減には良いが、配線層64のメッキの厚さとビアホールVHに成長するメッキ厚さを独立に制御できないので、両者を最適化できないという欠点がある。そこで、ビアホールVH内の配線層64(柱状端子ともいう)については電解メッキで形成し、それ以外の部分の配線層64についてはAlスパッタ法又は電解メッキ法で形成するようにしてもよい。
【0042】
次に、図11に示すように、ホトレジスト層63を除去する。さらに、配線層64をマスクとして、ホトレジスト層63の下に残存しているシード層62をエッチングにより除去する。このとき、配線層64もエッチングされるが、配線層64はシード層62より厚いので問題はない。
【0043】
次に、図12に示すように、配線層64上にソルダーマスク65を被着する。ソルダーマスク65のシリコン凸部58上の部分については除去され、開口部Kが設けられている。
【0044】
そして、図13に示すように、スクリーン印刷法を用いて、配線層64の所定領域上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール66を形成する。なお、配線層64はシリコンウエハー51の裏面の所望領域に、所望の本数を形成することができ、ハンダボール66の数や形成領域も自由に選択できる。
【0045】
そして、図14に示すように、ダイシングライン中心DSに沿って、ダイシング工程を行い、シリコンウエハー51を複数のシリコンチップ51Aに分割する。このダイシング工程では、レーザービームを用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板56の切断面がテーパー形状となるように加工することにより、ガラス基板56の割れを防止することができる。
【0046】
次に、本発明の第2の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図19はこの半導体装置の断面図であり、後述する工程を経たシリコンウエハーをダイシングラインに沿って個々のチップに分割したものを示している。また、図19においてDSはスクライブライン中心である。なお、図19において、第1の実施形態に係る図14と同一の構成部分については同一の符号を付して詳細な説明を省略する。
【0047】
第1の実施形態によれば、配線層64はビアホールVHに完全に埋め込まれているのに対して、本実施形態は、配線層64AはビアホールVHに不完全に埋め込まれている点で第1の実施形態と相違している。すなわち、配線層64はビアホールVHの底部及び側壁を覆っているが、その膜厚の2倍がビアホールVHの幅に対して小さいために、それ自身との間に隙間を有している。そして、ソルダーマスク65の一部がこの隙間を埋め込むように構成されている。この構造によれば、配線層64AがビアホールVHに完全に埋め込まれているものに比して、プリント基板等への実装時に生じる機械的な応力に強い。
【0048】
次に、本実施形態の半導体装置の製造方法について説明するが、最初の工程からホトレジスト層63を形成するまでの工程(図1〜図9の工程)については、第1の実施形態と全く同じである。
【0049】
すなわち、ホトレジスト層63を形成した後、図15に示すように、銅(Cu)の電解メッキを行い、続けてニッケル(Ni),金(Au)の無電解メッキを行うことで、ビアホールVHを不完全に埋め込む配線層64Aを形成する。この工程では、メッキ時間を調整することで、配線層64をビアホールVH内に不完全に埋め込むようにすることができる。
【0050】
その後は、第1の実施形態と同様であり、図16に示すように、ホトレジスト層63を除去し、配線層64をマスクとして、ホトレジスト層63の下に残存しているシード層62をエッチングにより除去する。次に、図17に示すように、配線層64A上にソルダーマスク65を被着する。
【0051】
そして、図18に示すように、スクリーン印刷法を用いて、配線層64Aの所定領域上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール66を形成する。
【0052】
そして、図19に示すように、ダイシングライン中心DSに沿ってダイシング工程を行い、シリコンウエハー51を複数のシリコンチップ51Aに分割する。
【0053】
上述した第1及び第2の実施形態では、ビアホールVH内に電解メッキにより、配線層64、64Aを埋め込むように形成しているが、これには限定されず、他の方法を用いても良い。例えば、ビアホールVH内にCVD法やMOCVD法により銅(Cu)等の金属を埋め込む方法が挙げられる。
【0054】
また、上述した実施形態では、ビアホールVHから引き出された配線層64、64A上にハンダボール66を形成しているが、これには限定されず、ビアホールVHに埋め込まれた配線層64、64A上に、ハンダボール66を形成しても良い。
【0055】
さらにまた、上述した実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域DLまで拡張して成るパッド電極53を形成しているが、これには限定されず、パッド電極53の代わりに、ダイシングライン領域DLまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホールVHの形成位置をこのパッド電極を合わせれば良く、他の工程は全く同じである。
【0056】
【発明の効果】
本発明によれば、半導体チップのパッド電極から、その裏面の導電端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いBGAを有する半導体装置を得ることができる。
【0057】
また、導電端子は半導体チップの裏面に設けられた半導体凸部上に形成されるので、半導体チップの裏面から高い位置に形成される。これにより、この半導体装置がプリント基板へ実装された時に生じる応力が吸収されやすくなり、導電端子の損傷を極力防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図2】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図3】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図5】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図6】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図7】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図8】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図9】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図10】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図11】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図12】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図13】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図14】本発明の第1の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図15】本発明の第2の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図16】本発明の第2の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図17】本発明の第2の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図18】本発明の第2の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図19】本発明の第2の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図20】従来に係る半導体装置を説明する図である。
【図21】従来に係る半導体装置を説明する図である。

Claims (14)

  1. 半導体チップの第1の主面に設けられたパッド電極と、
    前記半導体チップの第2の主面に設けられた半導体凸部と、
    前記半導体チップの第1の主面に接着された支持基板と、
    前記半導体チップの第2の主面から前記パッド電極の表面に到達するように前記半導体チップに形成されたビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第2の主面上を延在して前記半導体凸部を覆う配線層と、
    前記半導体凸部を覆う配線層部分の上に形成され、この配線層部分と電気的に接続された導電端子と、を有することを特徴とする半導体装置。
  2. 前記ビアホールの側壁に形成され、前記配線層と前記半導体チップとを電気的に絶縁する絶縁層を有することを特徴とする請求項1記載の半導体装置。
  3. 前記配線層が前記ビアホールに完全に埋め込まれていることを特徴とする請求項1記載の半導体装置。
  4. 前記配線層が前記ビアホールに不完全に埋め込まれていることを特徴とする請求項1記載の半導体装置。
  5. 半導体基板の第1の主面にパッド電極を形成する工程と、
    前記半導体基板の第1の主面にガラス基板を接着する工程と、
    前記半導体基板の第2の主面の所定領域にホトレジスト層を形成する工程と、前記ホトレジスト層をマスクとして前記半導体基板をエッチングすることにより半導体凸部を形成する工程と、
    前記半導体基板の第2の主面から前記パッド電極の表面に到達するビアホールを形成する工程と、
    前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第2の主面上を延在して前記半導体凸部を覆う配線層を形成する工程と、
    前記配線層上に導電端子を形成する工程と、
    前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。
  6. 前記配線層を形成する工程は、電解メッキ法又はスパッタ法により行われることを特徴とする請求項5記載の半導体装置の製造方法。
  7. 前記ビアホール形成後に、このビアホールの側壁に、前記配線層と前記半導体基板とを電気的に絶縁する側壁絶縁膜を形成する工程を有することを特徴とする請求項5記載の半導体装置。
  8. 前記配線層を形成する工程で、この配線層が前記ビアホールに完全に埋め込まれることを特徴とする請求項5又は請求項6に記載の半導体装置。
  9. 前記配線層を形成する工程で、この配線層が前記ビアホールに不完全に埋め込まれることを特徴とする請求項5又は請求項6に記載の半導体装置。
  10. 前記半導体凸部を形成した後に、この半導体凸部の角を丸める工程を有することを特徴とする請求項5記載の半導体装置。
  11. 半導体基板の第1の主面にパッド電極を形成する工程と、
    前記半導体基板の第1の主面にガラス基板を接着する工程と、
    前記半導体基板の第2の主面の所定領域にホトレジスト層を形成する工程と、前記ホトレジスト層をマスクとして前記半導体基板をエッチングすることにより半導体凸部を形成する工程と、
    前記ホトレジスト層を除去した後に、前記半導体基板の第2の主面に絶縁膜を形成する工程と、
    前記半導体基板の第2の主面から前記パッド電極の表面に到達するビアホールを形成する工程と、
    前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
    前記ビアホール内にシード層を形成する工程と、
    電解メッキにより、前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第2の主面上を延在して前記半導体凸部を覆う配線層を形成する工程と、
    前記配線層上に導電端子を形成する工程と、
    前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。
  12. 前記配線層を形成する工程で、この配線層が前記ビアホールに完全に埋め込まれることを特徴とする請求項11記載の半導体装置。
  13. 前記配線層を形成する工程で、この配線層が前記ビアホールに不完全に埋め込まれることを特徴とする請求項11記載の半導体装置。
  14. 前記半導体凸部を形成した後に、この半導体凸部の角を丸める工程を有することを特徴とする請求項11記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
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JP2006173251A (ja) * 2004-12-14 2006-06-29 Fujikura Ltd 配線基板の製造方法
KR100828027B1 (ko) * 2006-06-28 2008-05-08 삼성전자주식회사 스택형 웨이퍼 레벨 패키지 및 그의 제조 방법, 및 웨이퍼레벨 스택 패키지 및 그의 제조 방법
JP2010010557A (ja) * 2008-06-30 2010-01-14 Ebara Corp 導電材料構造体の形成方法
US8784636B2 (en) 2007-12-04 2014-07-22 Ebara Corporation Plating apparatus and plating method
KR20160078882A (ko) * 2014-12-25 2016-07-05 도쿄엘렉트론가부시키가이샤 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체
JP2020004845A (ja) * 2018-06-28 2020-01-09 凸版印刷株式会社 配線基板

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4130158B2 (ja) 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
DE10356885B4 (de) 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
JP2006093367A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2007036060A (ja) * 2005-07-28 2007-02-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
JP2007311771A (ja) * 2006-04-21 2007-11-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5270349B2 (ja) * 2006-08-25 2013-08-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JPWO2008023827A1 (ja) * 2006-08-25 2010-01-14 三洋電機株式会社 半導体装置
US8212331B1 (en) * 2006-10-02 2012-07-03 Newport Fab, Llc Method for fabricating a backside through-wafer via in a processed wafer and related structure
KR100843240B1 (ko) 2007-03-23 2008-07-03 삼성전자주식회사 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨스택을 위한 반도체 소자의 관통전극 형성방법
US7923645B1 (en) * 2007-06-20 2011-04-12 Amkor Technology, Inc. Metal etch stop fabrication method and structure
CN102473639B (zh) * 2010-03-09 2017-09-15 伊文萨思公司 半导体装置的制造方法及半导体装置
US9293678B2 (en) 2010-07-15 2016-03-22 Micron Technology, Inc. Solid-state light emitters having substrates with thermal and electrical conductivity enhancements and method of manufacture
US8816505B2 (en) 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
US20130313710A1 (en) * 2012-05-22 2013-11-28 Micron Technology, Inc. Semiconductor Constructions and Methods of Forming Semiconductor Constructions
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
JP6460266B2 (ja) * 2016-01-29 2019-01-30 三菱電機株式会社 半導体装置
TWI623049B (zh) * 2016-11-04 2018-05-01 英屬開曼群島商鳳凰先驅股份有限公司 封裝基板及其製作方法
JP6963396B2 (ja) * 2017-02-28 2021-11-10 キヤノン株式会社 電子部品の製造方法
KR102420586B1 (ko) 2017-07-24 2022-07-13 삼성전자주식회사 반도체 장치, 반도체 패키지 및 반도체 패키지의 제조 방법
JP2019160893A (ja) * 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761782A (en) * 1971-05-19 1973-09-25 Signetics Corp Semiconductor structure, assembly and method
JPH0321859A (ja) 1989-06-20 1991-01-30 Nippondenso Co Ltd 酸素センサー
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
DE4312976A1 (de) * 1993-04-21 1994-10-27 Bosch Gmbh Robert Kontaktierung von elektrisch leitenden Schichten eines Schichtsystems
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5684331A (en) * 1995-06-07 1997-11-04 Lg Semicon Co., Ltd. Multilayered interconnection of semiconductor device
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
US5946555A (en) * 1996-11-04 1999-08-31 Packard Hughes Interconnect Company Wafer level decal for minimal packaging of chips
US5904496A (en) 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
IL120514A (en) * 1997-03-25 2000-08-31 P C B Ltd Electronic interconnect structure and method for manufacturing it
JPH10303327A (ja) * 1997-04-23 1998-11-13 Yamaichi Electron Co Ltd 半導体チップの接点変換構造と該接点変換構造を有する半導体チップの製造法
US6586829B1 (en) * 1997-12-18 2003-07-01 Si Diamond Technology, Inc. Ball grid array package
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6114221A (en) * 1998-03-16 2000-09-05 International Business Machines Corporation Method and apparatus for interconnecting multiple circuit chips
US6303988B1 (en) * 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
KR100266698B1 (ko) * 1998-06-12 2000-09-15 김영환 반도체 칩 패키지 및 그 제조방법
US6271059B1 (en) 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
US6263566B1 (en) * 1999-05-03 2001-07-24 Micron Technology, Inc. Flexible semiconductor interconnect fabricated by backslide thinning
JP3450238B2 (ja) * 1999-11-04 2003-09-22 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
US6350633B1 (en) * 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6444489B1 (en) 2000-12-15 2002-09-03 Charles W. C. Lin Semiconductor chip assembly with bumped molded substrate
US6433427B1 (en) * 2001-01-16 2002-08-13 Industrial Technology Research Institute Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication
JP4053257B2 (ja) 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法
JP2002373957A (ja) 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4000507B2 (ja) 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173251A (ja) * 2004-12-14 2006-06-29 Fujikura Ltd 配線基板の製造方法
JP4708009B2 (ja) * 2004-12-14 2011-06-22 株式会社フジクラ 配線基板の製造方法
KR100828027B1 (ko) * 2006-06-28 2008-05-08 삼성전자주식회사 스택형 웨이퍼 레벨 패키지 및 그의 제조 방법, 및 웨이퍼레벨 스택 패키지 및 그의 제조 방법
US8784636B2 (en) 2007-12-04 2014-07-22 Ebara Corporation Plating apparatus and plating method
JP2010010557A (ja) * 2008-06-30 2010-01-14 Ebara Corp 導電材料構造体の形成方法
KR20160078882A (ko) * 2014-12-25 2016-07-05 도쿄엘렉트론가부시키가이샤 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체
JP2016122800A (ja) * 2014-12-25 2016-07-07 東京エレクトロン株式会社 配線層形成方法、配線層形成システムおよび記憶媒体
KR102560933B1 (ko) * 2014-12-25 2023-07-28 도쿄엘렉트론가부시키가이샤 배선층 형성 방법, 배선층 형성 시스템 및 기억 매체
JP2020004845A (ja) * 2018-06-28 2020-01-09 凸版印刷株式会社 配線基板
JP7279306B2 (ja) 2018-06-28 2023-05-23 凸版印刷株式会社 配線基板

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