JP3450238B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、熱膨張率差に起因する金属バ
ンプの損傷等を回避する構造の半導体装置及び該半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置では、電子機器の高性
能化、小型軽量化及び高速化の要請に応えるため新形態
のパッケージが開発されている。搭載する半導体チップ
の高集積化によって装置の小型化や薄型化が実現され、
電子機器の更なる高性能化や高速化が図られており、高
密度実装が可能なＦＣＢＧＡ（flip chip ball grid ar
ray）方式によるパッケージも出現している。
【０００３】図１７は、ＦＣＢＧＡ方式による半導体装
置を示す側面図であり、（ａ）は半導体チップを、
（ｂ）は半導体チップの実装状態を夫々示す。半導体チ
ップ３１は、周辺部又は活性領域上に所定配列の複数の
電極パッドを有し、各電極パッド上には金属バンプ２５
が搭載される（図１７（ａ））。この半導体チップ３１
は、最終ユーザ側で、バンプ配列パターンと同じパター
ンの電極を有する多層配線基板（実装基板）３２に実装
される。
【０００４】一般に、金属バンプ２５がはんだボールで
構成される場合には、はんだボールは、所定温度下でリ
フローされて多層配線基板３２に固着される。この際
に、半導体チップ３１と多層配線基板３２との熱膨張係
数の違いによって応力歪みが発生し、実装信頼性が損な
われるという問題がある。この問題の解決のため、以下
のような対策がとられている。
【０００５】例えば、材料としては高価な窒化アルミニ
ウム（ＡｌＮ）、ムライド、ガラセラ等のセラミック系
の材料を多層配線基板３２に用い、半導体チップ３１を
主に構成するシリコンの線膨張係数に多層配線基板３２
の線膨張係数を近づけ、線膨張係数のミスマッチを最小
限にして実装信頼性を高めるという対策がとられてい
る。しかし、この対策は、実装信頼性の向上という観点
では効果があるものの、多層配線基板３２の材料が高価
になるので、スーパーコンピュータや大型コンピュータ
等の高価な装置への適用用途に限定されることになる。
【０００６】そこで、比較的廉価で線膨張係数が大きい
有機系材料を用いた多層配線基板を実装に用い、多層配
線基板と半導体チップとの間にアンダーフィル樹脂を挿
入し、バンプ接続部に働くせん断応力を分散させること
で応力歪みを軽減し、実装信頼性を向上させる技術が開
発されている。
【０００７】
【発明が解決しようとする課題】しかし、上記技術で
は、廉価な多層配線基板を使用できるが、アンダーフィ
ル樹脂内にボイドが存在する場合、或いは、アンダーフ
ィル樹脂と半導体チップとの界面やアンダーフィル樹脂
と多層配線基板との界面の接着特性が悪い場合には、リ
フロー工程で界面剥離現象を誘発し、製品が不良化する
という問題が生じ易い。
【０００８】ＦＣＢＧＡ方式の半導体装置は、高いスペ
ックの大規模半導体集積回路（ＬＳＩ）に使用されるこ
とが一般的であり、製品自体が高価なので、半導体チッ
プ実装後の電気選別工程で、半導体チップ以外の部分に
不良が検出された場合には、半導体チップを多層配線基
板から取り外して再使用する。この取外し処理では、
（図１７（ｃ））に示すように、裏面を吸着加熱ツール
３３で吸着した良品の半導体チップ３１を加熱して、バ
ンプ接合部を溶融させながら引き上げ、多層配線基板３
２から取り外す工程が必要である。
【０００９】通常、上記取外し時には、図１７（ｄ）に
示すように、金属バンプ２５にダメージを与えることに
なる。しかし、チップ本体部分には損傷が生じない。こ
こで、半導体チップ３１と多層配線基板３２との間にア
ンダーフィル樹脂が介在する半導体装置の場合には、金
属バンプ２５へのダメージにとどまらず、多層配線基板
３２を含む周辺デバイスや、活性領域を保護するパッシ
ベーション膜に対してもダメージを与え易い。この場
合、半導体チップ３１の再生処理は殆ど不可能に近く、
有機系材料から成る廉価な多層配線基板を使用しても、
必ずしも低コストを推進できるとはいい難かった。
【００１０】本発明は、上記に鑑み、半導体チップと多
層配線基板（実装基板）との間のアンダーフィル樹脂を
不要としながらも、金属バンプに働く変形応力を緩和し
て実装信頼性を向上させると共に、実装基板を含む周辺
デバイス等に対する再生処理時のダメージを回避し、低
コストを実現できる半導体装置及びその製造方法を提供
することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板上に形成された
電極パッドが実装基板の対応する各電極に金属バンプを
介して接続される半導体チップを備えた半導体装置にお
いて、前記半導体基板を覆い前記電極パッドを露出する
開口部を備えた弾性を有する絶縁性樹脂層と、前記開口
部内に形成され前記電極パッドと金属バンプとを接続す
る可撓性導電部材とを備えることを特徴とする。
【００１２】本発明の半導体装置では、半導体チップと
実装基板との間のアンダーフィル樹脂を不要としながら
も、可撓性導電部材と弾性を有する絶縁性樹脂層とによ
って、金属バンプに働く変形応力を効果的に吸収・緩和
し、実装信頼性を向上させることができる。また、実装
基板を含む周辺デバイス等に対する再生処理時のダメー
ジを回避し、有機系材料から成る廉価な実装基板を使用
する際の半導体チップの再生処理を可能にして低コスト
を実現させることができる。更に、ウエハ状の半導体基
板の全面に絶縁性樹脂層を形成し、ウエハレベルで各半
導体チップの製造工程を進めることができるので、最終
段階でウエハから分離した複数の半導体チップを得るこ
とができる。このため、個々に分割した状態で各半導体
チップを製造するパッケージング方法に比して、工程数
が大幅に減少し、製造コストを低減できる。
【００１３】ここで、前記可撓性導電部材が、前記開口
部内に充填された導電性接着剤と、前記導電性接着剤に
覆われた導電性ワイヤとを備え、前記導電性接着剤及び
導電性ワイヤを介して前記電極パッドと金属バンプとが
導通する構成とすることが好ましい。この場合、電極パ
ッドと金属バンプとの導通がより確実になる。
【００１４】また、前記可撓性導電部材が、前記開口部
から突出する第１の部分と、前記絶縁性樹脂層上に延在
し前記第１の部分と導通する第２の部分とで構成され、
該第２の部分に金属バンプが搭載されることが好まし
い。この場合、絶縁性樹脂層上の第２の部分によって、
再実装基板の各電極に対する金属バンプのピッチを適宜
変更することができる。
【００１５】更に、前記第１の部分が導電性ワイヤから
成り、前記第２の部分が、前記絶縁性樹脂層上で所定の
配線パターンを成すＣｕ配線から成り、前記開口部内で
前記導電性ワイヤが前記絶縁性樹脂層と同じ材質の絶縁
性樹脂で覆われる。この場合、主に、導電性ワイヤ及び
その周囲の絶縁性樹脂と、該絶縁性樹脂を囲む絶縁性樹
脂層とによって、金属バンプに働く変形応力を効果的に
緩和することができる。
【００１６】或いは、上記に代えて、前記第１の部分が
所定形状の金属膜から成り、前記第２の部分が、前記絶
縁性樹脂層上で所定の配線パターンを成すＣｕ配線から
成り、前記開口部内で、前記金属膜は少なくとも１の成
分が前記絶縁性樹脂層と同じ材料から成る絶縁性樹脂で
覆われることも好ましい態様である。この場合、主に、
金属膜及びその周囲の絶縁性樹脂と、該絶縁性樹脂を囲
む絶縁性樹脂層とによって、金属バンプに働く変形応力
を効果的に緩和することができる。
【００１７】また、前記第２の部分は、金属バンプの搭
載部分以外の領域にソルダーレジスト膜がコーティング
されていることが好ましい。これにより、第２の部分に
おける金属バンプからはみ出た部分の耐湿度性を向上さ
せ、絶縁を良好に維持することができる。
【００１８】具体的には、前記絶縁性樹脂層を、エポキ
シ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリ
オレフィン系樹脂、シアネートエステル系樹脂、フェノ
ール系樹脂、又は、ナフタレン系樹脂を主成分とする材
料で製造することができる。
【００１９】また、前記絶縁性樹脂層が感光性を有する
ことが好ましい。これによると、絶縁性樹脂層に直接に
露光することができるので、製造時における絶縁性樹脂
層に対するパターニング処理を、フォトレジスト層を形
成せずに進めることができ、製造工程が簡略化する。
【００２０】本発明の半導体装置の製造方法は、半導体
基板上に形成された電極パッドが実装基板の対応する各
電極に金属バンプを介して接続される半導体チップを備
えた半導体装置の製造方法において、前記半導体基板上
に、前記電極パッドを露出する開口部を備えた弾性を有
する絶縁性樹脂層を設け、前記開口部内に、前記電極パ
ッドと金属バンプとを接続する可撓性導電部材を設け、
前記可撓性導電部材の前記開口部からの露出部分に金属
バンプを搭載することを特徴とする。
【００２１】本発明の半導体装置の製造方法では、半導
体チップと実装基板との間のアンダーフィル樹脂を不要
としながらも、硬化した導電性接着剤と絶縁性樹脂層と
によって、金属バンプに働く変形応力を効果的に吸収
し、実装信頼性を向上させることができる。また、実装
基板を含む周辺デバイス等に対する再生処理時のダメー
ジを回避し、低コストを実現することができる。更に、
ウエハ状の半導体基板の全面に絶縁性樹脂層を形成し、
ウエハレベルで各半導体チップの製造工程を進めること
ができるので、最終段階でウエハから分離した複数の半
導体チップを得ることができる。このため、個々に分割
した状態で各半導体チップを製造するパッケージング方
法に比して、工程数が大幅に減少し、製造コストを低減
できる。
【００２２】前記絶縁性樹脂層の形成工程では、スピン
コーティング法で前記絶縁性樹脂層を形成してから、エ
ッチング処理で前記開口部を形成することが好ましい。
この場合、絶縁性樹脂層及び開口部を容易に形成するこ
とができる。
【００２３】或いは、上記に代えて、前記絶縁性樹脂層
の形成工程では、ラミネート状に形成された絶縁性樹脂
膜を前記電極パッド上に貼付することも好ましい態様で
ある。これにより、絶縁性樹脂層の形成工程が大幅に簡
略化する。
【００２４】前記絶縁性樹脂層の貼付工程に先立って、
前記ラミネート状の絶縁性樹脂膜に前記開口部を形成す
ることができる。この場合、絶縁性樹脂層の形成工程と
共に、開口部の形成工程が簡略化する。或いは、上記に
代えて、前記絶縁性樹脂層の貼付工程に後続して、前記
ラミネート状の絶縁性樹脂膜に前記開口部を形成するこ
ともできる。
【００２５】また、前記絶縁性樹脂層が感光性を有する
ことが好ましい。この場合、製造時における絶縁性樹脂
層に対するパターニング処理を、フォトレジスト層を形
成することなく進めることができ、製造工程が簡略化す
る。
【００２６】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
〜図３は、本発明の第１実施形態例におけるＦＣＢＧＡ
方式の半導体装置の製造工程を順に示す断面図である。
【００２７】まず、図１（ａ）に示すように、半導体基
板（シリコン基板）１１上に、Ａｌ又はＣｕ等から成る
パッド電極１２を形成し、パッド電極１２の外周部及び
活性領域面上に、ＳｉＯ2等の無機系材料又はポリイミ
ド（ＰＩ）等の有機系材料から成り活性領域を保護する
パッシベーション膜１３を形成する。
【００２８】更に、図１（ｂ）に示すように、パッド電
極１２及びパッシベーション膜１３上に絶縁性応力緩衝
樹脂層１４（絶縁性樹脂層）をスピンコーティング法等
で形成する。絶縁性応力緩衝樹脂層１４は、エポキシ系
樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレ
フィン系樹脂、シアネートエステル系樹脂、フェノール
系樹脂、又は、ナフタレン系樹脂を主成分としており、
弾性率が０．０１〜８ＧＰａ（ギガパスカル）の範囲で
あることが望ましい。
【００２９】次いで、図１（ｃ）に示すように、絶縁性
応力緩衝樹脂層１４上にフォトレジスト膜１５を形成し
てから、フォトリソグラフィ技術で、パッド電極１２に
対応する領域以外の部分が残るようにフォトレジスト膜
１５をパターニング処理する。
【００３０】引き続き、図１（ｄ）に示すように、パタ
ーニング処理したフォトレジスト層１５をマスクとし、
エッチング法等で絶縁性応力緩衝樹脂層１４のパッド電
極１２上に開口部１４ａを形成する。
【００３１】ここで、絶縁性応力緩衝樹脂層１４がケミ
カルエッチング処理可能な材料で構成される場合には、
ウエットエッチング法で絶縁性応力緩衝樹脂層１４をパ
ターニング処理することができる。一方、絶縁性応力緩
衝樹脂層１４がケミカルエッチングできない材料で構成
される場合には、プラズマエッチング技術や、レーザ加
工技術等を用いてパターニング処理する。
【００３２】次いで、図２（ａ）に示すように、フォト
レジスト層１５を除去して絶縁性応力緩衝樹脂層１４を
露出させ、図２（ｂ）に示すように、アルゴン（Ａｒ）
等の不活性ガスを用いた極低圧の雰囲気下でプラズマ表
面処理を行う。これにより、パッド電極１２上の絶縁性
応力緩衝樹脂層１４のエッチング残さ残りや、パッド電
極１２の表面の酸化皮膜を除去する。
【００３３】更に、図２（ｃ）に示すように、極低圧状
態の雰囲気下で、スクリーン印刷法等により、絶縁性応
力緩衝樹脂層１４上に導電性接着剤１６（可撓性導電部
材）を層状に形成し、各パッド電極１２に対応する開口
部１４ａに導電性接着剤１６を充填し、パッド電極１２
表面の再酸化を防止する。この場合、導電性接着剤１６
は、極低圧の雰囲気下のため、ボイドの混入しない状態
で開口部１４ａ内に充填され、パッド電極１２との良好
な導通性を得る。導電性接着剤１６は、銅（Ｃｕ）、鉛
（Ｐｂ）、錫（Ｓｎ）、ニッケル（Ｎｉ）、パラジウム
（Ｐｄ）、銀（Ａｇ）及び金（Ａｕ）の内の少なくとも
１の粉末材料を含有しており、はんだ濡れ性に優れると
共に、硬化後には可撓性を持つ。
【００３４】次いで、図２（ｄ）に示すように、化学的
機械研磨(ＣＭＰ:Chemical Mechanical Polishing)技術
等を用いて、導電性接着剤１６における絶縁性応力緩衝
樹脂層１４上の部分を除去し、導電性接着剤１６を絶縁
性応力緩衝樹脂層１４との同一面上に位置させる。導電
性接着剤１６の面上に、研磨時に発生した研磨くずや有
機性皮膜が残存する場合には、プラズマ表面処理技術を
用いてクリーニング処理することもできる。
【００３５】所定時間が経過して導電性接着剤１６が硬
化した後、図３（ａ）に示すように、開口部１４ａから
露出する導電性接着剤１６上に、Ｓｎ及びＰｂを主成分
とする金属バンプ（はんだボール）２５を搭載する。こ
の場合、導電性接着剤１６上に無電解Ｃｕめっきを施し
てから、或いは、電解Ｃｕめっき後に更に無電解Ａｕめ
っき処理を施してから、金属バンプ２５のランド部とし
ても良い。これにより、ランド部のはんだ濡れ性が向上
するので、金属バンプ２５が良好に固着される。無電解
Ｃｕめっきに代えて、無電解Ｎｉめっきを施しても、同
様の効果を得ることができる。
【００３６】或いは、上記に代えて、導電性接着剤１６
上にフラックス（図示せず）を塗布してから金属バンプ
２５を搭載し、加熱リフロー工程を施すことで、金属バ
ンプ２５を良好に固着することができる。なお、はんだ
に代えて、金属バンプ２５をＡｕ、又はＳｎ-Ａｇ系合
金等で構成することもできる。
【００３７】次いで、図３（ｂ）に示すように、ダイシ
ングブレード１８を用いて、ウエハ状の半導体基板１１
を切断し、図３（ｃ）に示すように、個別の半導体チッ
プ１０に分離する。
【００３８】以上の工程により、図４に示すようなフリ
ップチップ型半導体装置が得られる。同図のIIIc-IIIc
線による断面を図３（ｃ）に示した。図４で、半導体チ
ップ１０は、矩形状に形成され、各辺に隣接して、表面
に金属バンプ２５が搭載された複数のパッド電極１２を
有し、パッド電極１２の外周部及び活性領域面上に絶縁
性応力緩衝樹脂層１４が形成されている。
【００３９】また、半導体チップ１０の表面形状を図５
に更に詳細に示す。半導体チップ１０は、各辺に隣接し
て、表面に金属バンプ（図示せず）が搭載された複数の
パッド電極１２を有し、パッド電極１２の外周部及び活
性領域面上に絶縁性応力緩衝樹脂層１４が形成されてい
る。
【００４０】次に、本発明の第２実施形態例について説
明する。本実施形態例は、第１実施形態例と同様に、パ
ッド電極１２及び金属バンプ２５の双方の位置が平面的
に重なっており、図２（ａ）の工程までは同じプロセス
である。同図の工程に後続する本実施形態例の半導体装
置の製造工程を図６、図７に示す。
【００４１】図６（ａ）に示すように、ワイヤボンディ
ング法により、Ａｕ又はＣｕ等から成る導電性ワイヤ１
９を導電性接着剤でパッド電極１２に接続する。更に、
図６（ｂ）に示すように、第１実施形態例と同様の手法
で、絶縁性応力緩衝樹脂層１４上に導電性接着剤１６を
所定の厚さに形成し、パッド電極１２上の開口部１４ａ
内に導電性接着剤１６を充填し、導電性ワイヤ１９を覆
う。
【００４２】次いで、図６（ｃ）に示すように、第１実
施形態例と同様の手法で、導電性接着剤１６における絶
縁性応力緩衝樹脂層１４上の部分を除去し、導電性接着
剤１６を絶縁性応力緩衝樹脂層１４との同一面上に位置
させ、更に、図７（ａ）に示すように、開口部１４ａか
ら露出する硬化後の導電性接着剤１６上に金属バンプ２
５を搭載する。
【００４３】引き続き、図７（ｂ）に示すように、ダイ
シングブレード１８を用いて、ウエハ状の半導体基板１
１を切断し、図７（ｃ）に示すように、個別の半導体チ
ップ１０に分離する。
【００４４】次に、本発明の第３実施形態例について説
明する。本実施形態例以降の実施形態例では、パッド電
極１２及び金属バンプ２５の双方の平面的な位置が異な
る。本実施形態例における半導体装置の製造方法は、第
１実施形態例における図１（ｂ）の工程までは同じプロ
セスである。同図の工程に後続する本実施形態例の製造
工程を図８〜図１０に示す。
【００４５】図８（ａ）に示すように、絶縁性応力緩衝
樹脂層１４上にＣｕ膜（２１）を所定の厚さに形成す
る。ここで、絶縁性応力緩衝樹脂が液状の場合には、第
１実施形態例と同様に、スピンコーティング法等で絶縁
性応力緩衝樹脂層１４を形成できる。一方、絶縁性応力
緩衝樹脂がラミネート状の場合には、フィルムラミネー
ト法又はプレス法で絶縁性応力緩衝樹脂層１４を形成で
きる。
【００４６】更に、図８（ｂ）に示すように、Ｃｕ膜
（２１）上にフォトレジスト層１５を形成し、フォトリ
ソグラフィ技術を用いてフォトレジスト層１５にパター
ニング処理を施す。
【００４７】次いで、図８（ｃ）に示すように、パター
ニング処理したフォトレジスト層１５の表面全体にＡｕ
めっき（２２）を施してから、図８（ｄ）に示すよう
に、フォトレジスト層１５を除去する。これにより、フ
ォトレジスト層１５に形成されていた配線パターンに沿
ったＡｕ配線２２を金属バンプ用ランド部として得る。
Ａｕに代えて、Ｎｉ等、他の金属材料を用い、金属バン
プ用ランド部を形成することもできる。
【００４８】引き続き、図９（ａ）に示すように、Ａｕ
配線２２のパターンをマスクとして、塩化第２鉄、又
は、硫酸をベースにしたエッチング液等を用いてＣｕ膜
（２１）をエッチング処理し、Ａｕ配線２２と同じ配線
パターンのＣｕ配線２１を得る。ここで、Ｃｕに代え
て、ニッケル等の他の金属材料から成る配線を形成する
こともできる。
【００４９】更に、図９（ｂ）に示すように、Ａｕ配線
２２及びＣｕ配線２１上にフォトレジスト膜２３を形成
してから、フォトリソグラフィ技術を用いて、フォトレ
ジスト膜２３に、絶縁性応力緩衝樹脂層１４の下層に位
置するパッド電極１２に対応したパターンを形成する。
【００５０】同様に、図９（ｃ）に示すように、パター
ン形成したフォトレジスト膜２３をマスクとして、絶縁
性応力緩衝樹脂層１４に、パッド電極１２に対応するパ
ターンを形成する。これにより、各パッド電極１２に対
応する開口部１４ａが絶縁性応力緩衝樹脂層１４に形成
される。この後、図９（ｄ）に示すように、フォトレジ
スト膜２３を除去する。
【００５１】引き続き、図１０（ａ）に示すように、各
開口部１４ａ内に導電性接着剤２４を設け、パッド電極
１２、Ａｕ配線２２及びＣｕ配線２１を相互に導通させ
る。導電性接着剤２４は、スクリーン印刷法やポッティ
ング法等を用いて、各開口部１４ａ内に部分的に配置す
ることができる。
【００５２】ここで、Ａｕ配線２２上の金属バンプ搭載
部分以外の領域に対してソルダーレジスト膜をコーティ
ング処理しても良い。これにより、金属バンプ２５が載
らないＡｕ配線２２の露出部分をソルダーレジスト膜で
保護できるので、耐湿度性等を向上させ、製品化後の信
頼性レベルを高めることができる。或いは、ソルダーレ
ジスト膜に代えて、樹脂層で覆うこともできる。
【００５３】更に、図１０（ｂ）に示すように、Ａｕ配
線２２（Ｃｕ配線２１）上に金属バンプ２５を形成した
後、図１０（ｃ）に示すように、ダイシングブレード１
８を用いてウエハ状の半導体基板１１を切断し、図１０
（ｄ）に示すように、個別の半導体チップ１０に分離す
る。
【００５４】以上の工程で製造された本実施形態例の半
導体チップ１０の表面形状を図１１に模式的に示す。半
導体チップ１０は、矩形状に形成され、各辺に隣接して
パッド電極１２が配設されており、絶縁性応力緩衝樹脂
層１４表面には、各パッド電極１２に導通するＡｕ配線
２２（Ｃｕ配線２１）が露出し、各Ａｕ配線２２の先端
部には、金属バンプ２５が搭載されている。
【００５５】次に、本発明の第４実施形態例について説
明する。本実施形態例における半導体装置の製造方法
は、第１実施形態例における図２（ａ）の工程までは同
じプロセスである。同図の工程に後続する本実施形態例
の製造工程を図１２に示す。
【００５６】図１２（ａ）に示すように、予め開口部１
４ａが形成された絶縁性応力緩衝樹脂層１４上に、フィ
ルムラミネート法又はプレス法でＣｕ膜（２１）を形成
する（図２（ｂ））。更に、図１２（ｃ）に示すよう
に、Ｃｕ膜（２１）上にフォトレジスト層１５を形成し
てから、フォトリソグラフィ技術で、フォトレジスト層
１５にパターニング処理を施す。
【００５７】次いで、図１２（ｄ）に示すように、パタ
ーニング処理したフォトレジスト層１５の表面全体にＡ
ｕめっき２２を施してから、図１２（ｅ）に示すよう
に、フォトレジスト層１５を除去する。これにより、フ
ォトレジスト層１５に形成されていた配線パターンに沿
ったＡｕ配線２２を得ることができる。
【００５８】引き続き、Ａｕ配線２２をマスクとしてＣ
ｕ膜（２１）をエッチング処理し、Ａｕ配線２２のパタ
ーンと同じＣｕ配線２１を形成する。この場合、絶縁性
応力緩衝樹脂層１４には既に開口部１４ａが形成されて
いるので、本実施形態例では、第３実施形態例における
図９（ｂ）及び（ｃ）に示した工程が省かれ、製造工程
が簡略化される。この後、図１０（ａ）〜（ｄ）に示し
た各工程を実施することで、ＦＣＢＧＡ方式の半導体装
置を得ることができる。
【００５９】次に、本発明の第５実施形態例について説
明する。本実施形態例では、第１実施形態例と同様に、
図１３（ａ）に示すように、半導体基板１１上にパッド
電極１２を形成した後、パッド電極１２の外周部及び活
性領域面上にパッシベーション膜１３を形成する。
【００６０】更に、図１３（ｂ）に示すように、予めＣ
ｕ膜２１が接着されてラミネート化された絶縁性応力緩
衝樹脂膜（１４）を、フィルムラミネート法又はプレス
法で、半導体基板１１のパッド電極１２及びパッシベー
ション膜１３上に貼付し、絶縁性応力緩衝樹脂層１４を
得る。絶縁性応力緩衝樹脂膜（１４）自身が接着特性を
有するので、貼付工程が簡略化する。
【００６１】次いで、図１３（ｃ）に示すように、Ｃｕ
膜（２１）上にフォトレジスト層１５を形成してから、
このフォトレジスト層１５にパターニング処理を施す。
更に、図１３（ｄ）に示すように、フォトレジスト層１
５の表面全体にＡｕめっき（２２）を施してから、フォ
トレジスト層１５を除去する。これにより、図１３
（ｅ）に示すように、フォトレジスト層１５の配線パタ
ーンに沿ったＡｕ配線２２を得る。
【００６２】引き続き、図１３（ｆ）に示すように、Ａ
ｕ配線２２をマスクとして、塩化第２鉄、又は、硫酸を
ベースにしたエッチング液等でＣｕ膜（２１）をエッチ
ング処理し、Ａｕ配線２２のパターンと同じＣｕ配線２
１を形成する。
【００６３】この後、図９（ａ）以降の工程を実施する
ことにより、ＦＣＢＧＡ方式の半導体装置を得ることが
できる。本実施形態例では、Ｃｕ膜２１が貼付されたラ
ミネート状の絶縁性応力緩衝樹脂膜（１４）を用いるの
で、Ｃｕ膜２１の形成までの工程が省略でき、工程が簡
略化する。
【００６４】次に、本発明の第６実施形態例について説
明する。本実施形態例では、第１実施形態例と同様に、
図１４（ａ）に示すように、半導体基板１１上にパッド
電極１２を形成し、パッド電極１２の外周部及び活性領
域面上にパッシベーション膜１３を形成する。
【００６５】更に、図１４（ｂ）に示すように、予めＣ
ｕ膜２１が貼付され且つ開口部１４ａが形成されたラミ
ネート状の絶縁性応力緩衝樹脂膜（１４）を、半導体基
板１１のパッド電極１２及びパッシベーション膜１３上
に貼り付ける。次いで、図１４（ｃ）に示すように、Ｃ
ｕ膜（２１）上にフォトレジスト層１５を形成し、この
フォトレジスト層１５にパターニング処理を施す。この
後、図８（ｃ）以降の工程を実施することにより、ＦＣ
ＢＧＡ方式の半導体装置が得られる。
【００６６】次に、図９（ｄ）以降の工程を変更した第
７実施形態例について説明する。図９（ｄ）に続く工程
を図１５に示す。
【００６７】図１５（ａ）に示すように、図９（ｄ）に
おける各開口部１４ａ内の電極パッド１２とＡｕ配線２
２（Ｃｕ配線２１）とを導電性ワイヤ２７で接続する。
導電性ワイヤ２７は、ＡｕやＣｕ等を用いたワイヤボン
ディング法で形成できる。この場合、ワイヤボンディン
グ工程に先立って、パッド電極１２にプラズマ表面処理
等を施し、絶縁性応力緩衝樹脂層１４のエッチング残さ
や、酸化皮膜を除去しておくことで、ワイヤボンディン
グ特性を良好にすることができる。
【００６８】更に、図１５（ｂ）に示すように、Ａｕ配
線２２（Ｃｕ配線２１）上に金属バンプ２５を形成して
から、図１５（ｃ）に示すように、開口部１４ａ内に絶
縁性樹脂２８を充填すると共に、開口部１４ａからＡｕ
配線２２に延びる導電性ワイヤ２７を絶縁性樹脂２８で
被覆する。これにより、導電性ワイヤ２７を機械的、化
学的衝撃から保護し、耐湿性を高め、半導体装置の信頼
性をより向上させることができる。
【００６９】絶縁性樹脂２８としては、絶縁性応力緩衝
樹脂層１４と同じ樹脂材料を使用することができる。絶
縁性樹脂２８は、含有する少なくとも１の成分が絶縁性
応力緩衝樹脂層１４と同じ材料で構成されれば良い。こ
の樹脂材料が液状の場合には、導電性ワイヤ２７への部
分コーティング処理を通常のポッティング法等で行うこ
とができる。一方、樹脂材料が固形の場合には、金型を
用いたトランスファー封止方法等で、導電性ワイヤ２７
を部分的に封止することができる。
【００７０】この後、図１０（ｄ）に示すように、ダイ
シングブレード１８を用いてウエハ状の半導体基板１１
を切断し、図１５（ｅ）に示すように、個別の半導体チ
ップ１０に分離する。
【００７１】次に、第８実施形態例について説明する。
本実施形態例では、図９（ｄ）以降の工程が第７実施形
態例と異なる。図９（ｄ）に続く工程を図１６に示す。
【００７２】図１６（ａ）に示すように、各開口部１４
ａ内に、一端がパッド電極１２に接続され、他端がＡｕ
配線２２及びＣｕ配線２１に接続される金属膜３０を配
設する。金属膜３０は、例えば、Ｚｎ、ＮｉＳｎ等を用
いた無電解メッキ法で導電性めっき膜を形成してからエ
ッチング処理して形成することができる。或いは、これ
に代えて、Ｃｕ、Ｎｉ、４２アロイ合金等から成るＬ字
型の金属部材に導電性接着剤を塗布し、その両端をパッ
ド電極１２とＡｕ配線２２、Ｃｕ配線２１とに夫々接続
することで金属膜３０を得ることもできる。
【００７３】更に、図１６（ｂ）に示すように、Ａｕ配
線２２上に金属バンプ２５を夫々形成してから、図１６
（ｃ）に示すように、開口部１４ａ内に絶縁性樹脂２８
を充填しつつ、開口部１４ａからＡｕ配線２２、Ｃｕ配
線２１に延びる金属膜３０を絶縁性樹脂２８で被覆す
る。この絶縁性樹脂２８により、第７実施形態例と同様
の効果が得られる。
【００７４】引き続き、図１６（ｄ）に示すように、ダ
イシングブレード１８を用いてウエハ状の半導体基板１
１を切断し、図１６（ｅ）に示すように、個別の半導体
チップ１０に分離する。
【００７５】絶縁性応力緩衝樹脂層１４が感光性の材料
で構成されていれば、絶縁性応力緩衝樹脂層１４に対し
直接に露光・現像処理を施してパターニング処理できる
ので、第１及び第２実施形態例ではフォトレジスト層１
５の形成処理が、第３実施形態例以降ではフォトレジス
ト層２３の形成処理が夫々不要となり、製造工程が一層
簡略化する。
【００７６】第１及び第２実施形態例では、可撓性を有
する導電性接着剤１６が金属バンプ２５の直下に配設さ
れると共に、この導電性接着剤１６が、弾性を有する絶
縁性応力緩衝樹脂層１４で支持されるので、実装状態で
半導体チップ１０と多層配線基板３２（図１７）との間
に線膨張係数のミスマッチがある場合でも、金属バンプ
２５に作用する変形応力を効果的に吸収・緩和でき、実
装信頼性が向上する。
【００７７】また、第３〜第７実施形態例では、開口部
１４ａから突出する第１の部分を成す導電性接着剤２
４、導電性ワイヤ２７又は金属膜３０と、絶縁性応力緩
衝樹脂層１４上に延在し第１の部分と導通する第２の部
分を成すＣｕ配線２１（Ａｕ配線２２）とで可撓性導電
部材が構成され、第２の部分に金属バンプ２５が搭載さ
れる。このため、弾性を有する絶縁性応力緩衝樹脂層１
４が金属バンプ２５の直下に配設されるので、線膨張係
数のミスマッチに起因する変形応力を上記と同様に効果
的に吸収・緩和することができる。しかも、第２の部分
のパターンを適宜変更することによって、多層配線基板
３２の各電極に対する金属バンプ２５のピッチを変更す
ることができる。
【００７８】更に、第１〜第７実施形態例では、ウエハ
状の半導体基板１１の全面に絶縁性応力緩衝樹脂層１４
を形成し、ウエハレベルで各半導体チップ１０の製造工
程を進めることができるので、最終段階でウエハから分
離した多数の半導体チップ１０を得ることができる。こ
のため、個々に分割した状態で各半導体チップを製造す
るパッケージング方法に比して、工程数を大幅に削減
し、製造コストを低減することができる。
【００７９】第５以降の実施形態例では、予めパターン
ニング処理したラミネート状の絶縁性応力緩衝樹脂膜を
ウエハ上に貼り付けてから処理を進めることができるの
で、製造工程が一層簡略化する。特に、第６実施形態例
では、Ｃｕ膜２１が貼付されたラミネート状の絶縁性応
力緩衝樹脂膜（１４）を使用し、しかも、絶縁性応力緩
衝樹脂膜（１４）に予め開口部１４ａが形成されるの
で、製造工程が第５実施形態例よりも更に簡略化する。
【００８０】更に、半導体チップ１０のパッシベーショ
ン膜１３上に絶縁性応力緩衝樹脂層１４が形成されるの
で、再生処理時に発生する熱や機械的応力から、パッシ
ベーション膜１３や、パッシベーション膜１３下の活性
領域面をより確実に保護することができる。これによ
り、再生処理が容易なＦＣＢＧＡ方式の半導体装置が得
られる。
【００８１】通常、半導体チップ１０上のパッド電極１
２から金属バンプ２５搭載までの引きまわし配線層をウ
エハメタライズ工程で形成するには、スパッタリング法
等の高価な設備を必要とする。しかし、本発明に係る各
実施形態例によると、絶縁性応力緩衝接着樹脂層１４上
のＣｕ膜２１のパターニング処理でＣｕ配線パターンが
得られるので、半導体装置の製造コスト削減が実現でき
る。
【００８２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置及びその製造方
法は、上記実施形態例の構成にのみ限定されるものでは
なく、上記実施形態例の構成から種々の修正及び変更を
施した半導体装置及びその製造方法も、本発明の範囲に
含まれる。
【００８３】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によると、半導体チップと実装基板
との間のアンダーフィル樹脂を不要としながらも、金属
バンプに働く変形応力を緩和して実装信頼性を向上させ
ると共に、実装基板を含む周辺デバイス等に対する再生
処理時のダメージを回避し、半導体装置の低コストを実
現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例における半導体装置の
製造過程を示す断面図であり、（ａ）〜（ｄ）は各工程
を段階的に示す。
【図２】第１実施形態例における半導体装置の製造過程
を示す断面図であり、（ａ）〜（ｄ）は各工程を段階的
に示す。
【図３】第１実施形態例における半導体装置の製造過程
を示す断面図であり、（ａ）〜（ｃ）は各工程を段階的
に示す。
【図４】第１実施形態例における半導体チップの表面を
模式的に示した平面図である。
【図５】第１実施形態例における半導体チップの表面を
より詳細に示した平面図である。
【図６】本発明の第２実施形態例における半導体装置の
製造過程を示す断面図であり、（ａ）〜（ｃ）は各工程
を段階的に示す。
【図７】第２実施形態例における半導体装置の製造過程
を示す断面図であり、（ａ）〜（ｃ）は各工程を段階的
に示す。
【図８】本発明の第３実施形態例における半導体装置の
製造過程を示す断面図であり、（ａ）〜（ｄ）は各工程
を段階的に示す。
【図９】第３実施形態例における半導体装置の製造過程
を示す断面図であり、（ａ）〜（ｄ）は各工程を段階的
に示す。
【図１０】第３実施形態例における半導体装置の製造過
程を示す断面図であり、（ａ）〜（ｄ）は各工程を段階
的に示す。
【図１１】本実施形態例における半導体チップの表面を
模式的に示した平面図である。
【図１２】第４実施形態例における半導体装置の製造過
程を示す断面図であり、（ａ）〜（ｅ）は各工程を段階
的に示す。
【図１３】第５実施形態例における半導体装置の製造過
程を示す断面図であり、（ａ）〜（ｆ）は各工程を段階
的に示す。
【図１４】第６実施形態例における半導体装置の製造過
程を示す断面図であり、（ａ）〜（ｃ）は各工程を段階
的に示す。
【図１５】第７実施形態例における半導体装置の製造過
程を示す断面図であり、（ａ）〜（ｅ）は各工程を段階
的に示す。
【図１６】第８実施形態例における半導体装置の製造過
程を示す断面図であり、（ａ）〜（ｅ）は各工程を段階
的に示す。
【図１７】従来型のＦＣＢＧＡ方式のパッケージ構造を
備えた半導体装置を示す側面図であり、（ａ）は半導体
チップを、（ｂ）は半導体チップの実装状態を、（ｃ）
は半導体チップの取外し状態を、（ｄ）は取外し後の半
導体チップの状態を夫々示す側面図である。
【符号の説明】
１０：半導体チップ １１：半導体基板 １２：電極パッド １３：パッシベーション膜 １４：絶縁性応力緩衝樹脂層 １４ａ：開口部 １５：フォトレジスト膜 １６：導電性接着剤 １８：ダイシングブレード １９：導電性ワイヤ ２１：Ｃｕ膜（Ｃｕ配線） ２２：Ａｕ膜（Ａｕ配線） ２３：フォトレジスト膜 ２４：導電性接着剤 ２５：金属バンプ ２７：導電性ワイヤ ２８：絶縁性樹脂 ３０：金属膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 23/31 Ｈ０１Ｌ 21/88 Ｔ 23/30 Ｄ (56)参考文献 特開 平11−224885（ＪＰ，Ａ) 特開 平３−119737（ＪＰ，Ａ) 特開 平６−302604（ＪＰ，Ａ) 特開 平11−97578（ＪＰ，Ａ) 特開 平10−313074（ＪＰ，Ａ) 特開 平11−111896（ＪＰ，Ａ) 国際公開99／018609（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 23/12

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された電極パッドが
    実装基板の対応する各電極に金属バンプを介して接続さ
    れる半導体チップを備えた半導体装置において、 前記半導体基板を覆い前記電極パッドを露出する開口部
    を備えた弾性を有する絶縁性樹脂層と、 前記開口部内に形成され前記電極パッドと金属バンプと
    を接続する可撓性導電部材とを備え、 前記可撓性導電部材が、前記金属バンプ直下に配設され
    て前記金属バンプに作用する変形応力を吸収・緩和し、 前記可撓性導電部材が、前記開口部内に充填された導電
    性接着剤と、前記導電性接着剤に覆われた導電性ワイヤ
    とを備え、前記導電性接着剤及び導電性ワイヤを介して
    前記電極パッドと金属バンプとが導通する ことを特徴と
    する半導体装置。
  2. 【請求項２】 前記絶縁性樹脂層が、エポキシ系樹脂、
    シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン
    系樹脂、シアネートエステル系樹脂、フェノール系樹
    脂、又は、ナフタレン系樹脂を主成分とする、請求項１
    に記載の半導体装置。
  3. 【請求項３】 前記絶縁性樹脂層が感光性を有する、請
    求項１又は２に記載の半導体装置。
  4. 【請求項４】 半導体基板上に形成された電極パッドが
    実装基板の対応する各電極に金属バンプを介して接続さ
    れる半導体チップを備えた半導体装置の製造方法におい
    て、 前記半導体基板上に、前記電極パッドを露出する開口部
    を備えた弾性を有する絶縁性樹脂層を設け、 前記開口部内のみに前記電極パッドと前記金属バンプと
    を接続する可撓性導電部材を設け、 前記可撓性導電部材の前記開口部からの露出部分に金属
    バンプを搭載することを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 前記絶縁性樹脂層の形成工程では、スピ
    ンコーティング法で前記絶縁性樹脂層を形成してから、
    エッチング処理で前記開口部を形成する、請求項４に記
    載の半導体装置の製造方法。
  6. 【請求項６】 前記絶縁性樹脂層の形成工程では、ラミ
    ネート状に形成された絶縁性樹脂膜を前記電極パッド上
    に貼付する、請求項４に記載の半導体装置の製造方法。
  7. 【請求項７】 前記絶縁性樹脂層の貼付工程に先立っ
    て、前記ラミネート状の絶縁性樹脂膜に前記開口部を形
    成する、請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記絶縁性樹脂層の貼付工程に後続し
    て、前記ラミネート状の絶縁性樹脂膜に前記開口部を形
    成する、請求項６に記載の半導体装置の製造方法。
  9. 【請求項９】 半導体基板上に形成された電極パッドが
    実装基板の対応する各電極に金属バンプを介して接続さ
    れる半導体チップを備えた半導体装置の製造方法におい
    て、 前記半導体基板上に、予めＣｕ膜がラミネート化された
    弾性を有する絶縁性樹脂膜を前記半導体基板の電極パッ
    ド形成面に接着させる工程と、 前記Ｃｕ膜をエッチングしてＣｕパターンに形成する工
    程と、 前記電極パッド上の前記絶縁性樹脂膜に開口部を設け電
    極パッドを露出させる工程と、 前記開口部内に可撓性導電部材を形成し前記Ｃｕパター
    ンと接続する工程と、 前記Ｃｕパターン上に金属バンプを搭載する工程とを有
    することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記絶縁性樹脂層が感光性を有する、
    請求項４〜９の何れかに記載の半導体装置の製造方法。
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TW089123158A TW477043B (en) 1999-11-04 2000-11-02 Flip-chip type semiconductor device with stress-absorbing layer made of thermosetting resin and its manufacturing method
US09/704,521 US6696317B1 (en) 1999-11-04 2000-11-03 Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin
GB0227550A GB2385466A (en) 1999-11-04 2000-11-03 Flip-chip device having stress absorbing layers and contacts
CNB001334247A CN1221026C (zh) 1999-11-04 2000-11-03 由树脂制成应力吸收层的倒装片型半导体器件及制造方法
KR10-2000-0065138A KR100425559B1 (ko) 1999-11-04 2000-11-03 열경화성 수지로 제조된 스트레스 흡수층을 구비하는플립칩형 반도체 장치 및 그 제조방법
GB0026926A GB2362031B (en) 1999-11-04 2000-11-03 Flip-chip type semiconductor device with stress-absorbing layer made of thermosetting resin, and its manufacturing method
GB0227548A GB2385465A (en) 1999-11-04 2000-11-03 Flip-chip stress aborbing layers and connections
US10/686,568 US6767761B2 (en) 1999-11-04 2003-10-17 Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101629273B1 (ko) * 2014-12-24 2016-06-14 주식회사 에스에프에이반도체 반도체 연결패드 상의 범프 구조물 및 이의 형성방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
US6646347B2 (en) * 2001-11-30 2003-11-11 Motorola, Inc. Semiconductor power device and method of formation
US20040102022A1 (en) * 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
US6992001B1 (en) * 2003-05-08 2006-01-31 Kulicke And Soffa Industries, Inc. Screen print under-bump metalization (UBM) to produce low cost flip chip substrate
JP2004349593A (ja) * 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR20060058111A (ko) * 2003-08-14 2006-05-29 어드밴스드 인터커넥트 테크놀로지스 리미티드 반도체 장치 패키지 및 이를 제조하는 방법
JP2005142553A (ja) * 2003-10-15 2005-06-02 Toshiba Corp 半導体装置
TWI309456B (en) * 2004-04-27 2009-05-01 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
US20060094225A1 (en) * 2004-10-28 2006-05-04 Cheng-Yuan Lin Methods for forming solder bumps on circuit boards
KR20060087273A (ko) * 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
JP5100032B2 (ja) * 2005-06-27 2012-12-19 ラピスセミコンダクタ株式会社 基板の表面改質方法及び半導体装置の製造方法
JP4395775B2 (ja) * 2005-10-05 2010-01-13 ソニー株式会社 半導体装置及びその製造方法
US8338967B2 (en) * 2006-01-24 2012-12-25 Nxp B.V. Stress buffering package for a semiconductor component
KR100717909B1 (ko) * 2006-02-24 2007-05-14 삼성전기주식회사 니켈층을 포함하는 기판 및 이의 제조방법
DE102006036728B4 (de) * 2006-08-05 2017-01-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur elektrischen Kontaktierung mikroelektronischer Bauelemente auf einer Leiterplatte
JP5140961B2 (ja) * 2006-08-15 2013-02-13 日本電気株式会社 半導体素子及びその製造方法、並びに半導体装置及びその製造方法
JP2010541191A (ja) * 2007-07-26 2010-12-24 エヌエックスピー ビー ヴィ 半導体部品中における積層体の補強構造
CN101765913B (zh) * 2007-07-30 2012-10-03 Nxp股份有限公司 底部粗糙度减小的半导体部件的应力缓冲元件
JP5075611B2 (ja) * 2007-12-21 2012-11-21 ローム株式会社 半導体装置
JP5386302B2 (ja) * 2009-10-27 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI441358B (zh) * 2012-01-12 2014-06-11 Lextar Electronics Corp 晶片封裝結構及其製造方法
KR102170383B1 (ko) * 2018-12-27 2020-10-27 주식회사 오킨스전자 플립칩 자기 센서 패키지 및 그 제조 방법
US10636696B1 (en) * 2019-01-18 2020-04-28 Applied Materials, Inc. Methods for forming vias in polymer layers
KR102564459B1 (ko) * 2019-05-09 2023-08-07 현대자동차주식회사 양면 냉각 파워모듈의 스페이서 구조 및 그 제조 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03119737A (ja) 1989-10-02 1991-05-22 Fujitsu Ltd 向かい合わせ電極の接続方法
US5074947A (en) 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
JPH05275489A (ja) 1992-03-26 1993-10-22 Hitachi Ltd 電極間の接続構造
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP3150253B2 (ja) 1994-07-22 2001-03-26 三菱電機株式会社 半導体装置およびその製造方法並びに実装方法
JP3356921B2 (ja) 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
KR100218996B1 (ko) 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
JP3569585B2 (ja) 1995-03-24 2004-09-22 新光電気工業株式会社 半導体装置
US5736790A (en) 1995-09-21 1998-04-07 Kabushiki Kaisha Toshiba Semiconductor chip, package and semiconductor device
JPH09148334A (ja) 1995-09-21 1997-06-06 Toshiba Corp バンプ、バンプを有する半導体チップ及びパッケージ並びに実装方法及び半導体装置
JP3311215B2 (ja) 1995-09-28 2002-08-05 株式会社東芝 半導体装置
US5866949A (en) * 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
JPH10303327A (ja) 1997-04-23 1998-11-13 Yamaichi Electron Co Ltd 半導体チップの接点変換構造と該接点変換構造を有する半導体チップの製造法
JP3351706B2 (ja) 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
JP3714444B2 (ja) 1997-07-23 2005-11-09 新光電気工業株式会社 半導体装置とその製造方法
JPH1174309A (ja) 1997-08-27 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
JPH1197578A (ja) 1997-09-22 1999-04-09 Hitachi Ltd 半導体装置及び製造方法
AU9593298A (en) * 1997-09-30 1999-04-23 Partnerships Limited, Inc. Method and compositions for metallizing microvias and high density interconnectsin photodefined dielectrics
JP3152180B2 (ja) 1997-10-03 2001-04-03 日本電気株式会社 半導体装置及びその製造方法
WO1999034654A1 (fr) * 1997-12-29 1999-07-08 Ibiden Co., Ltd. Plaquette a circuits imprimes multicouche
JPH11224885A (ja) 1998-02-06 1999-08-17 Matsushita Electron Corp 半導体装置
JP4416876B2 (ja) 1998-09-30 2010-02-17 イビデン株式会社 半導体チップ及び半導体チップの製造方法
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP2000269256A (ja) 1999-03-16 2000-09-29 Hitachi Ltd 半導体装置及びその製造方法
JP2000349197A (ja) 1999-06-09 2000-12-15 Matsushita Electric Ind Co Ltd 半導体ウェハ封止基板
JP2001024021A (ja) * 1999-07-09 2001-01-26 Hitachi Ltd 半導体装置及びその製造方法
JP2001028379A (ja) 1999-07-15 2001-01-30 Asahi Chem Ind Co Ltd 半導体装置及びその製造方法
JP2001185845A (ja) 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
JP3629178B2 (ja) * 2000-02-21 2005-03-16 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置及びその製造方法
JP2001234020A (ja) * 2000-02-21 2001-08-28 Hitachi Ltd 樹脂組成物、該樹脂組成物を用いた接着フィルム、金属箔付き接着フィルム、配線基板及び実装構造体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101629273B1 (ko) * 2014-12-24 2016-06-14 주식회사 에스에프에이반도체 반도체 연결패드 상의 범프 구조물 및 이의 형성방법

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