JPH1174309A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1174309A JPH1174309A JP9231052A JP23105297A JPH1174309A JP H1174309 A JPH1174309 A JP H1174309A JP 9231052 A JP9231052 A JP 9231052A JP 23105297 A JP23105297 A JP 23105297A JP H1174309 A JPH1174309 A JP H1174309A
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Abstract
(57)【要約】
【課題】ダイシング後の工程数の増加を招かずに、熱膨
張率が互いに異なるガラエポ基板とＳｉチップとの接続
の信頼性の低下を防止すること。 【解決手段】複数のＳｉチップ１が形成されたＳｉウェ
ハ１０上に弾性樹脂層７を形成し、次に複数のＳｉチッ
プ１のそれぞれに対する複数の接続孔を弾性樹脂層７に
形成し、次に上記複数の接続孔内を埋め込むように、こ
れらの接続孔のそれぞれにプラグ・バンプ８を形成し、
次にＳｉウェハ１０をダイシングし、Ｓｉウェハ１０を
複数のＳｉチップ１に分離し、次に半田バンプを介して
プラグ・バンプ８をガラエボ基板のパッドに接続する。
張率が互いに異なるガラエポ基板とＳｉチップとの接続
の信頼性の低下を防止すること。 【解決手段】複数のＳｉチップ１が形成されたＳｉウェ
ハ１０上に弾性樹脂層７を形成し、次に複数のＳｉチッ
プ１のそれぞれに対する複数の接続孔を弾性樹脂層７に
形成し、次に上記複数の接続孔内を埋め込むように、こ
れらの接続孔のそれぞれにプラグ・バンプ８を形成し、
次にＳｉウェハ１０をダイシングし、Ｓｉウェハ１０を
複数のＳｉチップ１に分離し、次に半田バンプを介して
プラグ・バンプ８をガラエボ基板のパッドに接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、熱膨張率が互いに
異なるチップと基板を接続してなる半導体装置およびそ
の製造方法に関する。
異なるチップと基板を接続してなる半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、コンピューターや通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、半導体基板上に集積化して形
成した大規模集積回路（チップ）が多用されている。こ
のため、機器全体の性能は、チップ単体の性能と大きく
結び付いている。ＬＳＩ単体の性能向上は、集積度を高
めること、つまり素子の微細化により実現できる。この
ため、機器の性能を高めるためには、微細加工技術が重
要となる。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、半導体基板上に集積化して形
成した大規模集積回路（チップ）が多用されている。こ
のため、機器全体の性能は、チップ単体の性能と大きく
結び付いている。ＬＳＩ単体の性能向上は、集積度を高
めること、つまり素子の微細化により実現できる。この
ため、機器の性能を高めるためには、微細加工技術が重
要となる。
【０００３】機器の性能を高めるために、このような微
細加工技術と同時に、基板上にチップを高密度に実装す
る実装技術も重要となる。基板の熱膨張率は、通常、チ
ップのそれとは異なっている。例えば、ガラスエポキシ
基板（以下、ガラエボ基板という）の熱膨張率は１×１
０-5〜１×１０-4℃-1であるのに対し、Ｓｉチップのそ
れは２．６〜３．６×１０-6℃-1であり、両者の間には
１桁から２桁の違いがある。
細加工技術と同時に、基板上にチップを高密度に実装す
る実装技術も重要となる。基板の熱膨張率は、通常、チ
ップのそれとは異なっている。例えば、ガラスエポキシ
基板（以下、ガラエボ基板という）の熱膨張率は１×１
０-5〜１×１０-4℃-1であるのに対し、Ｓｉチップのそ
れは２．６〜３．６×１０-6℃-1であり、両者の間には
１桁から２桁の違いがある。
【０００４】このような熱膨張率の違いは、基板からチ
ップが剥がれる原因となる。そこで、図３に示すよう
に、基板８１とチップ８２との間に樹脂８４を注入し
（アンダーフィルし）、バンプ８３を樹脂８４で封止す
ることにより、基板８１とチップ８２との密着性を確保
することが提案されている。
ップが剥がれる原因となる。そこで、図３に示すよう
に、基板８１とチップ８２との間に樹脂８４を注入し
（アンダーフィルし）、バンプ８３を樹脂８４で封止す
ることにより、基板８１とチップ８２との密着性を確保
することが提案されている。
【０００５】しかしながら、この種の手法には以下のよ
うな問題があった。すなわち、ウェハをダイシングして
取り出した個々のチップについて、上記密着性確保のた
めの工程を行なわなければならず、ダイシング後の工程
数が増大するという問題があった。
うな問題があった。すなわち、ウェハをダイシングして
取り出した個々のチップについて、上記密着性確保のた
めの工程を行なわなければならず、ダイシング後の工程
数が増大するという問題があった。
【０００６】
【発明が解決しようとする課題】上述の如く、基板上に
それとは熱膨張率が異なるチップを実装する際に、熱膨
張率の違いによって基板からチップが剥がれるのを防止
するために、バンプを樹脂で封止することにより、基板
とチップとの密着性を確保していた。
それとは熱膨張率が異なるチップを実装する際に、熱膨
張率の違いによって基板からチップが剥がれるのを防止
するために、バンプを樹脂で封止することにより、基板
とチップとの密着性を確保していた。
【０００７】しかしながら、ダイシング後の全てのチッ
プについて、上記密着性確保のための工程を行なわなけ
ればならず、ダイシング後の工程数が増大するという問
題があった。
プについて、上記密着性確保のための工程を行なわなけ
ればならず、ダイシング後の工程数が増大するという問
題があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ダイシング後の工程数
の増加を招くこと無く、熱膨張率が互いに異なる基板と
チップとの接続の信頼性の低下を防止できる半導体装置
を提供することにある。
ので、その目的とするところは、ダイシング後の工程数
の増加を招くこと無く、熱膨張率が互いに異なる基板と
チップとの接続の信頼性の低下を防止できる半導体装置
を提供することにある。
【０００９】
［構成］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、熱膨張率が互いに異なるチップ
と基板を、第１の接続部材を介して接続してなる半導体
装置であって、前記チップには、弾性樹脂層で覆われた
部分を有する第２の接続部材が形成され、この第２の接
続部材が前記第１の接続部材に接続していることを特徴
とする。
体装置（請求項１）は、熱膨張率が互いに異なるチップ
と基板を、第１の接続部材を介して接続してなる半導体
装置であって、前記チップには、弾性樹脂層で覆われた
部分を有する第２の接続部材が形成され、この第２の接
続部材が前記第１の接続部材に接続していることを特徴
とする。
【００１０】ここで、前記チップは例えばＳｉチップ、
前記基板は例えばガラエポ基板である（請求項２）。ま
た、前記第１の接続部材はバンプであり、前記第２の接
続部材は弾性材を含む導電性ペーストで形成することが
好ましい（請求項３）。
前記基板は例えばガラエポ基板である（請求項２）。ま
た、前記第１の接続部材はバンプであり、前記第２の接
続部材は弾性材を含む導電性ペーストで形成することが
好ましい（請求項３）。
【００１１】また、前記弾性樹脂層は、前記第２の接続
部材が形成された側のチップ表面を覆っていることが好
ましい（請求項４）。また、前記弾性樹脂層は、発泡ス
チロールまたはゴムで形成することが好ましい（請求項
５）。
部材が形成された側のチップ表面を覆っていることが好
ましい（請求項４）。また、前記弾性樹脂層は、発泡ス
チロールまたはゴムで形成することが好ましい（請求項
５）。
【００１２】また、本発明に係る半導体装置の製造方法
（請求項６）は、複数のチップが形成されたウェハ上に
弾性樹脂層を形成する工程と、前記複数のチップのそれ
ぞれに対する複数の接続孔を前記弾性樹脂層に形成する
工程と、前記複数の接続孔内を埋め込むように、前記複
数の接続孔のそれぞれに第１の接続部材を形成する工程
と、前記ウェハを切断し、前記ウェハを前記複数のチッ
プに分離する工程と、前記ウェハを切断して得られたチ
ップと熱膨張率が異なる基板を、第２の接続部材を介し
て前記第１の接続部材に接続する工程とを有することを
特徴とする。
（請求項６）は、複数のチップが形成されたウェハ上に
弾性樹脂層を形成する工程と、前記複数のチップのそれ
ぞれに対する複数の接続孔を前記弾性樹脂層に形成する
工程と、前記複数の接続孔内を埋め込むように、前記複
数の接続孔のそれぞれに第１の接続部材を形成する工程
と、前記ウェハを切断し、前記ウェハを前記複数のチッ
プに分離する工程と、前記ウェハを切断して得られたチ
ップと熱膨張率が異なる基板を、第２の接続部材を介し
て前記第１の接続部材に接続する工程とを有することを
特徴とする。
【００１３】［作用］本発明（請求項１〜５）によれ
ば、チップと基板の間の熱膨張率の差による歪みを弾性
樹脂層に吸収させることができるので、熱膨張率の差に
よる歪みに起因したチップと基板の接続の信頼性の低下
を防止できる。
ば、チップと基板の間の熱膨張率の差による歪みを弾性
樹脂層に吸収させることができるので、熱膨張率の差に
よる歪みに起因したチップと基板の接続の信頼性の低下
を防止できる。
【００１４】このような効果は、弾性材が含まれた導電
性ペーストで第２の接続部材を形成したり（請求項
２）、第２の接続部材が形成された側のチップ表面を覆
うように弾性樹脂層を形成すること（請求項３）により
顕著になる。
性ペーストで第２の接続部材を形成したり（請求項
２）、第２の接続部材が形成された側のチップ表面を覆
うように弾性樹脂層を形成すること（請求項３）により
顕著になる。
【００１５】また、このような弾性樹脂層は、ウェハを
ダイシングして取り出した個々のチップ毎に形成する必
要がなく、例えば本発明（請求項６）のように、ウェハ
に弾性樹脂層を形成し、この弾性樹脂層をダイシングと
同時に分離することにより、各チップに同時に形成する
ことができる。また、第２の接続部材は、ダイシング前
に各チップに同時に形成される。したがって、弾性樹脂
層、第２の接続部材を設けても、ダイシング後の工程数
が増大することはない。
ダイシングして取り出した個々のチップ毎に形成する必
要がなく、例えば本発明（請求項６）のように、ウェハ
に弾性樹脂層を形成し、この弾性樹脂層をダイシングと
同時に分離することにより、各チップに同時に形成する
ことができる。また、第２の接続部材は、ダイシング前
に各チップに同時に形成される。したがって、弾性樹脂
層、第２の接続部材を設けても、ダイシング後の工程数
が増大することはない。
【００１６】なお、本発明（請求項１〜５）における第
１の接続部材、第２の接続部材は、それぞれ本発明（請
求項６）における第２の接続部材、第１の接続部材に相
当する。
１の接続部材、第２の接続部材は、それぞれ本発明（請
求項６）における第２の接続部材、第１の接続部材に相
当する。
【００１７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。図
１は、本発明の一実施形態に係る半導体装置を示す断面
図である。図の上方には、同半導体装置の破線で囲まれ
た部分の拡大図も示してある。
の実施の形態（以下、実施形態という）を説明する。図
１は、本発明の一実施形態に係る半導体装置を示す断面
図である。図の上方には、同半導体装置の破線で囲まれ
た部分の拡大図も示してある。
【００１８】この半導体装置は、大きく分けて、Ｓｉチ
ップ１と、このＳｉチップ１を実装するガラエポ基板２
から構成されている。Ｓｉチップ１は、半田バンプ３を
介して、ガラエポ基板２に電気的・機械的に接続されて
いる。
ップ１と、このＳｉチップ１を実装するガラエポ基板２
から構成されている。Ｓｉチップ１は、半田バンプ３を
介して、ガラエポ基板２に電気的・機械的に接続されて
いる。
【００１９】Ｓｉチップ１は、素子が集積形成されたＳ
ｉ基板４と、このＳｉ基板４上に形成された層間絶縁膜
５と、この層間絶縁膜５内に形成された多層配線層６
と、層間絶縁膜５上に形成された弾性樹脂層７と、この
弾性樹脂層７に開口された接続孔を介して多層配線層６
に接続し、かつ弾性材を含む導電性ペーストで形成され
たプラグ・パッド８とから構成されている。
ｉ基板４と、このＳｉ基板４上に形成された層間絶縁膜
５と、この層間絶縁膜５内に形成された多層配線層６
と、層間絶縁膜５上に形成された弾性樹脂層７と、この
弾性樹脂層７に開口された接続孔を介して多層配線層６
に接続し、かつ弾性材を含む導電性ペーストで形成され
たプラグ・パッド８とから構成されている。
【００２０】ここで、導電性ペースト中の上記弾性材
は、導電性の材料であることを好ましい。また、弾性樹
脂層７は、発泡スチロールまたはゴムで形成することが
好ましい。また、弾性樹脂層７の熱膨張率は、図３の樹
脂８４とは異なり、チップと基板との中間程度の熱膨張
率である必要ない。すなわち、弾性樹脂層７は、熱膨張
率の違いにより生じる歪みを吸収できれば、その材料は
特に限定されない。
は、導電性の材料であることを好ましい。また、弾性樹
脂層７は、発泡スチロールまたはゴムで形成することが
好ましい。また、弾性樹脂層７の熱膨張率は、図３の樹
脂８４とは異なり、チップと基板との中間程度の熱膨張
率である必要ない。すなわち、弾性樹脂層７は、熱膨張
率の違いにより生じる歪みを吸収できれば、その材料は
特に限定されない。
【００２１】プラグ・パッド８は、パッド再配列のため
に、横方向に引き出されており、この引き出された部分
が、半田バンプ３を介して、ガラエポ基板２に設けられ
たパッド９に電気的に接続している。
に、横方向に引き出されており、この引き出された部分
が、半田バンプ３を介して、ガラエポ基板２に設けられ
たパッド９に電気的に接続している。
【００２２】このような構成であれば、Ｓｉチップ１と
ガラエポ基板２との間の熱膨張率の差による歪みは、弾
性樹脂層７に吸収されるので、熱膨張率が互いに異なる
Ｓｉチップ１とガラエポ基板２との接続の信頼性の低下
を防止できる。
ガラエポ基板２との間の熱膨張率の差による歪みは、弾
性樹脂層７に吸収されるので、熱膨張率が互いに異なる
Ｓｉチップ１とガラエポ基板２との接続の信頼性の低下
を防止できる。
【００２３】このような効果は、本実施形態のように、
プラグ・パッド８を導電性の弾性材を含む導電性ペース
トで形成し、プラグ・パッド８の形成領域を除いた、ガ
ラエポ基板２と対向する側のチップ表面の全体に、弾性
樹脂層７を形成することにより顕著になる。なお、プラ
グ・パッド８の材料は、必ずしも弾性材を含む必要はな
い。
プラグ・パッド８を導電性の弾性材を含む導電性ペース
トで形成し、プラグ・パッド８の形成領域を除いた、ガ
ラエポ基板２と対向する側のチップ表面の全体に、弾性
樹脂層７を形成することにより顕著になる。なお、プラ
グ・パッド８の材料は、必ずしも弾性材を含む必要はな
い。
【００２４】また、素子の微細化に伴う程度のプラグ・
パッド８の微細化であれば、プラグ・パッド８の強度が
弱くなることはなく、Ｓｉチップ１とガラエポ基板２と
の接続の信頼性は低下しない。さらに、このような弾性
樹脂層７、プラグ・パッド８を有するＳｉチップ１は、
後述するように、ダイシング後の工程数を招かずに製造
することができる。
パッド８の微細化であれば、プラグ・パッド８の強度が
弱くなることはなく、Ｓｉチップ１とガラエポ基板２と
の接続の信頼性は低下しない。さらに、このような弾性
樹脂層７、プラグ・パッド８を有するＳｉチップ１は、
後述するように、ダイシング後の工程数を招かずに製造
することができる。
【００２５】かくして本実施形態によれば、ダイシング
後の工程数を招かずに、素子の微細化が進んでも、熱膨
張率が互いに異なるＳｉチップ１とガラエポ基板２との
接続の信頼性の低下を防止できるようになる。
後の工程数を招かずに、素子の微細化が進んでも、熱膨
張率が互いに異なるＳｉチップ１とガラエポ基板２との
接続の信頼性の低下を防止できるようになる。
【００２６】次に図２の工程断面図を用いて、本実施形
態の半導体装置の製造方法について説明する。なお、パ
ッド９が形成されたガラエポ基板２の製造方法は、従来
方法と同じなので省略する。
態の半導体装置の製造方法について説明する。なお、パ
ッド９が形成されたガラエポ基板２の製造方法は、従来
方法と同じなので省略する。
【００２７】まず、図２（ａ）に示すように、Ｓｉウェ
ハ１０に複数のＳｉチップ１を周知の方法に従って形成
する。Ｓｉチップ１は、図１に示したような構造（Ｓｉ
基板４、層間絶縁膜５、多層配線層６）を有しているが
省略してある。ここまでは従来と同じプロセスである。
ハ１０に複数のＳｉチップ１を周知の方法に従って形成
する。Ｓｉチップ１は、図１に示したような構造（Ｓｉ
基板４、層間絶縁膜５、多層配線層６）を有しているが
省略してある。ここまでは従来と同じプロセスである。
【００２８】次に図２（ｂ）に示すように、Ｓｉウェハ
１０上に弾性樹脂層７を形成した後、各Ｓｉチップ１の
多層配線層（不図示）のそれぞれに対する複数の接続孔
を弾性樹脂層７に開口する。接続孔の開口は、例えばフ
ォトリソグラフィとＲＩＥを用いて行なう。
１０上に弾性樹脂層７を形成した後、各Ｓｉチップ１の
多層配線層（不図示）のそれぞれに対する複数の接続孔
を弾性樹脂層７に開口する。接続孔の開口は、例えばフ
ォトリソグラフィとＲＩＥを用いて行なう。
【００２９】なお、図には、簡単なために各Ｓｉチップ
にそれぞれ１個の接続孔しか示されていないが、実際に
は基板との接続に必要な数だけ接続孔を形成する。次に
図２（ｃ）に示すように、スクリーン印刷法を用いて、
導電性の弾性材を含む導電性ペーストからなるプラグ・
パッド８を形成する。このプラグ・パッド８は、多層配
線層に接続するように接続孔内に埋め込まれるととも
に、パッド再配列のために、横方向に引き出された形状
に形成される。
にそれぞれ１個の接続孔しか示されていないが、実際に
は基板との接続に必要な数だけ接続孔を形成する。次に
図２（ｃ）に示すように、スクリーン印刷法を用いて、
導電性の弾性材を含む導電性ペーストからなるプラグ・
パッド８を形成する。このプラグ・パッド８は、多層配
線層に接続するように接続孔内に埋め込まれるととも
に、パッド再配列のために、横方向に引き出された形状
に形成される。
【００３０】次に図２（ｄ）に示すように、プラグ・パ
ッド８の横方向に引き出された部分に半田バンプ３を形
成する。次に図２（ｅ）に示すように、Ｓｉウェハをダ
イシングし、Ｓｉウェハを複数のＳｉチップ１に分離す
る。この後は周知の方法に従う。すなわち、ウェハダイ
ソードを行なうことでチップパッケージを形成した後、
半田バンプ３によりＳｉチップ１とガラエポ基板を電気
的に接続する。
ッド８の横方向に引き出された部分に半田バンプ３を形
成する。次に図２（ｅ）に示すように、Ｓｉウェハをダ
イシングし、Ｓｉウェハを複数のＳｉチップ１に分離す
る。この後は周知の方法に従う。すなわち、ウェハダイ
ソードを行なうことでチップパッケージを形成した後、
半田バンプ３によりＳｉチップ１とガラエポ基板を電気
的に接続する。
【００３１】このような製造方法によれば、ダイシング
前に、Ｓｉウェハ１０上に弾性樹脂層７を形成し、この
弾性樹脂層７をＳｉウェハ１０のダイシングと同時に分
離することにより、ダイシング後の個々のＳｉチップ１
毎に弾性樹脂層７を形成せずに済む。したがって、Ｓｉ
チップ１に弾性樹脂層７、プラグ・パッド８を設けて
も、ダイシング後の工程数が増大することはない。
前に、Ｓｉウェハ１０上に弾性樹脂層７を形成し、この
弾性樹脂層７をＳｉウェハ１０のダイシングと同時に分
離することにより、ダイシング後の個々のＳｉチップ１
毎に弾性樹脂層７を形成せずに済む。したがって、Ｓｉ
チップ１に弾性樹脂層７、プラグ・パッド８を設けて
も、ダイシング後の工程数が増大することはない。
【００３２】
【発明の効果】以上詳述したように本発明によれば、弾
性樹脂層で覆われた部分を有する接続部材をチップに形
成することにより、ダイシング後の工程数の増加を招か
ずに、熱膨張率が互いに異なるチップと基板との接続の
信頼性の低下を防止できるようになる。
性樹脂層で覆われた部分を有する接続部材をチップに形
成することにより、ダイシング後の工程数の増加を招か
ずに、熱膨張率が互いに異なるチップと基板との接続の
信頼性の低下を防止できるようになる。
【図１】本発明の一実施形態に係る半導体装置を示す断
面図
面図
【図２】本発明の一実施形態に係る半導体装置の製造方
法を示す工程断面図
法を示す工程断面図
【図３】従来の半導体装置を示す断面図
１…Ｓｉチップ ２…ガラエポ基板 ３…半田バンプ（第１（２）の接続部材） ４…Ｓｉ基板 ５…層間絶縁膜 ６…多層配線層 ７…弾性樹脂層 ８…プラグ・パッド（第２（１）の接続部材） ９…パッド １０…Ｓｉウェハ
Claims (6)
- 【請求項１】熱膨張率が互いに異なるチップと基板を、
第１の接続部材を介して接続してなる半導体装置であっ
て、前記チップには、弾性樹脂層で覆われた部分を有す
る第２の接続部材が形成され、この第２の接続部材が前
記第１のバンプに接続していることを特徴とする半導体
装置。 - 【請求項２】前記チップはＳｉチップ、前記基板はガラ
スエポキシ基板であることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】前記第１の接続部材はバンプであり、前記
第２の接続部材は弾性材を含む導電性ペーストで形成さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】前記弾性樹脂層は、前記第２の接続部材が
形成された側のチップ表面を覆っていることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項５】前記弾性樹脂層は、発泡スチロールまたは
ゴムで形成されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項６】複数のチップが形成されたウェハ上に弾性
樹脂層を形成する工程と、 前記複数のチップのそれぞれに対する複数の接続孔を前
記弾性樹脂層に形成する工程と、 前記複数の接続孔内を埋め込むように、前記複数の接続
孔のそれぞれに第１の接続部材を形成する工程と、 前記ウェハを切断し、前記ウェハを前記複数のチップに
分離する工程と、 前記ウェハを切断して得られたチップと熱膨張率が異な
る基板を、第２の接続部材を介して、前記第１の接続部
材に接続する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9231052A JPH1174309A (ja) | 1997-08-27 | 1997-08-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9231052A JPH1174309A (ja) | 1997-08-27 | 1997-08-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174309A true JPH1174309A (ja) | 1999-03-16 |
Family
ID=16917542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9231052A Pending JPH1174309A (ja) | 1997-08-27 | 1997-08-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174309A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696317B1 (en) | 1999-11-04 | 2004-02-24 | Nec Electronics Corporation | Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin |
| KR100565961B1 (ko) * | 1999-08-21 | 2006-03-30 | 삼성전자주식회사 | 3차원 적층 칩 패키지 제조 방법 |
| US7036216B2 (en) | 2000-03-23 | 2006-05-02 | Infineon Technologies Ag | Method and apparatus for connecting at least one chip to an external wiring configuration |
| KR101237963B1 (ko) | 2008-04-15 | 2013-02-27 | 삼성테크윈 주식회사 | 반도체칩용 범프 형성 방법 |
-
1997
- 1997-08-27 JP JP9231052A patent/JPH1174309A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100565961B1 (ko) * | 1999-08-21 | 2006-03-30 | 삼성전자주식회사 | 3차원 적층 칩 패키지 제조 방법 |
| US6696317B1 (en) | 1999-11-04 | 2004-02-24 | Nec Electronics Corporation | Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin |
| US6767761B2 (en) | 1999-11-04 | 2004-07-27 | Nec Electronics Corporation | Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin |
| US7036216B2 (en) | 2000-03-23 | 2006-05-02 | Infineon Technologies Ag | Method and apparatus for connecting at least one chip to an external wiring configuration |
| KR101237963B1 (ko) | 2008-04-15 | 2013-02-27 | 삼성테크윈 주식회사 | 반도체칩용 범프 형성 방법 |
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