CN114023718A - 半导体器件及其形成方法 - Google Patents

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陈韦志
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胡毓祥
郭宏瑞
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Abstract

使用具有高收缩率的无填充物绝缘材料制成再分布结构。因此，可以实现良好的平面性而不需要实施再分布结构的每个绝缘层的平坦化，从而简化再分布结构的形成。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
由于各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速增长。大多数情况下，集成密度的改进来自最小部件尺寸的迭代减小，这允许将更多组件集成至给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高水平的集成度和组件密度。PoP技术通常可以在印刷电路板(PCB)上生产具有增强的功能和小的覆盖区的半导体器件。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：再分布结构，耦接至衬底的导电部件，所述再分布结构包括：第一导电层，第一绝缘层，位于所述第一导电层上方，所述第一绝缘层包括第一无填充物绝缘材料，第二导电层，位于所述第一绝缘层上方，所述第二导电层耦接至所述第一导电层，以及第二绝缘层，位于所述第二导电层上方，所述第二绝缘层包括第二无填充物绝缘材料；以及导电连接件，电耦接至所述再分布结构。
本申请的另一些实施例提供了一种半导体器件，包括：第一再分布结构，所述第一再分布结构包括：第一金属化图案，所述第一金属化图案具有第一厚度，第一绝缘层，邻近所述第一金属化图案，以及第二金属化图案，邻近所述第一绝缘层，其中，所述第一绝缘层在所述第一金属化图案和所述第二金属化图案之间具有第二厚度，其中，所述第二厚度小于所述第一厚度；以及密封的管芯，设置在所述第一再分布结构上方。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上沉积第一金属化图案；在所述第一金属化图案上方沉积第一绝缘层，所述第一绝缘层无填充物；固化所述第一绝缘层，使得所述第一绝缘层收缩小于5％；形成穿过所述第一绝缘层的第一开口以暴露所述第一金属化图案的部分；在不使所述第一绝缘层齐平的情况下，在所述第一绝缘层上方和所述第一开口中沉积第二金属化图案；以及在所述第二金属化图案上方沉积第二绝缘层，所述第二绝缘层无填充物。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图19示出了根据一些实施例的再分布结构的形成中的中间工艺。
图20至图30示出了根据一些实施例的再分布结构的形成中的中间工艺。
图31至图37示出了根据一些实施例的器件堆叠件的形成中的中间工艺。
图38示出了根据一些实施例的集成电路管芯的截面图。
图39至图53示出了根据一些实施例的器件堆叠件的形成中的中间工艺。
图54至图59示出了根据一些实施例的器件堆叠件的形成中的中间工艺。
图60和图61示出了根据一些实施例的器件封装件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，公开了再分布结构，其由具有收缩率的无填充物绝缘层制成以实现波状的上部轮廓，但是在允许的范围内，以避免在再分布结构的层的每次连续沉积之间需要绝缘层的平坦化工艺，诸如平坦化。因此，可以更简单地制成再分布结构并且可以有利地将绝缘层制造得更薄。此外，再分布结构的第一金属化图案可以利用相对较厚的金属制成以提供增加的信号传递和较少的衰减。一些实施例可以利用陶瓷载体，诸如氧化铝载体，以获得良好的散热和电绝缘特性。嵌入式管芯可以用于再分布结构的进一步功能。
在图1至图19中，在衬底102上方形成再分布结构100(见图19)。简要参考图19，再分布结构100用于将衬底102中的导电部件101电耦接至衬底102中的其它导电部件101并且用于将衬底102中的导电部件101电耦接至导电连接件160。再分布结构100包括绝缘层112、122、132、142和152以及包含导电层108、118、128、138和148的金属化图案。金属化图案也可以称为再分布层或再分布线。再分布结构100示出为具有五层金属化图案的实例。可以在再分布结构100中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和工艺。
图1示出了半导体器件的衬底102的截面图。在一些实施例中，半导体器件是包括有源器件和/或无源器件的器件晶圆。在一些实施例中，可以分割衬底102和半导体器件以由此形成多个芯片/管芯，图1的所示视图可以是这种管芯中的一个。在一些实施例中，衬底102可以对应于中介层晶圆，其没有有源器件并且可以包括无源器件。在一些实施例中，衬底102可以对应于封装衬底条，其包括无芯封装衬底或其中具有芯的有芯封装衬底。在一些实施例中，衬底102可以对应于在随后工艺中被分割的器件晶圆。本发明的再分布结构实施例也可以应用于中介层晶圆、封装衬底、封装件等。
在一些实施例中，衬底102可以对应于逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器、专用集成电路(ASIC)管芯等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯、高带宽存储器(HBM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯等)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。
在一些实施例中，衬底102可以是半导体衬底并且可以包括形成在衬底102的顶面处的部件。在这样的实施例中，衬底102可以是块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。衬底102可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底102的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。可以在衬底102中形成浅沟槽隔离(STI)区域(未单独示出)以隔离衬底102中的有源区域。通孔(未单独示出)可以形成为延伸至衬底102中或穿过衬底102(例如，通孔)并且可以用于电互耦衬底102的相对侧上的部件。
在一些实施例中，衬底102包括集成电路器件，其形成在半导体衬底102的顶面上并且耦接至图19的导电部件101。集成电路器件可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。集成电路器件的细节在此未示出。在一些实施例中，衬底102用于形成中介层(其不含有源器件)，并且衬底102可以是半导体衬底或介电衬底。
在衬底102上方形成晶种层106。晶种层106可以通过合适的工艺由任何合适的材料形成。在一些实施例中，晶种层可以包括铜、铝、铂、金、钯、钛、钨、钴等和它们的组合，并且可以通过溅射、CVD工艺、PVD工艺等或它们的组合来沉积。晶种层106可以沉积至0.2μm和0.6μm之间的厚度或任何合适的厚度。
在图2中，在晶种层106上形成并且图案化掩模层107以暴露晶种层106的部分。掩模层107可以由感光材料形成并且使用可接受的光刻技术来图案化。在一些实施例中，掩模层107可以是双层或三层光掩模的底层，其中掩模的上层使用光刻来图案化，并且包括掩模层107的下面的层随后使用蚀刻来图案化。在一些实施例中，可以使用双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底102上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以变成掩模层107。
在图3中，导电层108沉积在晶种层106的暴露部分上。在一些实施例中，导电层108相对较厚，例如，与将导电层108与在随后工艺(下面描述的)中形成的另一导电层分隔开的介电层的厚度相比。此外，导电层108相对于随后的金属线较厚，并且可以用于在例如无线电或模拟信号中以较小的信号损失布线信号。在一些实施例中，晶种层106和导电层108的组合的厚度可以在约10μm和约60μm之间厚，但是可以考虑并且可以使用其它厚度。导电层108可由任何合适的导电材料形成，包括例如Co、Cu、Al、Ti、Ta、W、TiN、TaN等或它们的组合。导电层108可以使用任何合适的技术来形成，包括PVD、ALD、CVD、它们的变体等或它们的组合。导电层108是再分布结构的第一金属化层。
仍然参考图3，通过回蚀或灰化技术去除掩模层107。当去除掩模层107时，去除导电层108的可能位于掩模层107顶上的任何材料。下一步，通过使用对晶种层106的材料具有选择性的合适蚀刻剂的蚀刻技术去除晶种层106的暴露部分。
在图4中，在导电层108上方沉积绝缘材料111。图4示出了刚沉积之后(即，在固化之前)的绝缘材料111。绝缘材料111可以是清漆型绝缘材料而不是干型绝缘材料。绝缘材料111可以仅是树脂，即，树脂可以不含填充材料。例如，绝缘材料111可以是称为额外聚合物的聚合物类型，诸如环氧树脂、双马来酰亚胺(BMI)、聚苯醚(PPO)、氰酸酯、丙烯酸酯等或它们的组合。绝缘材料的分子量可以小于50000g/mol，诸如在约25000g/mol和50000g/mol之间。树脂的固体含量可以大于40％，诸如在约40％至约60％之间。绝缘材料111的收缩率可以在约95-99％之间，或者换句话说，最终固化的绝缘材料112(见图5)的厚度是未固化的绝缘材料111的厚度的95-99％。或者仍然换句话说，收缩率非常低(在1％和5％之间)。绝缘材料111可以使用任何技术来沉积，诸如旋涂、丝网印刷、喷涂等或它们的组合。也可以使用SAP工艺，结合下面的描述进一步描述其实例，其中同时处理随后形成的过孔和导电层。由于沉积技术，刚沉积之后的绝缘材料111的上表面可以具有高度平面性，即，可以是平坦的，诸如图4中所示。因此，绝缘材料111的厚度由于下面的导电层108而变化，在导电层108的元件之间较厚(例如，厚度111t1)而在导电层108的元件上方较薄(例如，厚度111t2)。
绝缘材料111可以沉积至约12μm至约120μm之间的厚度111t1(或约2μm和约60μm之间的厚度111t2，或小于晶种层106和导电层108的组合的厚度，诸如晶种层106和导电层108的组合的厚度的30％和100％之间或30％和70％之间)。因为绝缘材料111的收缩率仅为95％至99％，所以随着绝缘材料111收缩，由于导电层108引起的厚度差异最小。因此，随着绝缘材料111在施加后收缩，收缩率、无填充物设计、分子量和固体含量的组合仅提供了在上表面中出现的小凹槽，该上表面对应于导电层108的图案稀疏的区域。此外，因为绝缘材料111具有额外类型的聚合，所以在固化期间没有额外副产物要去除并且观察到绝缘材料111几乎没有重量损失。
参考图5，在绝缘材料111收缩成其作为绝缘层112的最终形式之后，导电层108的从下面的衬底102至绝缘层112的上表面的元件之间的绝缘材料的厚度112t1可以在约12μm和约114μm之间。导电层108上方的绝缘材料的厚度d1(或112t2)可以在约2μm和约57μm之间。换句话说，绝缘层112的厚度d1可以在组合的导电层108和晶种层106的厚度的约25％和100％之间，诸如在约30％和60％之间。在一些实施例中，绝缘层112的厚度dl可以小于组合的导电层108和晶种层106的厚度的一半。厚金属导电层108上方的相对薄的绝缘层112减小了透射损失并且增加了功率效率。所示工艺有利地提供了绝缘层112，该绝缘层112小于下面的金属化层(晶种层106和导电层108)的厚度而不需要任何额外的平坦化工艺。
在绝缘层112填充横向围绕导电层108的间隔的情况下，当绝缘材料111的膜收缩至绝缘层112中的最终形式时，由于导电层108的元件上方的绝缘层112与导电层108的元件之间的厚度不同，可以在绝缘层112的上表面中形成凹槽r1。凹槽r1可以具有由厚度111t1和111t2的差异确定的深度d2。这种差异归因于金属化图案(导电层108和晶种层106)。因此深度d2大约是金属化图案的厚度乘以收缩率。因此，凹槽r1可以具有在组合的导电层108和晶种层106的厚度的1％至5％之间的深度d2，诸如在0.1μm至约3μm之间。考虑到与导电层108和晶种层106相关的d1的厚度，凹槽r1也在厚度d1的1％和5％之间。
因为凹槽r1仅在厚度d1的1％和5％之间，所以可以省略平坦化工艺，从而节省时间和资源。这导致绝缘层112的上表面由于凹槽r1可能具有一些轻微的波度。此外，如果实施平坦化，则由于平坦化工艺而留下痕迹。但是，在本实施例中，绝缘层112(以及随后的绝缘层)上不存在平坦化痕迹。当形成随后的导电层和绝缘层时，这些凹槽r1可能在一定程度上传播至随后的层；但是，每个连续层的传播可能小于前一层，因为通常只有凹槽r1的深度d2的一小部分将传播。例如，如以上所指出，凹槽rl的深度d2在组合导电层108和晶种层106的厚度的1％和5％之间。在随后的绝缘层中，传播减少了类似的量，这取决于下一个绝缘层的材料，使得凹槽r1的任何传播可能仅是深度d2的约1％至35％。因此，可以在不需要平坦化步骤的情况下保持随后的层的可接受的平面性。可接受的平面性允许可靠地实施随后的光刻技术，例如，没有可能由形貌问题导致的聚焦误差。
在图6中，在形成绝缘层112之后，然后使用可接受的光刻技术光图案化绝缘层112，诸如通过曝光、显影和固化以在绝缘层112中形成开口114以露出导电层108的部分。虽然开口114示出为锥形，但是开口114可以是矩形，即具有垂直侧壁。
在图7中，形成包括导电元件的金属化图案，诸如沿绝缘层112的主表面延伸并且延伸穿过绝缘层112以物理和电耦接至导电层108的晶种层116和导电层118。作为形成金属化图案的实例，晶种层116形成在绝缘层112上方和延伸穿过绝缘层112的开口114中。在一些实施例中，晶种层116是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层116包括钛层和钛层上方的铜层。晶种层116可以使用例如PVD等形成。然后，在晶种层116上形成并图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于包括导电层118的金属化图案。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层116的暴露部分上形成导电层118。导电层118可以通过镀(诸如电镀、化学镀等)形成。导电层118可以包括金属，如铜、钛、钨、铝等。导电层118和晶种层116的下面部分的组合形成金属化图案。去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
组合的晶种层116和导电层118的厚度d3可以在导电层108的厚度的15％至30％之间。换句话说，随后金属化图案的厚度d3可以比再分布结构100的第一金属化图案的厚度薄得多。在一些实施例中，导电层118可以用于布线对衰减不敏感的信号，如在导电层108中布线的信号。与导电层108相比，导电层118的减小的厚度有助于减小整体器件厚度以及控制散热。导电层118的减小的厚度也有助于在随后形成的绝缘层中保持良好的平面性，而不需要平坦化工艺，如下面所描述。在一些实施例中，组合的晶种层116和导电层118的厚度d3可以在约3μm和约8μm之间。晶种层116和导电层118遵循开口114的形状，使得导电层118的部分在开口114中具有上表面，该上表面向下浸入开口114中的距离d4高达导电层108上方的绝缘层112的厚度的约一半。在一些实施例中，距离d4可以大于厚度d3，例如，在0和(d3+(d1)/2之间)。在其它实施例中，距离d4可以小于厚度d3。
在图8中，在导电层118上方和绝缘层112的部分上方沉积绝缘层122。在一些实施例中，绝缘层122可以是诸如在绝缘层112中使用的额外聚合物并且可以使用与以上关于绝缘层112所讨论的那些相似的材料和工艺形成，但是绝缘层122的材料成分可以与绝缘层112的材料成分相同或不同。在其它实施例中，绝缘层122可以是不同类型的聚合物，诸如缩聚物。绝缘层122可以是清漆型绝缘材料而不是干型绝缘材料。材料可以仅为树脂，即，树脂可以不含填充材料。例如，材料可以是缩聚物，诸如聚酰亚胺、聚苯并恶唑(PBO)、尼龙等或它们的组合。绝缘层122的材料的分子量可以小于25000g/mol，诸如在约10000g/mol和25000g/mol之间。树脂的固体含量可以大于45％，诸如在约45％至约60％之间。绝缘层122的材料的收缩率可以在约65％和80％之间，诸如在68％和75％之间。换句话说，绝缘层122在从沉积状态固化至固化状态时可能损失绝缘层122的材料的厚度的20％至35％。绝缘层122可以使用任何技术来沉积，诸如旋涂、丝网印刷、喷涂等或它们的组合。由于沉积技术，刚沉积之后的绝缘层122的绝缘材料的上表面可以具有高度平面性，即，可以是平坦的。因此，绝缘材料的厚度由于下面的导电层118和凹槽r1而变化，在导电层118的元件之间较厚而在导电层118的元件上方较薄。
绝缘层122可以沉积至约7μm至约25μm之间的厚度。因为绝缘层122的材料收缩率相对较高，所以随着绝缘层122的材料在施加后收缩，收缩率、无填充物设计、分子量和固体含量的组合趋向于投射下面的凹陷和凸起的衰减版本以形成绝缘层122的波状上表面。这些衰减投射以约一至三个或约一至四个的比率投射，或者换句话说，对于每3μm至4μm的变化，它的约1μm投射至绝缘层122的表面(大约50％)。例如，诸如导电层118和/或凹槽r1的下面的部件可以投射至绝缘层122的上表面。换句话说，虽然绝缘层122的绝缘材料在沉积时可以是平坦的，但是在固化之后，绝缘层122可以具有与下面的部件有点共形的上表面。但是，绝缘层122相对较薄，例如，与导电层118的厚度相比。因此，难以可靠地使绝缘层122的上表面平坦，例如通过平坦化。因此，不是平坦化绝缘层122的上表面，如下面描述的随后工艺中所指出，而是直接在绝缘层122的波状上表面上形成随后金属化图案。
在绝缘层122的绝缘材料收缩成其作为绝缘层122的最终形式之后，导电层118上方的绝缘层122的厚度d5可以在约5μm和约7μm之间。所示工艺有利地提供了绝缘层122，其是下面的金属化(晶种层116和导电层118)的厚度的100％至200％，而不需要任何额外的平坦化工艺。绝缘层122的部分可以根据距离d4(见图7)延伸至导电层118中的坳陷中，并且因此，在一些实施例中，绝缘层122的底面可以延伸低于绝缘层112的上表面。
在绝缘层122填充横向围绕导电层118的间隔的情况下，可以在绝缘层122的上表面中形成凹槽r2。此外，在绝缘层122填充导电层118的上表面中的坳陷的情况下(例如，根据距离d4)，可以在绝缘层122的上表面中形成凹槽r3。凹槽r2和r3可以具有在厚度d5的10％至35％之间的深度d6，诸如在1.0μm至约3.0μm之间。凹槽r2和r3可以具有在导电层118的厚度的30％至60％之间的深度d6，诸如在1.0μm至约3.0μm之间。因为凹槽r2和r3在厚度d5的10％至35％之间，所以可以省略平坦化工艺，从而节省时间和资源。这导致绝缘层122的上表面由于凹槽r2和r3而具有波度。
在图9中，在形成绝缘层122之后，然后使用可接受的光刻技术光图案化绝缘层122，诸如通过曝光、显影和固化以在绝缘层122中形成开口124以露出导电层118的部分。虽然开口124示出为锥形，但是开口124可以是矩形，即，具有垂直侧壁。
在图10中，晶种层126和导电层128可以形成在开口124中并且沿绝缘层122的上表面延伸。晶种层126和导电层128可以使用类似于以上关于晶种层116和导电层118所讨论的那些工艺和材料形成，这不再重复。晶种层126和导电层128遵循开口124的形状，这可以使得导电层128的部分在开口124中具有上表面，该上表面向下浸入开口124中的距离高达导电层128上方的绝缘层122的厚度的约一半。在一些实施例中，距离d8可以大于厚度d7，例如，在0和(d7+(d5)/2之间)。在其它实施例中，距离d8可以小于厚度d7。
在图11中，绝缘层132可以沉积在导电层128和绝缘层122上方。在一些实施例中，绝缘层132可以是像绝缘层112一样的额外聚合物，并且可以通过类似于以上关于绝缘层112所讨论的那些材料和工艺形成，但是绝缘层132的材料成分可以与绝缘层112的材料成分相同或不同。在其它实施例中，绝缘层132可以是像绝缘层122一样的缩聚物，并且可以通过类似于以上关于绝缘层122所讨论的那些材料和工艺形成，但是绝缘层132的材料成分可以与绝缘层122的材料成分相同或不同。
在图12中，在形成绝缘层132之后，然后使用可接受的光刻技术光图案化绝缘层132，诸如通过曝光、显影和固化以在绝缘层132中形成开口134以露出导电层128的部分。虽然开口134示出为锥形，但是开口134可以是矩形，即，具有垂直侧壁。
在图13中，晶种层136和导电层138可以形成在开口134中并且沿绝缘层132的上表面延伸。晶种层136和导电层138可以使用类似于以上关于晶种层116和导电层118所讨论的那些工艺和材料形成。
在图14中，绝缘层142可以沉积在导电层138和绝缘层132上方。在一些实施例中，绝缘层142可以是像绝缘层112一样的额外聚合物，并且可以通过类似于以上关于绝缘层112所讨论的那些材料和工艺形成，但是绝缘层142的材料成分可以与绝缘层112的材料成分相同或不同。在其它实施例中，绝缘层142可以是像绝缘层122一样的缩聚物，并且可以通过类似于以上关于绝缘层122所讨论的那些材料和工艺形成，但是绝缘层142的材料成分可以与绝缘层122的材料成分相同或不同。
在图15中，在形成绝缘层142之后，然后使用可接受的光刻技术光图案化绝缘层142，诸如通过曝光、显影和固化以在绝缘层142中形成开口144以露出导电层138的部分。虽然开口144示出为锥形，但是开口144可以是矩形，即，具有垂直侧壁。
在图16中，晶种层146和导电层148可以形成在开口144中并且沿绝缘层142的上表面延伸。晶种层146和导电层148可以使用类似于以上关于晶种层116和导电层118所讨论的那些工艺和材料形成。
在图17中，绝缘层152可以沉积在导电层148和绝缘层142上方。在一些实施例中，绝缘层152可以是像绝缘层112一样的额外聚合物，并且可以通过类似于以上关于绝缘层112所讨论的那些材料和工艺形成，但是绝缘层152的材料成分可以与绝缘层112的材料成分相同或不同。在其它实施例中，绝缘层152可以是像绝缘层122一样的缩聚物，并且可以通过类似于以上关于绝缘层122所讨论的那些材料和工艺形成，但是绝缘层152的材料成分可以与绝缘层122的材料成分相同或不同。
绝缘层152示出为再分布结构100的最顶部绝缘层。应该理解，通过重复或省略以上图案化绝缘层和沉积晶种层和导电层的工艺，可以在再分布结构100中使用更多或更少的金属化图案。可以如以下描述和如在其它实施例中描述进一步处理再分布结构100以形成连接件或其它导电部件。绝缘层152的上表面可以包括对应于上表面中的凹槽的凹槽r4，该上表面中的凹槽由于导电层(例如，晶种层146和导电层148的组合)的厚度而代表凹槽。凹槽r4也可以包括由于下面的绝缘层(例如，绝缘层142)的上表面中的凹槽的传播的凹槽。绝缘层152的上表面也可以包括凹槽r5，其对应于下面的导电层(例如，导电层148)的延伸穿过下面的绝缘层(例如，绝缘层142)并且接触另一下面的导电层(例如，导电层138)的区域。这些凹槽类似于以上讨论的凹槽r2和凹槽r3。因此绝缘层152的上表面可以是波状的，由于凹槽r4和凹槽r5。
在图17中，最顶部绝缘层152的波度的一个量度是绝缘层152的上表面的平均峰152u1和绝缘层152的上表面的平均谷152u2之间的距离d9，可以在约3μm和约5μm之间。再分布结构的各个层的波度类似于最顶部绝缘层152的波度。再分布结构中的波度通常是不期望的，因为它增加了分层、金属化短路和断裂以及图案聚焦误差的可能性。但是，在本文所描述的实施例中，波度由绝缘层的材料的选择、下面的金属化图案的厚度和所采用的沉积技术控制。因此，在形成每个绝缘层(例如，绝缘层112、122、132、142和152)之后不需要不同的平坦化工艺。并且因为省略了平坦化工艺，所以不需要为绝缘层沉积额外的材料，这将需要为平坦化工艺提供裕度。因此，有利的是，再分布结构的厚度可以更小并且可以省略平坦化工艺的额外步骤。
在图18中，在形成绝缘层152之后，然后使用可接受的光刻技术光图案化绝缘层152，诸如通过曝光、显影和固化以在绝缘层152中形成开口154以露出导电层148的部分。虽然开口154示出为锥形，但是开口154可以是矩形，即，具有垂直侧壁。
在图19中，在开口154中形成导电连接件160。在一些实施例中，导电连接件160可以形成在首先形成在开口154中的凸块下金属化结构(UBM)(见例如图51中的UBM 394)上。在这样的实施例中，可以形成UBM以用于外部连接至再分布结构100的前侧。UBM可以具有位于绝缘层152的主表面上并且沿绝缘层152的主表面延伸的凸块部分，并且具有延伸穿过绝缘层152以物理和电耦接导电层148的通孔部分。因此，UBM通过各个导电层148电耦接至衬底102中的导电部件101，该导电部件101可以耦接至衬底102中的器件。UBM可以由与晶种层146和/或导电层148相同的材料形成。在一些实施例中，UBM具有与对应于导电层108、118、128、138、148等的金属化图案不同的尺寸(例如，厚度)。
导电连接件160可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件160可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件160通过蒸发、电镀、印刷、焊料转移、球放置、焊膏等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件160包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过电镀工艺来形成。
所得再分布结构100可以在各个封装件和器件中使用和组合，诸如下面关于随后实施例所描述。再分布结构100有利地在厚金属导电层上方使用极高收缩率的绝缘材料，而不需要平坦化工艺以实现仅比厚金属导电层的厚度厚25％至50％的最终绝缘层，使用简化的工艺提供出色的信号传输能力、可靠性和散热。再分布结构100的额外绝缘层由于高收缩和填充物较少的成分也表现出良好的平面性。
图20至图29示出了根据一些实施例的形成再分布结构200的中间阶段。图20至图29使用类似于图1至图19中使用的那些参考标号，除了标号‘1xx’中的前导‘1’利用对应标号‘2xx’中的‘2’替换。相同的参考标号指示图20至图29中的相同元件，除非另有说明。简要参考图29，再分布结构200用于将衬底202中的导电部件201电耦接至衬底202中的其它导电部件201，并且用于将衬底202中的导电部件201电耦接至导电连接件260。再分布结构200包括绝缘层212、222和232以及包含导电层208、218和228的金属化图案。金属化图案也可以称为再分布层或再分布线。再分布结构200示出为具有三层金属化图案的实例。可以在再分布结构200中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和工艺。
图20示出了可以分别使用类似于以上关于衬底102、晶种层106和导电层108所讨论的那些工艺和材料形成的衬底202、晶种层206和导电层208，诸如图3中所示。但是，在图20中，绝缘材料211由与图4和图5中所示的绝缘层112的绝缘材料111不同的材料形成。特别地，绝缘层212可以使用以上针对绝缘层122所描述的缩聚物形成。绝缘材料211可以是清漆型绝缘材料而不是干型绝缘材料。绝缘材料211可以仅为树脂，即，树脂可以不含填充材料。例如，绝缘材料211可以是缩聚物，诸如聚酰亚胺(PI)、聚苯并恶嗪(PBO)、尼龙等或它们的组合。绝缘材料211的分子量可以小于25000g/mol，诸如在约15000g/mol和25000g/mol之间。树脂的固体含量可以大于40％，诸如在约40％至约60％之间。绝缘材料211的收缩率可以在约65％和80％之间，诸如在约68％和75％之间。换句话说，绝缘层122在从沉积状态固化至固化状态时可能损失绝缘层122的材料的厚度的20％至35％。绝缘材料211可以使用任何技术来沉积，诸如旋涂、丝网印刷、喷涂等或它们的组合。由于沉积技术，刚沉积之后的绝缘材料211的上表面可以具有高度平面性，即，可以是平坦的。因此，刚沉积之后的绝缘材料211的厚度由于下面的导电层208而变化。绝缘材料211可以沉积至比下面的导电层208的厚度多约7μm至约25μm之间的厚度。
在图21中，绝缘材料211固化并且收缩至绝缘层212中。因为绝缘材料211将收缩20％至35％，所以随着绝缘材料211在施加至绝缘层212中之后收缩，收缩率、无填充物设计、分子量和固体含量的组合倾向于将导电层208的衰减版本投射至绝缘层212的上表面以形成绝缘层212的波状上表面。这些衰减投射以约一至三个的比率投射，或者换句话说，对于每3μm的变化，它的约1μm投射至绝缘层212的表面(大约50％)。虽然绝缘材料211的绝缘材料在沉积时可以是平坦的，但是在固化之后，绝缘层212可以具有与下面的部件有点共形的上表面。导电层208可以相对较厚，例如，是导电层208上方的绝缘层212的厚度的约两倍。因此，导电层208的部分之间的收缩可能是显著的，包括收缩以具有降至导电层208的上表面的水平下方的上表面。即使绝缘层212的上表面没有降至导电层的上表面的水平下方，由于绝缘层212的厚度缺乏裕度，将难以可靠地平坦化绝缘层212的上表面。因此，不是平坦化绝缘层212的上表面，如下面描述的随后工艺中所指出，而是直接在绝缘层212的波状上表面上形成随后金属化图案。
导电层208上方的绝缘材料的厚度d11可以在约5μm和约10μm之间。换句话说，绝缘层212的厚度d11可以在组合的导电层208和晶种层206的厚度的约25％和50％之间。厚金属导电层208上方的相对薄的绝缘层212减小了透射损失并且增加了功率效率。所示工艺有利地提供了绝缘层212，其是下面的金属化(晶种层106和导电层108)的厚度的25％至50％，而不需要任何额外的平坦化工艺。此外，在实施平坦化的地方，由于平坦化工艺而留下痕迹。但是，在本实施例中，绝缘层212(和随后的绝缘层)上不存在平坦化痕迹。
在绝缘层212填充横向围绕导电层208的间隔的情况下，可以在绝缘层212的上表面中形成凹槽r11。凹槽r11可以具有在厚度d11的75％至125％之间的深度d12，诸如在5μm至约12.5μm之间。凹槽r11可以具有在导电层108的厚度的25％至65％之间的深度d12，诸如在5μm至约13μm之间。
由于导电层208的厚金属化和绝缘层212的收缩率，凹槽r11导致绝缘层212的波状顶面。如以上所指出，绝缘层212的绝缘材料211可以具有在65％和80％之间的收缩率，诸如在68％和75％之间。因此，围绕导电层208的绝缘材料211的量比直接位于导电层208上方的绝缘材料211经受更大的收缩差异。理想的是保持距离d11薄以实现透射损失的减小并且以增加功率和散热效率。
即使绝缘层212的顶面是波状的，顶面也没有被平坦化而是允许保持波状。因为随后的导电层沉积得更薄，所以绝缘层212的波度可以保留。绝缘层212的波度将传播至再分布结构的随后的层，但是，随后形成的绝缘层的高点和低点之间的距离将衰减并且传播将随着每个随后的层而减小。
在图22中，在形成绝缘层212之后，然后使用可接受的光刻技术光图案化绝缘层212，诸如通过曝光、显影和固化以在绝缘层212中形成开口214以露出导电层208的部分。虽然开口214示出为锥形，但是开口214可以是矩形，即，具有垂直侧壁。
在图23中，形成包括导电元件的金属化图案，诸如沿绝缘层212的主表面延伸并且延伸穿过绝缘层212以物理和电耦接至导电层208的晶种层216和导电层218。晶种层216和导电层218可以使用类似于以上关于图7所讨论的晶种层116和导电层118的工艺和材料形成。
组合的晶种层216和导电层218的厚度d13可以在导电层208的厚度的约15％和35％之间。换句话说，用于导电层208的金属化图案的厚度可以比厚度d13厚3至5倍之间。在一些实施例中，导电层218可以用于布线对衰减不敏感的信号，如在导电层208中布线的信号。与导电层208相比，减小的厚度有助于减小整体器件厚度以及控制散热。导电层218的减小的厚度也有助于改善再分布结构的顶层的平面性，而不需要平坦化工艺，诸如下面所描述。在一些实施例中，组合的晶种层216和导电层218的厚度d13可以在约3μm和约8μm之间。晶种层216和导电层218遵循开口214的形状，使得导电层218的部分在开口214中具有上表面，该上表面向下浸入开口214中的距离d14高达导电层218上方的绝缘层212的厚度的约一半。在一些实施例中，距离d14可以大于厚度d13，例如，在0和(d13+(d11)/12)之间。在其它实施例中，距离d14可以小于厚度d13。
金属化图案也遵循绝缘层212的波状上表面的轮廓。对应于导电层218的金属化图案的每个薄于距离d12并且具有足够的横向分隔以防止导电层218合并。
在图24中，在导电层218上方和绝缘层212的部分上方沉积绝缘层222。在一些实施例中，绝缘层222可以是诸如绝缘层212的缩聚物，并且可以使用诸如以上关于绝缘层212所讨论的那些材料和工艺形成，诸如图24中所示，但是绝缘层222的材料成分可以与绝缘层212的材料成分不同。在其它实施例中，绝缘层222可以是类似于绝缘层112的额外聚合物并且可以使用如以上关于绝缘层112所讨论的那些材料和工艺形成。由于沉积技术，刚沉积之后的绝缘层222的绝缘材料的上表面可以具有高度平面性，即，可以是平坦的。因此，绝缘层222的绝缘材料的厚度由于下面的导电层218和绝缘层212的波状表面而变化。
绝缘层222可以厚沉积至约15μm至约70μm之间的厚度。随着绝缘层222的材料固化和收缩，下面的形貌将开始投射至绝缘层222的表面。但是，因为绝缘层222的材料收缩率在65％和80％之间，诸如在约68％和75％之间，所以随着绝缘层222的材料在施加之后收缩(沉积时损失厚度的20％至35％之间)，收缩率、无填充物设计、分子量和固体含量的组合将减弱下面的层的投射。换句话说，固化后的绝缘层222的上表面的形貌将比绝缘层212的上表面的对应形貌平坦。下面讨论这种减弱效果的实例。
在绝缘层222的绝缘材料收缩成其作为绝缘层222的最终形式后，导电层218上方的绝缘层222的厚度d15可以在约5μm和约20μm之间。所示工艺有利地提供了绝缘层222，其为下面的金属化(晶种层216和导电层218)的厚度的50％至200％，而不需要任何额外的平坦化工艺。
在绝缘层222填充横向围绕导电层218的间隔的情况下，可以在绝缘层222的上表面中形成各个凹槽。凹槽r12对应于金属化的区域，该区域对应于用作通孔的导电层218，延伸穿过绝缘层222并且接触导电层208。凹槽r12的深度d16可以对应于下面的导电层218的形貌，但是可以是减弱的。例如，深度d16可以是深度d14的约20％至40％，诸如在1μm和4μm之间。凹槽r13对应于绝缘层222的区域，该区域具有对应于绝缘层212的下面的形貌的波度，而没有任何导电层218介于绝缘层212的顶部和绝缘层222的顶部之间。因此，凹槽r13的深度d17对应于图21的凹槽r11的深度d12。但是，由于绝缘层222的材料，凹槽r11的投射在绝缘层222中减弱。例如，深度d17可以是深度d12的约20％至40％，诸如在1μm和3μm之间。凹槽r14对应于绝缘层222的区域，该区域具有对应于绝缘层212的下面的形貌和导电层218的下面的形貌之间的过渡的波度。因此，凹槽r14的深度d18对应于导电层218的金属化的厚度d13。但是，由于绝缘层222的材料，导电层218的厚度的投射在绝缘层222中减弱。例如，深度d18可以是厚度d13的约20％至40％，诸如在0.5μm和1.5μm之间。
即使绝缘层222的上表面是波状的，波度也小于绝缘层212的波度。因此，在沉积额外的导线之前不实施不同的平坦化工艺，从而节省时间和资源。这产生具有波度的绝缘层222的上表面。
在图25中，在形成绝缘层222之后，然后使用可接受的光刻技术光图案化绝缘层222，诸如通过曝光、显影和固化以在绝缘层222中形成开口224以露出导电层218的部分。虽然开口224示出为锥形，但是开口224可以是矩形，即，具有垂直侧壁。
在图26中，晶种层226和导电层228可以形成在开口224中并且沿绝缘层222的上表面延伸。晶种层226和导电层228可以使用类似于以上关于晶种层216和导电层218所讨论的那些工艺和材料形成，这不再重复。晶种层226和导电层228遵循开口224的形状，这可以使得导电层228的部分在开口224中具有上表面，该上表面向下浸入开口224中的距离高达导电层228上方的绝缘层222的厚度的约一半，尺寸类似于以上关于图23所讨论的那些。
在图27中，绝缘层232沉积在导电层228上方和绝缘层222的部分上方。在一些实施例中，绝缘层232可以是诸如绝缘层212的缩聚物，并且可以使用诸如以上关于绝缘层212所讨论的材料和工艺形成，如图27中所示，但是绝缘层232的材料成分可以与绝缘层212的材料成分不同。在其它实施例中，绝缘层232可以是类似于绝缘层112的额外聚合物并且可以使用如以上关于绝缘层112所讨论的那些材料和工艺形成。
出于类似于以上关于图24所讨论的那些原因，来自下面的绝缘层222和对应于导电层228的金属化的形貌的投射将在绝缘层232的上表面中进一步减弱。因此，再分布结构200的每个连续层通常具有比前一层平坦的上表面。例如，在一些实施例中，绝缘层212的峰高和最低谷之间的差在约1μm和16μm之间，而在一些实施例中，绝缘层222的峰高和最低谷之间的差在约1μm和8μm之间，并且在一些实施例中，绝缘层232的峰高和最低谷之间的差在约0.5μm和4μm之间，但是也可以考虑其它值。
绝缘层232示出为再分布结构200的最顶部绝缘层。应该理解，通过重复或省略以上图案化绝缘层和沉积晶种层和导电层的工艺，可以在再分布结构200中使用更多或更少的金属化图案。可以如以下描述和如在其它实施例中描述进一步处理再分布结构200以形成连接件或其它导电部件。绝缘层232的上表面可以包括对应于从下面的部件传播的凹槽的凹槽r15。凹槽r15可以包括由于导电层(例如，晶种层226和导电层228的组合；见例如图24的凹槽r14)的厚度的传播而产生的凹槽；由于下面的绝缘层(例如，绝缘层222；见例如图24的凹槽r13)的上表面中的凹槽的传播而产生的凹槽；以及由于下面的导电层(例如，导电层228；见例如图24的凹槽r12)的区域的传播而产生的凹槽，该区域延伸穿过下面的绝缘层(例如，绝缘层222)并且接触另一下面的导电层(例如，导电层218)。由于凹槽r15，因此绝缘层232的上表面可以是波状的。
在图27中，最顶部绝缘层232的波度的一个量度是绝缘层232的上表面的平均峰232u1和绝缘层232的上表面的平均谷232u2之间的距离d19，可以在约3μm和约5μm之间。再分布结构的各个层的波度类似于最顶部绝缘层232的波度。再分布结构中的波度通常是不期望的，因为它增加了分层、金属化短路和断裂以及图案聚焦误差的可能性。但是，在本文所描述的实施例中，波度由绝缘层的材料的选择、下面的金属化图案的厚度和所采用的沉积技术控制。因此，在形成每个绝缘层(例如，绝缘层212、222和232)之后不需要不同的平坦化工艺。并且因为省略了平坦化工艺，所以不需要为绝缘层沉积额外的材料，这将需要为平坦化工艺提供裕度。因此，有利的是，再分布结构的厚度可以更小并且可以省略平坦化工艺的额外步骤。
在图28中，在形成绝缘层232之后，然后使用可接受的光刻技术光图案化绝缘层232，诸如通过曝光、显影和固化以在绝缘层232中形成开口234以露出导电层228的部分。虽然开口234示出为锥形，但是开口234可以是矩形，即，具有垂直侧壁。
在图29中，在开口234中形成导电连接件260。在一些实施例中，导电连接件260可以形成在首先形成在开口254中的凸块下金属化结构(UBM)上。在这样的实施例中，可以形成UBM以用于外部连接至再分布结构200的前侧。UBM可以具有位于绝缘层232的主表面上并且沿绝缘层232的主表面延伸的凸块部分，并且具有延伸穿过绝缘层232以物理和电耦接导电层228的通孔部分。因此，UBM通过各个导电层228电耦接至衬底202中的导电部件201，该导电部件201可以耦接至衬底202中的器件。UBM可以由与晶种层216和导电层218相同的材料形成。在一些实施例中，UBM具有与对应于导电层208、218和228等的金属化图案不同的尺寸(例如，厚度)。
导电连接件260可以使用类似于以上关于图19的导电连接件所讨论的那些工艺和材料形成。
所得再分布结构200可以在各个封装件和器件中使用和组合，诸如以下关于随后实施例所描述。再分布结构200有利地在厚金属导电层上使用高收缩绝缘材料以实现仅比厚金属导电层的厚度厚25％至50％的最终绝缘层，使用简化的工艺提供出色的信号传输能力、可靠性和散热。在形成再分布结构的各个层中，省略了不同的平坦化工艺并且允许上表面保持波状。但是，由于绝缘层的绝缘材料的选择，波度在再分布结构的每个连续层中减弱或衰减，有利地允许省略平坦化工艺。
图30示出了图29的再分布结构200，但是，在图30中，在绝缘层232上方沉积钝化层265。钝化层265可以提供平坦的上表面并且消除绝缘层232的上表面的剩余波度。在一些实施例中，钝化层265的材料和沉积工艺可以选择为使得上表面平坦而不需要平坦化工艺。在其它实施例中，在钝化层265上使用平坦化工艺，诸如研磨或化学机械抛光(CMP)工艺。钝化层265可以在开口234之前或之后形成，并且在形成导电连接件260之前穿过钝化层265形成对应于开口234的额外开口。其它实施例可以省略钝化层265并且在形成用于导电连接件的开口(例如，开口234)之前使用平坦化工艺，诸如研磨或CMP以使再分布结构200的最后绝缘层(例如，绝缘层232)的上表面齐平。
图31至图53示出了在形成半导体器件中的各个中间阶段的截面图，诸如集成扇出(InFO)封装件，例如，用于MEMS器件。在图31中，示出了封装区域300A。封装区域300A可以是若干封装区域中的一个并且代表整个封装区域300A的部分。同样在图31中，提供了载体302。载体302可以具有预先形成在其中的开口或者可以使用任何合适的工艺在载体302中形成开口。开口可完全穿过载体302(如所示)或者可以仅穿过载体302的一部分。在一些实施例中，载体302可以是陶瓷载体。在一些实施例中，载体302以晶圆形式提供。可选地，载体302可以以任何其它合适的形式(例如，面板形式、芯片形式或条形式等)提供，取决于工艺要求。在一些实施例中，载体302的材料选择为具有高热导率的材料特性以提供良好的散热。在一些实施例中，载体302的所选材料具有高于常规介电材料的介电常数(或介电常数(Dk))(例如，具有约3.3的Dk的模制材料或具有约4.5至约4.9的Dk的FR-4)。载体302的所选材料可以具有比常规介电材料(例如，具有约0.013至约0.020的Df的FR-4)低的耗散因数(或介电损耗角正切，DO)。载体302的材料的耗散因数越低，信号传输损耗越小。在一些实施例中，载体302的材料选择为具有良好的处理特性以承受形成在其上的半导体结构。载体302的材料可以选择为具有与半导体芯片(例如，硅材料)的CTE紧密匹配的热膨胀系数(CTE)，以防止随后形成的载体302上的芯片封装件在温度变化的影响下开裂或分离。
例如，载体302的材料可以包括氮化铝(AlN)、碳化硅(SiC)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮化硼(BN)、氧化锆(ZrO2)或其它合适的材料。在使用氮化铝晶圆的一些实施例中，载体302包括在约7.7和约9.9之间范围内的介电常数(或介电常数；Dk)值，介电损耗角正切(Df)可以在10GHz下的约0.003至140GHz下的约0.00045的范围内。载体302可以定制为提供期望的材料特性，诸如增强的热导率，从而促进散热。在一些实施例中，载体302的热导率可以在约60W/m-K至约120W/m-K的范围内。在某些实施例中，载体302的热导率可以在约80W/m-K至约180W/m-K或约200W/m-K的范围内。在其它实施例中，载体302在室温下的热导率在约20W/m-K至约150W/m-K的范围内。可选地，载体302在室温下的热导率在约3W/m-K至约150W/m-K范围内。可以使用具有良好介电特性和散热特性的其它合适的载体材料。
在图32中，载体302的背侧可以附接至带304以易于处理。应该理解，载体302和带304的所示截面图仅代表载体302和带304的部分。
在图33至图35中，形成再分布结构100(图35)。在图33中，形成晶种层106。晶种层106可以使用类似于以上关于图2的晶种层讨论的那些工艺和材料形成。晶种层106内衬载体302中的开口内，并且在一些实施例中可以沿带304延伸。在图34中，在晶种层106上包括在载体302的开口中形成导电层108。导电层108可以使用类似于以上关于图3的导电层108所讨论的那些工艺和材料形成。导电层108的部分形成穿过载体302的通孔305。在形成导电层之后，可以使用合适的湿蚀刻或干蚀刻工艺蚀刻掉晶种层106的暴露部分。如图34中所指出，在一些实施例中，根据载体302中的开口，导电层108的上表面可以具有形成在其中的坳陷。
在图35中，再分布结构100的剩余部分可以使用类似于以上关于图4至图17所讨论的那些工艺和材料形成。在一些实施例中，绝缘层122的部分可以具有接触导电层108的底面，该底面低于绝缘层112的上表面112s。
在图36中，去除带304并且封装区域300A通过管芯附接膜306(诸如释放层)附接至载体308。载体308可以是玻璃载体衬底、陶瓷载体衬底等。载体308可以是晶圆，从而使得可以在载体308上同时形成多个封装件。管芯附接膜306可由基于聚合物的材料形成，其可与载体308一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，管芯附接膜306是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂覆。在其它实施例中，管芯附接膜306可以是紫外(UV)胶，其在暴露于UV光时失去其粘合性。管芯附接膜306可以作为液体分配并且固化，可以是层压至载体308上的层压膜，或者可以是类似物。管芯附接膜306的顶面可以是齐平的并且可以具有高度的平面性。
在一些实施例中，诸如图36中所示，多个封装区域可以附接至载体308。在一些实施例中，多个封装区域的相应层可以彼此连续延伸，例如，封装区域300A的载体302连续延伸至封装区域300B的载体302，或者换句话说，封装区域300A中的载体302与封装区域300B中的载体302是相同的载体。封装区域300A和300B的每层都发生类似的对应关系。在其它实施例中，封装区域300A和300B可以是分隔开的并且可以每个通过管芯附接膜306附接至公共载体308。换句话说，在这样的实施例中，封装区域300A的载体302是与封装区域300B的载体302不同的载体。虽然示出了两个封装区域300A和300B，但是可以使用任何合适数量的封装区域，包括仅一个封装区域。
在图37中，翻转载体308，并且可以在载体302的现在的上侧上形成导电通孔312(封装区域300B中的左侧)、导线318(封装区域300A中的右侧)任何一个或两者的组合。如果载体302(见图31)中的开口不穿过载体302的整个厚度，则可以在载体302的现在的上侧中形成新的开口以暴露导电层108的通孔305及其相关的晶种层106。封装区域300A中的插图和封装区域300B中的插图示出了导线318的通孔部分318v和/或导电通孔312的底部通孔部分312v可以向下延伸穿过载体302的部分。在这样的实施例中，如插图中所示，穿过载体302的所得导体可以具有沙漏形状。
导电通孔312可以通过任何合适的工艺来形成，诸如通过电镀、化学镀等。在一些实施例中，可以在将制成导电通孔312的地方首先沉积不同的晶种层(未示出)，而在其它实施例中，导电通孔312可以使用晶种层106作为晶种层，从而降低处理复杂性。导线318可以通过首先沉积晶种层316，然后使用掩模覆盖晶种层的将去除图案的部分，然后使用任何合适的沉积工艺来形成，诸如电镀、化学镀、CVD、PVD等或它们的组合。然后去除掩模并且蚀刻掉晶种层316的暴露部分。晶种层316和导线318的形成可以使用类似于以上关于晶种层106和导电层108所讨论的那些工艺和材料。
图38示出了根据一些实施例的集成电路管芯350的截面图。将在随后处理中封装集成电路管芯350以形成集成电路封装件。集成电路管芯350可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、MEMS控制器(例如，专用集成电路(ASIC))、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。
集成电路管芯350可以形成在晶圆中，该晶圆可以包括在随后步骤中分割以形成多个集成电路管芯的不同器件区域。可以根据适用的制造工艺处理集成电路管芯350以形成集成电路。例如，集成电路管芯350包括半导体衬底352，诸如掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底352可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底352具有有源表面(例如，图38中面朝上的表面)，有时称为前侧，和非有源表面(例如，图38中面朝下的表面)，有时称为背侧。
可以在半导体衬底352的前表面处形成器件354(由晶体管表示)。器件354可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。层间电介质(ILD)356位于半导体衬底352的前表面上方。ILD 356围绕并且可以覆盖器件354。ILD 356可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的材料形成的一个或多个介电层。
导电插塞358延伸穿过ILD 356以电和物理耦接器件354。例如，当器件354是晶体管时，导电插塞358可以耦接晶体管的栅极和源极/漏极区域。导电插塞358可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。互连结构360位于ILD 356和导电插塞358上方。互连结构360互连器件54以形成集成电路。互连结构360可以通过例如ILD 356上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。互连结构360的金属化图案通过导电插塞358电耦接至器件354。
集成电路管芯350还包括制成与外部连接的焊盘362，诸如铝焊盘。焊盘362位于集成电路管芯350的有源侧上，诸如位于互连结构360中和/或上。一个或多个钝化膜364位于集成电路管芯350上，诸如位于互连结构360和焊盘362的部分上。开口穿过钝化膜364延伸至焊盘362。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件366延伸穿过钝化膜364中的开口并且物理和电耦接至相应的焊盘362。管芯连接件366可以通过例如镀等形成。管芯连接件366电耦接集成电路管芯350的相应集成电路。
可选地，焊料区域(例如，焊球或焊料凸块)可以设置在焊盘362上。焊球可以用于对集成电路管芯350实施芯片探针(CP)测试。可以对集成电路管芯350实施CP测试以确定集成电路管芯350是否是已知良好管芯(KGD)。因此，仅为KGD的集成电路管芯350经历随后处理并且被封装，而CP测试失败的管芯不被封装。在测试之后，可以在随后处理步骤中去除焊料区域。
介电层368可以(或可以不)位于集成电路管芯350的有源侧上，诸如位于钝化膜364和管芯连接件366上。介电层368横向密封的管芯连接件366，并且介电层368与集成电路管芯350横向共末端。最初，介电层368可以掩埋管芯连接件366，从而使得介电层368的最顶面位于管芯连接件366的最顶面之上。在焊料区域设置在管芯连接件366上的一些实施例中，介电层368也可以掩埋焊料区域。可选地，可以在形成介电层368之前去除焊料区域。
介电层368可以是聚合物，诸如PBO、聚酰亚胺、BCB等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、PSG、BSG、BPSG等；等或它们的组合。介电层368可以例如通过旋涂、层压、化学汽相沉积(CVD)等来形成。在一些实施例中，在集成电路管芯350的形成期间管芯连接件366通过介电层368暴露。在一些实施例中，管芯连接件366保持掩埋并且在用于封装集成电路管芯350的随后工艺期间暴露。暴露管芯连接件366可以去除管芯连接件366上可能存在的任何焊料区域。
在一些实施例中，集成电路管芯350是包括多个半导体衬底352的堆叠器件。例如，集成电路管芯350可以是包括多个存储器管芯的存储器器件，诸如混合存储器数据集(HMC)模块、高带宽存储器(HBM)模块等。在这样的实施例中，集成电路管芯350包括通过衬底通孔(TSV)互连的多个半导体衬底352。半导体衬底352的每个可以(或可以不)具有互连结构360。
在图39中，集成电路管芯350(诸如集成电路管芯350A)通过粘合剂(见例如图45的粘合剂372)粘合至载体308。期望类型和数量的集成电路管芯350A粘合在封装区域300A和300B的每个中。集成电路管芯350A可以是以上关于图38所讨论的任何候选管芯类型，包括例如MEMS器件或MEMS控制器，诸如ASIC器件。额外集成电路管芯350/350A可以附接在封装区域300A和300B的每个中并且可以具有与所示的集成电路管芯350A相同或不同的功能。在每个封装区域中使用多个集成电路管芯350A的情况下，它们可以在相同技术节点的工艺中形成，或者可以在不同技术节点的工艺中形成。例如，第一集成电路管芯350A可以是比第二集成电路管芯350/350A先进的工艺节点。在每个封装区域中使用多个集成电路管芯350A的情况下，它们可以具有不同的尺寸(例如，不同的高度和/或表面积)，或者可以具有相同的尺寸(例如，相同的高度和/或表面积)。可以用于封装区域300A和封装区域300B中的导电通孔312和/或导线318的间隔可能是有限的，特别是当集成电路管芯350A包括具有大覆盖区(诸如SoC)的器件时。当封装区域300A和封装区域300B具有可以用于导电通孔312和/或导线318的有限间隔时，背侧再分布结构100的使用允许改善的互连布置。
用于集成电路管芯350A的粘合剂位于集成电路管芯350A的背侧上并且将集成电路管芯350A粘合至载体308。粘合剂可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。粘合剂可以施加至集成电路管芯350A的背侧。例如，可以在分割之前将粘合剂施加至集成电路管芯350A的背侧以将集成电路管芯350A分隔开。
在图40中，在各个组件上和周围形成密封剂320。在形成之后，密封剂320密封导电通孔312和/或导线318以及集成电路管芯350A。密封剂320可以是模塑料、环氧树脂等。密封剂320可以通过压缩模制、传递模制等来施加，并且可以形成在载体302上方，从而掩埋或覆盖导电通孔312、导线318和/或集成电路管芯350A。密封剂320进一步形成在集成电路管芯350A之间的间隙区域中。密封剂320可以以液体或半液体形式施加并且然后随后固化。
在图41中，对密封剂320实施平坦化工艺以暴露集成电路管芯350A的导电通孔312和/或导线318以及管芯连接件366(见图38)。平坦化工艺也可以去除导电通孔312和/或导线318、介电层368(见图38)和/或管芯连接件366(见图38)的材料，直至管芯连接件366和导电通孔312和/或导线318暴露。在工艺变化内，导电通孔312和/或导线318、管芯连接件366、介电层368和密封剂320的顶面在平坦化工艺之后基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化，例如，如果导电通孔312和/或导线318和/或管芯连接件366已经暴露。
在图42中，在密封剂32上方形成再分布结构322。再分布结构322可以是扇出再分布结构。在一些实施例中，再分布结构322可以使用类似于以上关于再分布结构100和/或200所讨论的那些工艺和材料形成。在其它实施例中，再分布结构322可以使用其它工艺和材料形成。
例如，介电层324可以沉积在密封剂320、导电通孔312和/或导线318以及管芯连接件366(见图38)上。在一些实施例中，介电层324由可以使用光刻掩模图案化的感光材料形成，诸如PBO、聚酰亚胺、BCB等。介电层324可以通过旋涂、层压、CVD等或它们的组合来形成。然后图案化介电层324。图案化形成暴露导电通孔312和/或导线318以及管芯连接件366的部分的开口。图案化可以通过可接受的工艺进行，诸如当介电层324是感光材料时通过将介电层324暴露于光并且显影，或者通过使用例如各向异性蚀刻的蚀刻。
然后可以形成金属化图案326。金属化图案326包括：导电元件，沿介电层324的主表面延伸并且延伸穿过介电层324以物理和电耦接至导电通孔312和/或导线318和集成电路管芯350A。作为形成金属化图案326的实例，在介电层324上方和延伸穿过介电层324的开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以使单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。晶种层可以使用例如PVD等形成。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案326。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀或化学镀等)形成。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和晶种层的下面部分的组合形成金属化图案326。去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
然后，介电层328沉积在金属化图案326和介电层324上。介电层328可以以类似于介电层324的方式形成，并且可以由与介电层324类似的材料形成。然后形成金属化图案330。金属化图案330包括位于介电层328的主表面上并且沿介电层328的主表面延伸的部分。金属化图案330还包括延伸穿过介电层328以物理和电耦接金属化图案326的部分。金属化图案330可以以与金属化图案326类似的方式并且由与金属化图案326类似的材料形成。在一些实施例中，金属化图案330具有与金属化图案326不同的尺寸。例如，金属化图案330的导线和/或通孔可以比金属化图案326的导线和/或通孔宽或厚。此外，金属化图案330可以形成为比金属化图案326大的间距。
形成介电层和金属化图案的工艺重复任何期望次数以形成再分布结构的剩余层。如图42中所示，这些包括形成介电层332和介电层336以及金属化图案334。在所示的实施例中，金属化图案334是再分布结构322的最顶部金属化图案。因此，再分布结构322的所有中间金属化图案(例如，金属化图案326和330)设置在金属化图案334和集成电路管芯350A之间。在一些实施例中，金属化图案334具有与金属化图案326和330不同的尺寸。例如，金属化图案334的导线和/或通孔可以比金属化图案326和330的导线和/或通孔宽或厚。此外，金属化图案334可以形成为比金属化图案330大的间距。介电层336是再分布结构322的最顶部介电层。因此，再分布结构322的所有金属化图案(例如，金属化图案326、330和334)设置在介电层336和集成电路管芯350A之间。此外，再分布结构322的所有中间介电层(例如，介电层324、328、332)设置在介电层336和集成电路管芯350A之间。
在图43中，示出了实施例，其形成附接至再分布结构322的导电连接件340。在一些实施例中，形成用于外部连接至扇出再分布结构322的凸块下金属(UBM)338。UBM 338具有位于介电层336的主表面上并且沿介电层336的主表面延伸的凸块部分，并且具有延伸穿过介电层336以物理和电耦接金属化图案334的通孔部分。因此，UBM 338电耦接至导电通孔312和/或导线318以及集成电路管芯350A。UBM 338可以由与金属化图案326相同的材料形成。在一些实施例中，UBM 338具有与金属化图案326、330和334不同的尺寸。
下一步，在UBM 338上形成导电连接件340。导电连接件340可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件340可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件340通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层形成。一旦在结构上已经形成焊料层，可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件340包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
图44至图53示出了在再分布结构322上方添加另一嵌入式集成电路管芯。在一些实施例中，不是形成导电连接件340，而是形成接触再分布结构322的最顶部金属化图案的通孔342，例如，金属化图案334。在图44中，图案化介电层336以形成暴露金属化图案334的部分的开口。图案化可以通过可接受的工艺形成，诸如当介电层336是感光材料时通过将介电层336暴露于光或者通过使用例如各向异性蚀刻的蚀刻。如果介电层336是感光材料，则可以在曝光之后显影介电层336。通孔342形成在介电层336中的开口中并且远离载体302延伸。通孔342可以使用类似于以上描述的导电通孔312的材料和工艺形成。
在图45中，集成电路管芯350(诸如集成电路管芯350B)通过粘合剂372粘合至再分布结构322。期望类型和数量的集成电路管芯350B粘合在封装区域300A和300B的每个中。集成电路管芯350B可以是以上关于图38的集成电路管芯350所讨论的任何候选管芯类型，包括例如MEMS器件、模拟器件、射频(RF)器件等。用于集成电路管芯350B的粘合剂372位于集成电路管芯350B的背侧上，并且将集成电路管芯350B粘合至再分布结构322。粘合剂372可以类似于以上关于图39所讨论的粘合剂。
在图46中，在各个组件上和周围形成密封剂374。在形成之后，密封剂374密封通孔342和集成电路管芯350B。密封剂374可以通过诸如以上关于图40的密封剂320所讨论的那些工艺和材料形成。
在图47中，对密封剂374实施平坦化工艺以暴露集成电路管芯350B的通孔342和管芯连接件366。平坦化工艺也可以去除通孔342、介电层368(见图38)和/或管芯连接件366(见图38)的材料，直至管芯连接件366和通孔342暴露。在工艺变化内，通孔342、管芯连接件366、介电层368和密封剂374的顶面在平坦化工艺之后基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化，例如，如果通孔342和/或管芯连接件366已经暴露。
在图48中，在密封剂374、通孔342和集成电路管芯350B上方形成互连件382。可以在密封剂374、通孔342和集成电路管芯350B上沉积互连件382的介电层384。在一些实施例中，介电层384由可以使用光刻掩模图案化的感光材料形成，诸如PBO、聚酰亚胺、BCB等。介电层384可以通过旋涂、层压、CVD等或它们的组合来形成。然后图案化介电层384。图案化形成暴露通孔342和管芯连接件366的部分的开口。图案化可以通过可接受的工艺进行，诸如当介电层384是感光材料时通过将介电层384暴露于光并且显影，或者通过使用例如各向异性蚀刻的蚀刻。
下一步，在介电层384上方和穿过介电层384并且接触通孔342的开口中形成金属化图案386。金属化图案386可以使用任何合适的工艺和材料形成。在一些实施例中，金属化图案386可以以类似于以上关于图42的金属化图案326所讨论的方式形成。互连件382可以由任何数量的介电层和金属化图案形成。在最顶部金属化图案(如图48中所示的金属化图案386)上方形成上介电层388。
在图49中，可以穿过互连件382的介电层形成开口390以暴露集成电路管芯350B的上部。例如，如果集成电路管芯350B是MEMS器件，则MEMS器件的传感器区域可以暴露。开口390可以通过在互连件382上方沉积掩模并且图案化掩模以保护互连件382的保留的区域来形成，从而暴露互连件382的将被去除的区域。下一步，任何合适的去除工艺(诸如干蚀刻或湿蚀刻)可以用于去除互连件382的暴露部分。可以以连续顺序去除互连件的介电层的每层，诸如介电层388和介电层384，延伸开口390直至集成电路管芯350B通过开口390暴露。
在图50中，封装区域300A和300B附接至框架392。在一些实施例中，可以在框架392和互连件382之间使用粘合剂。在其它实施例中，框架392可以通过吸力或静电荷附接。图50也示出了载体衬底剥离以从再分布结构100分离(或“剥离”)载体308。根据一些实施例，剥离包括在管芯附接膜306上投射光，诸如激光或UV光，使得管芯附接膜306在光的热量下分解，并且可以去除载体308。在一些实施例中，然后可以翻转该结构。
在图51中，在一些实施例中，形成导电连接件396以耦接至再分布结构100。可以使用可接受的光刻技术穿过再分布结构100的上绝缘层(即，绝缘层152)形成开口，例如，通过在再分布结构上方沉积可光图案化的掩模，通过曝光、显影和固化可光图案化的掩模来图案化可光图案化的掩模，以及然后使用掩模中的开口蚀刻再分布结构100的上绝缘层以暴露导电层148。
可以可选地在开口中形成UBM 394，用于外部连接至再分布结构100的前侧。UBM394可以具有位于再分布结构100的绝缘层152的主表面上并且沿再分布结构100的绝缘层152的主表面延伸的凸块部分，并且具有延伸穿过绝缘层152以物理和电耦接导电层148的通孔部分。因此，通过再分布结构322和互连件382，UBM通过各个导电层148电耦接至导电通孔312和/或导线318、集成电路管芯350A和集成电路管芯350B。UBM 394可以由与再分布结构100的晶种层146和/或导电层148相同的材料形成。UBM 394可以具有与对应于导电层108、118、128、138、148等的金属化图案不同的尺寸(例如，厚度)。
导电连接件396形成在开口中和UBM 394(如果使用)上。导电连接件396可以使用类似于图19的导电连接件160或类似于图43的导电连接件340的工艺和材料形成。
在图52中，分割工艺398可以将一个封装件与另一个分隔开，使得封装件由封装区域300A中的结构形成并且另一个封装件由封装区域300B中的结构形成。分割工艺通过沿例如在封装区域300A和封装区域300B之间的划线区域锯切或激光切割来实施。锯切将封装区域300A与封装区域300B分割。
在图53中，所得、分割的器件堆叠件300来自封装区域300A或封装区域300B中的一个。因为器件堆叠件300包括再分布结构100，包括无填充物高收缩绝缘层112和无填充物高收缩绝缘层122、132、142和152，所以器件堆叠件300可以利用更少的平坦化工艺以更小的厚度来制成。应该理解，如图53中所示的再分布结构100的厚度不是按比例的，而是夸大以显示细节。例如，对于相同数量的金属化层，所得再分布结构100可以小于再分布结构322的厚度的50％，诸如在20％和50％之间。
图54至图59示出了在形成半导体器件中的各个中间阶段的截面图，诸如集成扇出(InFO)封装件，例如，用于MEMS器件。封装区域400A和400B可以比作上面讨论的封装区域300A和300B。图54示出了形成在附接至带404的载体402上方的再分布结构200(见图29)。载体402和带404可以类似于以上关于载体301和带304所讨论的那些。再分布结构的晶种层206和再分布结构200的导电层208可以类似于以上关于图34的晶种层106和导电层108所讨论的那些。特别地，关于晶种层206和导电层208，这些的每个具有向下延伸至载体402中的部分，并且在一些实施例中穿过载体402。导电层208的上表面可以具有与载体402中的开口对准的坳陷，类似于以上关于图34和图35的导电层108所讨论的那些。
在图55中，去除带404并且封装区域300A通过管芯附接膜406附接至载体408。载体408和管芯附接膜406可以类似于以上关于载体308和管芯附接膜306所讨论的那些。如以上所讨论，再分布结构200的上表面是波状的。管芯附接膜406的顶面可以具有高度平面性。因此，管芯附接膜406横跨再分布结构200的面具有变化的厚度。
图56示出了图55中描绘的虚线框的放大部分以更好地示出管芯附接膜406的变化的厚度。距离d31表示管芯附接膜406可以延伸至再分布结构200的最上绝缘层(例如，绝缘层232)的表面中的任何坳陷中。距离d32表示管芯附接膜406的最薄部分。距离d31可以表示管芯附接膜406的最厚部分。在一些实施例中，管芯附接膜405的最薄部分，距离d32可以小至管芯附接膜405的最厚部分的10％至25％。管芯附接膜406可以制得更厚，使得距离d31和d32之间的差最小，但是，提供具有距离d31的10％至25％的相对更小的距离d32的能力允许再分布结构200的绝缘层232的波度更大的灵活性。
在图57中，翻转载体408并且在载体402上方形成各个结构。相同的参考标号指示与以上关于图31至图53所讨论的那些相同的元件。封装区域400A和400B附接至框架392并且使用类似于以上关于载体308所讨论的那些工艺去除载体408。
在图58中，穿过再分布结构200的最上绝缘层形成可选的UBM 494和导电连接件496以接触上导电层228。UBM 494和导电连接件496可以使用类似于以上关于UBM 394和导电连接件396所讨论的那些工艺和材料形成。然后可以使用分割工艺398分割封装区域，例如，以将封装区域400A与封装区域400B分隔开。
在图59中，所得、分割的器件堆叠件400来自封装区域400A或封装区域400B中的一个。因为器件堆叠件400包括再分布结构200，包括无填充物高收缩绝缘层212、222和232(包括基于设计的更多或更少绝缘层)，所以器件堆叠件400可以利用更少的平坦化工艺以更小的厚度来制成。应该理解，如图58中所示的再分布结构200的厚度不是按比例的，而是夸大以显示细节。例如，对于相同数量的金属化层，所得再分布结构100可以小于再分布结构322的厚度的50％，诸如在20％和50％之间。
图60和图61示出了分别在封装件500和封装件600中使用再分布结构100和再分布结构200的额外的实施例。图60和图61中的实施例之间的主要区别在于图60的实施例利用根据上面讨论的再分布结构100形成的再分布结构，而图61的实施例利用根据上面讨论的再分布结构200形成的再分布结构。图60和图61的剩余元件将一起讨论。
封装件500和600的层525的每个可以是晶圆的分割的晶圆部分505。在一些实施例中，封装件500和600可以通过在晶圆上晶圆工艺中堆叠晶圆以制成晶圆堆叠件来形成。晶圆部分505的每个可以包括通孔510和接合焊盘515。可以在晶圆中形成器件，诸如晶体管、电阻器、电容器等。虽然示出了四个晶圆部分505，但是应该理解可以使用更多或更少的晶圆部分。下一步，分别形成再分布结构100或200。然后，可以翻转晶圆堆叠件并且可以在封装件500和600的第一侧上形成绝缘层530，并且穿过绝缘层530形成导电连接件535。导电连接件535可以使用类似于用于形成以上讨论的导电连接件160或396的那些材料和工艺形成。
在其它实施例中，层525可以表示其它结构，诸如密封的管芯、中介层、半导体衬底等和它们的组合。
在形成导电连接件535之后，封装件500和600可以从晶圆堆叠件中的其它类似封装件中分割出来。然后可以使用导电连接件535将每个分割的封装件500或600安装至封装衬底550。封装衬底550包括衬底芯555和衬底芯555上方的接合焊盘560。衬底芯555可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化锗硅、磷化砷镓、磷化镓铟、这些的组合等的。此外，衬底芯555可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合。在一个可选实施例中，衬底芯555基于绝缘芯，诸如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂，诸如FR4。用于芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或者可选地其它PCB材料或膜。诸如ABF或其它层压材料的积聚膜可以用于衬底芯555。
衬底芯555可以包括有源器件和无源器件(未示出)。诸如晶体管、电容器、电阻器、这些的组合等的各种各样的器件可以用于生成用于器件堆叠件的设计的结构和功能要求。器件可以使用任何合适的方法形成。
衬底芯555也可以包括金属化层和通孔(未示出)，接合焊盘560物理和/或电耦接至金属化层和通孔。金属化层可以形成在有源器件和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，具有互连导电材料层的通孔，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，衬底芯555基本上没有有源器件和无源器件。
在一些实施例中，回流导电连接件535以将封装件500或600附接至接合焊盘560。导电连接件535将封装衬底550(包括衬底芯555中的金属化层)电和/或物理耦接至封装件500或600。在一些实施例中，可以在衬底芯555上形成阻焊剂565。导电连接件535可以设置在阻焊剂565中的开口中以电和机械耦接至接合焊盘560。阻焊剂565可以用于保护封装衬底550的区域免于外部损坏。
导电连接件535在其上形成有环氧树脂焊剂(未示出)，然后回流在封装件500或600附接至封装衬底550之后剩余环氧树脂焊剂的至少一些环氧树脂部分。该剩余的环氧树脂部分可以用作底部填充物以减少应力并且保护由回流导电连接件535产生的接头。在一些实施例中，可以在封装件500或600和封装衬底550之间形成围绕导电连接件535的底部填充物540。底部填充物540可以在附接封装件500或600之后通过毛细流动工艺形成，或者可以在附接封装件500或600之前通过合适的沉积方法形成。
在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)也可以附接至封装件500或600(例如，至接合焊盘515)或附接至封装衬底550(例如，至接合焊盘560)。例如，无源器件可以接合至封装件500或600或封装衬底550的与导电连接件535相同的表面。无源器件可以在将封装件500或600安装在封装衬底550上之前附接至封装件500或600，或者可以在将封装件500或600安装在封装衬底550上之前或之后附接至封装衬底550。
封装件500或600可以在其它器件堆叠件中实现。例如，PoP结构示出并且配置为接受附接至其的额外封装组件(例如，在UBM 155和255处)，但是封装件500或600也可以在倒装芯片球栅阵列(FCBGA)封装件中实现。在这样的实施例中，将封装件500或600安装至诸如封装衬底550的衬底，但是可以省略UBM 155和255。相反，盖或散热器可以附接至封装件500或600。
也可以包括其它部件和工艺。例如，可以包括测试结构以帮助对3D封装或3DIC器件进行验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，它允许测试3D封装或3DIC、使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上实施。此外，本文公开的结构和方法可以与结合了已知良好管芯的中间验证的测试方法共同使用，以增加良率并且降低成本。
实施例可以实现若干优势。实施例利用在形成再分布结构的绝缘层之后不使用平坦化工艺的再分布结构，从而简化制造再分布结构的工艺。此外，金属化图案之间的绝缘层可以制得很薄，因为不实施平坦化。再分布结构的绝缘层也可以由具有收缩率的无填充物材料制成，即使没有平坦化工艺，其收缩率也可以产生更平坦的绝缘层。所得波状绝缘层比它们使用典型的绝缘材料时的波状小。再分布结构也可以具有比其它层中的其它金属化图案厚的第一金属化图案，提供更好的导电性并且限制信号通过第一金属化图案的衰减。由于将金属化图案的每个分隔开的绝缘层很薄，因此上面的金属化图案沿绝缘层中的开口的侧壁以及沿下面的金属化图案的暴露部分延伸。
一个实施例是耦接至衬底的导电部件的再分布结构。再分布结构可以包括：第一导电层和位于第一导电层上方的第一绝缘层。第一绝缘层可以包括第一无填充物绝缘材料。第二导电层可以位于第一绝缘层上方，第二导电层耦接至第一导电层，并且第二绝缘层可以位于第二导电层上方，并且第二绝缘层包括第二无填充物绝缘材料。器件还包括电耦接至再分布结构的导电连接件。在实施例中，第一无填充物绝缘材料与第二无填充物绝缘材料不同。在实施例中，第二绝缘层的上表面是波状的。在实施例中，上表面的平均峰和上表面的平均谷之间的差在3μm和5μm之间。在实施例中，第一导电层比第二导电层厚三至五倍。在实施例中，第二绝缘层的表面没有抛光痕迹。在实施例中，第二导电层包括晶种层和晶种层上方的金属层，其中，晶种层共形涂覆第一绝缘层中的凹槽，凹槽暴露第一导电层的部分。在实施例中，衬底是陶瓷载体并且衬底介于再分布结构和密封的管芯之间。在实施例中，器件可以包括：金属化层，设置在与密封的管芯相同的层中，金属化层的厚度与密封的管芯的厚度相同。
另一实施例包括第一再分布结构，第一再分布结构可以包括：第一金属化图案，第一金属化图案具有第一厚度；第一绝缘层，邻近第一金属化图案；以及第二金属化图案，邻近第一绝缘层。第一绝缘层在第一金属化图案和第二金属化图案之间具有第二厚度，其中，第二厚度小于第一厚度。器件也包括设置在第一再分布结构上方的密封的管芯。在实施例中，器件可以包括置在第一再分布结构和密封的管芯之间的陶瓷载体。在实施例中，密封的管芯包括微机电系统(MEMS)器件。在实施例中，第二金属化图案具有第三厚度，其中，第三厚度小于第一厚度，其中，第一金属化图案设置为比第二金属化图案靠近密封的管芯。在实施例中，第二金属化图案包括晶种层和导电层，其中，晶种层共形涂覆穿过第一绝缘层的开口的侧壁。在实施例中，第一绝缘层的上表面是波状的。
另一实施例是方法，该方法包括在衬底上沉积第一金属化图案。方法也包括在第一金属化图案上方沉积第一绝缘层，第一绝缘层无填充物。方法也包括固化第一绝缘层，使得第一绝缘层收缩小于5％。方法也包括形成穿过第一绝缘层的第一开口以暴露第一金属化图案的部分。方法也包括在不使第一绝缘层齐平的情况下，在第一绝缘层上方和第一开口中沉积第二金属化图案。方法也包括在第二金属化图案上方沉积第二绝缘层，第二绝缘层无填充物。在实施例中，第一绝缘层收缩1％和5％之间。在实施例中，第一绝缘层具有与第二绝缘层不同的收缩率。在实施例中，金属化图案沉积在陶瓷载体上方。在实施例中，翻转陶瓷载体。在实施例中，将集成电路管芯附接至陶瓷载体；以及沉积横向围绕集成电路管芯的密封剂。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
再分布结构，耦接至衬底的导电部件，所述再分布结构包括：
第一导电层，
第一绝缘层，位于所述第一导电层上方，所述第一绝缘层包括第一无填充物绝缘材料，
第二导电层，位于所述第一绝缘层上方，所述第二导电层耦接至所述第一导电层，以及
第二绝缘层，位于所述第二导电层上方，所述第二绝缘层包括第二无填充物绝缘材料；以及
导电连接件，电耦接至所述再分布结构。
2.根据权利要求1所述的半导体器件，其中，所述第一无填充物绝缘材料与所述第二无填充物绝缘材料不同。
3.根据权利要求1所述的半导体器件，其中，所述第二绝缘层的上表面是波状的。
4.根据权利要求3所述的半导体器件，其中，所述上表面的平均峰和所述上表面的平均谷之间的差在3μm和5μm之间。
5.根据权利要求1所述的半导体器件，其中，所述第一导电层比所述第二导电层厚三至五倍。
6.根据权利要求1所述的半导体器件，其中，所述第二绝缘层的表面没有抛光痕迹。
7.根据权利要求1所述的半导体器件，其中，所述第二导电层包括晶种层和所述晶种层上方的金属层，其中，所述晶种层共形涂覆所述第一绝缘层中的凹槽，所述凹槽暴露所述第一导电层的部分。
8.根据权利要求1所述的半导体器件，还包括：
密封的管芯，其中，所述衬底是载体并且所述衬底介于所述再分布结构和所述密封的管芯之间。
9.一种半导体器件，包括：
第一再分布结构，所述第一再分布结构包括：
第一金属化图案，所述第一金属化图案具有第一厚度，
第一绝缘层，邻近所述第一金属化图案，以及
第二金属化图案，邻近所述第一绝缘层，其中，所述第一绝缘层在所述第一金属化图案和所述第二金属化图案之间具有第二厚度，其中，所述第二厚度小于所述第一厚度；以及
密封的管芯，设置在所述第一再分布结构上方。
10.一种形成半导体器件的方法，包括：
在衬底上沉积第一金属化图案；
在所述第一金属化图案上方沉积第一绝缘层，所述第一绝缘层无填充物；
固化所述第一绝缘层，使得所述第一绝缘层收缩小于5％；
形成穿过所述第一绝缘层的第一开口以暴露所述第一金属化图案的部分；
在不使所述第一绝缘层齐平的情况下，在所述第一绝缘层上方和所述第一开口中沉积第二金属化图案；以及
在所述第二金属化图案上方沉积第二绝缘层，所述第二绝缘层无填充物。
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