TW202145380A - 半導體裝置及其形成方法 - Google Patents

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余振華
黃立賢
葉德強
葉名世
蘇安治
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台灣積體電路製造股份有限公司
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Abstract

提供一種用於半導體裝置的重佈線結構及其形成方法。所述半導體裝置包括：由包封體包封的晶粒，所述晶粒包括接墊；以及電性連接至接墊的連接件。半導體裝置更包括與連接件實體接觸的第一通孔。第一通孔在第一方向上自連接件側向偏移第一非零距離。第一通孔具有錐形側壁。

Description

用於積體電路封裝的重佈線結構及其形成方法
由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積集度的持續提高，半導體行業已經歷快速增長。在很大程度上，積集度的提高來自於最小特徵尺寸（feature size）的不斷減小，此容許更多組件能夠整合至給定區域內。隨著對縮小電子裝置的需求的增長，需要更小且更具創造性的半導體晶粒封裝技術。此種封裝系統的實例是疊層封裝（Package-on-Package，PoP）技術。在疊層封裝裝置中，頂部半導體封裝被堆疊在底部半導體封裝的頂部上，以提供高積體水準及組件密度。疊層封裝技術一般能夠生產功能性得到增強且在印刷電路板（printed circuit board，PCB）上佔用空間小的半導體裝置。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例而非旨在進行限制。例如，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可另外定向（旋轉90度或處於其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
將針對特定上下文（即封裝，例如積體扇出型（integrated fan-out，InFO）封裝及其形成方法）中的實施例來闡述實施例。本文提出的各種實施例容許用具有減小的尺寸及節距的連接件來封裝積體電路晶粒。本文提出的各種實施例還容許藉由在積體電路晶粒之上形成重佈線結構來擴大晶粒偏移/旋轉窗口（window），使得重佈線結構的通孔相對於積體電路晶粒的對應連接件側向偏移，且部分地落在積體電路晶粒的對應連接件上。
圖1示出根據一些實施例的積體電路晶粒10的剖視圖。積體電路晶粒10將在後續處理中被封裝以形成積體電路封裝。積體電路晶粒10可為邏輯晶粒（例如，中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、系統晶片（system-on-a-chip，SoC）、應用處理器（application processor，AP）、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、電力管理晶粒（例如，電力管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（digital signal processing，DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end，AFE）晶粒）、類似晶粒或其組合。
積體電路晶粒10可形成在晶圓中，所述晶圓可包括不同的裝置區，所述裝置區在後續步驟中被單體化以形成多個積體電路晶粒。積體電路晶粒10可根據可適用的製造製程進行處理以形成積體電路。例如，積體電路晶粒10包括半導體基底52，例如經摻雜的或未經摻雜的矽、或絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底52可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。亦可使用例如多層式基底或梯度基底等其他基底。半導體基底52具有主動表面（例如，圖1中面朝上的表面），有時稱為前側；以及非主動表面（例如，圖1中面朝下的表面），有時稱為背側。
裝置（由電晶體表示）54可形成在半導體基底52的前表面處。裝置54可為主動裝置（例如，電晶體、二極體等）、電容器、電阻器等。層間介電質（inter-layer dielectric，ILD）56位於半導體基底52的前表面之上。ILD 56環繞並可覆蓋裝置54。ILD 56可包括一或多個介電層，所述一或多個介電層由例如磷矽酸鹽玻璃（Phospho-Silicate Glass，PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）、硼摻雜磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass，BPSG）、未摻雜矽酸鹽玻璃（undoped Silicate Glass，USG）、類似材料或其組合等材料形成。
導電插塞58延伸穿過ILD 56，以電性及實體耦合至裝置54。例如，當裝置54是電晶體時，導電插塞58可耦合至電晶體的閘極及源極/汲極區。導電插塞58可由鎢、鈷、鎳、銅、銀、金、鋁、類似材料或其組合形成。內連線結構60位於ILD 56及導電插塞58之上。內連線結構60與裝置54內連以形成積體電路。內連線結構60可由例如ILD 56上的介電層60A中的金屬化圖案60B形成。金屬化圖案60B包括形成在一或多個低介電常數（low-k）介電層60A中的金屬線及通孔。內連線結構60的金屬化圖案60B藉由導電插塞58電性耦合至裝置54。在一些實施例中，內連線結構60可由交替的介電（例如，低介電常數介電材料）層與導電材料（例如，銅）層以及對各導電材料層進行內連的通孔形成，且可藉由任何合適的製程（例如，沈積、鑲嵌、雙鑲嵌等）來形成。
積體電路晶粒10更包括用於進行外部連接的接墊62A及62B，例如鋁接墊。接墊62A及62B位於積體電路晶粒10的主動側上，例如位於內連線結構60中及/或內連線結構60上。在一些實施例中，接墊62A的寬度大於接墊62B的寬度。在一些實施例中，接墊62A的節距（pitch）大於接墊62B的節距。一或多個鈍化膜64位於積體電路晶粒10上，例如位於內連線結構60以及接墊62A及62B的一些部分上。在一些實施例中，所述一或多個鈍化膜64可包含氧化矽、氮化矽、氮氧化矽、類似材料或其組合。開口穿過鈍化膜64延伸至接墊62A及62B。
晶粒連接件66A及66B（例如導電柱（例如，由例如銅等金屬形成））延伸穿過鈍化膜64中的開口，且實體及電性耦合至接墊62A及62B中的相應接墊。晶粒連接件66A及66B可藉由例如鍍覆等來形成。晶粒連接件66A及66B電性耦合至積體電路晶粒10的相應的積體電路。在一些實施例中，晶粒連接件66A的寬度W1 大於晶粒連接件66B的寬度W2 。在一些實施例中，晶粒連接件66A的節距P1 大於晶粒連接件66B的節距P2 。在一些實施例中，晶粒連接件66B具有比晶粒連接件66A更高的密度。因此，晶粒連接件66B亦可被稱為高密度晶粒連接件，且晶粒連接件66A亦可被稱為低密度晶粒連接件。在一些實施例中，寬度W1 介於約40微米與約70微米之間。在一些實施例中，寬度W2 介於約15微米與約25微米之間。在一些實施例中，節距P1 介於約70微米與約110微米之間。在一些實施例中，節距P2 介於約19微米與約32微米之間。
可選地，焊料區（例如，焊料球或焊料凸塊）可設置在晶粒連接件66A及66B上。焊料球可用於對積體電路晶粒10執行晶片探針（chip probe，CP）測試。可對積體電路晶粒10執行CP測試，以確定積體電路晶粒10是否是已知良好晶粒（known good die，KGD）。因此，僅作為KGD的積體電路晶粒10經歷後續處理並被封裝，而未通過CP測試的晶粒不被封裝。在測試之後，可在後續處理步驟中移除焊料區。
絕緣層68可設置於（或可不設置於）積體電路晶粒10的主動側上，例如位於鈍化膜64以及晶粒連接件66A及66B上。介電層68在側向上包封晶粒連接件66A及66B，且絕緣層68在側向上與積體電路晶粒10相接。在一些實施例中，絕緣層68可掩埋晶粒連接件66A及66B，使得絕緣層68的最頂表面位於晶粒連接件66A及66B的最頂表面上方。在其中焊料區設置在晶粒連接件66A及66B上的一些實施例中，絕緣層68亦可掩埋焊料區。作為另一選擇，可在形成絕緣層68之前移除焊料區。
絕緣層68可為聚合物，例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）等；氮化物，例如氮化矽等；氧化物，例如氧化矽、PSG、BSG、BPSG等；類似材料、或其組合。絕緣層68可例如藉由旋轉塗佈、疊層、化學氣相沈積（chemical vapor deposition，CVD）等來形成。在一些實施例中，在積體電路晶粒10的形成期間，晶粒連接件66A及66B被絕緣層68暴露出。在其他實施例中，晶粒連接件66A及66B保持被掩埋，且在封裝積體電路晶粒10的後續製程期間被暴露出。暴露出晶粒連接件66A及66B可移除晶粒連接件66A及66B上可能存在的任何焊料區。
在一些實施例中，積體電路晶粒10是包括多個半導體基底的堆疊式裝置。例如，積體電路晶粒10可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方體（hybrid memory cube，HMC）模組、高頻寬記憶體（high bandwidth memory，HBM）模組等。在此種實施例中，積體電路晶粒10包括藉由基底穿孔（through-substrate via，TSV）內連的多個半導體基底。半導體基底中的每一者可具有（或者可不具有）內連線結構。
圖2示出根據一些實施例的積體電路晶粒20的剖視圖。積體電路晶粒20將在後續處理中被封裝以形成積體電路封裝。積體電路晶粒20可為邏輯晶粒（例如，中央處理單元（CPU）、圖形處理單元（GPU）、系統晶片（SoC）、應用處理器（AP）、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒等）、電力管理晶粒（例如，電力管理積體電路（PMIC）晶粒）、射頻（RF）晶粒、感測器晶粒、微機電系統（MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（DSP）晶粒）、前端晶粒（例如，類比前端（AFE）晶粒）、類似晶粒、或其組合。在一些實施例中，積體電路晶粒20類似於積體電路晶粒10（參見圖1），其中相似的特徵用相似的數字參考來標記，且此處不再重複對類似特徵的闡述。在一些實施例中，積體電路晶粒20可使用上面參考圖1闡述的製程步驟來形成，且此處不再重複闡述。
積體電路晶粒20包括用於進行外部連接的接墊70，例如鋁接墊。接墊70位於積體電路晶粒20的主動側上，例如位於內連線結構60中及/或內連線結構60上。在一些實施例中，接墊70具有均勻的寬度及均勻的節距。在一些實施例中，接墊70的寬度及節距小於接墊62A的寬度及節距（參見圖1）。
晶粒連接件72（例如導電柱（例如，由例如銅等金屬形成）等）延伸穿過鈍化膜64中的開口，且實體及電性耦合至接墊70中的相應接墊。在一些實施例中，接墊70可使用與上文參考圖1闡述的接墊62A及62B相似的材料及方法形成，且此處不再重複闡述。在一些實施例中，晶粒連接件72具有均勻的寬度W3 及均勻的節距P3 。在一些實施例中，晶粒連接件72的寬度W3 及節距P3 分別小於晶粒連接件66A的寬度W1 及節距P1 （參見圖1）。因此，晶粒連接件72亦可被稱為高密度晶粒連接件。在一些實施例中，晶粒連接件72的寬度W3 及節距P3 分別等於晶粒連接件66B的寬度W2 及節距P2 （參見圖1）。在其他實施例中，晶粒連接件72的寬度W3 及節距P3 分別不同於晶粒連接件66B的寬度W2 及節距P2 （參見圖1）。在一些實施例中，寬度W3 介於約40微米與約70微米之間。在一些實施例中，節距P3 介於約70微米與約110微米之間。
圖3至圖14示出根據一些實施例的在形成封裝組件100的製程期間的各中間步驟的俯視圖及剖視圖。示出封裝組件100的封裝區100A。在一些實施例中，封裝組件100包括多個封裝區（例如封裝區100A），且積體電路晶粒（例如分別在圖1及圖2中示出的積體電路晶粒10及20）中的一或多者被封裝以在封裝區中的每一者中形成積體電路封裝。在一些實施例中，封裝組件100是晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。
在圖3中，提供載體基底102，且在載體基底102上形成釋放層104。載體基底102可為玻璃載體基底、陶瓷載體基底等。載體基底102可為晶圓，使得可在載體基底102上同時形成多個封裝。
釋放層104可由聚合物系材料形成，其可與載體基底102一起自將在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層104是在受熱時會失去其黏合性質的環氧系熱釋放材料，例如光熱轉換（light-to-heat-conversion，LTHC）釋放塗層。在其他實施例中，釋放層104可為紫外（ultra-violet，UV）膠，其在被暴露於紫外光時會喪失其黏合性質。釋放層104可以液體進行施配（dispense）並被固化，可為被層疊至載體基底102上的疊層膜（laminate film），或可為類似物。釋放層104的頂表面可為齊平（leveled）的且可具有高平坦度（degree of planarity）。
在一些實施例中，在釋放層104之上形成絕緣層106。在一些實施例中，絕緣層106可使用與以上參考圖1所述的鈍化層64相似的材料及方法來形成，且此處不再重複闡述。在其他實施例中，絕緣層106可使用與以上參考圖1所述的絕緣層68相似的材料及方法來形成，且此處不再重複闡述。在一些實施例中，可省略絕緣層106。
在圖4中，在絕緣層106之上形成遠離絕緣層106延伸的穿孔108。作為形成穿孔108的實例，在絕緣層106之上形成晶種層（未示出）。在一些實施例中，晶種層為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層。在特定實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。晶種層可使用例如PVD等來形成。在晶種層上形成光阻（未示出）並將其圖案化。可藉由旋轉塗佈等來形成光阻且可將光阻暴露於光以進行圖案化。光阻的圖案對應於穿孔108。所述圖案化形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及晶種層的被暴露的部分上形成導電材料。所述導電材料可藉由例如電鍍或無電鍍覆等鍍覆來形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。移除光阻以及晶種層的上面未形成導電材料的部分。光阻可藉由可接受的灰化製程或剝除製程（例如使用氧電漿等）來移除。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程（例如藉由濕法蝕刻或乾法蝕刻）來移除晶種層的被暴露的部分。晶種層的剩餘部分及導電材料形成穿孔108。在一些實施例中，當省略絕緣層106時，穿孔108形成在釋放層104之上。
在圖5中，示出封裝組件100的封裝區100A的俯視圖。在一些實施例中，穿孔108形成在封裝組件100的每一封裝區（例如封裝區100A）的周邊區中，使得穿孔108環繞封裝組件100的每一封裝區的內部區。在所示實施例中，在封裝區100A中形成兩列同心的穿孔108。在其他實施例中，基於封裝組件100的功能性要求，可在封裝組件100的每一封裝區中形成多於兩列穿孔108。
在圖6中，藉由黏合層110將積體電路晶粒10及20黏合至絕緣層106。在其他實施例中，當絕緣層106被省略時，積體電路晶粒10及20被黏合至釋放層104。期望類型及數目的積體電路晶粒黏合在封裝組件100的封裝區中的每一者（例如封裝區100A）中。在所示實施例中，積體電路晶粒10中的一者及積體電路晶粒20中的一者在封裝組件100的封裝區中的每一者中彼此相鄰地黏合。積體電路晶粒10可為邏輯裝置，例如中央處理單元（CPU）、圖形處理單元（GPU）、系統晶片（SoC）、微控制器等。積體電路晶粒20可為記憶體裝置，例如動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒、混合記憶體立方體（HMC）模組、高頻寬記憶體（HBM）模組等。在一些實施例中，積體電路晶粒10及20可為相同類型的晶粒，例如SoC晶粒。積體電路晶粒10及積體電路晶粒20可在相同技術節點的製程中形成，或者可在不同技術節點的製程中形成。積體電路晶粒10及20可具有不同的尺寸（例如，不同的高度及/或表面積），或者可具有相同的尺寸（例如，相同的高度及/或表面積）。
黏合層110形成在積體電路晶粒10及20的背側上，且將積體電路晶粒10及20黏合至絕緣層106。黏合層110可包含任何合適的黏合劑、環氧樹脂、晶粒貼合膜（die attach film，DAF）等。黏合層110可施加至積體電路晶粒10及20的背側，若沒有利用絕緣層106，則可施加在載體基底102的表面之上，或者可施加至絕緣層106的上表面。例如，在將各個晶圓單體化成單獨的積體電路晶粒10及20之前，可將黏合層110施加至積體電路晶粒10及20的背側。
在圖7中，在各種組件上及各種組件周圍形成包封體112。在形成之後，包封體112包封穿孔108以及積體電路晶粒10及20。包封體112可為模製化合物、環氧樹脂等。包封體112可藉由壓縮模製、轉移模製等施加，且可形成在載體基底102之上，使得穿孔108及/或積體電路晶粒10及20被掩埋或覆蓋。包封體112進一步形成在積體電路晶粒10與積體電路晶粒20之間的間隙區中。包封體112可以液體或半液體形式施加，且然後被固化。
在圖8中，對包封體112執行平坦化製程，以暴露出穿孔108、積體電路晶粒10的晶粒連接件66A及66B以及積體電路晶粒20的晶粒連接件72。平坦化製程亦可移除穿孔108、絕緣層68及/或晶粒連接件66A、66B及72的材料，直至晶粒連接件66A、66B及72以及穿孔108被暴露出。在平坦化製程之後在製程變化內，穿孔108、晶粒連接件66A、66B及72、絕緣層68及包封體112的頂表面實質上共面或齊平。平坦化製程可為例如化學機械研磨（chemical-mechanical polish，CMP）、磨削（grinding）製程等。在一些實施例中，例如若已暴露出穿孔108及/或晶粒連接件66A、66B及72，則可省略所述平坦化。
在圖9中，在包封體112、穿孔108、以及積體電路晶粒10及20之上形成重佈線結構114。重佈線結構114亦可被稱為前側重佈線結構。重佈線結構114包括絕緣層116、120、124及128；以及金屬化圖案118、122及126。金屬化圖案亦可被稱為重佈線層或重佈線走線。示出重佈線結構114作為具有三層金屬化圖案的實例。可在重佈線結構114中形成更多或更少的絕緣層及金屬化圖案。若將形成更少的絕緣層及金屬化圖案，則可省略以下論述的步驟及製程。若將形成更多的絕緣層及金屬化圖案，則可重複以下論述的步驟及製程。
在一些實施例中，形成重佈線結構114始於在包封體112、穿孔108以及晶粒連接件66A、66B及72之上沈積絕緣層116。在一些實施例中，絕緣層116是由可使用微影罩幕進行圖案化的感光性材料（例如PBO、聚醯亞胺、BCB、類似材料或其組合等）形成。絕緣層116可藉由旋轉塗佈、疊層、CVD、類似製程或其組合來形成。然後對絕緣層116進行圖案化。圖案化形成暴露出穿孔108以及晶粒連接件66A、66B及72的一些部分的開口。所述圖案化可藉由可接受的製程來進行，例如當絕緣層116是感光性材料時藉由將絕緣層116暴露於光並進行顯影來進行，或者藉由使用例如各向異性蝕刻進行蝕刻來進行。
在形成絕緣層116之後，形成金屬化圖案118。金屬化圖案118包括位於絕緣層116的主表面上並沿絕緣層116的主表面延伸的部分（例如導電線或導電跡線118B）。金屬化圖案118更包括延伸穿過絕緣層116以實體及電耦合至穿孔108以及積體電路晶粒10及20的連接件66A、66B及72的部分（例如導電通孔118A）。
作為形成金屬化圖案118的實例，在絕緣層116之上及延伸穿過絕緣層116的開口中形成晶種層。在一些實施例中，晶種層為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。晶種層可使用例如PVD等來形成。接著在晶種層上形成光阻並將其圖案化。可藉由旋轉塗佈等來形成光阻且可將光阻暴露於光以進行圖案化。光阻的圖案對應於金屬化圖案118。所述圖案化形成穿過光阻的開口以暴露出晶種層。然後在光阻的開口中及晶種層的被暴露的部分上形成導電材料。所述導電材料可藉由例如電鍍或無電鍍覆等鍍覆來形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。在一些實施例中，導電材料以共形方式形成，使得導電材料部分地填充穿過光阻的開口。導電材料與晶種層的下伏部分的組合形成金屬化圖案118。移除光阻以及晶種層的上面未形成導電材料的部分。光阻可藉由可接受的灰化製程或剝除製程（例如使用氧電漿等）來移除。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程（例如藉由濕法蝕刻或乾法蝕刻）來移除晶種層的被暴露的部分。
在形成金屬化圖案118之後，在金屬化圖案118及絕緣層116上沈積絕緣層120。絕緣層120可使用與絕緣層116相似的材料及方法來形成，且此處不再重複闡述。
在形成絕緣層120之後，形成金屬化圖案122。金屬化圖案122包括位於絕緣層120的主表面上並沿絕緣層120的主表面延伸的部分（例如導電線或導電跡線122B）。金屬化圖案122更包括延伸穿過絕緣層120以實體及電性耦合至金屬化圖案118的部分（例如導電通孔122A）。金屬化圖案122可使用與金屬化圖案118相似的材料及方法來形成，且此處不再重複闡述。
在形成金屬化圖案122之後，在金屬化圖案122及絕緣層120上沈積絕緣層124。絕緣層124可使用與絕緣層116相似的材料及方法來形成，且此處不再重複闡述。
在形成絕緣層124之後，形成金屬化圖案126。金屬化圖案126包括位於絕緣層124的主表面上並沿絕緣層124的主表面延伸的部分（例如導電線或導電跡線126B）。金屬化圖案126更包括延伸穿過絕緣層124以實體及電性耦合至金屬化圖案122的部分（例如導電通孔126A）。金屬化圖案126可使用與金屬化圖案118相似的材料及方法來形成，且此處不再重複闡述。
在形成金屬化圖案126之後，在金屬化圖案126及絕緣層124上沈積絕緣層128。絕緣層128可使用與絕緣層116相似的材料及方法來形成，且此處不再重複闡述。
在一些實施例中，絕緣層128是重佈線結構114的最頂部絕緣層。因此，重佈線結構114的所有金屬化圖案（例如，金屬化圖案118、122及126）皆設置在絕緣層128與積體電路晶粒10及20之間。此外，重佈線結構114的所有中間絕緣層（例如，絕緣層116、120及124）皆設置在絕緣層128與積體電路晶粒10及20之間。
在一些實施例中，重佈線結構114被形成為使得在高密度晶粒連接件66B及72之上形成的相鄰金屬化圖案的通孔相對於彼此側向偏移，使得通孔形成交錯或之字形（zigzag）圖案。在所示實施例中，通孔122A在第一方向（例如自積體電路晶粒20延伸至積體電路晶粒10的方向）上相對於通孔118A中的對應通孔側向偏移，且通孔126A在與第一方向相反的第二方向（例如自積體電路晶粒10延伸至積體電路晶粒20的方向）上相對於通孔122A中的對應通孔側向偏移。
進一步在圖9中，在形成重佈線結構114之後，形成凸塊下金屬（under-bump metallization，UBM）130，用於與重佈線結構114的外部連接。UBM 130具有在絕緣層128的主表面上並沿絕緣層128的主表面延伸的凸塊部分，並且具有延伸穿過絕緣層128以實體及電性耦合至金屬化圖案126的通孔部分。結果，UBM 130電性耦合至積體電路晶粒10及20，以被視為重佈線結構114。UBM 130可由與金屬化圖案126相同的材料形成。
在形成UBM 130後，在UBM 130上形成導電連接件132。導電連接件132可為球柵陣列封裝（ball grid array，BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊等。導電連接件132可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等。在一些實施例中，導電連接件132藉由以下方式來形成：首先利用例如蒸鍍、電鍍、印刷、焊料轉移（solder transfer）、植球（ball placement）等形成焊料層。一旦已在結構上形成焊料層，則可執行回焊以便將所述材料塑型成期望的凸塊形狀。在另一實施例中，導電連接件132包含藉由濺鍍（sputtering）、印刷、電鍍、無電鍍覆、CVD等形成的金屬柱（例如銅柱）。所述金屬柱可不含有焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層（metal cap layer）。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程來形成。
圖10示出圖9的封裝組件100的區134，其示出重佈線結構114與積體電路晶粒10及20之間的介面。圖11示出積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構114的對應通孔118A。圖12示出積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構114的對應通孔118A。參考圖10至圖12，在一些實施例中，金屬化圖案118的通孔118A完全落在對應的低密度晶粒連接件66A上，且部分地落在對應的高密度晶粒連接件66B及72上。在一些實施例中，通孔118A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106（或者當絕緣層106被省略時貼合至釋放層104）（參見圖6）期間積體電路晶粒10及20的偏移造成的。在一些實施例中，在對絕緣層116進行圖案化期間，由於絕緣層116中的開口的未對準，進一步導致通孔118A的部分著陸。在一些實施例中，通孔118A在第一方向D1 上相對於對應的晶粒連接件66B及72側向偏移。在所示實施例中，第一方向D1 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒20延伸至積體電路晶粒10。
在一些實施例中，通孔118A具有傾斜的側壁。通孔118A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度α。在一些實施例中，角度α介於約70度與約89度之間。通孔118A在晶粒連接件66B及72的相應晶粒連接件的頂表面處具有底部寬度W4 。在一些實施例中，寬度W4 介於約3微米與約15微米之間。通孔118A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔118A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X1 。在一些實施例中，距離X1 大於零且小於或等於寬度W4 的2/3。通孔118A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔118A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X2 。在一些實施例中，距離X2 大於零且小於或等於寬度W4 的2/3。在一些實施例中，距離X1 與距離X2 實質上相等。在其他實施例中，距離X1 與距離X2 不同。
圖13及圖14示出根據一些實施例的裝置堆疊400的形成及實施。裝置堆疊由在封裝組件100中形成的積體電路封裝形成。裝置堆疊400亦可被稱為疊層封裝（PoP）結構。
在圖13中，執行載體基底剝離以將載體基底102（參見圖9）自封裝組件100脫離（或「剝離」）。在一些實施例中，所述剝離包括將光（例如雷射光或紫外光等）投射在釋放層104（參見圖9）上，以使得釋放層104在光的熱量下分解，且可移除載體基底102。在剝離載體基底102之後，將封裝組件100翻轉並放置在切割膠帶（dicing tape）136上。
在將封裝組件100放置在切割膠帶136上之後，形成延伸穿過絕緣層106以接觸穿孔108的導電連接件138。開口被形成為穿過絕緣層106以暴露出穿孔108的部分。所述開口可例如使用雷射鑽孔、蝕刻等來形成。導電連接件138形成在開口中。在一些實施例中，導電連接件138包含助焊劑，且在助焊劑浸漬製程中形成。在一些實施例中，導電連接件138包含導電膏（例如焊料膏、銀膏等），且在印刷製程中被施配。在一些實施例中，導電連接件138可使用與以上參考圖9所述的導電連接件132類似的材料及方法來形成，且此處不再重複闡述。在其他實施例中，當省略絕緣層106時，亦省略上述用於對絕緣層106進行圖案化的製程步驟。
此外，在圖13中，將封裝組件200耦合至封裝組件100，使得封裝組件200中的一者在封裝組件100的封裝區中的每一者（例如封裝區100A）中耦合。第二封裝組件200包括例如基底202及耦合至基底202的一或多個堆疊式晶粒210（例如，210A及210B）。儘管示出一組堆疊式晶粒210（210A及210B），但在其他實施例中，多個堆疊式晶粒210（每一者具有一或多個堆疊式晶粒）可並排設置並耦合至基底202的相同表面。基底202可由例如矽、鍺、金剛石等半導體材料製成。在一些實施例中，亦可使用化合物材料，例如矽鍺、碳化矽、鎵砷、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些的組合等。另外，基底202可為絕緣體上矽（silicon-on-insulator，SOI）基底。一般而言，SOI基底包括一層半導體材料，例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺（silicon germanium on insulator，SGOI）或其組合。在一個替代實施例中，基底202是基於絕緣芯，例如玻璃纖維強化樹脂芯（fiberglass reinforced resin core）。一種示例性芯材料為玻璃纖維樹脂（例如，FR4）。所述芯材料的替代形式包括雙馬來醯亞胺-三嗪（bismaleimide-triazine，BT）樹脂，或作為另一選擇，包括其他印刷電路板（printed circuit board，PCB）材料或膜。可將例如味之素增層膜（Ajinomoto build-up film，ABF）等增層膜或其他疊層體用於基底202。
基底202可包括主動裝置及被動裝置（未示出）。可使用例如電晶體、電容器、電阻器、該些的組合等各種各樣的裝置來產生用於封裝組件200的設計的結構性要求及功能性要求。可使用任何合適的方法來形成所述裝置。
基底202亦可包括金屬化層（未示出）及導電通孔208。金屬化層可形成在主動裝置及被動裝置之上且被設計成連接各種裝置以形成功能性電路系統。金屬化層可由交替的介電材料（例如，低介電常數介電材料）層與導電材料（例如，銅）層以及對各導電材料層進行內連的通孔形成，並且可藉由任何合適的製程（例如，沈積、鑲嵌、雙鑲嵌等）來形成。在一些實施例中，基底202實質上不具有主動裝置及被動裝置。
基底202可具有位於基底202的第一側上以耦合至堆疊式晶粒210的接合接墊204以及位於基底202的第二側上以耦合至導電連接件138的接合接墊206，所述第二側與基底202的第一側相對。在一些實施例中，接合接墊204及206是藉由向基底202的第一側及第二側上的介電層（未示出）中形成凹槽（未示出）而形成。所述凹槽可被形成為容許接合接墊204及206嵌入所述介電層中。在其他實施例中，由於接合接墊204及206可形成在介電層上，因而所述凹槽被省略。在一些實施例中，接合接墊204及206包括由銅、鈦、鎳、金、鈀、類似材料或其組合製成的薄晶種層（未示出）。可在薄晶種層之上沈積接合接墊204及206的導電材料。所述導電材料可藉由電化學鍍覆製程、無電鍍覆製程、CVD、原子層沈積（atomic layer deposition，ALD）、PVD、類似製程或其組合來形成。在實施例中，接合接墊204及206的導電材料是銅、鎢、鋁、銀、金、類似材料或其組合。
在一些實施例中，接合接墊204及接合接墊206為包括三層導電材料的UBM，所述三層導電材料例如為鈦層、銅層及鎳層。可利用材料及層的其他佈置（例如鉻/鉻-銅合金/銅/金的佈置、鈦/鈦鎢/銅的佈置或銅/鎳/金的佈置）來形成接合接墊204及206。可用於接合接墊204及206的任何合適的材料或材料層完全旨在包括在當前申請案的範圍內。在一些實施例中，導電通孔208延伸穿過基底202且將接合接墊204中的至少一者耦合至接合接墊206中的至少一者。
在所示實施例中，堆疊式晶粒210藉由打線接合（wire bond）212耦合至基底202，然而，可使用其他連接，例如導電凸塊。在實施例中，堆疊式晶粒210是堆疊式記憶體晶粒。例如，堆疊式晶粒210可為記憶體晶粒，例如低功率（low-power，LP）雙倍資料速率（double data rate，DDR）記憶體模組，例如LPDDR1、LPDDR2、LPDDR3、LPDDR4或類似記憶體模組。
堆疊式晶粒210及打線接合212可被包封體214包封。在一些實施例中，包封體214是模製化合物、聚合物、環氧樹脂、氧化矽填料材料、類似材料或其組合。包封體214可例如使用壓縮模製被模製在堆疊式晶粒210及打線接合212上。可執行固化製程來固化包封體214。固化製程可為熱固化、紫外固化、類似固化、或其組合。在一些實施例中，堆疊式晶粒210及打線接合212被掩埋在包封體214中，且在將包封體214固化之後，執行平坦化步驟（例如磨削、CMP等），以移除包封體214的多餘部分並為封裝組件200提供實質上平的表面。
在形成封裝組件200之後，封裝組件200藉由導電連接件138及接合接墊206而機械及電性接合至封裝組件100。在一些實施例中，堆疊式晶粒210可藉由打線接合212、接合接墊204及206、導電通孔208、導電連接件138、穿孔108及重佈線結構114耦合至積體電路晶粒10及20。
在一些實施例中，在基底202的與堆疊式晶粒210相對的側上形成阻焊劑（未示出）。導電連接件138可設置在阻焊劑中的開口中，以電性及機械耦合至基底202中的導電特徵（例如，接合接墊206）。阻焊劑可用於保護基底202的區域免受外部損壞。在一些實施例中，在導電連接件138被回焊之前，導電連接件138上形成有環氧樹脂助焊劑（未示出），所述環氧樹脂助焊劑的環氧樹脂部分中的至少一些在將封裝組件200貼合至封裝組件100之後剩餘。
在一些實施例中，在封裝組件100與封裝組件200之間、環繞導電連接件138形成底部填充膠（未示出）。底部填充膠可減少應力並保護由導電連接件138的回焊而產生的聯接部（joint）。底部填充膠可在封裝組件200被貼合之後藉由毛細管流動製程（capillary flow process）來形成，或可在封裝組件200被貼合之前藉由合適的沈積方法來形成。在其中形成環氧樹脂助焊劑的實施例中，其可充當底部填充膠。
隨後，藉由沿著切割道區（例如封裝組件100的相鄰封裝區之間）進行鋸切來執行單體化製程216。鋸切將封裝組件100的封裝區（例如封裝區100A）彼此單體化。在一些實施例中，單體化製程216包括鋸切、蝕刻、類似製程或其組合。單體化製程216導致形成單體化的裝置堆疊（例如裝置堆疊400）。單體化的裝置堆疊中的每一者包括封裝組件200中的一者接合至相應的單體化的封裝組件100。在所示實施例中，在封裝組件200耦合至封裝組件100之後執行單體化製程216。在其他實施例中，在封裝組件200耦合至封裝組件100之前，例如在載體基底102（參見圖9）被剝離且形成導電連接件138之後，執行單體化製程216。
在圖14中，可使用導電連接件132將裝置堆疊400安裝至基底300。基底300包括基底芯302及位於基底芯302之上的接合接墊304。基底芯302可由例如矽、鍺、金剛石等半導體材料製成。作為另一選擇，亦可使用例如矽鍺、碳化矽、鎵砷、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些的組合等化合物材料。另外，基底芯302可為SOI基底。一般而言，SOI基底包括例如磊晶矽、鍺、矽鍺、SOI、SGOI、或其組合等半導體材料的層。在一個替代實施例中，基底芯302是基於絕緣芯，例如玻璃纖維強化樹脂芯。一種示例性芯材料為玻璃纖維樹脂（例如，FR4）。芯材料的替代形式包括雙馬來醯亞胺-三嗪BT樹脂，或作為另一選擇，其他PCB材料或膜。可對基底芯302使用例如ABF等增層膜或其他疊層體。
基底芯302可包括主動裝置及被動裝置（未示出）。可使用例如電晶體、電容器、電阻器、該些的組合等各種各樣的裝置來產生用於裝置堆疊的設計的結構性要求及功能性要求。可使用任何合適的方法來形成所述裝置。
基底芯302亦可包括金屬化層及通孔（未示出）以及實體及/或電性耦合至金屬化層及通孔的接合接墊304。金屬化層可形成在主動裝置及被動裝置之上且被設計成連接各種裝置以形成功能性電路系統。金屬化層可由交替的介電材料（例如，低介電常數介電材料）層與導電材料（例如，銅）層以及對各導電材料層進行內連的通孔形成，並且可藉由任何合適的製程（例如，沈積、鑲嵌、雙鑲嵌等）來形成。在一些實施例中，基底芯302實質上不具有主動裝置及被動裝置。
在一些實施例中，對導電連接件132進行回焊以將裝置堆疊400貼合至基底300的接合接墊304。導電連接件132將基底300（包括位於基底芯302中的金屬化層）電性及/或實體耦合至裝置堆疊400。在一些實施例中，在基底芯302上形成阻焊劑306。導電連接件132可設置在阻焊劑306中的開口中，以電性及機械耦合至接合接墊304。阻焊劑306可用於保護基底300的區域免受外部損壞。
在導電連接件132被回焊之前，導電連接件132上可形成有環氧樹脂助焊劑（未示出），所述環氧樹脂助焊劑的環氧樹脂部分中的至少一些在將裝置堆疊400貼合至基底300之後剩餘。此剩餘的環氧樹脂部分可充當底部填充膠，以減小應力並保護由對導電連接件132進行回焊而產生的聯接部。在一些實施例中，可在裝置堆疊400與基底300之間且環繞導電連接件132形成底部填充膠308。底部填充膠308可在裝置堆疊400被貼合之後藉由毛細管流動製程而形成，或可在裝置封裝400被貼合之前藉由適合的沈積方法而形成。
在一些實施例中，被動裝置（例如，表面安裝裝置（surface mount device，SMD），未示出）亦可貼合至封裝組件100（例如，貼合至UBM 130）或貼合至基底300（例如，貼合至接合接墊304）。例如，被動裝置可接合至封裝組件100或基底300的與導電連接件132相同的表面。被動裝置可在將裝置堆疊400安裝在基底300上之前貼合至單體化的封裝組件100，或者可在將裝置堆疊400安裝在基底300上之前或之後貼合至基底300。
在所示實施例中，封裝組件100以PoP結構實施。在其他實施例中，封裝組件100可在其他裝置堆疊中實施。例如，封裝組件100亦可在倒裝晶片球柵陣列（Flip Chip Ball Grid Array，FCBGA）封裝中實施。在此種實施例中，封裝組件100安裝至基底，例如基底300，但省略封裝組件200。相反，蓋體或散熱器可貼合至封裝組件100。
圖15至圖18示出根據一些實施例的封裝組件500的俯視圖及剖視圖。圖15示出根據一些實施例的封裝組件500的剖視圖。圖16示出封裝組件100的區504，其示出重佈線結構502與積體電路晶粒10及20之間的介面。圖17示出封裝組件500的積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構502的對應通孔118A。圖18示出封裝組件500的積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構502的對應通孔118A。
在圖15中，示出封裝組件500的封裝區500A。在一些實施例中，封裝組件500包括多個封裝區（例如封裝區500A）。封裝組件500亦可被稱為晶圓級封裝式結構，例如InFO晶圓級封裝式結構。封裝組件500類似於圖9所示封裝組件100，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件500可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。在一些實施例中，重佈線結構502包括絕緣層116、120、124及128以及金屬化圖案118、122及126，且可以與上面參考圖9闡述的重佈線結構114相似的方式形成，並且此處不再重複闡述。
在圖15至圖18中，重佈線結構502的通孔118A完全落在對應的晶粒連接件66A上，且部分地落在對應的晶粒連接件66B及72上。在一些實施例中，通孔118A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106期間積體電路晶粒10及20的偏移造成的。在一些實施例中，在對絕緣層116進行圖案化期間，由於絕緣層116中的開口的未對準，進一步導致通孔118A的部分著陸。在一些實施例中，通孔118A在方向D2 上相對於對應的晶粒連接件66B及72側向偏移。在所示實施例中，方向D2 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒10延伸至積體電路晶粒20。
在一些實施例中，通孔118A具有傾斜的側壁。通孔118A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度α。在一些實施例中，角度α介於約70度與約89度之間。通孔118A在晶粒連接件66B及72的相應晶粒連接件的頂表面處具有寬度W4 。在一些實施例中，寬度W4 介於約3微米與約15微米之間。通孔118A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔118A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X3 。在一些實施例中，距離X3 大於零且小於或等於寬度W4 的2/3。通孔118A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔118A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X4 。在一些實施例中，距離X4 大於零且小於或等於寬度W4 的2/3。在一些實施例中，距離X3 與距離X4 實質上相等。在其他實施例中，距離X3 與距離X4 不同。
圖19示出根據一些實施例的接合至基底300的裝置堆疊600的剖視圖。裝置堆疊600類似於圖14所示裝置堆疊400，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖15所示的封裝組件500上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊600。在一些實施例中，裝置堆疊600接合至上面參考圖14所述的基底300。
圖20至圖23示出根據一些實施例的封裝組件700的俯視圖及剖視圖。圖20示出根據一些實施例的封裝組件700的剖視圖。圖21示出封裝組件700的區704，其示出重佈線結構702與積體電路晶粒10及20之間的介面。圖22示出封裝組件700的積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構702的對應通孔118A。圖23示出封裝組件700的積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構702的對應通孔118A。
在圖20中，示出封裝組件700的封裝區700A。在一些實施例中，封裝組件700包括多個封裝區（例如封裝區700A）。封裝組件700亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件700類似於圖9所示封裝組件100，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件700可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。在一些實施例中，重佈線結構702包括絕緣層116、120、124及128以及金屬化圖案118、122及126，且可以與上面參考圖9闡述的重佈線結構114相似的方式形成，並且此處不再重複闡述。
在圖20至圖23中，重佈線結構702的通孔118A完全落在對應的晶粒連接件66A上，且部分地落在對應的晶粒連接件66B及72上。在一些實施例中，通孔118A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106期間積體電路晶粒10及20的偏移造成的。在一些實施例中，在對絕緣層116進行圖案化期間，由於絕緣層116中的開口的未對準，進一步導致通孔118A的部分著陸。在一些實施例中，通孔118A在方向D2 上相對於對應的晶粒連接件66B側向偏移。方向D2 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒10延伸至積體電路晶粒20。在一些實施例中，通孔118A在方向D1 上相對於對應的晶粒連接件72側向偏移。方向D1 與方向D2 相反。
在一些實施例中，通孔118A具有傾斜的側壁。通孔118A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度α。在一些實施例中，角度α介於約70度與約89度之間。通孔118A在晶粒連接件66B及72的相應晶粒連接件的頂表面處具有寬度W4 。在一些實施例中，寬度W4 介於約3微米與約15微米之間。通孔118A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔118A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X5 。在一些實施例中，距離X5 大於零且小於或等於寬度W4 的2/3。通孔118A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔118A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X6 。在一些實施例中，距離X6 大於零且小於或等於寬度W4 的2/3。在一些實施例中，距離X5 與距離X6 實質上相等。在其他實施例中，距離X5 與距離X6 不同。
圖24示出根據一些實施例的接合至基底300的裝置堆疊800的剖視圖。裝置堆疊800類似於圖14所示裝置堆疊400，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖20所示的封裝組件700上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊800。在一些實施例中，裝置堆疊800接合至上面參考圖14所述的基底300。
圖25至圖28示出根據一些實施例的封裝組件900的剖視圖。圖25示出根據一些實施例的封裝組件900的剖視圖。圖26示出封裝組件900的區904，其示出重佈線結構902與積體電路晶粒10及20之間的介面。圖27示出封裝組件900的積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構902的對應通孔118A。圖28示出封裝組件900的積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構902的對應通孔118A。
在圖25中，示出封裝組件900的封裝區900A。在一些實施例中，封裝組件900包括多個封裝區（例如封裝區900A）。封裝組件900亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件900類似於圖9所示封裝組件100，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件900可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。在一些實施例中，重佈線結構902包括絕緣層116、120、124及128以及金屬化圖案118、122及126，且可以與上面參考圖9闡述的重佈線結構114相似的方式形成，並且此處不再重複闡述。
在圖25至圖28中，重佈線結構902的通孔118A完全落在對應的晶粒連接件66A上，且部分地落在對應的晶粒連接件66B及72上。在一些實施例中，通孔118A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106期間積體電路晶粒10及20的偏移造成的。在一些實施例中，在對絕緣層116進行圖案化期間，由於絕緣層116中的開口的未對準，進一步導致通孔118A的部分著陸。在一些實施例中，通孔118A在方向D1 上相對於對應的晶粒連接件66B側向偏移。方向D1 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒20延伸至積體電路晶粒10。在一些實施例中，通孔118A在方向D2 上相對於對應的晶粒連接件72側向偏移。方向D2 與方向D1 相反。
在一些實施例中，通孔118A具有傾斜的側壁。通孔118A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度α。在一些實施例中，角度α介於約70度與約89度之間。通孔118A在晶粒連接件66B及72的相應晶粒連接件的頂表面處具有寬度W4 。在一些實施例中，寬度W4 介於約3微米與約15微米之間。通孔118A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔118A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X7 。在一些實施例中，距離X7 大於零且小於或等於寬度W4 的2/3。通孔118A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔118A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X8 。在一些實施例中，距離X8 大於零且小於或等於寬度W4 的2/3。在一些實施例中，距離X7 與距離X8 實質上相等。在其他實施例中，距離X7 與距離X8 不同。
圖29示出根據一些實施例的接合至基底300的裝置堆疊1000的剖視圖。裝置堆疊1000類似於圖14所示裝置堆疊400，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖25所示的封裝組件900上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊1000。在一些實施例中，裝置堆疊1000接合至上面參考圖14所述的基底300。
在上面參考圖11、圖17、圖22及圖27闡述的所示實施例中，通孔118A中的每一者在相同方向上相對於積體電路晶粒10的對應晶粒連接件66B偏移。在其他實施例中，通孔118A中的不同通孔可在不同方向上相對於積體電路晶粒10的對應晶粒連接件66B偏移。在一些實施例中，在將積體電路晶粒10貼合至絕緣層106（參見圖6）期間，積體電路晶粒10的旋轉導致不均勻的偏移。圖30中示出此種實施例，圖30示出積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及對應通孔118A。在所示實施例中，積體電路晶粒10的隅角（corner）處的第一通孔118A在方向D3 上偏移，且積體電路晶粒10的邊緣處的第二通孔118A在方向D4 上偏移，使得方向D3 不同於方向D4 。
此外，在上面參考圖12、圖18、圖23及圖28闡述的所示實施例中，通孔118A中的每一者在相同方向上相對於積體電路晶粒20的晶粒連接件72中的對應一者偏移。在其他實施例中，通孔118A中的不同通孔可在不同方向上相對於積體電路晶粒20的對應的晶粒連接件72偏移。在一些實施例中，在將積體電路晶粒20貼合至絕緣層106（參見圖6）期間，積體電路晶粒20的旋轉導致不均勻的偏移。圖31中示出此種實施例，圖31示出積體電路晶粒20的平面圖，其示出晶粒連接件72及對應通孔118A。在所示實施例中，積體電路晶粒20的第一隅角處的第一通孔118A在方向D5 上偏移，且積體電路晶粒20的第二相對隅角處的第二通孔118A在方向D6 上偏移，使得方向D5 不同於方向D6 。
圖32示出根據一些實施例的封裝組件1200的剖視圖。在圖32中，示出封裝組件1200的封裝區1200A。在一些實施例中，封裝組件1200包括多個封裝區（例如封裝區1200A）。封裝組件1200亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件1200類似於圖9所示封裝組件100，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件1200可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件1200包括重佈線結構1202。重佈線結構1202包括絕緣層1204、1208、1212及1216；以及金屬化圖案1206、1210及1214。在一些實施例中，絕緣層1204、1208、1212及1216可使用與以上參考圖9所述的絕緣層116相似的材料及方法來形成，且此處不再重複闡述。
作為形成金屬化圖案1206的實例，在絕緣層1204之上及延伸穿過絕緣層1204的開口中形成晶種層。在一些實施例中，晶種層為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。晶種層可使用例如PVD等來形成。接著在晶種層上形成光阻並將其圖案化。光阻可藉由旋轉塗佈等來形成且可被暴露於光以進行圖案化。光阻的圖案對應於金屬化圖案1206。所述圖案化形成穿過光阻的開口以暴露出晶種層。然後在光阻的開口中及晶種層的被暴露的部分上形成導電材料。所述導電材料可藉由例如電鍍或無電鍍覆等鍍覆來形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。在一些實施例中，導電材料以非共形方式形成，使得導電材料完全填充在晶粒連接件66B及72之上形成的穿過光阻的開口。導電材料與晶種層的下伏部分的組合形成金屬化圖案1206。移除光阻以及晶種層的上面未形成導電材料的部分。光阻可藉由可接受的灰化製程或剝除製程（例如使用氧電漿等）來移除。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程（例如藉由濕法蝕刻或乾法蝕刻）來移除晶種層的被暴露的部分。金屬化圖案1210及1214使用與金屬化圖案1206相似的材料及方法來形成，且此處不再重複闡述。
在一些實施例中，重佈線結構1202被形成為使得形成在高密度晶粒連接件66B及72之上並與其電性接觸的金屬化圖案的通孔垂直對準。在所示實施例中，金屬化圖案1206的通孔1206A與金屬化圖案1210的通孔1210A及金屬化圖案1214的通孔1214A垂直對準。
圖33示出封裝組件1200的區1218，其示出重佈線結構1202與積體電路晶粒10及20之間的介面。圖34示出封裝組件1200的積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構1202的對應通孔1206A。圖35示出封裝組件1200的積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構1202的對應通孔1206A。
參考圖33至圖35，在一些實施例中，金屬化圖案1206的通孔1206A完全落在對應的晶粒連接件66A上，且部分地落在對應的晶粒連接件66B及72上。在一些實施例中，通孔1206A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106期間積體電路晶粒10及20的偏移造成的（參見圖32）。在一些實施例中，在對絕緣層1204進行圖案化期間，由於絕緣層1204中的開口的未對準，進一步導致通孔1206A的部分著陸。在一些實施例中，通孔1206A在方向D1 上相對於對應的晶粒連接件66B及72側向偏移。在所示實施例中，第一方向D1 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒20延伸至積體電路晶粒10。
在一些實施例中，通孔1206A具有傾斜的側壁。通孔1206A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度β。在一些實施例中，角度β介於約70度與約89度之間。通孔1206A在晶粒連接件66B及72的相應晶粒連接件的頂表面處具有寬度W5 。在一些實施例中，寬度W5 介於約3微米與約15微米之間。通孔1206A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔1206A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X9 。在一些實施例中，距離X9 大於零且小於或等於寬度W5 的2/3。通孔1206A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔1206A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X10 。在一些實施例中，距離X10 大於零且小於或等於寬度W5 的2/3。在一些實施例中，距離X9 與距離X10 實質上相等。在其他實施例中，距離X9 與距離X10 不同。
圖36示出根據一些實施例的接合至基底300的裝置堆疊1300的剖視圖。裝置堆疊1300類似於圖14所示裝置堆疊400，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖32所示的封裝組件1200上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊1300。在一些實施例中，裝置堆疊1300接合至上面參考圖14所述的基底300。
圖37至圖40示出根據一些實施例的封裝組件1400的俯視圖及剖視圖。圖37示出根據一些實施例的封裝組件1400的剖視圖。圖38示出封裝組件1400的區1404，其示出重佈線結構1402與積體電路晶粒10及20之間的介面。圖39示出封裝組件1400的積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構1402的對應通孔1206A。圖40示出封裝組件1400的積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構1402的對應通孔1206A。
在圖37中，示出封裝組件1400的封裝區1400A。在一些實施例中，封裝組件1400包括多個封裝區（例如封裝區1400A）。封裝組件1400亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件1400類似於圖32所示封裝組件1200，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件1400可使用與以上參考圖32至圖35闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。在一些實施例中，重佈線結構1402包括絕緣層1204、1208、1212及1216以及金屬化圖案1206、1210及1214，且可以與上面參考圖32闡述的重佈線結構1202相似的方式形成。
在圖37至圖40中，重佈線結構1402的通孔1206A完全落在對應的晶粒連接件66A上，且部分地落在對應的晶粒連接件66B及72上。在一些實施例中，通孔1206A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106期間積體電路晶粒10及20的偏移造成的。在一些實施例中，在對絕緣層1204進行圖案化期間，由於絕緣層1204中的開口的未對準，進一步導致通孔1206A的部分著陸。在一些實施例中，通孔1206A在方向D2 上相對於對應的晶粒連接件66B及72側向偏移。在所示實施例中，方向D2 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒10延伸至積體電路晶粒20。
在一些實施例中，通孔1206A具有傾斜的側壁。通孔1206A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度β。在一些實施例中，角度β介於約70度與約89度之間。通孔1206A在晶粒連接件66B及72中的相應晶粒連接件的頂表面處具有寬度W5 。在一些實施例中，寬度W5 介於約3微米與約15微米之間。通孔1206A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔1206A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X11 。在一些實施例中，距離X11 大於零且小於或等於寬度W5 的2/3。通孔1206A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔1206A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X12 。在一些實施例中，距離X12 大於零且小於或等於寬度W5 的2/3。在一些實施例中，距離X11 與距離X12 實質上相等。在其他實施例中，距離X11 與距離X12 不同。
圖41示出根據一些實施例的接合至基底300的裝置堆疊1500的剖視圖。裝置堆疊1500類似於圖36所示裝置堆疊1300，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖37所示的封裝組件1400上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊1500。在一些實施例中，裝置堆疊1500接合至上面參考圖14所述的基底300。
圖42至圖45示出根據一些實施例的封裝組件1600的俯視圖及剖視圖。圖42示出根據一些實施例的封裝組件1600的剖視圖。圖43示出封裝組件1600的區1604，其示出重佈線結構1602與積體電路晶粒10及20之間的介面。圖44示出封裝組件1600的積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構1602的對應通孔1206A。圖45示出封裝組件1600的積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構1602的對應通孔1206A。
在圖42中，示出封裝組件1600的封裝區1600A。在一些實施例中，封裝組件1600包括多個封裝區（例如封裝區1600A）。封裝組件1600亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件1600類似於圖32所示封裝組件1200，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件1600可使用與以上參考圖32至圖35闡述的製程步驟類似的製程步驟來形成，且此處不再重複闡述。在一些實施例中，重佈線結構1602包括絕緣層1204、1208、1212及1216以及金屬化圖案1206、1210及1214，且可以與上面參考圖32闡述的重佈線結構1202類似的方式形成。
在圖42至圖45中，重佈線結構1602的通孔1206A完全落在對應的晶粒連接件66A上，且部分地落在對應的晶粒連接件66B及72上。在一些實施例中，通孔1206A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106期間積體電路晶粒10及20的偏移造成的。在一些實施例中，在對絕緣層1204進行圖案化期間，由於絕緣層1204中的開口的未對準，進一步導致通孔1206A的部分著陸。在一些實施例中，通孔1206A在方向D2 上相對於對應的晶粒連接件66B側向偏移。方向D2 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒10延伸至積體電路晶粒20。在一些實施例中，通孔1206A在方向D1 上相對於對應的晶粒連接件72側向偏移。方向D1 與方向D2 相反。
在一些實施例中，通孔1206A具有傾斜的側壁。通孔1206A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度β。在一些實施例中，角度β介於約70度與約89度之間。通孔1206A在晶粒連接件66B及72中的相應晶粒連接件的頂表面處具有寬度W5 。在一些實施例中，寬度W5 介於約3微米與約15微米之間。通孔1206A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔1206A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X13 。在一些實施例中，距離X13 大於零且小於或等於寬度W5 的2/3。通孔1206A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔1206A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X14 。在一些實施例中，距離X14 大於零且小於或等於寬度W5 的2/3。在一些實施例中，距離X13 與距離X14 實質上相等。在其他實施例中，距離X13 與距離X14 不同。
圖46示出根據一些實施例的接合至基底的裝置堆疊1700的剖視圖。裝置堆疊1700類似於圖36所示裝置堆疊1300，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖42所示的封裝組件1600上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊1700。在一些實施例中，裝置堆疊1700接合至上面參考圖14所述的基底300。
圖47至圖50示出根據一些實施例的封裝組件1800的俯視圖及剖視圖。圖47示出根據一些實施例的封裝組件1800的剖視圖。圖48示出封裝組件1800的區1804，其示出重佈線結構1802與積體電路晶粒10及20之間的介面。圖49示出封裝組件1800的積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及重佈線結構1802的對應通孔1206A。圖50示出封裝組件1800的積體電路晶粒20的平面圖，其示出晶粒連接件72以及重佈線結構1802的對應通孔1206A。
在圖47中，示出封裝組件1800的封裝區1800A。在一些實施例中，封裝組件1800包括多個封裝區（例如封裝區1800A）。封裝組件1800亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件1800類似於圖32所示封裝組件1200，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件1800可使用與以上參考圖32至圖35闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。在一些實施例中，重佈線結構1802包括絕緣層1204、1208、1212及1216以及金屬化圖案1206、1210及1214，且可以與上面參考圖32闡述的重佈線結構1202相似的方式形成。
在圖47至圖50中，重佈線結構1802的通孔1206A完全落在對應的晶粒連接件66A上，且部分地落在對應的晶粒連接件66B及72上。在一些實施例中，通孔1206A的部分著陸是由於在將積體電路晶粒10及20貼合至絕緣層106期間積體電路晶粒10及20的偏移造成的。在一些實施例中，在對絕緣層1204進行圖案化期間，由於絕緣層1204中的開口的未對準，進一步導致通孔1206A的部分著陸。在一些實施例中，通孔1206A在方向D1 上相對於對應的晶粒連接件66B側向偏移。方向D1 平行於積體電路晶粒10及20的頂表面，且自積體電路晶粒20延伸至積體電路晶粒10。在一些實施例中，通孔1206A在方向D2 上相對於對應的晶粒連接件72側向偏移。方向D2 與方向D1 相反。
在一些實施例中，通孔1206A具有傾斜的側壁。通孔1206A的側壁與晶粒連接件66B及72中的相應晶粒連接件的頂表面形成角度β。在一些實施例中，角度β介於約70度與約89度之間。通孔1206A在晶粒連接件66B及72中的相應晶粒連接件的頂表面處具有寬度W5 。在一些實施例中，寬度W5 介於約3微米與約15微米之間。通孔1206A的部分延伸超過對應的晶粒連接件66B的邊緣，使得通孔1206A的側壁與對應的晶粒連接件66B的側壁側向間隔開距離X15 。在一些實施例中，距離X15 大於零且小於或等於寬度W5 的2/3。通孔1206A的部分延伸超過對應的晶粒連接件72的邊緣，使得通孔1206A的側壁與對應的晶粒連接件72的側壁側向間隔開距離X16 。在一些實施例中，距離X16 大於零且小於或等於寬度W5 的2/3。在一些實施例中，距離X15 與距離X16 實質上相等。在其他實施例中，距離X15 與距離X16 不同。
圖51示出根據一些實施例的接合至基底300的裝置堆疊1900的剖視圖。裝置堆疊1900類似於圖36所示裝置堆疊1300，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖47所示的封裝組件1800上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊1900。在一些實施例中，裝置堆疊1900接合至上面參考圖14所述的基底300。
在上面參考圖34、圖39、圖44及圖49闡述的所示實施例中，通孔1206A中的每一者在相同方向上相對於積體電路晶粒10的對應晶粒連接件66B偏移。在其他實施例中，通孔1206A中的不同通孔可在不同方向上相對於積體電路晶粒10的晶粒連接件66B中的對應晶粒連接件偏移。在一些實施例中，在將積體電路晶粒10貼合至絕緣層106（參見圖6）期間，積體電路晶粒10的旋轉導致不均勻的偏移。圖52中示出此種實施例，圖52示出積體電路晶粒10的平面圖，其示出晶粒連接件66A及66B以及對應通孔1206A。在所示實施例中，積體電路晶粒10的隅角處的第一通孔1206A在方向D7 上偏移，且積體電路晶粒10的邊緣處的第二通孔1206A在方向D8 上偏移，使得方向D8 不同於方向D7 。
此外，在上面參考圖35、圖40、圖45及圖50闡述的所示實施例中，通孔1206A中的每一者在相同方向上相對於積體電路晶粒20的晶粒連接件72中的對應一者偏移。在其他實施例中，重佈線結構1202的1206A中的不同通孔可在不同方向上相對於積體電路晶粒20的晶粒連接件72中的對應晶粒連接件偏移。在一些實施例中，在將積體電路晶粒20貼合至絕緣層106（參見圖6）期間，積體電路晶粒20的旋轉導致不均勻的偏移。圖53中示出此種實施例，圖53示出積體電路晶粒20的平面圖，其示出晶粒連接件72及對應通孔1206A。在所示實施例中，積體電路晶粒20的第一隅角處的第一通孔1206A在方向D9 上偏移，且積體電路晶粒20的第二相對隅角處的第二通孔1206A在方向D10 上偏移，使得方向D10 不同於方向D9 。
圖54示出根據一些實施例的封裝組件2000的剖視圖。在圖54中，示出封裝組件2000的封裝區2000A。在一些實施例中，封裝組件2000包括多個封裝區（例如封裝區2000A）。封裝組件2000亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件2000類似於圖9所示封裝組件100，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件2000可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件2000包括重佈線結構2002。重佈線結構2002包括第一子結構2002A及位於第一子結構2002A之上的第二子結構2002B。重佈線結構2002的第一子結構2002A包括重佈線結構114的包括絕緣層116及120以及金屬化圖案118（包括導電線118B及導電通孔118A）及金屬化圖案122（包括導電線122B及導電通孔122A）的一部分，且可使用上面參考圖9闡述的製程步驟來形成。重佈線結構2002的第二子結構2002A包括絕緣層2004、2008及2012以及金屬化圖案2006（包括導電線2006B及導電通孔2006A）及金屬化圖案2010（包括導電線2010B及導電通孔2010A），且可使用上面參考圖32闡述的製程步驟來形成。在一些實施例中，絕緣層2004、2008及2012可使用與以上參考圖9所述的絕緣層116類似的材料及方法來形成。在一些實施例中，金屬化圖案2006及2010可使用與以上參考圖32所述的金屬化圖案1206類似的材料及方法來形成。
圖55示出根據一些實施例的接合至基底300的裝置堆疊2100的剖視圖。裝置堆疊2100類似於圖14所示裝置堆疊400，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖54所示的封裝組件2000上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊2100。在一些實施例中，裝置堆疊2100接合至上面參考圖14所述的基底300。
圖56示出根據一些實施例的封裝組件2200的剖視圖。在圖56中，示出封裝組件2200的封裝區2200A。在一些實施例中，封裝組件2200包括多個封裝區（例如封裝區2200A）。封裝組件2200亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件2200類似於圖15所示封裝組件500，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件2200可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件2200包括重佈線結構2202。重佈線結構2202包括第一子結構2202A及位於第一子結構2002A之上的第二子結構2202B。重佈線結構2002的第一子結構2202A包括重佈線結構502（參見圖15）的包括絕緣層116及120以及金屬化圖案118（包括導電線118B及導電通孔118A）及金屬化圖案122（包括導電線122B及導電通孔122A）的一部分，且可使用上面參考圖15闡述的製程步驟來形成。重佈線結構2202的第二子結構2202B包括絕緣層2004、2008及2012以及金屬化圖案2006（包括導電線2006B及導電通孔2006A）及金屬化圖案2010（包括導電線2010B及導電通孔2010A）。在一些實施例中，絕緣層2004、2008及2012可使用與以上參考圖9所述的絕緣層116類似的材料及方法來形成。在一些實施例中，金屬化圖案2006及2010可使用與以上參考圖32所述的金屬化圖案1206類似的材料及方法來形成。
圖57示出根據一些實施例的接合至基底300的裝置堆疊2300的剖視圖。裝置堆疊2300類似於圖19所示裝置堆疊600，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖56所示的封裝組件2200上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊2300。在一些實施例中，裝置堆疊2300接合至上面參考圖14所述的基底300。
圖58示出根據一些實施例的封裝組件2400的剖視圖。在圖58中，示出封裝組件2400的封裝區2400A。在一些實施例中，封裝組件2400包括多個封裝區（例如封裝區2400A）。封裝組件2400亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件2400類似於圖20所示封裝組件700，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件2400可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件2400包括重佈線結構2402。重佈線結構2402包括第一子結構2402A及位於第一子結構2402A之上的第二子結構2402B。重佈線結構2402的第一子結構2402A包括重佈線結構702（參見圖20）的包括絕緣層116及120以及金屬化圖案118（包括導電線118B及導電通孔118A）及金屬化圖案122（包括導電線122B及導電通孔122A）的一部分，且可使用上面參考圖20闡述的製程步驟來形成。重佈線結構2402的第二子結構2402B包括絕緣層2004、2008及2012以及金屬化圖案2006（包括導電線2006B及導電通孔2006A）及金屬化圖案2010（包括導電線2010B及導電通孔2010A）。在一些實施例中，絕緣層2004、2008及2012可使用與以上參考圖9所述的絕緣層116類似的材料及方法來形成。在一些實施例中，金屬化圖案2006及2010可使用與以上參考圖32所述的金屬化圖案1206類似的材料及方法來形成。
圖59示出根據一些實施例的接合至基底300的裝置堆疊2500的剖視圖。裝置堆疊2500類似於圖24所示裝置堆疊800，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖58所示的封裝組件2400上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊2500。在一些實施例中，裝置堆疊2500接合至上面參考圖14所述的基底300。
圖60示出根據一些實施例的封裝組件2600的剖視圖。在圖60中，示出封裝組件2600的封裝區2600A。在一些實施例中，封裝組件2600包括多個封裝區（例如封裝區2600A）。封裝組件2600亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件2600類似於圖25所示封裝組件900，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件2600可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件2600包括重佈線結構2602。重佈線結構2602包括第一子結構2602A及位於第一子結構2602A之上的第二子結構2602B。重佈線結構2602的第一子結構2602A包括重佈線結構902的包括絕緣層116及120以及金屬化圖案118（包括導電線118B及導電通孔118A）及金屬化圖案122（包括導電線122B及導電通孔122A）的一部分，且可使用上面參考圖25闡述的製程步驟來形成。重佈線結構2602的第二子結構2602B包括絕緣層2004、2008及2012以及金屬化圖案2006（包括導電線2006B及導電通孔2006A）及金屬化圖案2010（包括導電線2010B及導電通孔2010A）。在一些實施例中，絕緣層2004、2008及2012可使用與以上參考圖9所述的絕緣層116類似的材料及方法形成，且此處不再重複闡述。在一些實施例中，金屬化圖案2006及2010可使用與以上參考圖32所述的金屬化圖案1206類似的材料及方法形成，且此處不再重複闡述。
圖61示出根據一些實施例的接合至基底300的裝置堆疊2700的剖視圖。裝置堆疊2700類似於圖29所示裝置堆疊1000，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖60所示的封裝組件2600上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊2700。在一些實施例中，裝置堆疊2700接合至上面參考圖14所述的基底300。
圖62示出根據一些實施例的封裝組件2800的剖視圖。在圖62中，示出封裝組件2800的封裝區2800A。在一些實施例中，封裝組件2800包括多個封裝區（例如封裝區2800A）。封裝組件2800亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件2800類似於圖32所示封裝組件1200，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件2800可使用與以上參考圖32闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件2800包括重佈線結構2802。重佈線結構2802包括第一子結構2802A及位於第一子結構2802A之上的第二子結構2802B。重佈線結構2802的第一子結構2802A包括重佈線結構1202（參見圖32）的包括絕緣層1204及1208以及金屬化圖案1206（包括導電線1206B及導電通孔1206A）及金屬化圖案1210（包括導電線1210B及導電通孔1210A）的一部分，且可使用上面參考圖32闡述的製程步驟來形成。重佈線結構2802的第二子結構2802B包括絕緣層2804、2808及2812以及金屬化圖案2806（包括導電線2806B及導電通孔2806A）及金屬化圖案2810（包括導電線2810B及導電通孔2810A）。在一些實施例中，絕緣層2804、2808及2812可使用與以上參考圖9所述的絕緣層116相似的材料及方法來形成。在一些實施例中，金屬化圖案2806及2810可使用與以上參考圖9所述的金屬化圖案118相似的材料及方法來形成。
圖63示出根據一些實施例的接合至基底300的裝置堆疊2900的剖視圖。裝置堆疊2900類似於圖36所示裝置堆疊1300，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖62所示的封裝組件2800上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊2900。在一些實施例中，裝置堆疊2900接合至如上面參考圖14所述的基底300。
圖64示出根據一些實施例的封裝組件3000的剖視圖。在圖64中，示出封裝組件3000的封裝區3000A。在一些實施例中，封裝組件3000包括多個封裝區（例如封裝區3000A）。封裝組件3000亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件3000類似於圖37所示封裝組件1400，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件3000可使用與以上參考圖37闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件3000包括重佈線結構3002。重佈線結構3002包括第一子結構3002A及位於第一子結構3002A之上的第二子結構3002B。重佈線結構3002的第一子結構3002A包括重佈線結構1402（參見圖37）的包括絕緣層1204及1208以及金屬化圖案1206（包括導電線1206B及導電通孔1206A）及金屬化圖案1210（包括導電線1210B及導電通孔1210A）的一部分，且可使用上面參考圖37闡述的製程步驟來形成。重佈線結構3002的第二子結構3002B包括絕緣層2804、2808及2812以及金屬化圖案2806（包括導電線2806B及導電通孔2806A）及金屬化圖案2810（包括導電線2810B及導電通孔2810A）。在一些實施例中，絕緣層2804、2808及2812可使用與以上參考圖9所述的絕緣層116相似的材料及方法來形成。在一些實施例中，金屬化圖案2806及2810可使用與以上參考圖9所述的金屬化圖案118相似的材料及方法來形成。
圖65示出根據一些實施例的接合至基底300的裝置堆疊3100的剖視圖。裝置堆疊3100類似於圖41所示裝置堆疊1500，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖64所示的封裝組件3000上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊3100。在一些實施例中，裝置堆疊3100接合至上面參考圖14所述的基底300。
圖66示出根據一些實施例的封裝組件3200的剖視圖。在圖66中，示出封裝組件3200的封裝區3200A。在一些實施例中，封裝組件3200包括多個封裝區（例如封裝區3200A）。封裝組件3200亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件3200類似於圖42所示封裝組件1600，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件3200可使用與以上參考圖42闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件3200包括重佈線結構3202。重佈線結構3202包括第一子結構3202A及位於第一子結構3202A之上的第二子結構3202B。重佈線結構3202的第一子結構3202A包括重佈線結構1602（參見圖42）的包括絕緣層1204及1208以及金屬化圖案1206（包括導電線1206B及導電通孔1206A）及金屬化圖案1210（包括導電線1210B及導電通孔1210A）的一部分，且可使用上面參考圖42闡述的製程步驟來形成。重佈線結構3202的第二子結構3202B包括絕緣層2804、2808及2812以及金屬化圖案2806（包括導電線2806B及導電通孔2806A）及金屬化圖案2810（包括導電線2810B及導電通孔2810A）。在一些實施例中，絕緣層2804、2808及2812可使用與以上參考圖9所述的絕緣層116相似的材料及方法來形成。在一些實施例中，金屬化圖案2806及2810可使用與以上參考圖9所述的金屬化圖案118相似的材料及方法來形成。
圖67示出根據一些實施例的接合至基底300的裝置堆疊3300的剖視圖。裝置堆疊3300類似於圖46所示裝置堆疊1700，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖66所示的封裝組件3200上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊3300。在一些實施例中，裝置堆疊3300接合至上面參考圖14所述的基底300。
圖68示出根據一些實施例的封裝組件3400的剖視圖。在圖68中，示出封裝組件3400的封裝區3400A。在一些實施例中，封裝組件3400包括多個封裝區（例如封裝區3400A）。封裝組件3400亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件3400類似於圖47所示封裝組件1800，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件3400可使用與以上參考圖47闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件3400包括重佈線結構3402。重佈線結構3402包括第一子結構3402A及位於第一子結構3402A之上的第二子結構3402B。重佈線結構3202的第一子結構3402A包括重佈線結構1802（參見圖47）的包括絕緣層1204及1208以及金屬化圖案1206（包括導電線1206B及導電通孔1206A）及金屬化圖案1210（包括導電線1210B及導電通孔1210A）的一部分，且可使用上面參考圖47闡述的製程步驟來形成。重佈線結構3402的第二子結構3402B包括絕緣層2804、2808及2812以及金屬化圖案2806（包括導電線2806B及導電通孔2806A）及金屬化圖案2810（包括導電線2810B及導電通孔2810A）。在一些實施例中，絕緣層2804、2808及2812可使用與以上參考圖9所述的絕緣層116相似的材料及方法來形成。在一些實施例中，金屬化圖案2806及2810可使用與以上參考圖9所述的金屬化圖案118相似的材料及方法來形成。
圖69示出根據一些實施例的接合至基底300的裝置堆疊3500的剖視圖。裝置堆疊3500類似於圖51所示裝置堆疊1900，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖68所示的封裝組件3400上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊3500。在一些實施例中，裝置堆疊3500接合至上面參考圖14所述的基底300。
圖70示出根據一些實施例的封裝組件3600的剖視圖。在圖70中，示出封裝組件3600的封裝區3600A。在一些實施例中，封裝組件3600包括多個封裝區（例如封裝區3600A）。封裝組件3600亦可被稱為晶圓級封裝式結構，例如積體扇出型（InFO）晶圓級封裝式結構。封裝組件3600類似於圖9所示封裝組件100，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，封裝組件3600可使用與以上參考圖3至圖9闡述的製程步驟相似的製程步驟來形成，且此處不再重複闡述。
在一些實施例中，封裝組件3600包括重佈線結構3602。重佈線結構3602包括絕緣層116、120、124及128以及金屬化圖案118、122及126，且可使用上面參考圖9闡述的製程步驟來形成，並且此處不再重複闡述。在所示實施例中，金屬化圖案118的通孔118A分別部分地落在積體電路晶粒10及20的對應晶粒連接件66B及72上。此外，金屬化圖案122的通孔122A部分地落在金屬化圖案118的對應導電線118B上，且金屬化圖案126的通孔126A部分地落在金屬化圖案122的對應導電線122B上。
圖71示出根據一些實施例的接合至基底300的裝置堆疊3700的剖視圖。裝置堆疊3700類似於圖14所示裝置堆疊400，其中相似的特徵用相似的數字參考來標記，且此處不再重複對相似特徵的闡述。在一些實施例中，可藉由在圖70所示的封裝組件3600上執行上面參考圖13及圖14闡述的製程步驟來形成裝置堆疊3700。在一些實施例中，裝置堆疊3700接合至上面參考圖14所述的基底300。
圖72是示出根據一些實施例的形成封裝的方法7200的流程圖。方法7200自步驟7202開始，在步驟7202中，在載體基底之上形成多個導電柱，如上文參考圖3至5所述。在步驟7204中，將第一積體電路晶粒及第二積體電路晶粒貼合至相鄰導電柱之間的載體基底，如上文參考圖6所述。在步驟7206中，將第一積體電路晶粒、第二積體電路晶粒及所述多個導電柱包封在包封體中，如上面參考圖7及圖8所述。在步驟7208中，在包封體、第一積體電路晶粒、第二積體電路晶粒及所述多個導電柱之上形成重佈線結構，如上文參考圖9、圖15、圖20、圖25、圖32、圖37、圖42、圖47、圖54、圖56、圖58、圖60、圖62、圖64、圖66、圖68或圖70所述。
圖73是示出根據一些實施例的形成重佈線結構的方法7300的流程圖。方法7300自步驟7302開始，在步驟7302中，在包封在包封體中的積體電路晶粒之上形成第一絕緣層，其中積體電路晶粒包括晶粒連接件，如上面參考例如圖9所述。在步驟7304中，在第一絕緣層之上形成第一重佈線層，第一重佈線層包括第一通孔，第一通孔在第一方向上相對於晶粒連接件側向偏移，如上面參考例如圖9所述。在步驟7306中，在第一重佈線層之上形成第二絕緣層，如上面參考例如圖9所述。在步驟7308中，在第二絕緣層之上形成第二重佈線層，第二重佈線層包括第二通孔，第二通孔在第二方向上相對於第一通孔側向偏移，如上面參考例如圖9所述。在一些實施例中，第一方向相同於第二方向。在其他實施例中，第一方向與第二方向相反。在步驟7310中，在第二重佈線層之上形成第三絕緣層，如上面參考例如圖9所述。在步驟7312中，在第三絕緣層之上形成第三重佈線層，第三重佈線層包括第三通孔，第三通孔在與第二方向相反的第三方向上相對於第二通孔側向偏移，如上面參考例如圖9所述。
圖74是示出根據一些實施例的形成重佈線結構的方法7400的流程圖。方法7400自步驟7402開始，在步驟7402中，在包封在包封體中的積體電路晶粒之上形成第一絕緣層，其中積體電路晶粒包括晶粒連接件，如上面參考例如圖32所述。在步驟7404中，在第一絕緣層之上形成第一重佈線層，第一重佈線層包括第一通孔，第一通孔在第一方向上相對於晶粒連接件側向偏移，如上面參考例如圖32所述。在步驟7406中，在第一重佈線層之上形成第二絕緣層，如上面參考例如圖32所述。在步驟7408中，在第二絕緣層之上形成第二重佈線層，第二重佈線層包括第二通孔，第二通孔位於第一通孔正上方，如上面參考例如圖32所述。在步驟7410中，在第二重佈線層之上形成第三絕緣層，如上面參考例如圖32所述。在步驟7412中，在第三絕緣層之上形成第三重佈線層，第三重佈線層包括第三通孔，第三通孔位於第二通孔正上方，如上面參考例如圖32所述。
圖75是示出根據一些實施例的形成重佈線結構的方法7500的流程圖。方法7500自步驟7502開始，在步驟7502中，在包封在包封體中的積體電路晶粒之上形成重佈線結構的第一子結構。在步驟7504中，在重佈線結構的第一子結構之上形成重佈線結構的第二子結構。在一些實施例中，步驟7502包括執行方法7300（參見圖73），且步驟7504包括執行方法7400（參見圖74），如上面參考例如圖54所述。在其他實施例中，步驟7502包括執行方法7400（參見圖74），且步驟7504包括執行方法7300（參見圖73），如上面參考例如圖62所述。
亦可包括其他特徵及製程。例如，可包括測試結構，以幫助對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊，以使得能夠對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合包括對已知良好晶粒進行中間驗證的測試方法來使用，以提高良率並降低成本。
根據實施例，一種半導體裝置包括：由包封體包封的晶粒，所述晶粒包括接墊；電性連接至所述接墊的連接件；及與所述連接件實體接觸的第一通孔，所述第一通孔在第一方向上自所述連接件側向偏移第一非零距離，所述第一通孔具有錐形側壁。在實施例中，所述半導體裝置更包括：位於所述第一通孔之上並與所述第一通孔實體接觸的第二通孔，所述第二通孔在第二方向上自所述第一通孔側向偏移第二非零距離。在實施例中，第二方向相同於第一方向。在實施例中，第二方向與第一方向相反。在實施例中，所述半導體裝置更包括：位於所述第二通孔之上並與所述第二通孔實體接觸的第三通孔，所述第三通孔在與所述第二方向相反的第三方向上自所述第二通孔側向偏移第三非零距離。在實施例中，半導體裝置更包括：位於所述第一通孔正上方並與所述第一通孔實體接觸的第二通孔。在實施例中，所述半導體裝置更包括：位於所述第二通孔正上方並與所述第二通孔實體接觸的第三通孔。
根據另一實施例，一種半導體裝置包括：嵌入包封體中的晶粒，所述晶粒包括第一接墊、第二接墊及第三接墊；實體連接至所述第一接墊的第一連接件；實體連接至所述第二接墊的第二連接件；實體連接至所述第三接墊的第三連接件；及實體耦合至所述第一連接件、所述第二連接件及所述第三連接件的重佈線結構，其中所述重佈線結構的第一通孔實體連接至所述第一連接件的頂表面，所述第一通孔在第一方向上側向延伸超過所述第一連接件的邊緣，所述第一通孔具有錐形側壁。在實施例中，所述重佈線結構的第二通孔位於所述第一通孔之上並實體連接至所述第一通孔，所述第二通孔的垂直軸在第二方向上與所述第一通孔的垂直軸側向間隔開，所述第一通孔的所述垂直軸及所述第二通孔的所述垂直軸垂直於所述第一連接件的所述頂表面。在實施例中，所述重佈線結構的第三通孔位於所述第二通孔之上並實體連接至所述第二通孔，所述第三通孔的垂直軸在與所述第二方向相反的第三方向上與所述第二通孔的所述垂直軸側向間隔開，所述第三通孔的所述垂直軸垂直於所述第一連接件的所述頂表面。在實施例中，所述重佈線結構的第四通孔位於所述第三通孔正上方並與所述第三通孔實體連接。在實施例中，所述重佈線結構的第二通孔實體連接至所述第二連接件的頂表面，所述第二通孔在第二方向上側向延伸超過所述第二連接件的邊緣。在實施例中，第二方向與第一方向不同。在實施例中，所述重佈線結構的第二通孔實體連接至所述第三連接件的頂表面，所述第二通孔完全落在所述第三連接件的所述頂表面上。
根據又一實施例，一種方法包括：將晶粒貼合至載體基底，所述晶粒包括連接件；在所述載體基底之上並沿著晶粒的側壁形成包封體；以及在所述晶粒及所述包封體之上形成重佈線結構，其中形成所述重佈線結構包括：形成第一重佈線層，所述第一重佈線層的第一通孔與所述連接件實體接觸，所述第一通孔在第一方向上自所述連接件側向偏移第一非零距離，所述第一通孔具有錐形側壁。在實施例中，形成所述重佈線結構更包括：在所述第一重佈線層之上形成第二重佈線層，所述第二重佈線層的第二通孔位於所述第一通孔之上並與所述第一通孔實體接觸，所述第二通孔在第二方向上自所述第一通孔側向偏移第二非零距離。在實施例中，形成所述重佈線結構更包括：在所述第二重佈線層之上形成第三重佈線層，所述第三重佈線層的第三通孔位於所述第二通孔之上並與所述第二通孔實體接觸，所述第三通孔在與所述第二方向相反的第三方向上自所述第二通孔側向偏移第三非零距離。在實施例中，形成所述重佈線結構更包括：在所述第一重佈線層之上形成第二重佈線層，所述第二重佈線層的第二通孔位於所述第一通孔正上方並與所述第一通孔實體接觸。在實施例中，形成所述重佈線結構更包括：在所述第二重佈線層之上形成第三重佈線層，所述第三重佈線層的第三通孔位於所述第二通孔正上方並與所述第二通孔實體接觸。在實施例中，所述方法更包括：在將所述晶粒貼合至所述載體基底之前，在所述載體基底之上形成導電柱。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10、20:積體電路晶粒 52:半導體基底 54:裝置 56:層間介電質（ILD） 58:導電插塞 60:內連線結構 60A:介電層 60B、118、122、126、1206、1210、1214、2006、2010、2806、2810:金屬化圖案 62A、62B、70:接墊 64:鈍化膜 66A、66B、72:晶粒連接件 68、106、116、120、124、128、1204、1208、1212、1216、2004、2008、2012、2804、2808、2812:絕緣層 100、500、700、900、1200、1400、1600、1800、2000、2200、2400、2600、2800、3000、3200、3400、3600:封裝組件 100A、500A、700A、900A、1200A、1400A、1600A、1800A、2000A、2200A、2400A、2600A、2800A、3000A、3200A、3400A、3600A:封裝區 102:載體基底 104:釋放層 108:穿孔 110:黏合層 112、214:包封體 114、502、702、902、1202、1402、1602、1802、2002、2202、2402、2802、2602、3002、3202、3402、3602:重佈線結構 118A、122A、126A:導電通孔/通孔 118B、122B、126B:導電線或導電跡線 130:UBM 132、138:導電連接件 134、504、704、904、1218、1404、1604、1804:區 136:切割膠帶 200:封裝組件 202、300:基底 204、206、304:接合接墊 208、1206A、1210A、1214A、2006A、2010A、2806A、2810A:導電通孔 210、210A、210B:堆疊式晶粒 212:打線接合 216:單體化製程 302:基底芯 306:阻焊劑 308:底部填充膠 400、600、800、1000、1300、1500、1700、1900、2100、2300、2500、2700、2900、3100、3300、3500、3700:裝置堆疊 1206B、1210B、1214B、2006B、2010B、2806B、2810B:導電線 2002A、2202A、2402A、2602A、2802A、3002A、3202A、3402A:第一子結構 2002B、2202B、2402B、2602B、2802B、3002B、3202B、3402B:第二子結構 7200、7300、7400、7500:方法 7202、7204、7206、7208、7302、7304、7306、7308、7310、7312、7402、7404、7406、7408、7410、7412、7502、7504:步驟 D1 :第一方向 D2 、D3 、D4 、D5 、D6 、D7 、D8 、D9 、D10 :方向 P1 、P2 、P3 :節距 W1 、W2 、W3 、W4 、W5 :寬度 X1 、X2 、X3 、X4 、X5 、X6 、X7 、X8 、X9 、X10 、X11 、X12 、X13 、X14 、X15 、X16 :距離 α、β:角度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的積體電路晶粒的剖視圖。
圖2示出根據一些實施例的積體電路晶粒的剖視圖。
圖3至圖12示出根據一些實施例的在形成封裝組件的製程期間的各中間步驟的俯視圖及剖視圖。
圖13及圖14示出根據一些實施例的裝置堆疊的形成及實施的剖視圖。
圖15至圖18示出根據一些實施例的封裝組件的俯視圖及剖視圖。
圖19示出根據一些實施例的裝置堆疊的剖視圖。
圖20至圖23示出根據一些實施例的封裝組件的俯視圖及剖視圖。
圖24示出根據一些實施例的裝置堆疊的剖視圖。
圖25至圖28示出根據一些實施例的封裝組件的俯視圖及剖視圖。
圖29示出根據一些實施例的裝置堆疊的剖視圖。
圖30示出根據一些實施例的積體電路晶粒的俯視圖。
圖31示出根據一些實施例的積體電路晶粒的俯視圖。
圖32至圖35示出根據一些實施例的封裝組件的俯視圖及剖視圖。
圖36示出根據一些實施例的裝置堆疊的剖視圖。
圖37至圖40示出根據一些實施例的封裝組件的俯視圖及剖視圖。
圖41示出根據一些實施例的裝置堆疊的剖視圖。
圖42至圖45示出根據一些實施例的封裝組件的俯視圖及剖視圖。
圖46示出根據一些實施例的裝置堆疊的剖視圖。
圖47至圖50示出根據一些實施例的封裝組件的俯視圖及剖視圖。
圖51示出根據一些實施例的裝置堆疊的剖視圖。
圖52示出根據一些實施例的積體電路晶粒的俯視圖。
圖53示出根據一些實施例的積體電路晶粒的俯視圖。
圖54示出根據一些實施例的封裝組件的剖視圖。
圖55示出根據一些實施例的裝置堆疊的剖視圖。
圖56示出根據一些實施例的封裝組件的剖視圖。
圖57示出根據一些實施例的裝置堆疊的剖視圖。
圖58示出根據一些實施例的封裝組件的剖視圖。
圖59示出根據一些實施例的裝置堆疊的剖視圖。
圖60示出根據一些實施例的封裝組件的剖視圖。
圖61示出根據一些實施例的裝置堆疊的剖視圖。
圖62示出根據一些實施例的封裝組件的剖視圖。
圖63示出根據一些實施例的裝置堆疊的剖視圖。
圖64示出根據一些實施例的封裝組件的剖視圖。
圖65示出根據一些實施例的裝置堆疊的剖視圖。
圖66示出根據一些實施例的封裝組件的剖視圖。
圖67示出根據一些實施例的裝置堆疊的剖視圖。
圖68示出根據一些實施例的封裝組件的剖視圖。
圖69示出根據一些實施例的裝置堆疊的剖視圖。
圖70示出根據一些實施例的封裝組件的剖視圖。
圖71示出根據一些實施例的裝置堆疊的剖視圖。
圖72是示出根據一些實施例的形成封裝的方法的流程圖。
圖73是示出根據一些實施例的形成重佈線結構的方法的流程圖。
圖74是示出根據一些實施例的形成重佈線結構的方法的流程圖。
圖75是示出根據一些實施例的形成重佈線結構的方法的流程圖。
7300:方法
7302、7304、7306、7308、7310、7312:步驟

Claims (20)

  1. 一種半導體裝置，包括： 晶粒，被包封體包封，所述晶粒包括接墊； 連接件，電性連接至所述接墊；以及 第一通孔，與所述連接件實體接觸，所述第一通孔在第一方向上自所述連接件側向偏移第一非零距離，所述第一通孔具有錐形側壁。
  2. 如請求項1所述的半導體裝置，更包括第二通孔，位於所述第一通孔之上並與所述第一通孔實體接觸，所述第二通孔在第二方向上自所述第一通孔側向偏移第二非零距離。
  3. 如請求項2所述的半導體裝置，其中所述第二方向與所述第一方向相同。
  4. 如請求項2所述的半導體裝置，其中所述第二方向與所述第一方向相反。
  5. 如請求項2所述的半導體裝置，更包括第三通孔，位於所述第二通孔之上並與所述第二通孔實體接觸，所述第三通孔在與所述第二方向相反的第三方向上自所述第二通孔側向偏移第三非零距離。
  6. 如請求項1所述的半導體裝置，更包括第二通孔，位於所述第一通孔正上方並與所述第一通孔實體接觸。
  7. 如請求項6所述的半導體裝置，更包括第三通孔，位於所述第二通孔正上方並與所述第二通孔實體接觸。
  8. 一種半導體裝置，包括： 晶粒，嵌置於包封體中，所述晶粒包括第一接墊、第二接墊及第三接墊； 第一連接件，實體連接至所述第一接墊； 第二連接件，實體連接至所述第二接墊； 第三連接件，實體連接至所述第三接墊；以及 重佈線結構，實體耦合至所述第一連接件、所述第二連接件及所述第三連接件，其中所述重佈線結構的第一通孔實體連接至所述第一連接件的頂表面，所述第一通孔在第一方向上側向延伸超過所述第一連接件的邊緣，所述第一通孔具有錐形側壁。
  9. 如請求項8所述的半導體裝置，其中所述重佈線結構的第二通孔位於所述第一通孔之上並實體連接至所述第一通孔，所述第二通孔的垂直軸在第二方向上與所述第一通孔的垂直軸側向間隔開，所述第一通孔的所述垂直軸及所述第二通孔的所述垂直軸垂直於所述第一連接件的所述頂表面。
  10. 如請求項9所述的半導體裝置，其中所述重佈線結構的第三通孔位於所述第二通孔之上並實體連接至所述第二通孔，所述第三通孔的垂直軸在與所述第二方向相反的第三方向上與所述第二通孔的所述垂直軸側向間隔開，所述第三通孔的所述垂直軸垂直於所述第一連接件的所述頂表面。
  11. 如請求項10所述的半導體裝置，其中所述重佈線結構的第四通孔位於所述第三通孔正上方並實體連接至所述第三通孔。
  12. 如請求項8所述的半導體裝置，其中所述重佈線結構的第二通孔實體連接至所述第二連接件的頂表面，所述第二通孔在第二方向上側向延伸超過所述第二連接件的邊緣。
  13. 如請求項12所述的半導體裝置，其中所述第二方向與所述第一方向不同。
  14. 如請求項8所述的半導體裝置，其中所述重佈線結構的第二通孔實體連接至所述第三連接件的頂表面，所述第二通孔完全落在所述第三連接件的所述頂表面上。
  15. 一種方法，包括： 將晶粒貼合至載體基底，所述晶粒包括連接件； 在所述載體基底之上並沿著所述晶粒的側壁形成包封體；以及 在所述晶粒及所述包封體之上形成重佈線結構，其中形成所述重佈線結構包括： 形成第一重佈線層，所述第一重佈線層的第一通孔與所述連接件實體接觸，所述第一通孔在第一方向上自所述連接件側向偏移第一非零距離，所述第一通孔具有錐形側壁。
  16. 如請求項15所述的方法，其中形成所述重佈線結構更包括： 在所述第一重佈線層之上形成第二重佈線層，所述第二重佈線層的第二通孔位於所述第一通孔之上並與所述第一通孔實體接觸，所述第二通孔在第二方向上自所述第一通孔側向偏移第二非零距離。
  17. 如請求項16所述的方法，其中形成所述重佈線結構更包括： 在所述第二重佈線層之上形成第三重佈線層，所述第三重佈線層的第三通孔位於所述第二通孔之上並與所述第二通孔實體接觸，所述第三通孔在與所述第二方向相反的第三方向上自所述第二通孔側向偏移第三非零距離。
  18. 如請求項15所述的方法，其中形成所述重佈線結構更包括： 在所述第一重佈線層之上形成第二重佈線層，所述第二重佈線層的第二通孔位於所述第一通孔正上方並與所述第一通孔實體接觸。
  19. 如請求項18所述的方法，其中形成所述重佈線結構更包括： 在所述第二重佈線層之上形成第三重佈線層，所述第三重佈線層的第三通孔位於所述第二通孔正上方並與所述第二通孔實體接觸。
  20. 如請求項15所述的方法，更包括，在將所述晶粒貼合至所述載體基底之前，在所述載體基底之上形成導電柱。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576919B2 (en) * 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US9548240B2 (en) * 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
TWI463619B (zh) * 2012-06-22 2014-12-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10199318B2 (en) * 2016-05-19 2019-02-05 Mediatek Inc. Semiconductor package assembly
US20190181093A1 (en) * 2016-09-30 2019-06-13 Intel Corporation Active package substrate having embedded interposer
US10290584B2 (en) * 2017-05-31 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
KR102538182B1 (ko) * 2018-11-01 2023-05-31 삼성전자주식회사 반도체 패키지

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