CN115064505A - 封装结构及其制造方法 - Google Patents

封装结构及其制造方法 Download PDF

Info

Publication number
CN115064505A
CN115064505A CN202210486414.4A CN202210486414A CN115064505A CN 115064505 A CN115064505 A CN 115064505A CN 202210486414 A CN202210486414 A CN 202210486414A CN 115064505 A CN115064505 A CN 115064505A
Authority
CN
China
Prior art keywords
package
lead
integrated circuit
substrate
cover structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210486414.4A
Other languages
English (en)
Inventor
汪金华
叶书伸
林昱圣
林柏尧
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115064505A publication Critical patent/CN115064505A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1611—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16151—Cap comprising an aperture, e.g. for pressure control, encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/16153—Cap enclosing a plurality of side-by-side cavities [e.g. E-shaped cap]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)
  • Packaging For Recording Disks (AREA)

Abstract

一种封装结构，包括：第一封装元件、第二封装元件和盖体结构。第一封装元件包括多个集成电路晶粒以及形成于集成电路晶粒之间的底部填充物。第二封装元件包括基底，且第一封装元件安装于基底上。盖体结构设置于第二封装元件上且在第一封装元件周围，且盖体结构覆盖集成电路晶粒且显露底部填充物。

Description

封装结构及其制造方法
技术领域
本公开实施例涉及一种封装结构及其制造方法，特别涉及一种包括显露底部填充物的盖体结构的封装结构及其制造方法。
背景技术
由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的成长。在大多数情况下，重复缩小最小特征尺寸可以提高集成密度，进而可将更多元件结合到给定的区域中。随着对缩小电子设备的需求的增长，已经出现对更小且更具创造性的半导体晶粒封装技术的需求。此封装系统的一个范例是封装堆叠(Package-on-Package；PoP)技术。在封装堆叠装置中，顶部半导体封装是堆叠在底部半导体封装的顶部上，以提供高水平的集成密度和元件密度。封装堆叠技术通常能够在印刷电路板(printed circuit board；PCB)上生产功能增强且所占面积小的半导体装置。
尽管现有的封装结构通常已足以达成其预期目的，但是在各方面来说仍非完全地令人满意。
发明内容
本公开实施例提供一种封装结构，包括：第一封装元件、第二封装元件以及盖体结构。第一封装元件包括多个集成电路晶粒以及形成于集成电路晶粒之间的底部填充物。第二封装元件包括基底，其中第一封装元件安装于基底上。盖体结构设置于第二封装元件上且在第一封装元件周围，其中盖体结构覆盖集成电路晶粒且显露底部填充物。
本公开实施例提供一种封装结构，包括：第一封装元件以及盖体结构。第一封装元件安装于基底上。盖体结构设置于第一封装元件上且在第一封装元件周围，其中盖体结构具有相互分隔开的多个部分，盖体结构的部分部分覆盖第一封装元件且显露第一封装元件的底部填充物。
本公开实施例提供一种封装结构的制造方法，包括：提供基底；将第一封装元件安装至基底，其中第一封装元件包括多个集成电路晶粒以及形成于集成电路晶粒之间的底部填充物；以及在基底上且在第一封装元件周围设置盖体结构，其中盖体结构覆盖集成电路晶粒且显露底部填充物。
附图说明
根据以下的详细说明并配合说明书附图以更好地了解本公开实施例的概念。应注意的是，根据本产业的标准惯例，附图中的各种特征未必按照比例绘制。事实上，可能任意地放大或缩小各种特征的尺寸，以做清楚的说明。在通篇说明书及附图中以相似的标号标示相似的特征。
图1示出根据一些实施例的集成电路晶粒的剖视图。
图2至图11示出根据一些实施例的用以形成封装元件的工艺期间的中间步骤的剖视图。
图12和图13示出根据一些实施例的形成和实施封装元件堆叠的剖视图。
图14示出根据一些实施例的封装结构的剖视图。
图15示出根据一些实施例的封装结构的俯视图。
图16至图19示出根据一些实施例的封装结构的盖体结构的仰视图。
图20和图21示出根据一些实施例的封装结构的俯视图。
附图标记说明：
10：封装结构
50：集成电路晶粒
52：半导体基底
54：装置
56：层间介电层
58：导电插头
60：互连结构
62：垫
64：钝化膜
66：晶粒连接器
68：介电层
100：第一封装元件
102：载体基底
104：释放层
120：重分布结构
124：介电层
126：金属化图案
142：导电通孔
144,160：凸块下金属层
146,162：导电连接器
150,208：底部填充物
152：封装胶
200：第二封装元件
202：基底
204：接合垫
206：阻焊剂
210：凸块结构
220：电子元件
300：盖体结构
300A,300B,300C,300D,300E,300F：部分
303：凹槽
304：外边缘
306：内边缘
310：第一引脚
311：第一段部
312：开口
320：第二引脚
321：第二段部
322：开口
330：第三引脚
340：本体
350：粘着材料
400：热界面材料
D1,D2：距离
H：高度
L,L1,L2,LT：长度
S：空间
T1,T2：厚度
W,W1,W2,WT：宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开实施例的不同特征。以下叙述构件及配置的特定范例，以简化本公开实施例的说明。当然，这些特定的范例仅为示范并非用以限定本公开实施例。举例而言，在以下的叙述中提及第一特征形成于第二特征上或上方，即表示其可包括第一特征与第二特征是直接接触的实施例，亦可包括有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征可能未直接接触的实施例。另外，本公开可在不同范例中重复使用参考标号及/或字母。此重复是为了简洁且明确的目的，其本身并不表示所述各种实施例及/或构造之间具有关联性。
以下说明实施例的一些变化。在各附图及所示实施例中，相似的标号用以标示相似的元件。应理解的是，可在方法的之前、期间或之后进行额外的操作，且在方法的其他实施例中可替换或删除所述的一些操作。
提供封装结构的一些实施例。封装结构包括设置于基板上的盖体结构。盖体结构覆盖集成电路晶粒且显露集成电路晶粒之间的底部填充物。因此，解决了不同元件之间的热膨胀系数(coefficients of thermal expansion；CTE)不匹配的问题。举例而言，盖体结构包括多个分隔开的部分以实现上述功能。此外，盖体结构亦配置以保护电子元件及/或减少封装结构的翘曲。
图1示出根据一些实施例的集成电路晶粒50的剖视图。集成电路晶粒50将在后续工艺中被封装以形成集成电路封装体。在一些实施例中，集成电路晶粒50可以是逻辑晶粒(例如中央处理单元(central processing unit；CPU)、图形处理单元(graphicsprocessing unit；GPU)、芯片上系统(system-on-a-chip；SoC)、应用处理器(applicationprocessor；AP)、微控制器等)、存储晶粒(例如动态随机存取存储器(dynamic randomaccess memory；DRAM)晶粒、静态随机存取存储器(static random access memory；SRAM)晶粒等)、电源管理晶粒(例如电源管理集成电路(power management integratedcircuit；PMIC)晶粒)、射频(radio frequency；RF)晶粒、感测器晶粒、微机电系统(micro-electro-mechanical-system；MEMS)晶粒、信号处理晶粒(例如数字信号处理(digitalsignal processing；DSP)晶粒)、前端晶粒(例如模拟前端(analog front-end；AFE)晶粒)其他类似的晶粒或前述的组合。
在一些实施例中，集成电路晶粒50可以形成在晶圆中，晶圆可包括在后续步骤中被分割以形成多个集成电路晶粒的不同的装置区域。可以根据适用的生产工艺来处理集成电路晶粒50以形成集成电路。举例而言，集成电路晶粒50包括掺杂或未掺杂的半导体基底52(例如硅)或绝缘体上半导体(semiconductor-on-insulator；SOI)基底的主动层。半导体基底52可包括其他半导体材料，例如锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs，、GaInAs、GaInP及/或GaInAsP)或前述的组合。亦可使用其他基底，例如多层基底或梯度基底。半导体基底52具有主动表面(例如在图1中面朝上的表面)，有时称之为前侧；以及被动表面(例如在图1中面朝下的表面)，有时称之为背侧。
在一些实施例中，装置(以晶体管表示)54可形成在半导体基底52的前侧上。装置54可以是主动装置(例如晶体管、二极管等)、电容器、电阻器等。层间介电(inter-layerdielectric；ILD)层56位在半导体基底52的前侧上。在一些实施例中，层间介电层56围绕且可覆盖装置54。在一些实施例中，层间介电层56可包括由例如磷硅玻璃(Phospho-SilicateGlass；PSG)、硼硅玻璃(Boro-Silicate Glass；BSG)、硼掺杂磷硅玻璃(Boron-DopedPhospho-Silicate Glass；BPSG)、未掺杂硅酸盐玻璃(undoped Silicate Glass；USG)或其他类似的材料所形成的一或多个介电层。
在一些实施例中，导电插头58延伸穿过层间介电层56以电性地和物理地耦接装置54。举例而言，当装置54是晶体管时，导电插头58可以耦接晶体管的栅极和源极/漏极区。在一些实施例中，导电插头58可以由钨、钴、镍、铜、银、金、铝、其他类似的材料或前述的组合形成。互连结构60位在层间介电层56和导电插头58上方。互连结构60与装置54互连以形成集成电路。在一些实施例中，互连结构60可以由例如层间介电层56上的介电层中的金属化图案形成。金属化图案包括形成在一或多个低介电常数(low-k)介电层中的金属线和通孔。互连结构60的金属化图案通过导电插头58电性耦接至装置54。
集成电路晶粒50还包括与外部进行连接的垫62，例如为铝垫。垫62位在集成电路晶粒50的主动侧上，例如在互连结构60内及/或互连结构60上。一或多个钝化膜64位在集成电路晶粒50上，例如在互连结构60及垫62的部分上。开口通过钝化膜64延伸至垫62。晶粒连接器66(例如导电柱，其例如由铜或其他金属所形成)延伸穿过钝化膜64中的开口，且物理地且电性地连接至垫62中的相应的一者。在一些实施例中，晶粒连接器66可通过例如镀覆或其他类似的工艺来形成。晶粒连接器66电性耦接集成电路晶粒50的相应的集成电路。
可选地，可在垫62上设置焊料区域(例如焊料球或焊料凸块)。在一些实施例中，焊料球可用于在集成电路晶粒50上执行芯片探针(chip probe；CP)测试。在一些实施例中，可执行芯片探针测试在集成电路晶粒50上确定集成电路晶粒50是否为已知的良好晶粒(known good die；KGD)。在一些实施例中，仅集成电路晶粒50(为已知的良好晶粒)经过后续处理并被封装，而未通过芯片探针测试的晶粒则不被封装。在测试之后，可以在后续的处理步骤中移除焊料区域。
介电层68可以(或者可以不)位在集成电路晶粒50的主动侧，例如位在钝化膜64和晶粒连接器66上。起初，在一些实施例中，介电层68侧向地包覆晶粒连接器66，且介电层68侧向地与集成电路晶粒50相接。起初，在一些实施例中，介电层68可掩埋晶粒连接器66，使得介电层68的最上表面位在晶粒连接器66的最上表面上方。在焊料区域设置在晶粒连接器66上的实施例中，介电层68也可掩埋焊料区域。
在一些实施例中，介电层68可以是聚合物(例如聚苯并恶唑(polybenzoxazole；PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene；BCB)等)、氮化物(例如氮化硅等)、氧化物(例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等)、其他类似的材料或前述的组合。在一些实施例中，介电层68可例如通过旋涂、层压、化学气相沉积(chemicalvapor deposition；CVD)或其他类似的工艺来形成。
在一些实施例中，集成电路晶粒50是包括多个半导体基底52的堆叠装置。举例而言，集成电路晶粒50可以是例如混合存储器立方体(hybrid memory cube；HMC)模块、高带宽存储器(high bandwidth memory；HBM)模块或其他包括多个存储器晶粒的模块。在此实施例中，集成电路晶粒50包括通过基底通孔(through-substrate vias；TSVs)互连的多个半导体基底52。每个半导体基底52可以具有(或可以不具有)互连结构60。
图2至图11示出根据一些实施例的在形成第一封装元件100的工艺期间的中间步骤的剖视图。在一些实施例中，一或更多个集成电路晶粒50被封装以形成集成电路封装体。集成电路封装体也可以被称为集成扇出(integrated fan-out；InFO)封装体。然而，本公开并不限于此。应注意的是，多个第一封装元件100可形成于一晶圆中且在工艺中被分割。为了清楚及简洁起见，在本公开中显示一个第一封装元件100。
在图2中，提供载体基底102，且在载体基底102上形成释放层104。载体基底102可以是玻璃载体基底、陶瓷载体基底或其他类似的载体基底。在一些实施例中，载体基底102可以是晶圆，进而能够在载体基底102上同时形成多个封装体。
在一些实施例中，释放层104可以由基于聚合物的材料所形成，其可以与载体基底102一起从将在后续步骤中形成的上方结构移除。在一些实施例中，释放层104是基于环氧树脂的热释放材料，其在加热时会失去黏性，例如光热转换(light-to-heat-conversion；LTHC)释放涂层。在其他实施例中，释放层104可以是紫外光(ultra-violet；UV)胶，当其暴露于紫外光时会失去黏性。释放层104可用液体的形式分配且固化，可以是层压至载体基底102上的层压膜，或者可以是其他类似的膜层。在一些实施例中，释放层104的顶面可以是水平的，且可具有高度的平面性。
在图3中，在释放层104上形成了重分布结构120(参见图7)。在一些实施例中，金属化图案也可以称为重分布层或重分布线。重分布结构120显示为具有多层金属化图案126和介电层124交互堆叠的范例。在一些实施例中，介电层124由例如PBO、聚酰亚胺、BCB等的光敏材料形成，其可使用微影(光刻)遮罩(掩膜)来进行图案化。在一些实施例中，介电层124可通过旋涂、层压、化学气相沉积、其他类似的工艺或前述的组合来形成。在一些实施例中，可通过可接受的工艺来将介电层124图案化，例如当介电层124是光敏材料时通过将介电层124曝光且显影，或者通过蚀刻(例如非等向性蚀刻)来进行图案化。
在一些实施例中，金属化图案126包括沿着介电层124的主表面延伸且延伸穿过介电层124的导电元件。作为形成金属化图案126的范例，在介电层124上方和延伸穿过介电层124的开口中形成种子层。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层以及位在钛层上方的铜层。可使用例如物理气相沉积(physical vapor deposition；PVD)或其他类似的工艺形成种子层。随后，在种子层上形成光阻(光刻胶)且将其图案化。在一些实施例中，可通过旋涂或其他类似的工艺形成光阻，且可将其曝光以用于图案化。光阻的图案对应于金属化图案126。此图案化会形成穿过光阻的开口以暴露出种子层。随后，在光阻的开口中及种子层的暴露部分上形成导电材料。在一些实施例中，可通过例如电镀或化学镀等的镀覆工艺来形成导电材料。在一些实施例中，导电材料可以包括金属，例如铜、钛、钨、铝或其他类似的材料。导电材料和种子层的下方部分的组合形成金属化图案126。移除光阻和种子层上未形成导电材料的部分。在一些实施例中，可通过可接受的灰化工艺或剥离工艺(例如使用氧等离子体或其他类似的方法)来移除光阻。一旦移除光阻，即例如通过使用可接受的蚀刻工艺(例如通过湿式蚀刻或干式蚀刻)来移除种子层的暴露部分。
在图4中，随后在重分布结构120中形成导电通孔142。作为形成导电通孔142的范例，在延伸穿过介电层140的开口中形成种子层。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层和位在钛层上方的铜层。在一些实施例中，可使用例如物理气相沉积或其他类似的工艺来形成种子层。接着，在开口中的种子层上形成导电材料。在一些实施例中，可通过例如电镀或化学镀之类的镀覆工艺来形成导电材料。在一些实施例中，导电材料可以包括金属，例如铜、钛、钨、铝或其他类似的材料。导电材料和种子层的下方部分的组合形成导电通孔142。
在一些实施例中，形成凸块下金属层(under-bump metallurgies；UBM)144以外部连接至导电通孔142。凸块下金属层144可以被称为垫144。凸块下金属层144具有凸块部分，位于介电层124的主表面上并沿着主表面延伸，且与导电通孔142物理地和电性地耦接。在一些实施例中，凸块下金属层144可由与导电通孔142相同的材料形成。在一些实施例中，凸块下金属层144包括合金例如化学镀镍钯浸金(Electroless Nickel ElectrolessPalladium Immersion Gold；ENEPIG)或其他类似的材料。
在图5中，导电连接器146形成在凸块下金属层144上。在一些实施例中，导电连接器146可以是球栅阵列(ball grid array；BGA)连接器、焊球、金属柱、可控塌陷芯片连接(controlled collapse chip connection；C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)所形成的凸块或其他类似的连接器。在一些实施例中，导电连接器146可包括导电材料例如焊料、铜、铝、金、镍、银、钯、锡、其他类似的材料或前述的组合。在一些实施例中，首先通过蒸镀、电镀、印刷、焊料转移、植球或其他类似的工艺形成焊料层来形成导电连接器146。一旦在结构上形成一层焊料，即可执行回流以将材料成形为所需的凸块形状。在另一实施例中，导电连接器146包括通过溅镀、印刷、电镀、化学镀、化学气相沉积或其他类似的工艺形成的金属柱(例如铜柱)。金属柱可以是无焊料的且具有大致垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金、其他类似的材料或前述的组合，且可通过镀覆工艺形成。
在图6中，将集成电路晶粒50附接至图5的结构。可采用期望的类型和数量的集成电路晶粒50。在一些实施例中，集成电路晶粒50可以被称为封装模块50。在所示的实施例中，多个集成电路晶粒50彼此相邻地附接。举例而言，集成电路晶粒50的其中一者可以是逻辑装置，例如中央处理单元(CPU)、图形处理单元(GPU)、芯片上系统(SoC)、微控制器等。集成电路晶粒50的另一者可以是存储器装置，例如动态随机存取存储器(DRAM)晶粒、静态随机存取存储器(SRAM)晶粒、混合存储器立方体(HMC)模块、高带宽存储器(HBM)模块等。在一些实施例中，集成电路晶粒50可以是相同类型的晶粒，例如芯片上系统晶粒。在一些实施例中，集成电路晶粒50可以在相同技术节点的工艺中形成，或者可以在不同技术节点的工艺中形成。举例而言，集成电路晶粒50的其中一者可以具有比集成电路晶粒50的另一者更先进的工艺节点。集成电路晶粒50可以具有不同的尺寸(例如不同的高度及/或表面积)，或者可以具有相同的尺寸(例如相同的高度及/或表面积)。
在一些实施例中，将集成电路晶粒50附接到导电连接器146。亦即，集成电路晶粒50的晶粒连接器66连接至与凸块下金属层144相对的导电连接器146。
在一些实施例中，导电连接器146可在其回流之前在上方形成环氧树脂助焊剂(未图示)，而在将集成电路晶粒50附接到重分布结构120之后，导电连接器146与剩余环氧树脂助焊剂的至少一些环氧树脂部分回流。剩余的环氧树脂部分可作为底部填充物，以减少应力并保护由于回流导电连接器146而产生的接头。
在图7中，底部填充物150形成在集成电路晶粒50与介电层140之间，包括在凸块下金属层144、导电连接器146和晶粒连接器66之间和周围。在一些实施例中，底部填充物150可在附接集成电路晶粒50之后通过毛细管流动工艺形成，或者可在附接集成电路晶粒50之前通过适当的沉积方法形成。在一些实施例中，底部填充物150也位在集成电路晶粒50之间。
在图8中，在集成电路晶粒50、导电连接器146和底部填充物150周围形成封装胶152。在形成之后，封装胶152封装导电连接器146和集成电路晶粒50。在一些实施例中，封装胶152可以是成型化合物、环氧树脂或其他类似的材料。在一些实施例中，可通过压缩成型、转注成型或其他类似的工艺来施加封装胶152。在一些实施例中，可用液体或半液体形式来施加封装胶152，接着将封装胶152固化。在一些实施例中，可执行平坦化步骤以移除且平坦化封装胶152的上表面。在一些实施例中，底部填充物150、封装胶152和集成电路晶粒50的表面是共平面的(在工艺变异内)。
在图9中，执行载体基底脱胶以使载体基底102与重分布结构120(例如介电层124)分离(或「脱胶」)。根据一些实施例，脱胶包括将例如激光或紫外光的光投射在释放层104上，使得释放层104在光的热能下分解，且可移除载体基底102。接着，将结构翻转且放置在胶带(未图示)上。
在图10中，形成凸块下金属层160用以外部连接至重分布结构120(例如金属化图案126)。凸块下金属层160具有凸起部，位在介电层124的主表面上且沿着主表面延伸。在一些实施例中，凸块下金属层160可由与金属化图案126相同的材料形成。
在图11中，导电连接器162形成在凸块下金属层160上。导电连接器162可以是球栅阵列(BGA)连接器、焊球、金属柱、可控塌陷晶粒连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)所形成的凸块等。在一些实施例中，导电连接器162可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、其他类似的材料或前述的组合。在一些实施例中，首先通过蒸镀、电镀、印刷、焊料转移、植球或其他类似的工艺形成焊料层来形成导电连接器162。一旦在结构上形成一层焊料，即可执行回流以将材料成形为所需的凸块形状。在另一实施例中，导电连接器162包括通过溅镀、印刷、电镀、化学镀、化学气相沉积或其他类似的工艺所形成的金属柱(例如铜柱)。金属柱可以是无焊料的且具有大致垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金、其他类似的材料或前述的组合，且可通过镀覆工艺形成。
在图12中，可使用导电连接器162将第一封装元件100安装于第二封装元件200上。第二封装元件200包括基底202和位于基底202上方的接合垫204。在一些实施例中，基底202可由例如硅、锗、金刚石等的半导体材料制成。可替代地，也可以使用化合物材料例如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化铟镓、其他类似的化合物以及前述的组合。另外，在一些实施例中，基底202可以是绝缘体上半导体(SOI)基底。通常而言，绝缘体上半导体基底包括半导体材料层，例如外延硅、锗、硅锗、绝缘体上半导体、绝缘体上硅锗(Silicon-germanium-on-insulator；SGOI)或前述的组合。在一替代实施例中，基底202是基于例如玻璃纤维增强树脂核心的绝缘核心。一种范例核心材料是玻璃纤维树脂。核心材料的替代材料包括双马来酰亚胺-三氮杂苯(bismaleimide-triazine；BT)树脂，或者其他印刷电路板材料或薄膜。堆积薄膜或其他层压材料亦可用于基底202。
在一些实施例中，第二封装元件200包括凸块结构210。在一些实施例中，凸块结构210可以是导电球结构(例如球栅阵列(BGA))、导电柱结构或导电膏结构，在接合工艺中，上述结构被安装在基底202上且电性耦合至基底202。
在一些实施例中，一或多个电子元件220形成在第二封装元件200上。电子元件220接合到基底202且显露于基底202。在一些实施例中，电子元件220被埋入于基底202中。在一些实施例中，电子元件220可以是主动及/或被动装置。举例而言，电子元件220可以是各种不同的装置，例如晶体管、电容器、电阻器、前述的组合等，且可用于产生装置堆叠设计的结构和功能要求。在一些实施例中，可使用任何适合的方法来形成电子元件。
基底202亦可包括金属化层和通孔(未图示)，其中接合垫204物理地及/或电性地耦接至金属化层和通孔。金属化层可形成在主动装置和被动装置上方，且被设计为连接各种装置以形成功能电路。金属化层可由介电材料(例如低介电常数介电材料)和导电材料(例如铜)的交替层所形成，具有将导电材料层互连的通孔，且可通过任何适合的工艺(例如沉积、镶嵌、双重镶嵌或其他类似的工艺)来形成。在一些实施例中，基底202大致上不具有主动装置和被动装置。
在一些实施例中，将导电连接器162回流以将第一封装元件100附接至接合垫204。导电连接器162将第二封装元件200(包括基底202中的金属化层)电性地及/或物理地耦接至第一封装元件100。在第一实施例中，阻焊剂206形成于第一封装元件100上。在一些实施例中，阻焊剂206形成在基底202上。在一些实施例中，导电连接器162可设置在阻焊剂206中的开口中，以电性地且机械地耦接至接合垫204。在一些实施例中，阻焊剂206可用于保护基底202的区域免受外部损坏。
在一些实施例中，导电连接器162可在其回流之前在上方形成环氧树脂助焊剂(未图示)，而在将第一封装元件100附接到第二封装元件200之后，导电连接器162与剩余环氧树脂助焊剂的至少一些环氧树脂部分回流。剩余的环氧树脂部分可作为底部填充物，以减少应力并保护由于回流导电连接器162而产生的接头。在一些实施例中，底部填充物208可形成在第一封装元件100和第二封装元件200之间，且围绕导电连接器162。底部填充物208可在第二封装元件200被附接之后通过毛细管流动工艺形成，或者可以在第二封装元件200被附接之前通过适合的沉积方法形成。
在一些实施例中，热界面材料(thermal interface material；TIM)400设置在第一封装元件100和散热装置400之间以增强第一封装元件100的散热。更具体而言，热界面材料400完全覆盖集成电路晶粒50以消散集成电路晶粒50所产生的热能。在一些实施例中，热界面材料400显露底部填充物150。亦即，在一些实施例中，热界面材料400的其中一边缘与集成电路晶粒50的其中一边缘对齐。
在图13中，阻焊剂206形成在基底202上。在一些实施例中，阻焊剂206形成在基底202的整个顶面上，增强基底202的保护以免受外部损坏。电子元件220电性地且机械地耦合至基底202上的接合垫204。在一些实施例中，热界面材料(TIM)400设置在第一封装元件100和散热装置400之间以增强第一封装元件100的散热。更具体而言，热界面材料400完全覆盖第一封装元件100的整个顶面，且可完全覆盖集成电路晶粒50和底部填充物150。因此，可更容易地将热界面材料400配置在第一封装元件100上。在一些实施例中，可调整热界面材料400的形状和位置。热界面材料400的边缘可以不与集成电路晶粒50的边缘或第一封装元件100的边缘对齐。
在图14中，盖体结构300安装在第二封装元件200上以形成封装结构10。应注意的是，图14是例如沿图15中的线A-A’所示出。在一些实施例中，盖体结构300包括第一部分300A和第二部分300B，其设置在第一封装元件100周围以容纳第一封装元件100。盖体结构300(即第一部分300A和第二部分300B)覆盖集成电路晶粒50，且显露底部填充物150。因此，盖体结构300的第一部分300A和第二部分300B相互分隔开。亦即，在第一部分300A和第二部分300B之间形成间隙。在一些实施例中，第一部分300A和第二部分300B之间的间隙的长度介于约10μm至约1000μm的范围内。
应注意的是，基板202、第一封装元件100和盖体结构300之间的热膨胀系数(CTE)不匹配，会发生底部填充物分层或迹线断裂的问题，且对封装结构10的可靠度产生负面影响。在本实施例中，盖体结构300显露底部填充物150，可减少底部填充物分层或迹线断裂的问题，提高封装结构10的可靠度。
此外，盖体结构300的第一部分300A和第二部分300B均包括第一引脚310、第二引脚320和本体340。在一些实施例中，第一引脚310和第二引脚320位于第一封装元件100的单一侧且向基底202延伸。本体340连接至第一引脚310和第二引脚320，且延伸于第一封装元件100的正上方。第一引脚310、第二引脚320和本体340形成凹槽303，用于容纳电子元件220。在一些实施例中，凹槽303的高度H大于电子元件220的高度。因此，电子元件220可以成功地容纳在凹槽303中。相似地，凹槽303的宽度大于电子元件220的宽度，及/或凹槽303的长度大于电子元件220的长度。
因此，电子元件220被盖体结构300覆盖和保护，降低了电子元件220受损的可能性。在一些实施例中，电子元件220与第一引脚310、第二引脚320及/或本体340分隔开。因此，在电子元件220和盖体结构300之间提供缓冲区，使封装结构10的组装更容易，且也降低电子元件220被盖体结构300损坏的可能性。
在一些实施例中，盖体结构300通过粘着材料350附接到基底202。举例而言，粘着材料350设置在第一引脚310和第二引脚320上。由于盖体结构300包括多个与基底202的接触(例如第一引脚310和第二引脚320)，此有助于减少封装结构10的翘曲。
在一些实施例中，盖体结构300的外边缘304与基底202的边缘之间在方向X上的距离Dl介于0至约10mm的范围内。换言之，在一些实施例中，外边缘304与基底202的边缘对齐。在一些实施例中，盖体结构300的内边缘306与第一封装元件100的边缘(例如密封剂152的边缘)之间在方向X上的距离D2介于0至约10mm的范围内。在一些实施例中，距离D1和D2可以相同或不同，本公开所属技术领域中技术人员可进行调整，以减少封装结构10的翘曲。
在图15中示出封装结构10的俯视图。应注意的是，在本实施例中亦示出示出盖体结构300下方的内部结构。在一些实施例中，凹槽303形成于盖体结构300的每一侧，且多个电子元件220设置在凹槽303中。在一些实施例中，在俯视图中盖体结构300不与底部填充物150重叠。在一些实施例中，盖体结构300的第一部分300A的面积与盖体结构300的第二部分300B的面积大致相同。然而，盖体结构300的部分的面积或位置可由本公开所属技术领域中技术人员来决定和调整。
在图16中，盖体结构300的第一部分300A具有宽度WT，第一引脚310具有宽度Wl，第二引脚320具有宽度W2。举例而言，宽度WT、W1和W2是在方向X上测量。在一些实施例中，宽度WT大于宽度W1和W2的总和。在一些实施例中，宽度W1和W2相等。在一些实施例中，宽度W1和W2不同，例如宽度W1大于宽度W2。相似地，盖体结构300的第一部分300A具有长度LT，第一引脚310具有长度L1，而第二引脚320具有长度L2。举例而言，长度LT、L1和L2是在方向Y上测量。在一些实施例中，长度LT大于长度L1和L2的总和。在一些实施例中，长度L1和L2相等。在一些实施例中，长度L1和L2不同，例如长度L1大于长度L2。在一些实施例中，宽度WT等于长度LT，宽度W1等于长度L1，并且宽度W2等于长度L2。然而，在一些实施例中，上述宽度WT、W1和W2并非各自对应于长度LT、L1和L2。第二部分300B的配置可类似于上述第一部分300A的配置，以下将不再重复赘述。
形成于第一部分300A和第二部分300B的第二引脚320之间的空间S具有对应于第一封装元件100的宽度W和长度L。如此一来，第一封装元件100可适当地容纳在空间S中。此外，应注意的是，可决定上述宽度WT、W1和W2以及长度LT、L1和L2，以最小化封装结构10的翘曲。
在图17中，盖体结构300更具有位于第一引脚310和第二引脚320之间的第三引脚330。在一些实施例中，第三引脚330连接至本体340且被配置以支撑本体340。第三引脚330的配置有利于减少封装结构10的翘曲。在一些实施例中，盖体结构300的宽度大于第一引脚310、第二引脚320和第三引脚330的宽度的总和。盖体结构300更具有两个凹槽303，其中一个凹槽303形成在第一引脚310和第二引脚320之间，另一个凹槽303形成在第二引脚320和第三引脚330之间。在一些实施例中，电子元件220(本实施例中未示出)可位于第一引脚310和第二引脚320之间的凹槽303中。在一些实施例中，电子元件220可以位于第二引脚320和第三支脚330之间的凹槽303中。在一些实施例中，多个电子元件220可以位于两个凹槽303中。在一些实施例中，未设有电子元件220于凹槽303的任一者中。
在图18中，第一引脚310包括多个第一段部311，且第一段部311之间形成有开口312。第二引脚320包括多个第二段部321，且在第二段部321之间形成开口322。在一些实施例中，开口312和322的高度小于或与凹槽303的高度大致相同。在一些实施例中，开口312和322位于且面向基底202。基底202的顶面由开口312和322暴露。在一些实施例中，开口312与开口322大致对齐。在一些实施例中，开口312在方向X或方向Y上与开口322重叠。在本实施例中，盖体结构300的每一侧分别设置一个开口312和一个开口322。开口312和322的排列有助于减少封装结构10的翘曲。在一些实施例中，开口312和322的尺寸不同，开口312和322的尺寸可被称为在X方向或Y方向上的宽度或长度。举例而言，如图18所示，在Y方向上开口312的尺寸大于开口322的尺寸。通过控制开口312和322的尺寸，可调整第一引脚310和第二引脚320的足迹以最佳地减少封装结构10的翘曲。
在图19中，第一引脚310包括位于盖体结构300的角落处的多个段部，且第二引脚320包括位于盖体结构300的每一侧的中央的多个段部。在一些实施例中，第二引脚320在盖体结构300的每一侧显露于第一引脚310。相似地，第一引脚310和第二引脚320的配置也有助于减少封装结构10的翘曲。应注意的是，以上说明了盖体结构300的各种实施例，且这些实施例可以基于以上的说明进行调整及/或组合。
在图20中示出封装结构10的俯视图。应注意的是，本实施例中的结构及/或元件与图15所示的结构及/或元件相似，因此对这些结构及/或元件标注相似的标号，且将不再赘述。在一些实施例中，盖体结构300包括第一部分300A、第二部分300B、第三部分300C和第四部分300D，其设置在第一封装元件100周围以容纳第一封装元件100。盖体结构300的部分300A、300B、300C和300D的每一者皆覆盖集成电路晶粒50的其中一者(其被热界面材料400所覆盖)，且显露集成电路晶粒50之间的底部填充物150。因此，盖体结构300的这些部分300A、300B、300C和300D相互分隔开。亦即，在这些部分300A、300B、300C和300D之间会形成间隙。在一些实施例中，这些部分300A、300B、300C和300D的面积大致相同。
在图21中示出封装结构10的俯视图。应注意的是，本实施例中的结构及/或元件与图20所示的结构及/或元件相似，因此对这些结构及/或元件标注相似的标号，且将不再赘述。在一些实施例中，盖体结构300包括第一部分300A、第二部分300B、第三部分300C、第四部分300D、第五部分300E和第六部分300F，其设置在第一封装元件100周围以容纳第一封装元件100。盖体结构300的部分300A、300B、300C、300D、300E和300F中的每一者皆覆盖集成电路晶粒50中的一个，且显露集成电路晶粒50之间的底部填充物150。因此，这些盖体结构300的部分300A、300B、300C、300D、300E和300F相互分隔开。亦即，在这些部分300A、300B、300C、300D、300E和300F之间会形成间隙。在一些实施例中，这些部分300A、300B、300C、300D、300E和300F的面积可以不同。举例而言，第一部分300A的面积大于第三部分300C的面积。然而，应理解的是，本公开所属技术领域中技术人员可以决定和调整盖体结构300的部分的面积或位置。
在一些实施例中，一些电子元件220可显露于盖体结构300的部分之间的间隙，举例而言，如图20和图21所示。因此，可在显露的电子元件220上设置保护层(未图示)以防止异物侵入。在一些实施例中，盖体结构300(包括多个部分)定位在安装板上以与基板202对齐。因此，盖体结构300可以设置在正确的位置。如此一来，可降低盖体结构300覆盖底部填充物150的几率，这有助于降低底部填充物分层或破裂的可能性。
提供了封装结构的实施例。封装结构包括设置于基板上的盖体结构。盖体结构覆盖集成电路晶粒且显露集成电路晶粒之间的底部填充物。因此，解决了不同元件之间热膨胀系数不匹配的问题。举例而言，盖结构包括多个分隔开的部分来实现上述功能。在一些实施例中，盖体结构是具有显露底部填充物的开口的一体式结构，因此更容易将盖体结构布置在第一封装元件上方。此外，盖体结构亦用以保护电子元件及/或减少封装结构的翘曲。
在一些实施例中，一种封装结构包括：第一封装元件、第二封装元件以及盖体结构。第一封装元件包括多个集成电路晶粒以及形成于集成电路晶粒之间的底部填充物。第二封装元件包括基底，其中第一封装元件安装于基底上。盖体结构设置于第二封装元件上且在第一封装元件周围，其中盖体结构覆盖集成电路晶粒且显露底部填充物。
在一些实施例中，此封装结构还包括电子元件，设置于基底上，其中盖体结构具有第一引脚和第二引脚，第一引脚和第二引脚朝向基底延伸，电子元件被盖体结构覆盖且位于第一引脚和第二引脚之间。
在一些实施例中，盖体结构更具有本体，连接至第一引脚和第二引脚，且一间隙形成于电子元件和本体之间。
在一些实施例中，盖体结构更具有第三引脚，设置于第一引脚和第二引脚之间。
在一些实施例中，第二引脚相较于第一引脚更接近第一封装元件，且第二引脚延伸至盖体结构的边缘。
在一些实施例中，封装结构还包括热界面材料，形成于第一封装元件上方，且盖体结构至少部分覆盖热界面材料。
在一些实施例中，盖体结构具有相互分隔开的多个部分，盖体结构的部分的每一者覆盖集成电路晶粒的其中一者且显露底部填充物。
在一些实施例中，一种封装结构包括：第一封装元件以及盖体结构。第一封装元件安装于基底上。盖体结构设置于第一封装元件上且在第一封装元件周围，其中盖体结构具有相互分隔开的多个部分，盖体结构的部分部分覆盖第一封装元件且显露第一封装元件的底部填充物。
在一些实施例中，在俯视图中，盖体结构的部分的面积大致相同。
在一些实施例中，在俯视图中，盖体结构的部分的其中一者的面积不同于盖体结构的部分的另一者的面积。
在一些实施例中，盖体结构具有第一引脚和第二引脚，第一引脚和第二引脚朝向基底延伸，第二引脚相较于第一引脚更接近第一封装元件，且第二引脚延伸至盖体结构的边缘。
在一些实施例中，封装结构还包括热界面材料，形成于第一封装元件上方，其中在俯视图中，第一引脚、第二引脚皆与热界面材料分隔开。
在一些实施例中，封装结构还包括电子元件，设置于基底上，其中电子元件位于盖体结构的凹槽中。
在一些实施例中，凹槽的高度大于电子元件的高度。
在一些实施例中，封装结构还包括热界面材料，形成于第一封装元件上方，且盖体结构至少部分覆盖热界面材料。
在一些实施例中，盖体结构的边缘对齐于热界面材料的边缘。
在一些实施例中，一种封装结构的制造方法包括：提供基底；将第一封装元件安装至基底，其中第一封装元件包括多个集成电路晶粒以及形成于集成电路晶粒之间的底部填充物；以及在基底上且在第一封装元件周围设置盖体结构，其中盖体结构覆盖集成电路晶粒且显露底部填充物。
在一些实施例中，此方法还包括在基底上设置电子元件，其中设置盖体结构还包括在盖体结构上形成凹槽，且电子元件被容纳于凹槽中。
在一些实施例中，凹槽的高度大于电子元件的高度。
在一些实施例中，盖体结构具有相互分隔开的多个部分，盖体结构的部分的每一者覆盖集成电路晶粒的其中一者且显露底部填充物。
以上概述了许多实施例的特征，使本公开所属技术领域中技术人员可以更加理解本公开的各实施例。本公开所属技术领域中技术人员应可理解，可以本公开实施例为基础轻易地设计或改变其他工艺及结构，以实现与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本公开所属技术领域中技术人员也应了解，这些相等的结构并未背离本公开的构思与范围。在不背离权利要求的构思与范围的前提下，可对本公开实施例进行各种改变、置换及变动。

Claims (10)

1.一种封装结构，包括：
一第一封装元件，包括多个集成电路晶粒以及形成于该多个集成电路晶粒之间的一底部填充物；
一第二封装元件，包括一基底，其中该第一封装元件安装于该基底上；以及
一盖体结构，设置于该第二封装元件上且在该第一封装元件周围，其中该盖体结构覆盖该多个集成电路晶粒且显露该底部填充物。
2.如权利要求1所述的封装结构，还包括一电子元件，设置于该基底上，其中该盖体结构具有一第一引脚和一第二引脚，该第一引脚和该第二引脚朝向该基底延伸，该电子元件被该盖体结构覆盖且位于该第一引脚和该第二引脚之间。
3.如权利要求2所述的封装结构，其中该盖体结构更具有一本体，连接至该第一引脚和该第二引脚，且一间隙形成于该电子元件和该本体之间。
4.如权利要求2所述的封装结构，其中该盖体结构更具有一第三引脚，设置于该第一引脚和该第二引脚之间。
5.如权利要求2所述的封装结构，其中该第二引脚相较于该第一引脚更接近该第一封装元件，且该第二引脚延伸至该盖体结构的一边缘。
6.如权利要求1所述的封装结构，还包括一热界面材料，形成于该第一封装元件上方，且该盖体结构至少部分覆盖该热界面材料。
7.如权利要求1所述的封装结构，其中该盖体结构具有相互分隔开的多个部分，该盖体结构的该多个部分的每一者覆盖该多个集成电路晶粒的其中一者且显露该底部填充物。
8.一种封装结构，包括：
一第一封装元件，安装于一基底上；以及
一盖体结构，设置于该第一封装元件上且在该第一封装元件周围，其中该盖体结构具有相互分隔开的多个部分，该盖体结构的该多个部分部分覆盖该第一封装元件且显露该第一封装元件的一底部填充物。
9.如权利要求8所述的封装结构，其中在一俯视图中，该盖体结构的该多个部分的面积大致相同。
10.一种封装结构的制造方法，包括：
提供一基底；
将一第一封装元件安装至该基底，其中该第一封装元件包括多个集成电路晶粒以及形成于该多个集成电路晶粒之间的一底部填充物；以及
在该基底上且在该第一封装元件周围设置一盖体结构，其中该盖体结构覆盖该多个集成电路晶粒且显露该底部填充物。
CN202210486414.4A 2021-05-07 2022-05-06 封装结构及其制造方法 Pending CN115064505A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163185624P 2021-05-07 2021-05-07
US63/185,624 2021-05-07
US17/395,946 2021-08-06
US17/395,946 US20220359465A1 (en) 2021-05-07 2021-08-06 Package structures and method for forming the same

Publications (1)

Publication Number Publication Date
CN115064505A true CN115064505A (zh) 2022-09-16

Family

ID=83197155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210486414.4A Pending CN115064505A (zh) 2021-05-07 2022-05-06 封装结构及其制造方法

Country Status (3)

Country Link
US (1) US20220359465A1 (zh)
CN (1) CN115064505A (zh)
TW (1) TWI807618B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830859B2 (en) * 2021-08-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method for forming the same
CN116169037B (zh) * 2023-04-24 2023-08-04 长电集成电路(绍兴)有限公司 一种芯片封装结构的制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080039506A (ko) * 2005-08-30 2008-05-07 마쯔시다덴기산교 가부시키가이샤 기판 구조 및 전자 기기
US9269694B2 (en) * 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
US9818684B2 (en) * 2016-03-10 2017-11-14 Amkor Technology, Inc. Electronic device with a plurality of redistribution structures having different respective sizes
US10770405B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages
US10728674B2 (en) * 2018-08-27 2020-07-28 Solid State System Co., Ltd. Microphone package
US20200411407A1 (en) * 2019-06-26 2020-12-31 Intel Corporation Integrated circuit packages with solder thermal interface material
US11450654B2 (en) * 2019-12-25 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
TWI736488B (zh) * 2020-12-11 2021-08-11 欣興電子股份有限公司 晶片封裝結構及其製造方法

Also Published As

Publication number Publication date
US20220359465A1 (en) 2022-11-10
TW202245080A (zh) 2022-11-16
TWI807618B (zh) 2023-07-01

Similar Documents

Publication Publication Date Title
US11984372B2 (en) Integrated circuit package and method
KR20210133106A (ko) 반도체 패키지 및 방법
US12100664B2 (en) Semiconductor device with curved conductive lines and method of forming the same
KR102455197B1 (ko) 집적 회로 패키지 및 방법
US20230386919A1 (en) Semiconductor package and method comprising formation of redistribution structure and interconnecting die
TWI807618B (zh) 封裝結構及其製造方法
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US11830859B2 (en) Package structures and method for forming the same
US11652037B2 (en) Semiconductor package and method of manufacture
KR102473590B1 (ko) 반도체 디바이스 및 방법
CN113675161B (zh) 封装结构及其形成方法
US11444034B2 (en) Redistribution structure for integrated circuit package and method of forming same
US20230387039A1 (en) Semicondcutor packages and methods of forming thereof
US20240063208A1 (en) Semiconductor package and method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination