KR102618919B1 - 통합 팬 아웃 패키지 및 방법 - Google Patents

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Abstract

재배선 구조체는 높은 수축률을 갖는 필러 프리 절연 재료를 사용하여 제조된다. 그 결과, 재배선 구조체의 각각의 절연 층의 평탄화를 수행할 필요 없이 양호한 평탄도가 달성될 수 있어, 재배선 구조체의 형성을 단순화할 수 있다.

Description

통합 팬 아웃 패키지 및 방법{INTEGRATED FAN OUT PACKAGE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2020년 10월 15일에 출원된 미국 가출원 제63/091,966호에 대한 우선권을 주장하며, 이 미국 가출원은 이로써 그 전체가 재현된 것처럼 본 명세서에 참고로 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 크기의 반복적인 감소의 결과이며, 이는 주어진 면적에 더 많은 컴포넌트가 집적될 수 있게 한다. 전자 디바이스를 축소시키는 것에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되었다. 그러한 패키징 시스템의 예는 PoP(Package-on-Package) 기술이다. PoP 디바이스에서, 높은 레벨의 집적 및 컴포넌트 밀도를 제공하기 위해 하부 반도체 패키지 위에 상부 반도체 패키지가 적층된다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에 향상된 기능성 및 작은 풋프린트를 갖는 반도체 디바이스를 생성하는 것을 가능하게 한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 19는 일부 실시예에 따른, 재배선 구조체의 형성에서의 중간 프로세스를 예시한다.
도 20 내지 도 30은 일부 실시예에 따른, 재배선 구조체의 형성에서의 중간 프로세스를 예시한다.
도 31 내지 도 37은 일부 실시예에 따른, 디바이스 스택의 형성에서의 중간 프로세스를 예시한다.
도 38은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 39 내지 도 53은 일부 실시예에 따른, 디바이스 스택의 형성에서의 중간 프로세스를 예시한다.
도 54 내지 도 59는 일부 실시예에 따른, 디바이스 스택의 형성에서의 중간 프로세스를 예시한다.
도 60 및 도 61은 일부 실시예에 따른, 디바이스 패키지를 예시한다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이성을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따르면, 재배선 구조체의 층의 각각의 연속적인 성막 사이에 절연 층의, 평탄화와 같은, 플래트닝(flattening) 프로세스의 필요성을 피하기 위해, 기복이 있지만 허용 범위 내에 있는 상부 프로파일을 달성하기 위해 수축률을 갖는 필러 프리(filler-free) 절연 층으로 제조되는 재배선 구조체가 개시된다. 그 결과, 재배선 구조체가 더 간단하게 제조될 수 있고 절연 층이 유리하게도 얇게 제조될 수 있다. 추가적으로, 증가된 신호 전달 및 더 적은 감쇠를 제공하기 위해 재배선 구조체의 제1 금속화 패턴이 상대적으로 더 두꺼운 금속으로 제조될 수 있다. 일부 실시예는 양호한 방열(heat dissipation) 및 전기 절연 특성을 위해 알루미늄 산화물 캐리어와 같은 세라믹 캐리어를 이용할 수 있다. 재배선 구조체를 위한 추가 기능을 위해 임베디드 다이(embedded die)가 사용될 수 있다.
도 1 내지 도 19에서, 기판(102) 위에 재배선 구조체(100)(도 19 참조)가 형성된다. 도 19를 간략히 참조하면, 재배선 구조체(100)는 기판(102)에 있는 도전성 피처(101)를 기판(102)에 있는 다른 도전성 피처(101)에 전기적으로 결합시키고, 기판(102)에 있는 도전성 피처(101)를 도전성 커넥터(160)에 전기적으로 결합시키는 역할을 한다. 재배선 구조체(100)는 절연 층(112, 122, 132, 142 및 152) 및 도전층(108, 118, 128, 138 및 148)을 포함하는 금속화 패턴을 포함한다. 금속화 패턴은 재배선 층 또는 재배선 라인이라고도 지칭될 수 있다. 재배선 구조체(100)는 5개의 금속화 패턴 층을 갖는 예로서 도시되어 있다. 재배선 구조체(100)에 더 많거나 더 적은 유전체 층과 금속화 패턴이 형성될 수 있다. 더 적은 유전체 층과 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계와 프로세스가 생략될 수 있다. 더 많은 유전체 층과 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계와 프로세스가 반복될 수 있다.
도 1은 반도체 디바이스의 기판(102)의 단면도를 예시한다. 일부 실시예에서, 반도체 디바이스는 능동 디바이스 및/또는 수동 디바이스를 포함하는 디바이스 웨이퍼이다. 일부 실시예에서, 기판(102) 및 반도체 디바이스는 그로부터 복수의 칩/다이를 형성하기 위해 싱귤레이션될 수 있으며, 도 1의 예시된 뷰는 그러한 다이들 중 하나일 수 있다. 일부 실시예에서, 기판(102)은, 능동 디바이스가 없고 수동 디바이스를 포함할 수 있는, 인터포저 웨이퍼에 대응할 수 있다. 일부 실시예에서, 기판(102)은, 코어리스(core-less) 패키지 기판 또는 내부에 코어를 갖는 코어드(cored) 패키지 기판을 포함하는, 패키지 기판 스트립에 대응할 수 있다. 일부 실시예에서, 기판(102)은 후속 프로세스에서 싱귤레이션되는 디바이스 웨이퍼에 대응할 수 있다. 본 개시의 재배선 구조체 실시예는 또한 인터포저 웨이퍼, 패키지 기판, 패키지 등에 적용될 수 있다.
일부 실시예에서, 기판(102)은 로직 다이(예를 들면, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(SoC), 애플리케이션 프로세서(AP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 다이 등), 메모리 다이(예를 들면, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 고 대역폭 메모리(HBM) 다이 등), 전력 관리 다이(예를 들면, 전력 관리 집적 회로(PMIC) 다이), 라디오 주파수(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS) 다이, 신호 프로세싱 다이(예를 들면, 디지털 신호 프로세싱(DSP) 다이 등), 프런트 엔드 다이(예를 들면, 아날로그 프런트 엔드(AFE) 다이) 등, 또는 이들의 조합에 대응할 수 있다.
일부 실시예에서, 기판(102)은 반도체 기판일 수 있고 기판(102)의 상부 표면에 형성되는 피처를 포함할 수 있다. 그러한 실시예에서, 기판(102)은 (예를 들면, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등일 수 있다. 기판(102)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(102)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 기판(102)에 있는 활성 영역을 격리시키기 위해 기판(102)에 얕은 트렌치 격리(STI) 영역(별도로 예시되지 않음)이 형성될 수 있다. 비아(별도로 예시되지 않음)는 기판(102) 내로 또는 기판(102)(예를 들어, 관통 비아)을 통해 연장되게 형성될 수 있고, 기판(102)의 양측에 있는 피처를 전기적으로 상호 결합시키는 데 사용될 수 있다.
일부 실시예에서, 기판(102)은, 반도체 기판(102)의 상부 표면 상에 형성되고 도 19의 도전성 피처(101)에 결합되는, 집적 회로 디바이스를 포함한다. 집적 회로 디바이스는 CMOS(complementary metal-oxide semiconductor) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 디바이스에 대한 세부 사항은 본 명세서에서 예시되지 않는다. 일부 실시예에서, 기판(102)은 인터포저(능 디바이스가 없음)를 형성하는 데 사용되고, 기판(102)은 반도체 기판 또는 유전체 기판일 수 있다.
기판(102) 위에 시드 층(106)이 형성된다. 시드 층(106)은 적합한 프로세스에 의해 임의의 적합한 재료로 형성될 수 있다. 일부 실시예에서, 시드 층은 구리, 알루미늄, 백금, 금, 팔라듐, 티타늄, 텅스텐, 코발트 등 및 이들의 조합을 포함할 수 있으며, 스퍼터링, CVD 프로세스, PVD 프로세스 등 또는 이들의 조합에 의해 성막될 수 있다. 시드 층(106)은 0.2 μm 내지 0.6 μm의 두께 또는 임의의 적합한 두께로 성막될 수 있다.
도 2에서, 마스크 층(107)은 시드 층(106) 상에 형성되고 시드 층(106)의 부분을 노출시키기 위해 패터닝된다. 마스크 층(107)은 감광성 재료로 형성되고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일부 실시예에서, 마스크 층(107)은 이중층 또는 삼중층 포토마스크의 하부 층일 수 있으며, 여기서 마스크의 상부 층은 포토리소그래피를 사용하여 패터닝되고, 마스크 층(107)을 포함하는, 아래에 놓인 층은 에칭을 사용하여 후속적으로 패터닝된다. 일부 실시예에서, 이중 패터닝 또는 다중 패터닝 프로세스가 사용될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판(102) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서가 형성된다. 이어서 희생 층이 제거되고, 남아 있는 스페이서가 이어서 마스크 층(107)이 될 수 있다.
도 3에서, 시드 층(106)의 노출된 부분 상에 도전층(108)이 성막된다. 일부 실시예에서, 도전층(108)은, 예를 들어, (아래에서 기술되는) 후속 프로세스에서 형성되는 다른 도전층으로부터 도전층(108)을 분리시키는 유전체 층의 두께에 비해 상대적으로 두껍다. 또한, 도전층(108)은 후속 금속 라인에 비해 두껍고, 예를 들어, 라디오 또는 아날로그 신호에서 더 적은 신호 손실로 신호를 라우팅하는 데 사용될 수 있다. 일부 실시예에서, 시드 층(106)과 도전층(108)의 조합의 두께는 약 10 μm 내지 약 60 μm 두께일 수 있지만, 다른 두께가 고려되고 사용될 수 있다. 도전층(108)은, 예를 들어, Co, Cu, Al, Ti, Ta, W, TiN, TaN 등 또는 이들의 조합을 포함하는, 임의의 적합한 도전성 재료로 형성될 수 있다. 도전층(108)은, PVD, ALD, CVD, 이들의 변형 등 또는 이들의 조합을 포함하는, 임의의 적합한 기술을 사용하여 형성될 수 있다. 도전층(108)은 재배선 구조체의 제1 금속화 층이다.
도 3을 여전히 참조하면, 마스크 층(107)은 에치백 또는 애싱 기술에 의해 제거된다. 마스크 층(107)이 제거될 때 마스크 층(107) 위에 놓일 수 있는 도전층(108)의 임의의 재료가 제거된다. 다음으로, 시드 층(106)의 노출된 부분이 시드 층(106)의 재료에 대해 선택적인 적합한 에천트를 사용하는 에칭 기술에 의해 제거된다.
도 4에서, 도전층(108) 위에 절연 재료(111)가 성막된다. 도 4는 성막 직후, 즉 경화 이전의 절연 재료(111)를 예시한다. 절연 재료(111)는 건식 유형(dry type)의 절연 재료보다는 바니시 유형(varnish type)의 절연 재료일 수 있다. 절연 재료(111)는 수지뿐일 수 있다, 즉, 수지는 필러 재료(filler material)가 없을 수 있다. 예를 들어, 절연 재료(111)는, 에폭시, 비스말레이미드(BMI), 폴리페닐렌 옥사이드(PPO), 시아네이트 에스테르, 아크릴레이트 등 또는 이들의 조합과 같은, 부가 중합체라고 알려져 있는 한 유형의 중합체일 수 있다. 절연 재료의 분자량은, 약 25000 g/mol 내지 50000 g/mol와 같은, 50000 g/mol 미만일 수 있다. 수지의 고형분 함량은, 약 40% 내지 약 60%와 같은, 40% 초과일 수 있다. 절연 재료(111)의 수축률은 약 95 내지 99%일 수 있거나, 환언하면, 최종 경화된 절연 재료(112)(도 5 참조)의 두께는 경화되지 않은 절연 재료(111)의 두께의 95 내지 99%이다. 또는 여전히 환언하면, 수축률이 매우 낮다(1% 내지 5%). 절연 재료(111)는, 스핀 코팅, 스크린 인쇄, 스프레이 코팅 등 또는 이들의 조합과 같은, 임의의 기술을 사용하여 성막될 수 있다. SAP 프로세스도 사용될 수 있으며, 그 예가 아래의 설명과 관련하여 추가로 기술되며, 이 프로세스에서는 후속적으로 형성되는 비아와 도전층이 동시에 프로세싱된다. 성막 기술의 결과로서, 성막 직후의 절연 재료(111)의 상부 표면은 높은 정도의 평탄도(planarity)를 가질 수 있다, 즉, 도 4에 예시된 바와 같이 평탄할 수 있다. 따라서, 아래에 놓인 도전층(108)으로 인해 절연 재료(111)의 두께가 달라지며, 도전층(108)의 요소들 사이에서는 더 두껍고(예를 들면, 두께(111t1)) 도전층(108)의 요소들 위에서는 더 얇다(예를 들어, 두께(111t2)).
절연 재료(111)는 약 12 μm 내지 약 120 μm의 두께(111t1)(또는 약 2 μm 내지 약 60 μm의 두께(111t2), 또는, 시드 층(106)과 도전층(108)의 조합의 두께의 30% 내지 100% 또는 30% 내지 70%와 같은, 시드 층(106)과 도전층(108)의 조합의 두께 미만)로 성막될 수 있다. 절연 재료(111)의 수축률이 95% 내지 99%에 불과하기 때문에, 절연 재료(111)가 수축할 때, 도전층(108)으로 인한 두께의 차이가 최소이다. 따라서, 절연 재료(111)가 도포 이후에 수축할 때, 수축률, 필러 프리 설계, 분자량 및 고형분 함량의 조합은 도전층(108)의 패턴이 희박한 구역에 대응하는 상부 표면에서 작은 리세스만이 발생하는 것을 제공한다. 또한, 절연 재료(111)가 부가 유형 중합을 가지기 때문에, 경화 동안 제거될 추가 부산물이 없고, 절연 재료(111)의 중량 손실이 거의 내지 전혀 관찰되지 않는다.
도 5를 참조하면, 절연 재료(111)가 절연 층(112)으로서의 그의 최종 형태로 수축된 후에, 아래에 놓인 기판(102)으로부터 절연 층(112)의 상부 표면까지의 도전층(108)의 요소들 사이의 절연 재료의 두께(112t1)는 약 12 μm 내지 약 114 μm일 수 있다. 도전층(108) 위의 절연 재료의 두께(d1)(또는 112t2)는 약 2 μm 내지 약 57 μm일 수 있다. 환언하면, 절연 층(112)의 두께(d1)는, 약 30% 내지 60%와 같은, 조합된 도전층(108)과 시드 층(106)의 두께의 약 25% 내지 100%일 수 있다. 일부 실시예에서, 절연 층(112)의 두께(d1)는 조합된 도전층(108)과 시드 층(106)의 두께의 절반 미만일 수 있다. 두꺼운 금속 도전층(108) 위의 상대적으로 얇은 절연 층(112)은 투과도 손실(transmittance loss)을 감소시키고 전력 효율을 증가시킨다. 예시된 프로세스는 유리하게도 임의의 추가적인 평탄화 프로세스를 필요로 하지 않고 아래에 놓인 금속화(시드 층(106)과 도전층(108))의 두께 미만인 절연 층(112)을 제공한다.
절연 층(112)이 도전층(108)을 측방으로 둘러싸는 공간을 충전하는 경우, 절연 재료(111)의 막이 절연 층(112)에서 최종 형태로 수축될 때, 도전층(108)의 요소들 위의 절연 층(112)의 두께와 도전층(108)의 요소들 사이의 절연 층(112)의 두께가 상이한 것으로 인해 절연 층(112)의 상부 표면에 리세스(r1)가 형성될 수 있다. 리세스(r1)는 두께(111t1 및 111t2)의 차이에 의해 결정되는 깊이(d2)를 가질 수 있다. 이 차이는 금속화 패턴(도전층(108) 및 시드 층(106))에 기인한다. 따라서 깊이(d2)는 대략 금속화 패턴의 두께와 수축률을 곱한 것이다. 따라서, 리세스(r1)는, 0.1 μm 내지 약 3 μm와 같은, 조합된 도전층(108)과 시드 층(106) 두께의 1% 내지 5%의 깊이(d2)를 가질 수 있다. 도전층(108) 및 시드 층(106)에 관련된 d1의 두께를 고려하면, 리세스(r1)가 또한 두께(d1)의 1% 내지 5%이다.
리세스(r1)가 두께(d1)의 1% 내지 5%에 불과하기 때문에, 평탄화 프로세스가 생략될 수 있어, 이에 의해 시간과 리소스를 절감할 수 있다. 이는 리세스(r1)로 인한 약간의 기복(waviness)을 가질 수 있는 절연 층(112)의 상부 표면을 초래시킨다. 또한, 평탄화가 수행된 경우, 평탄화 프로세스의 결과로서 흔적(mark)이 남게 된다. 그렇지만, 본 실시예에서는, 절연 층(112)(및 후속 절연 층) 상에 평탄화 흔적이 없다. 후속 도전층 및 절연 층이 형성될 때, 이러한 리세스(r1)가 후속 층으로 어느 정도 전파될 수 있지만; 일반적으로 리세스(r1)의 깊이(d2)의 일부만이 전파될 것이기 때문에 각각의 연속적인 층에 대한 전파가 이전 층보다 적을 수 있다. 예를 들어, 위에서 언급된 바와 같이, 리세스(r1)의 깊이(d2)는 조합된 도전층(108)과 시드 층(106)의 두께의 1% 내지 5%이다. 후속 절연 층에서, 리세스(r1)의 임의의 전파가 깊이(d2)의 약 1% 내지 35%에 불과할 수 있도록, 다음 절연 층의 재료에 따라, 전파가 유사한 양만큼 감소된다. 이에 따라, 평탄화 단계를 필요로 하지 않고 후속 층의 허용 가능한 평탄도가 유지될 수 있다. 허용 가능한 평탄도는, 예를 들면, 토포그래피(topography) 문제로 인해 결과될 수 있는 초점 에러(focus error) 없이, 후속 포토리소그래피 기술이 신뢰성 있게 수행될 수 있게 한다.
도 6에서, 절연 층(112)이 형성된 후에, 절연 층(112)은 이어서 도전층(108)의 부분을 노출시키도록 절연 층(112)에 개구부(114)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(114)가 테이퍼진 것으로 예시되어 있지만, 개구부(114)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 7에서, 절연 층(112)의 주 표면을 따라 연장되고 도전층(108)에 물리적으로 및 전기적으로 결합하기 위해 절연 층(112)을 통해 연장되는, 시드 층(116) 및 도전층(118)과 같은, 도전성 요소를 포함하는 금속화 패턴이 형성된다. 금속화 패턴을 형성하기 위한 예로서, 절연 층(112) 위에 그리고 절연 층(112)을 관통하여 연장되는 개구부(114) 내에 시드 층(116)이 형성된다. 일부 실시예에서, 시드 층(116)은, 단일 층 또는 상이한 재료들로 형성되는 복수의 서브층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층(116)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(116)은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 이어서 시드 층(116) 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전층(118)을 포함하는 금속화 패턴에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구부를 형성한다. 이어서 포토레지스트의 개구부에 및 시드 층(116)의 노출된 부분 상에 도전층(118)이 형성된다. 도전층(118)은, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전층(118)은, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 도전층(118)과 아래에 놓인 시드 층(116)의 부분의 조합은 금속화 패턴을 형성한다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하여 시드 층의 노광된 부분이 제거된다.
조합된 시드 층(116)과 도전층(118)의 두께(d3)는 도전층(108) 두께의 15% 내지 30%일 수 있다. 환언하면, 후속 금속화 패턴의 두께(d3)는 재배선 구조체(100)의 제1 금속화 패턴의 두께보다 훨씬 더 얇을 수 있다. 일부 실시예에서, 도전층(118)은 도전층(108)에서 라우팅되는 신호만큼 감쇠에 민감하지 않은 신호를 라우팅하는 데 사용될 수 있다. 도전층(108)과 비교하여, 도전층(118)의 감소된 두께는 전체 디바이스 두께를 감소시키는 것은 물론 방열을 제어하는 데 도움이 된다. 도전층(118)의 감소된 두께는 또한, 아래에서 기술되는 것과 같은, 평탄화 프로세스를 필요로 하지 않고, 후속적으로 형성되는 절연 층에서 양호한 평탄도를 유지하는 데 도움이 된다. 일부 실시예에서, 조합된 시드 층(116)과 도전층(118)의 두께(d3)는 약 3 μm 내지 약 8 μm일 수 있다. 시드 층(116)과 도전층(118)은 개구부(114)의 형상을 따르게 되어, 도전층(118)의 일 부분이 도전층(108) 위의 절연 층(112)의 두께의 최대 약 절반의 거리(d4)만큼 개구부(114) 내로 아래로 내려가는 개구부(114)에서의 상부 표면을 가지게 한다. 일부 실시예에서, 거리(d4)는 두께(d3)보다 크며, 예를 들어, 0 내지 (d3 + (d1)/2)일 수 있다. 다른 실시예에서, 거리(d4)는 두께(d3)보다 작을 수 있다.
도 8에서, 도전층(118) 위에 및 절연 층(112)의 부분 위에 절연 층(122)이 성막된다. 일부 실시예에서, 절연 층(122)은 절연 층(112)에서 사용되는 것과 같은 부가 중합체일 수 있고, 절연 층(112)과 관련하여 위에서 논의된 것과 유사한 재료 및 프로세스를 사용하여 형성될 수 있지만, 절연 층(122)의 재료 조성은 절연 층(112)의 재료 조성과 동일하거나 상이할 수 있다. 다른 실시예에서, 절연 층(122)은, 축합 중합체와 같은, 상이한 유형의 중합체일 수 있다. 절연 층(122)은 건식 유형의 절연 재료보다는 바니시 유형의 절연 재료일 수 있다. 재료는 수지뿐일 수 있다, 즉, 수지는 필러 재료가 없을 수 있다. 예를 들어, 재료는, 폴리이미드, 폴리벤즈옥사졸(PBO), 나일론 등 또는 이들의 조합과 같은, 축합 중합체일 수 있다. 절연 층(122)의 재료의 분자량은, 약 10000 g/mol 내지 25000 g/mol과 같은, 25000 g/mol 미만일 수 있다. 수지의 고형분 함량은, 약 45% 내지 약 60%와 같은, 45% 초과일 수 있다. 절연 층(122)의 재료의 수축률은, 68% 내지 75%와 같은, 약 65% 내지 80%일 수 있다. 환언하면, 절연 층(122)은 성막된 그대로의 상태로부터 경화된 상태로 경화되는 동안 절연 층(122)의 재료 두께의 20% 내지 35%를 상실할 수 있다. 절연 층(122)은, 스핀 코팅, 스크린 인쇄, 스프레이 코팅 등 또는 이들의 조합과 같은, 임의의 기술을 사용하여 성막될 수 있다. 성막 기술의 결과로서, 성막 직후의 절연 층(122)의 절연 재료의 상부 표면은 높은 정도의 평탄도를 가질 수 있다, 즉, 평탄할 수 있다. 따라서, 아래에 놓인 도전층(118) 및 리세스(r1)로 인해 절연 재료의 두께가 달라지며, 도전층(118)의 요소들 사이에서는 더 두껍고 도전층(118)의 요소들 위에서는 더 얇다.
절연 층(122)은 약 7 μm 내지 약 25 μm의 두께로 성막될 수 있다. 절연 층(122)의 재료의 수축률이 상대적으로 높기 때문에, 절연 층(122)의 재료가 도포 이후에 수축될 때, 수축률, 필러 프리 설계, 분자량 및 고형분 함량의 조합은 아래에 놓인 딥(dip) 및 범프(bump)의 감쇠된 버전을 투영하여 절연 층(122)의 기복이 있는 상부 표면을 형성하는 경향이 있다. 이러한 감쇠된 투영은 약 1 대 3 또는 약 1 대 4의 비율로 투영되거나, 환언하면 매 3 μm 내지 4 μm의 변동마다, 그의 약 1 μm가 절연 층(122)의 표면에 투영된다(50%를 주거나 받음). 예를 들어, 도전층(118) 및/또는 리세스(r1)와 같은 아래에 놓인 피처가 절연 층(122)의 상부 표면에 투영될 수 있다. 환언하면, 절연 층(122)의 절연 재료가 성막 직후 평면일 수 있지만, 경화 이후에, 절연 층(122)은 아래에 놓인 피처와 얼마간 일치하는 상부 표면을 가질 수 있다. 그렇지만, 절연 층(122)은, 예를 들면, 도전층(118)의 두께에 비해, 상대적으로 얇다. 이에 따라, 절연 층(122)의 상부 표면을, 예를 들어, 평탄화에 의해, 신뢰성 있게 플래트닝하는 것이 어렵다. 따라서, 아래에서 기술되는 후속 프로세스에서 언급되는 바와 같이, 절연 층(122)의 상부 표면을 평탄화하기보다는, 후속 금속화 패턴이 절연 층(122)의 기복이 있는 상부 표면 상에 직접 형성된다.
절연 층(122)의 절연 재료가 절연 층(122)으로서 그의 최종 형태로 수축된 후에, 도전층(118) 위의 절연 층(122)의 두께(d5)는 약 5 μm 내지 약 7 μm일 수 있다. 예시된 프로세스는 유리하게도 임의의 추가적인 평탄화 프로세스를 필요로 하지 않고 아래에 놓인 금속화(시드 층(116) 및 도전층(118))의 두께의 100% 내지 200%인 절연 층(122)을 제공한다. 절연 층(122)의 부분이 거리(d4)(도 7 참조)에 따라 도전층(118)에 있는 함몰부 내로 연장될 수 있으며, 그 결과, 일부 실시예에서, 절연 층(122)의 하부 표면이 절연 층(112)의 상부 표면보다 낮게 연장될 수 있다.
절연 층(122)이 도전층(118)을 측방으로 둘러싸는 공간을 충전하는 경우, 절연 층(122)의 상부 표면에 리세스(r2)가 형성될 수 있다. 또한, 절연 층(122)이 (예를 들면, 거리(d4)에 따라) 도전층(118)의 상부 표면에 있는 함몰부를 충전하는 경우, 절연 층(122)의 상부 표면에 리세스(r3)가 형성될 수 있다. 리세스(r2 및 r3)는, 1.0 μm 내지 약 3.0 μm와 같은, 두께(d5)의 10% 내지 35%의 깊이(d6)를 가질 수 있다. 리세스(r2 및 r3)는, 1.0 μm 내지 약 3.0 μm와 같은, 도전층(118)의 두께의 30% 내지 60%의 깊이(d6)를 가질 수 있다. 리세스(r2 및 r3)가 두께(d5)의 10% 내지 35%이기 때문에, 평탄화 프로세스가 생략될 수 있어, 이에 의해 시간과 리소스를 절감할 수 있다. 이는 리세스(r2 및 r3)로 인한 기복을 갖는 절연 층(122)의 상부 표면을 결과한다.
도 9에서, 절연 층(122)이 형성된 후에, 절연 층(122)은 이어서 도전층(118)의 부분을 노출시키도록 절연 층(122)에 개구부(124)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(124)가 테이퍼진 것으로 예시되어 있지만, 개구부(124)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 10에서, 시드 층(126)과 도전층(128)이 개구부(124)에 형성되고 절연 층(122)의 상부 표면을 따라 연장될 수 있다. 시드 층(126)과 도전층(128)은 시드 층(116) 및 도전층(118)과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있으며, 이에 대해서는 반복하지 않는다. 시드 층(126)과 도전층(128)은 개구부(124)의 형상을 따르게 되며, 이는 도전층(128)의 일 부분이 도전층(128) 위의 절연 층(122)의 두께의 최대 약 절반의 거리만큼 개구부(124) 내로 아래로 내려가는 개구부(124)에서의 상부 표면을 가지게 할 수 있다. 일부 실시예에서, 거리(d8)는 두께(d7)보다 크며, 예를 들어, 0 내지(d7 + (d5)/2)일 수 있다. 다른 실시예에서, 거리(d8)는 두께(d7)보다 작을 수 있다.
도 11에서, 도전층(128)과 절연 층(122) 위에 절연 층(132)이 성막될 수 있다. 일부 실시예에서, 절연 층(132)은 절연 층(112)과 같은 부가 중합체일 수 있고, 절연 층(112)과 관련하여 위에서 논의된 것과 유사한 재료 및 프로세스에 의해 형성될 수 있지만, 절연 층(132)의 재료 조성은 절연 층(112)의 재료 조성과 동일하거나 상이할 수 있다. 다른 실시예에서, 절연 층(132)은 절연 층(122)과 같은 축합 중합체일 수 있고, 절연 층(122)과 관련하여 위에서 논의된 것과 유사한 재료 및 프로세스에 의해 형성될 수 있지만, 절연 층(132)의 재료 조성은 절연 층(122)의 재료 조성과 동일하거나 상이할 수 있다.
도 12에서, 절연 층(132)이 형성된 후에, 절연 층(132)은 이어서 도전층(128)의 부분을 노출시키도록 절연 층(132)에 개구부(134)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(134)가 테이퍼진 것으로 예시되어 있지만, 개구부(134)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 13에서, 시드 층(136)과 도전층(138)이 개구부(134)에 형성되고 절연 층(132)의 상부 표면을 따라 연장될 수 있다. 시드 층(136)과 도전층(138)은 시드 층(116) 및 도전층(118)과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다.
도 14에서, 도전층(138)과 절연 층(132) 위에 절연 층(142)이 성막될 수 있다. 일부 실시예에서, 절연 층(142)은 절연 층(112)과 같은 부가 중합체일 수 있고, 절연 층(112)과 관련하여 위에서 논의된 것과 유사한 재료 및 프로세스에 의해 형성될 수 있지만, 절연 층(142)의 재료 조성은 절연 층(112)의 재료 조성과 동일하거나 상이할 수 있다. 다른 실시예에서, 절연 층(142)은 절연 층(122)과 같은 축합 중합체일 수 있고, 절연 층(122)과 관련하여 위에서 논의된 것과 유사한 재료 및 프로세스에 의해 형성될 수 있지만, 절연 층(142)의 재료 조성은 절연 층(122)의 재료 조성과 동일하거나 상이할 수 있다.
도 15에서, 절연 층(142)이 형성된 후에, 절연 층(142)은 이어서 도전층(138)의 부분을 노출시키도록 절연 층(142)에 개구부(144)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(144)가 테이퍼진 것으로 예시되어 있지만, 개구부(144)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 16에서, 시드 층(146)과 도전층(148)이 개구부(144)에 형성되고 절연 층(142)의 상부 표면을 따라 연장될 수 있다. 시드 층(146)과 도전층(148)은 시드 층(116) 및 도전층(118)과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다.
도 17에서, 도전층(148)과 절연 층(142) 위에 절연 층(152)이 성막될 수 있다. 일부 실시예에서, 절연 층(152)은 절연 층(112)과 같은 부가 중합체일 수 있고, 절연 층(112)과 관련하여 위에서 논의된 것과 유사한 재료 및 프로세스에 의해 형성될 수 있지만, 절연 층(152)의 재료 조성은 절연 층(112)의 재료 조성과 동일하거나 상이할 수 있다. 다른 실시예에서, 절연 층(152)은 절연 층(122)과 같은 축합 중합체일 수 있고, 절연 층(122)과 관련하여 위에서 논의된 것과 유사한 재료 및 프로세스에 의해 형성될 수 있지만, 절연 층(152)의 재료 조성은 절연 층(122)의 재료 조성과 동일하거나 상이할 수 있다.
절연 층(152)은 재배선 구조체(100)의 최상부 절연 층인 것으로 예시되어 있다. 절연 층을 패터닝하고 시드 층과 도전층을 성막하는 상기 프로세스를 반복하거나 생략하는 것에 의해 재배선 구조체(100)에 더 많거나 더 적은 금속화 패턴이 사용될 수 있음을 이해해야 한다. 재배선 구조체(100)는 커넥터 또는 다른 도전성 피처를 형성하기 위해 아래에 기술되는 바와 같이 및 다른 실시예에서 기술되는 바와 같이 추가로 프로세싱될 수 있다. 절연 층(152)의 상부 표면은 도전층(예를 들어, 시드 층(146)과 도전층(148)의 조합)의 두께로 인한 리세스를 나타내는 상부 표면에서의 리세스에 대응하는 리세스(r4)를 포함할 수 있다. 리세스(r4)는 아래에 놓인 절연 층(예를 들면, 절연 층(142))의 상부 표면에 있는 리세스의 전파로 인한 리세스를 또한 포함할 수 있다. 절연 층(152)의 상부 표면은 아래에 놓인 절연 층(예를 들면, 절연 층(142))을 통해 연장되고 다른 아래에 놓인 도전층(예를 들면, 도전층(138))과 접촉하는 아래에 놓인 도전층(예를 들면, 도전층(148))의 구역에 대응하는 리세스(r5)를 또한 포함할 수 있다. 이러한 리세스는 위에서 논의된 리세스(r2) 및 리세스(r3)와 유사하다. 따라서, 절연 층(152)의 상부 표면은, 리세스(r4)와 리세스(r5)로 인해, 기복이 있을 수 있다.
도 17에서, 최상부 절연 층(152)의 기복의 하나의 척도는 약 3 μm 내지 약 5 μm일 수 있는 절연 층(152)의 상부 표면의 평균 피크(peak)(152u1)와 절연 층(152)의 상부 표면의 평균 밸리(valley)(152u2) 사이의 거리(d9)이다. 재배선 구조체의 다양한 층의 기복은 최상부 절연 층(152)의 기복과 유사하다. 재배선 구조체에서의 기복은 박리, 금속화 단락 및 단절, 패터닝 초점 에러의 가능성을 증가시키기 때문에 일반적으로 바람직하지 않다. 그렇지만, 본 명세서에서 기술된 실시예에서, 기복은 절연 층의 재료, 아래에 놓인 금속화 패턴의 두께 및 이용된 성막 기술의 선택에 의해 제어된다. 그 결과, 각각의 절연 층(예를 들면, 절연 층(112, 122, 132, 142 및 152))의 형성 이후에 별도의 평탄화 프로세스가 필요하지 않다. 그리고 평탄화 프로세스가 생략되기 때문에, 평탄화 프로세스를 위한 여유를 제공하는 데 필요하게 될 추가 재료가 절연 층을 위해 성막될 필요가 없다. 따라서, 유리하게도, 재배선 구조체의 두께가 더 작을 수 있고 평탄화 프로세스의 추가 단계가 생략될 수 있다.
도 18에서, 절연 층(152)이 형성된 후에, 절연 층(152)은 이어서 도전층(148)의 부분을 노출시키도록 절연 층(152)에 개구부(154)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(154)가 테이퍼진 것으로 예시되어 있지만, 개구부(154)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 19에서, 개구부(154)에 도전성 커넥터(160)가 형성된다. 일부 실시예에서, 개구부(154)에 먼저 형성된 언더 범프 금속화 구조체(UBM)(예를 들어, 도 51에서의 UBM(394) 참조) 상에 도전성 커넥터(160)가 형성될 수 있다. 그러한 실시예에서, UBM은 재배선 구조체(100)의 전면에 대한 외부 연결을 위해 형성될 수 있다. UBM은 절연 층(152)의 주 표면 상에서 절연 층(152)의 주 표면을 따라 연장되는 범프 부분을 가질 수 있으며, 도전층(148)을 물리적으로 및 전기적으로 결합시키기 위해 절연 층(142)을 통해 연장되는 비아 부분을 가질 수 있다. 그 결과, UBM은 다양한 도전층(148)을 통해 기판(102)에 있는 도전성 피처(101)에 전기적으로 결합되고, 도전성 피처(101)는 기판(102)에 있는 디바이스에 결합될 수 있다. UBM은 시드 층(146) 및/또는 도전층(148)과 동일한 재료로 형성될 수 있다. 일부 실시예에서, UBM은 도전층(108, 118, 128, 138, 148 등)에 대응하는 금속화 패턴과 상이한 크기(예를 들면, 두께)를 갖는다.
도전성 커넥터(160)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 도전성 커넥터(160)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(160)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치, 솔더 페이스트 등을 통해 초기에 솔더 층을 형성하는 것에 의해 형성된다. 일단 솔더 층이 구조체 상에 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(160)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라는 솔더 프리(solder free)일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라 위에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다.
결과적인 재배선 구조체(100)는, 후속 실시예와 관련하여 아래에서 기술되는 것과 같은, 다양한 패키지 및 디바이스에서 사용 및 조합될 수 있다. 재배선 구조체(100)는 유리하게도 두꺼운 금속 도전층의 두께보다 단지 25% 내지 50% 더 두꺼운 최종 절연 층을 달성하기 위해 평탄화 프로세스를 필요로 하지 않고 두꺼운 금속 도전층 위에 극도로 높은 수축률의 절연 재료를 사용하여, 단순화된 프로세스를 사용하여 우수한 신호 전송 능력, 신뢰성 및 방열을 제공한다. 재배선 구조체(100)의 추가적인 절연 층은 또한 높은 수축률 및 필러리스(filler less) 조성으로 인해 양호한 평탄도를 나타낸다.
도 20 내지 도 29는 일부 실시예에 따른, 재배선 구조체(200)를 형성하는 중간 스테이지를 예시한다. 도 20 내지 도 29는, 숫자 '1xx'에서의 선두 '1'이 대응하는 숫자 '2xx'에서 '2'로 대체된다는 점을 제외하고는, 도 1 내지 도 19에서 사용된 것과 유사한 참조 번호를 사용한다. 유사한 참조 번호는, 달리 언급되는 경우를 제외하고는, 도 20 내지 도 29에서 유사한 요소를 나타낸다. 도 29를 간략히 참조하면, 재배선 구조체(200)는 기판(202)에 있는 도전성 피처(201)를 기판(202)에 있는 다른 도전성 피처(201)에 전기적으로 결합시키고, 기판(202)에 있는 도전성 피처(201)를 도전성 커넥터(260)에 전기적으로 결합시키는 역할을 한다. 재배선 구조체(200)는 절연 층(212, 222 및 232) 및 도전층(208, 218 및 228)을 포함하는 금속화 패턴을 포함한다. 금속화 패턴은 재배선 층 또는 재배선 라인이라고도 지칭될 수 있다. 재배선 구조체(200)는 3개의 금속화 패턴 층을 갖는 예로서 도시되어 있다. 재배선 구조체(200)에 더 많거나 더 적은 유전체 층과 금속화 패턴이 형성될 수 있다. 더 적은 유전체 층과 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계와 프로세스가 생략될 수 있다. 더 많은 유전체 층과 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계와 프로세스가 반복될 수 있다.
도 20은, 도 3에 예시된 것과 같은, 기판(102), 시드 층(106) 및 도전층(108) 각각에 대해 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있는 기판(202), 시드 층(206) 및 도전층(208)을 도시한다. 그렇지만, 도 20에서, 절연 재료(211)는 도 4 및 도 5에 예시된 절연 층(112)의 절연 재료(111)와 상이한 재료로 형성된다. 특히, 절연 층(212)은 절연 층(122)에 대해 위에서 기술된 축합 중합체를 사용하여 형성될 수 있다. 절연 재료(211)는 건식 유형의 절연 재료보다는 바니시 유형의 절연 재료일 수 있다. 절연 재료(211)는 수지뿐일 수 있다, 즉, 수지는 필러 재료가 없을 수 있다. 예를 들어, 절연 재료(211)는, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 나일론 등 또는 이들의 조합과 같은, 축합 중합체일 수 있다. 절연 재료(211)의 분자량은, 약 15000g/mol 내지 25000g/mol과 같은, 25000g/mol 미만일 수 있다. 수지의 고형분 함량은, 약 40% 내지 약 60%와 같은, 40% 초과일 수 있다. 절연 재료(211)의 수축률은, 68% 내지 75%와 같은, 약 65% 내지 80%일 수 있다. 환언하면, 절연 층(122)은 성막된 그대로의 상태로부터 경화된 상태로 경화되는 동안 절연 층(122)의 재료 두께의 20% 내지 35%를 상실할 수 있다. 절연 재료(211)는, 스핀 코팅, 스크린 인쇄, 스프레이 코팅 등 또는 이들의 조합과 같은, 임의의 기술을 사용하여 성막될 수 있다. 성막 기술의 결과로서, 성막 직후의 절연 재료(211)의 상부 표면은 높은 정도의 평탄도를 가질 수 있다, 즉, 평탄할 수 있다. 따라서, 성막 직후의 절연 재료(211)의 두께가 아래에 놓인 도전층(208)으로 인해 달라진다. 절연 재료(211)는 아래에 놓인 도전층(208)의 두께보다 약 7 μm 내지 약 25 μm 더 큰 두께로 성막될 수 있다.
도 21에서, 절연 재료(211)는 경화되고 수축되어 절연 층(212)으로 된다. 절연 재료(211)가 20% 내지 35%만큼 수축될 것이기 때문에, 절연 재료(211)가 도포된 후에 수축되어 절연 층(212)으로 될 때, 수축률, 필러 프리 설계, 분자량 및 고형분 함량의 조합은 절연 층(212)의 상부 표면에 도전층(208)의 감쇠된 버전을 투영하여 절연 층(212)의 기복이 있는 상부 표면을 형성하는 경향이 있다. 이러한 감쇠된 투영은 약 1 대 3의 비율로 투영되거나, 환언하면 매 3 μm의 변동마다, 그의 약 1 μm가 절연 층(212)의 표면에 투영된다(50%를 주거나 받음). 환언하면, 절연 재료(211)가 성막 직후 평면일 수 있지만, 경화 이후에, 절연 층(212)은 아래에 놓인 피처와 얼마간 일치하는 상부 표면을 가질 수 있다. 도전층(208)은 상대적으로 두꺼울 수 있으며, 예를 들어, 도전층(208) 위의 절연 층(212) 두께의 약 두 배일 수 있다. 이에 따라, 도전층(208)의 상부 표면의 레벨보다 아래로 내려가는 상부 표면을 갖도록 수축하는 것을 포함하여, 도전층(208)의 부분들 사이에서의 수축이 두드러질 수 있다. 절연 층(212)의 상부 표면이 도전층의 상부 표면의 레벨보다 아래로 내려가지는 않더라도, 절연 층(212)의 두께에 여유가 없는 것으로 인해 절연 층(212)의 상부 표면을 신뢰성 있게 평탄화하는 것이 어려울 것이다. 따라서, 아래에서 기술되는 후속 프로세스에서 언급되는 바와 같이, 절연 층(212)의 상부 표면을 평탄화하기보다는, 후속 금속화 패턴이 절연 층(212)의 기복이 있는 상부 표면 상에 직접 형성된다.
도전층(208) 위의 절연 재료의 두께(d11)는 약 5 μm 내지 약 10 μm일 수 있다. 환언하면, 절연 층(212)의 두께(d11)는 조합된 도전층(208)과 시드 층(206)의 두께의 약 25% 내지 50%일 수 있다. 두꺼운 금속 도전층(208) 위의 상대적으로 얇은 절연 층(212)은 투과도 손실을 감소시키고 전력 효율을 증가시킨다. 예시된 프로세스는 유리하게도 임의의 추가적인 평탄화 프로세스를 필요로 하지 않고 아래에 놓인 금속화(시드 층(106)과 도전층(108))의 두께의 25% 내지 50%인 절연 층(212)을 제공한다. 또한, 평탄화가 수행되는 경우, 평탄화 프로세스의 결과로서 흔적이 남게 된다. 그렇지만, 본 실시예에서는, 절연 층(212)(및 후속 절연 층) 상에 평탄화 흔적이 없다.
절연 층(212)이 도전층(208)을 측방으로 둘러싸는 공간을 충전하는 경우, 절연 층(212)의 상부 표면에 리세스(r11)가 형성될 수 있다. 리세스(r11)는, 5 μm 내지 약 12.5 μm와 같은, 두께(d11)의 75% 내지 125%의 깊이(d12)를 가질 수 있다. 리세스(r11)는, 5 μm 내지 약 13 μm와 같은, 도전층(108)의 두께의 25% 내지 65%의 깊이(d12)를 가질 수 있다.
리세스(r11)는 도전층(208)의 두꺼운 금속화 및 절연 층(212)의 수축률로 인해 절연 층(212)의 기복이 있는 상부 표면을 야기한다. 절연 층(212)의 절연 재료(211)는, 위에서 언급된 바와 같이, 68% 내지 75%와 같은, 65% 내지 80%의 수축률을 가질 수 있다. 이에 따라, 도전층(208)을 둘러싸는 절연 재료(211)는 도전층(208) 바로 위에 있는 절연 재료(211)보다 더 큰 수축 차이를 겪는다. 투과도 손실의 감소를 달성하고 전력 및 방열 효율을 증가시키기 위해 거리(d11)를 얇게 유지하는 것이 바람직하다.
절연 층(212)의 상부 표면이 기복이 있지만, 상부 표면이 평탄화되지 않고 그 대신에 기복이 있는 채로 있도록 허용된다. 후속 도전층이 더 얇게 성막되기 때문에, 절연 층(212)의 기복이 남아 있을 수 있다. 절연 층(212)의 기복이 재배선 구조체의 후속 층으로 전파될 것이지만, 후속적으로 형성되는 절연 층의 고점과 저점 사이의 거리가 감쇠될 것이고 각각의 후속 층마다 전파가 줄어들 것이다.
도 22에서, 절연 층(212)이 형성된 후에, 절연 층(212)은 이어서 도전층(208)의 부분을 노출시키도록 절연 층(212)에 개구부(214)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(214)가 테이퍼진 것으로 예시되어 있지만, 개구부(214)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 23에서, 절연 층(212)의 주 표면을 따라 연장되고 도전층(208)에 물리적으로 및 전기적으로 결합하기 위해 절연 층(212)을 통해 연장되는, 시드 층(216) 및 도전층(218)과 같은, 도전성 요소를 포함하는 금속화 패턴이 형성된다. 시드 층(216)과 도전층(218)은, 도 7과 관련하여 위에서 논의된, 시드 층(116) 및 도전층(118)과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다.
조합된 시드 층(216)과 도전층(218)의 두께(d13)는 도전층(208) 두께의 약 15% 내지 35%일 수 있다. 환언하면, 도전층(208)을 위한 금속화 패턴의 두께는 두께(d13)보다 3 내지 5 배 두꺼울 수 있다. 일부 실시예에서, 도전층(218)은 도전층(208)에서 라우팅되는 신호만큼 감쇠에 민감하지 않은 신호를 라우팅하는 데 사용될 수 있다. 도전층(208)과 비교하여 감소된 두께는 전체 디바이스 두께를 감소시키는 것은 물론 방열을 제어하는 데 도움이 된다. 도전층(218)의 감소된 두께는 또한, 아래에서 기술되는 것과 같은, 평탄화 프로세스를 필요로 하지 않고, 재배선 구조체의 상부 층의 평탄도의 개선에 기여하는 데 도움이 된다. 일부 실시예에서, 조합된 시드 층(216)과 도전층(218)의 두께(d13)는 3 μm 내지 약 8 μm일 수 있다. 시드 층(216)과 도전층(218)은 개구부(214)의 형상을 따르게 되어, 도전층(218)의 일 부분이 도전층(218) 위의 절연 층(212)의 두께의 최대 약 절반의 거리(d14)만큼 개구부(214) 내로 아래로 내려가는 개구부(214)에서의 상부 표면을 가지게 한다. 일부 실시예에서, 거리(d14)는 두께(d13)보다 크며, 예를 들어, 0 내지(d13 + (d11)/12)일 수 있다. 다른 실시예에서, 거리(d14)는 두께(d13)보다 작을 수 있다.
금속화 패턴은 또한 절연 층(212)의 기복이 있는 상부 표면의 윤곽을 따르게 된다. 도전층(218)에 대응하는 금속화 패턴 각각은 거리(d12)보다 얇고, 도전층들(218)이 병합되는 것을 방지하기에 충분한 측방 간격(lateral separation)을 갖는다.
도 24에서, 도전층(218) 위에 및 절연 층(212)의 부분 위에 절연 층(222)이 성막된다. 일부 실시예에서, 절연 층(222)은 절연 층(212)과 같은 축합 중합체일 수 있고, 도 24에 예시된 것과 같은, 절연 층(212)과 관련하여 위에서 논의된 것과 같은 재료 및 프로세스를 사용하여 형성될 수 있지만, 절연 층(222)의 재료 조성은 절연 층(212)의 재료 조성과 상이할 수 있다. 다른 실시예에서, 절연 층(222)은 절연 층(112)과 유사한 부가 중합체일 수 있고, 절연 층(112)과 관련하여 위에서 논의된 것과 같은 재료 및 프로세스를 사용하여 형성될 수 있다. 성막 기술의 결과로서, 성막 직후의 절연 층(222)의 절연 재료의 상부 표면은 높은 정도의 평탄도를 가질 수 있다, 즉, 평탄할 수 있다. 따라서, 아래에 놓인 도전층(218) 및 절연 층(212)의 기복이 있는 표면으로 인해 절연 층(222)의 절연 재료의 두께가 달라진다.
절연 층(222)은 약 15 μm 내지 약 70 μm의 두께로 두껍게 성막될 수 있다. 절연 층(222)의 재료가 경화되고 수축됨에 따라, 기저 토포그래피가 절연 층(222)의 표면으로 투영되기 시작할 것이다. 그렇지만, 절연 층(222)의 재료의 수축률이, 약 68% 내지 75%와 같은, 65% 내지 80%이기 때문에, 절연 층(222)의 재료가 도포 이후에 수축할 때(성막 직후의 두께의 20% 내지 35%를 상실함), 수축률, 필러 프리 설계, 분자량 및 고형분 함량의 조합은 아래에 놓인 층의 투영을 뮤팅(mute)시킬 것이다. 환언하면, 경화 이후의 절연 층(222)의 상부 표면의 토포그래피는 절연 층(212)의 상부 표면의 대응하는 토포그래피보다 평탄할 것이다. 이러한 뮤팅 효과의 예는 아래에서 논의된다.
절연 층(222)의 절연 재료가 절연 층(222)으로서 그의 최종 형태로 수축된 후에, 도전층(218) 위의 절연 층(222)의 두께(d15)는 약 5 μm 내지 약 20 μm일 수 있다. 예시된 프로세스는 유리하게도 임의의 추가적인 평탄화 프로세스를 필요로 하지 않고 아래에 놓인 금속화(시드 층(216)과 도전층(218))의 두께의 50% 내지 200%인 절연 층(222)을 제공한다.
절연 층(222)이 도전층(218)을 측방으로 둘러싸는 공간을 충전하는 경우, 절연 층(222)의 상부 표면에 다양한 리세스가 형성될 수 있다. 리세스(r12)는, 절연 층(222)을 통해 연장되고 도전층(208)과 접촉하는, 비아로서 사용되는 도전층(218)에 대응하는 금속화의 구역에 대응한다. 리세스(r12)의 깊이(d16)는 아래에 놓인 도전층(218)의 토포그래피에 대응할 수 있지만 뮤팅될 수 있다. 예를 들어, 깊이(d16)는, 1 μm 내지 4 μm와 같은, 깊이(d14)의 약 20% 내지 40%일 수 있다. 리세스(r13)는, 절연 층(212)의 상부와 절연 층(222)의 상부 사이에 도전층(218)의 어떠한 것도 개재되지 않고, 절연 층(212)의 기저 토포그래피에 대응하는 기복을 갖는 절연 층(222)의 구역에 대응한다. 따라서 리세스(r13)의 깊이(d17)는 도 21의 리세스(r11)의 깊이(d12)에 대응한다. 그렇지만, 절연 층(222)의 재료로 인해, 리세스(r11)의 투영이 절연 층(222)에서 뮤팅된다. 예를 들어, 깊이(d17)는, 1 μm 내지 3 μm와 같은, 깊이(d12)의 약 20% 내지 40%일 수 있다. 리세스(r14)는 절연 층(212)의 기저 토포그래피와 도전층(218)의 기저 토포그래피 사이의 전이에 대응하는 기복을 갖는 절연 층(222)의 구역에 대응한다. 따라서 리세스(r14)의 깊이(d18)는 도전층(218)의 금속화의 두께(d13)에 대응한다. 그렇지만, 절연 층(222)의 재료로 인해, 도전층(218)의 두께의 투영이 절연 층(222)에서 뮤팅된다. 예를 들어, 깊이(d18)는, 0.5 μm 내지 1.5 μm와 같은, 두께(d13)의 약 20% 내지 40%일 수 있다.
절연 층(222)의 상부 표면이 기복이 있지만, 기복이 절연 층(212)의 기복보다는 작다. 따라서, 추가적인 도전성 라인을 성막시키기 전에 별도의 평탄화 프로세스가 수행되지 않으며, 이에 의해 시간과 리소스를 절감한다. 이것은 기복을 갖는 절연 층(222)의 상부 표면을 결과한다.
도 25에서, 절연 층(222)이 형성된 후에, 절연 층(222)은 이어서 도전층(218)의 부분을 노출시키도록 절연 층(222)에 개구부(224)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(224)가 테이퍼진 것으로 예시되어 있지만, 개구부(224)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 26에서, 시드 층(226)과 도전층(228)이 개구부(224)에 형성되고 절연 층(222)의 상부 표면을 따라 연장될 수 있다. 시드 층(226)과 도전층(228)은 시드 층(216) 및 도전층(218)과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있으며, 이에 대해서는 반복하지 않는다. 시드 층(226)과 도전층(228)은 개구부(224)의 형상을 따르게 되며, 이는 도전층(228)의 일 부분이 도전층(228) 위의 절연 층(222)의 두께의 최대 약 절반의 거리만큼 개구부(224) 내로 아래로 내려가는 개구부(224)에서의 상부 표면을 가지게 할 수 있으며, 치수는 도 23과 관련하여 위에서 논의된 것과 유사하다.
도 27에서, 도전층(228) 위에 및 절연 층(222)의 부분 위에 절연 층(232)이 성막된다. 일부 실시예에서, 절연 층(232)은 절연 층(212)과 같은 축합 중합체일 수 있고, 도 27에 예시된 바와 같은, 절연 층(212)과 관련하여 위에서 논의된 것과 같은 재료 및 프로세스를 사용하여 형성될 수 있지만, 절연 층(232)의 재료 조성은 절연 층(212)의 재료 조성과 상이할 수 있다. 다른 실시예에서, 절연 층(232)은 절연 층(112)과 유사한 부가 중합체일 수 있고, 절연 층(112)과 관련하여 위에서 논의된 것과 같은 재료 및 프로세스를 사용하여 형성될 수 있다.
도 24와 관련하여 위에서 논의된 것과 유사한 이유로, 아래에 놓인 절연 층(222)으로부터의 토포그래피의 투영 및 도전층(228)에 대응하는 금속화이 절연 층(232)의 상부 표면에서 추가로 뮤팅될 것이다. 그 결과, 재배선 구조체(200)의 각각의 연속적인 층은 일반적으로 이전 상부 표면보다 평탄한 상부 표면을 갖는다. 예를 들어, 일부 실시예에서, 절연 층(212)의 피크 높이와 최저 밸리 사이의 차이는 약 1 μm 내지 16 μm인 반면, 일부 실시예에서, 절연 층(222)의 피크 높이와 최저 밸리 사이의 차이는 약 1 μm 내지 8 μm이고, 일부 실시예에서, 절연 층(232)의 피크 높이와 최저 밸리 사이의 차이는 약 0.5 μm 내지 4 μm이지만, 다른 값이 고려된다.
절연 층(232)은 재배선 구조체(200)의 최상부 절연 층인 것으로 예시되어 있다. 절연 층을 패터닝하고 시드 층과 도전층을 성막하는 상기 프로세스를 반복하거나 생략하는 것에 의해 재배선 구조체(200)에 더 많거나 더 적은 금속화 패턴이 사용될 수 있음을 이해해야 한다. 재배선 구조체(200)는 커넥터 또는 다른 도전성 피처를 형성하기 위해 아래에 기술되는 바와 같이 및 다른 실시예에서 기술되는 바와 같이 추가로 프로세싱될 수 있다. 절연 층(232)의 상부 표면은 아래에 놓인 피처로부터 전파되는 리세스에 대응하는 리세스(r15)를 포함할 수 있다. 리세스(r15)는 도전층(예를 들면, 시드 층(226)과 도전층(228)의 조합)의 두께(예를 들면, 도 24의 리세스(r14) 참조)의 전파로 인한 리세스; 아래에 놓인 절연 층(예를 들면, 절연 층(222))의 상부 표면에 있는 리세스(예를 들면, 도 24의 리세스(r13) 참조)의 전파로 인한 리세스; 및 아래에 놓인 절연 층(예를 들면, 절연 층(222))을 통해 연장되고 다른 아래에 놓인 도전층(예를 들면, 도전층(218))과 접촉하는 아래에 놓인 도전층(예를 들면, 도전층(228))의 구역(예를 들면, 도 24의 리세스(r12) 참조)의 전파로 인한 리세스를 포함할 수 있다. 따라서, 절연 층(232)의 상부 표면은, 리세스(r15)로 인해, 기복이 있을 수 있다.
도 27에서, 최상부 절연 층(232)의 기복의 하나의 척도는 약 3 μm 내지 약 5 μm일 수 있는 절연 층(232)의 상부 표면의 평균 피크(232u1)와 절연 층(232)의 상부 표면의 평균 밸리(232u2) 사이의 거리(d19)이다. 재배선 구조체의 다양한 층의 기복은 최상부 절연 층(232)의 기복과 유사하다. 재배선 구조체에서의 기복은 박리, 금속화 단락 및 단절, 패터닝 초점 에러의 가능성을 증가시키기 때문에 일반적으로 바람직하지 않다. 그렇지만, 본 명세서에서 기술된 실시예에서, 기복은 절연 층의 재료, 아래에 놓인 금속화 패턴의 두께 및 이용된 성막 기술의 선택에 의해 제어된다. 그 결과, 각각의 절연 층(예를 들면, 절연 층(212, 222 및 232))의 형성 이후에 별도의 평탄화 프로세스가 필요하지 않다. 그리고 평탄화 프로세스가 생략되기 때문에, 평탄화 프로세스를 위한 여유를 제공하는 데 필요하게 될 추가 재료가 절연 층을 위해 성막될 필요가 없다. 따라서, 유리하게도, 재배선 구조체의 두께가 더 작을 수 있고 평탄화 프로세스의 추가 단계가 생략될 수 있다.
도 28에서, 절연 층(232)이 형성된 후에, 절연 층(232)은 이어서 도전층(228)의 부분을 노출시키도록 절연 층(232)에 개구부(234)를 형성하기 위해 허용 가능한 포토리소그래피 기술을 사용하여, 예컨대, 노광, 현상 및 경화에 의해 포토 패터닝된다. 개구부(234)가 테이퍼진 것으로 예시되어 있지만, 개구부(234)는 직사각형일 수 있다, 즉 수직 측벽을 가질 수 있다.
도 29에서, 개구부(234)에 도전성 커넥터(260)가 형성된다. 일부 실시예에서, 개구부(254)에 먼저 형성된 언더 범프 금속화 구조체(UBM) 상에 도전성 커넥터(260)가 형성될 수 있다. 그러한 실시예에서, UBM은 재배선 구조체(200)의 전면에 대한 외부 연결을 위해 형성될 수 있다. UBM은 절연 층(232)의 주 표면 상에서 절연 층(232)의 주 표면을 따라 연장되는 범프 부분을 가질 수 있으며, 도전층(228)을 물리적으로 및 전기적으로 결합시키기 위해 절연 층(232)을 통해 연장되는 비아 부분을 가질 수 있다. 그 결과, UBM은 다양한 도전층(228)을 통해 기판(202)에 있는 도전성 피처(201)에 전기적으로 결합되고, 도전성 피처(201)는 기판(202)에 있는 디바이스에 결합될 수 있다. UBM은 시드 층(216) 및 도전층(218)과 동일한 재료로 형성될 수 있다. 일부 실시예에서, UBM은 도전층(208, 218 및 228 등)에 대응하는 금속화 패턴과 상이한 크기(예를 들면, 두께)를 갖는다.
도전성 커넥터(260)는 도 19의 도전성 커넥터와 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다.
결과적인 재배선 구조체(200)는, 후속 실시예와 관련하여 아래에서 기술되는 것과 같은, 다양한 패키지 및 디바이스에서 사용 및 조합될 수 있다. 재배선 구조체(200)는 유리하게도 두꺼운 금속 도전층의 두께보다 단지 25% 내지 50% 더 두꺼운 최종 절연 층을 달성하기 위해 두꺼운 금속 도전층 위에 높은 수축률의 절연 재료를 사용하여, 단순화된 프로세스를 사용하여 우수한 신호 전송 능력, 신뢰성 및 방열을 제공한다. 재배선 구조체의 다양한 층을 형성할 때, 별도의 평탄화 프로세스가 생략되고 상부 표면이 기복이 있는 채로 있도록 허용된다. 그렇지만, 절연 층의 절연 재료의 선택으로 인해, 재배선 구조체의 각각의 연속적인 층에서 기복이 뮤팅되거나 감쇠되어, 유리하게도 평탄화 프로세스가 생략될 수 있게 한다.
도 30이 도 29의 재배선 구조체(200)를 예시하지만, 도 30에서는, 절연 층(232) 위에 패시베이션 층(265)이 성막된다. 패시베이션 층(265)은 평탄한 상부 표면을 제공하고 절연 층(232) 상부 표면의 남아 있는 기복을 제거할 수 있다. 일부 실시예에서, 평탄화 프로세스를 필요로 하지 않고 상부 표면이 평탄하도록, 패시베이션 층(265)의 재료 및 성막 프로세스가 선택될 수 있다. 다른 실시예에서, 패시베이션 층(265)에 대해, 그라인딩(grinding) 또는 화학적 기계적 폴리싱(CMP) 프로세스와 같은, 평탄화 프로세스가 사용된다. 패시베이션 층(265)은 개구부(234) 이전 또는 이후에 형성될 수 있으며, 도전성 커넥터(260)를 형성하기 전에 개구부(234)에 대응하는 추가적인 개구부가 패시베이션 층(265)을 통해 형성된다. 다른 실시예는 패시베이션 층(265)을 생략할 수 있고, 도전성 커넥터를 위한 개구부, 예를 들면, 개구부(234)를 형성하기 전에, 재배선 구조체(200)의 마지막 절연 층, 예를 들면, 절연 층(232)의 상부 표면을 평평하게 하기(level) 위해, 그라인딩 또는 CMP와 같은, 평탄화 프로세스를 사용할 수 있다.
도 31 내지 도 53은, 예를 들어, MEMS 디바이스에 대해 사용하기 위한, 통합 팬 아웃(InFO) 패키지와 같은, 반도체 디바이스의 형성에서의 다양한 중간 스테이지의 단면도를 예시한다. 도 31에는 패키지 영역(300A)이 예시되어 있다. 패키지 영역(300A)은 여러 패키지 영역 중 하나일 수 있으며 전체 패키지 영역(300A)의 일 부분을 나타낸다. 또한 도 31에서, 캐리어(302)가 제공된다. 캐리어(302)는 내부에 미리 형성된 개구부를 가질 수 있거나, 또는 임의의 적합한 프로세스를 사용하여 캐리어(302)에 개구부가 형성될 수 있다. 개구부는 (예시된 바와 같이) 캐리어(302)를 완전히 통과할 수 있거나 또는 캐리어(302)를 일부만 통과할 수 있다. 일부 실시예에서, 캐리어(302)는 세라믹 캐리어일 수 있다. 일부 실시예에서, 캐리어(302)는 웨이퍼 형태로 제공된다. 대안적으로, 캐리어(302)는 프로세스 요구사항에 따라 임의의 다른 적합한 형태(예를 들면, 패널 형태, 칩 형태 또는 스트립 형태 등)로 제공될 수 있다. 일부 실시예에서, 캐리어(302)의 재료는 양호한 방열을 제공하기 위해 높은 열 전도도의 재료 특성을 갖도록 선택된다. 일부 실시예에서, 캐리어(302)의 선택된 재료는 종래의 유전체 재료(예를 들면, 약 3.3의 Dk를 갖는 몰딩 재료 또는 약 4.5 내지 약 4.9의 Dk를 갖는 FR-4)보다 높은 유전율(또는 유전 상수(Dk))을 갖는다. 캐리어(302)의 선택된 재료는 종래의 유전체 재료(예를 들면, 약 0.013 내지 약 0.020의 Df를 갖는 FR-4)보다 낮은 손실 계수(dissipation factor)(또는 유전 손실 탄젠트(dielectric loss tangent), Df)를 가질 수 있다. 캐리어(302)의 재료의 손실 계수가 낮을수록, 신호 전송 손실이 적다. 일부 실시예에서, 캐리어(302)의 재료는 그 상에 형성되는 반도체 구조체를 견뎌내도록 양호한 프로세싱 특성을 갖도록 선택된다. 캐리어(302)의 재료는 캐리어(302) 상에 후속적으로 형성되는 칩 패키지가 온도 변동의 영향으로 균열 또는 분리(detach)되는 것을 방지하기 위해 반도체 칩(예를 들면, 실리콘 재료)의 CTE와 가깝게 매칭하는 열 팽창 계수(CTE)를 갖도록 선택될 수 있다.
예를 들어, 캐리어(302)의 재료는 알루미늄 질화물(AlN), 실리콘 탄화물(SiC), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 붕소 질화물(BN), 지르코니아(ZrO2) 또는 다른 적합한 재료를 포함할 수 있다. 알루미늄 질화물 웨이퍼가 사용되는 일부 실시예에서, 캐리어(302)는 약 7.7 내지 약 9.9의 범위인 유전율(또는 유전 상수; Dk) 값을 포함하고, 유전 손실 탄젠트(Df)는 10 GHz에서의 약 0.003 내지 140 GHz에서의 약 0.00045의 범위에 있을 수 있다. 캐리어(302)는 향상된 열 전도도와 같은 원하는 재료 특성을 제공하도록 조정되어, 이에 의해 방열을 용이하게 할 수 있다. 일부 실시예에서, 캐리어(302)의 열 전도도는 약 60 W/m-K 내지 약 120 W/m-K의 범위에 있을 수 있다. 특정 실시예에서, 캐리어(302)의 열 전도도는 약 80 W/m-K 내지 약 180 W/m-K 또는 약 200 W/m-K의 범위에 있을 수 있다. 다른 실시예에서, 실온에서의 캐리어(302)의 열 전도도는 약 20 W/m-K 내지 약 150 W/m-K의 범위이다. 대안적으로, 실온에서의 캐리어(302)의 열 전도도는 약 3 W/m-K 내지 약 150 W/m-K의 범위이다. 양호한 유전 특성 및 방열 특성을 갖는 다른 적합한 캐리어 재료가 사용될 수 있다.
도 32에서, 캐리어(302)의 후면은 취급의 용이성을 위해 테이프(304)에 부착될 수 있다. 캐리어(302) 및 테이프(304)의 예시된 단면도가 캐리어(302) 및 테이프(304)의 일 부분만을 나타낸다는 것을 이해해야 한다.
도 33 내지 도 35에서, 재배선 구조체(100)가 형성된다(도 35). 도 33에서, 시드 층(106)이 형성된다. 시드 층(106)은 도 2의 시드 층과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 시드 층(106)은 캐리어(302)에 있는 개구부를 라이닝하고, 일부 실시예에서 테이프(304)를 따라 연장될 수 있다. 도 34에서, 캐리어(302)의 개구부에를 포함하여 시드 층(106) 상에 도전층(108)이 형성된다. 도전층(108)은 도 3의 도전층(108)과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 도전층(108)의 일 부분은 캐리어(302)를 통해 비아(305)를 형성한다. 도전층이 형성된 후에, 시드 층(106)의 노출된 부분은 적합한 습식 또는 건식 에칭 프로세스를 사용하여 에칭 제거될 수 있다. 도 34에서 언급된 바와 같이, 일부 실시예에서 도전층(108)의 상부 표면은 캐리어(302)에 있는 개구부에 따라 그 내에 형성된 함몰부를 가질 수 있다.
도 35에서, 재배선 구조체(100)의 나머지는 도 4 내지 도 17과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 절연 층(122)의 부분은 절연 층(112)의 상부 표면(112s)보다 낮은, 도전층(108)과 접촉하는 하부 표면을 가질 수 있다.
도 36에서, 테이프(304)가 제거되고 패키지 영역(300A)이, 이형 층과 같은, 다이 부착 필름(306)에 의해 캐리어(308)에 부착된다. 캐리어(308)는 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 복수의 패키지가 캐리어(308) 상에 동시에 형성될 수 있도록, 캐리어(308)는 웨이퍼일 수 있다. 다이 부착 필름(306)이 중합체계 재료(polymer-based material)로 형성될 수 있으며, 이는 후속 단계에서 형성될 위에 놓인 구조체로부터 캐리어(308)와 함께 제거될 수 있다. 일부 실시예에서, 다이 부착 필름(306)은, LTHC(light-to-heat-conversion) 이형 코팅과 같은, 가열될 때 접착 특성(adhesive property)을 잃는 에폭시계 열 이형 재료(thermal-release material)이다. 다른 실시예에서, 다이 부착 필름(306)은 UV 광에 노광될 때 접착 특성을 잃는 자외선(UV) 글루(glue)일 수 있다. 다이 부착 필름(306)은 액체로서 디스펜싱(dispensing)되어 경화될 수 있거나, 캐리어(308) 상에 라미네이션되는 라미네이트 필름일 수 있거나, 또는 기타일 수 있다. 다이 부착 필름(306)의 상부 표면은 평평하게 될 수 있고 높은 정도의 평탄도를 가질 수 있다.
도 36에 예시된 것과 같은 일부 실시예에서, 다수의 패키지 영역이 캐리어(308)에 부착될 수 있다. 일부 실시예에서, 다수의 패키지 영역의 각자의 층은 서로에까지 연속적으로 연장될 수 있으며, 예를 들어, 패키지 영역(300A)의 캐리어(302)는 패키지 영역(300B)의 캐리어(302)까지 연속적으로 연장되거나, 환언하면, 패키지 영역(300A)에 있는 캐리어(302)는 패키지 영역(300B)에 있는 캐리어(302)와 동일한 캐리어이다. 패키지 영역(300A 및 300B)의 층 각각에 대해 유사한 대응 관계가 있다. 다른 실시예에서, 패키지 영역(300A 및 300B)은 분리될 수 있고 각각 다이 부착 필름(306)에 의해 공통 캐리어(308)에 부착될 수 있다. 환언하면, 그러한 실시예에서, 패키지 영역(300A)의 캐리어(302)는 패키지 영역(300B)의 캐리어(302)와 상이한 캐리어이다. 2개의 패키지 영역(300A 및 300B)이 예시되어 있지만, 하나의 패키지 영역만을 포함한, 임의의 적합한 개수의 패키지 영역이 사용될 수 있다.
도 37에서, 캐리어(308)가 뒤집히고 도전성 비아(312)(패키지 영역(300B)에서 좌측에 있음), 도전성 라인(318)(패키지 영역(300A)에서 우측에 있음) 또는 이 둘의 조합이 이제 캐리어(302)의 상부 측면 상에 형성될 수 있다. 캐리어(302)에 있는 개구부(도 31 참조)가 캐리어(302)의 전체 두께를 통과하지 않는 경우, 도전층(108)의 비아(305) 및 그와 연관된 시드 층(106)을 노출시키기 위해 새로운 개구부가 캐리어(302)의 이제 상부 측면에 형성될 수 있다. 패키지 영역(300A)에 있는 삽도(inset) 예시와 패키지 영역(300B)에 있는 삽도 예시는 도전성 라인(318)의 비아 부분(318v) 및/또는 도전성 비아(312)의 하부 비아 부분(312v)이 캐리어(302)의 일 부분을 통해 아래로 연장될 수 있음을 예시하고 있다. 그러한 실시예에서, 삽도 예시에 예시된 바와 같이, 캐리어(302)를 통한 결과적인 도체는 모래 시계 형상을 가질 수 있다.
도전성 비아(312)는, 전기 도금, 무전해 도금 등과 같은, 임의의 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 도전성 비아(312)가 제조될 별도의 시드 층(도시되지 않음)이 먼저 성막될 수 있는 반면, 다른 실시예에서 도전성 비아(312)는 시드 층(106)을 시드 층으로서 사용할 수 있어, 이에 의해 프로세싱 복잡도를 감소시킬 수 있다. 도전성 라인(318)은 먼저 시드 층(316)을 성막하는 것, 이어서 마스크를 사용하여 패턴이 제거될 시드 층의 부분을 덮는 것, 이어서, 전기 도금, 무전해 도금, CVD, PVD 등, 또는 이들의 조합과 같은, 임의의 적합한 성막 프로세스를 사용하는 것에 의해 형성될 수 있다. 이어서 마스크가 제거되고 시드 층(316)의 노광된 부분이 에칭 제거된다. 시드 층(316) 및 도전성 라인(318)의 형성은 시드 층(106) 및 도전층(108)과 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용할 수 있다.
도 38은 일부 실시예에 따른 집적 회로 다이(350)의 단면도를 예시한다. 집적 회로 다이(350)는 후속 프로세싱에서 패키킹되어 집적 회로 패키지를 형성할 것이다. 집적 회로 다이(350)는 로직 다이(예를 들면, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(system-on-a-chip, SoC), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예를 들면, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들면, 전력 관리 집적 회로(PMIC) 다이), 라디오 주파수(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS) 다이, MEMS 컨트롤러(예를 들면, 주문형 집적 회로(ASIC)), 신호 프로세싱 다이(예를 들면, 디지털 신호 프로세싱(DSP) 다이), 프런트 엔드 다이(예를 들면, 아날로그 프런트 엔드(AFE) 다이) 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(350)는 복수의 집적 회로 다이를 형성하기 위해 후속 단계에서 싱귤레이션되는 상이한 디바이스 영역을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(350)는 집적 회로를 형성하기 위해 적용 가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예를 들어, 집적 회로 다이(350)는, 도핑되거나 도핑되지 않은 실리콘, 또는 반도체 온 절연체(SOI) 기판의 활성 층과 같은, 반도체 기판(352)을 포함한다. 반도체 기판(352)은, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합과 같은, 다른 반도체 재료를 포함할 수 있다. 다층 또는 구배 기판과 같은, 다른 기판이 또한 사용될 수 있다. 반도체 기판(352)은, 때로는 전면(front side)이라고 불리는, 활성 표면(예를 들면, 도 38에서 위쪽으로 향하는 표면) 및, 때로는 후면(back side)이라고 불리는, 비활성 표면(예를 들면, 도 38에서 아래쪽으로 향하는 표면)을 갖는다.
(트랜지스터로 표현되는) 디바이스(354)는 반도체 기판(352)의 전면(front surface)에 형성될 수 있다. 디바이스(354)는 능동 디바이스(예를 들면, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(ILD)(356)는 반도체 기판(352)의 전면 위에 있다. ILD(356)는 디바이스(354)를 둘러싸고 디바이스(354)를 덮을 수 있다. ILD(356)는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 재료로 형성되는 하나 이상의 유전체 층을 포함할 수 있다.
도전성 플러그(358)가 디바이스(354)를 전기적으로 및 물리적으로 결합시키기 위해 ILD(356)를 통해 연장된다. 예를 들어, 디바이스(354)가 트랜지스터일 때, 도전성 플러그(358)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 도전성 플러그(358)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 인터커넥트 구조체(360)는 ILD(356) 및 도전성 플러그(358) 위에 있다. 인터커넥트 구조체(360)는 집적 회로를 형성하기 위해 디바이스(54)를 상호연결시킨다. 인터커넥트 구조체(360)는, 예를 들어, ILD(356) 상의 유전체 층에 있는 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우 k(low-k) 유전체 층에 형성되는 금속 라인 및 비아를 포함한다. 인터커넥트 구조체(360)의 금속화 패턴은 도전성 플러그(358)에 의해 디바이스(354)에 전기적으로 결합된다.
집적 회로 다이(350)는 외부 연결이 이루어지는, 알루미늄 패드와 같은, 패드(362)를 추가로 포함한다. 패드(362)는 집적 회로 다이(350)의 활성 측(active side)에, 예컨대, 인터커넥트 구조체(360)에 및/또는 인터커넥트 구조체(60) 상에 있다. 하나 이상의 패시베이션 막(364)은 집적 회로 다이(350) 상에, 예컨대, 인터커넥트 구조체(360) 및 패드(362)의 부분 상에 있다. 개구부가 패시베이션 막(364)을 통해 패드(362)까지 연장된다. (예를 들어, 구리와 같은 금속으로 형성되는) 도전성 필라와 같은, 다이 커넥터(366)가 패시베이션 막(364)에 있는 개구부를 통해 연장되고 패드(362)의 각자의 패드에 물리적으로 및 전기적으로 결합된다. 다이 커넥터(366)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(366)는 집적 회로 다이(350)의 각자의 집적 회로를 전기적으로 결합시킨다.
선택적으로, 솔더 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(362) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(350)에 대해 칩 프로브(CP) 테스트를 수행하는 데 사용될 수 있다. 집적 회로 다이(350)가 노운 굿 다이(known good die, KGD)인지 여부를 확인하기 위해 집적 회로 다이(350)에 대해 CP 테스트가 수행될 수 있다. 따라서, KGD인 집적 회로 다이(350)만이 후속 프로세싱을 거치고 패키징되며, CP 테스트에 실패한 다이는 패키징되지 않는다. 테스트 이후에, 솔더 영역은 후속 프로세싱 단계에서 제거될 수 있다.
유전체 층(368)이 집적 회로 다이(350)의 활성 측에, 예컨대, 패시베이션 막(364) 및 다이 커넥터(366) 상에 있을 수 있다(또는 있지 않을 수 있다). 유전체 층(368)은 다이 커넥터(366)를 측방으로 캡슐화(encapsulate)하고, 유전체 층(368)은 집적 회로 다이(350)와 측방으로 접해 있다(coterminous). 초기에, 유전체 층(368)은, 유전체 층(368)의 최상부 표면이 다이 커넥터(366)의 최상부 표면 위에 있도록, 다이 커넥터(366)를 매립할 수 있다. 솔더 영역이 다이 커넥터(366) 상에 배치되는 일부 실시예에서, 유전체 층(368)은 솔더 영역도 매립할 수 있다. 대안적으로, 유전체 층(368)을 형성하기 전에 솔더 영역이 제거될 수 있다.
유전체 층(368)은 PBO, 폴리이미드, BCB 등과 같은 중합체; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물 등, 또는 이들의 조합일 수 있다. 유전체 층(368)은, 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 성막(CVD) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(366)는 집적 회로 다이(350)의 형성 동안 유전체 층(368)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(366)는 매립된 채로 유지되고 집적 회로 다이(350)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터(366)를 노출시키는 것은 다이 커넥터(366) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예에서, 집적 회로 다이(350)는 다수의 반도체 기판(352)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(350)는 다수의 메모리 다이를 포함하는 하이브리드 메모리 큐브(hybrid memory cube, HMC) 모듈, 고 대역폭 메모리(high bandwidth memory, HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 그러한 실시예에서, 집적 회로 다이(350)는 기판 관통 비아(through-substrate via, TSV)에 의해 상호연결되는 다수의 반도체 기판(352)을 포함한다. 반도체 기판(352) 각각은 인터커넥트 구조체(360)를 가질 수 있다(또는 갖지 않을 수 있다).
도 39에서, 집적 회로 다이(350A)와 같은, 집적 회로 다이(350)는 접착제(예를 들면, 도 45의 접착제(372) 참조)에 의해 캐리어(308)에 부착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 패키지 영역(300A 및 300B) 각각에 부착된다. 집적 회로 다이(350A)는, 예를 들어, ASIC 디바이스와 같은, MEMS 디바이스 또는 MEMS 컨트롤러를 포함하여, 도 38과 관련하여 위에서 논의된 후보 다이 유형들 중 임의의 것일 수 있다. 추가적인 집적 회로 다이(350/350A)가 패키지 영역(300A 및 300B) 각각에 부착될 수 있고 예시된 집적 회로 다이(350A)와 동일하거나 상이한 기능을 가질 수 있다. 각각의 패키지 영역에서 다수의 집적 회로 다이(350A)가 사용되는 경우, 이들은 동일한 기술 노드의 프로세스에서 형성될 수 있거나, 또는 상이한 기술 노드의 프로세스에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(350A)는 제2 집적 회로 다이(350/350A)보다 진보된 프로세스 노드를 가질 수 있다. 각각의 패키지 영역에서 다수의 집적 회로 다이(350A)가 사용되는 경우, 이들은 상이한 크기(예를 들면, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 또는 동일한 크기(예를 들면, 동일한 높이 및/또는 표면적)를 가질 수 있다. 패키지 영역(300A) 및 패키지 영역(300B)에서 도전성 비아(312) 및/또는 도전성 라인(318)을 위해 이용 가능한 공간은, 특히 집적 회로 다이(350A)가, SoC와 같은, 큰 풋프린트를 갖는 디바이스를 포함할 때, 제한될 수 있다. 패키지 영역(300A) 및 패키지 영역(300B)이 도전성 비아(312) 및/또는 도전성 라인(318)에 이용 가능한 제한된 공간을 가질 때 후면 재배선 구조체(100)의 사용은 개선된 인터커넥트 배열을 가능하게 한다.
집적 회로 다이(350A)를 위한 접착제는 집적 회로 다이(350A)의 후면에 있고 집적 회로 다이(350A)를 캐리어(308)에 접착시킨다. 접착제는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다. 접착제는 집적 회로 다이(350A)의 후면에 도포될 수 있다. 예를 들어, 접착제는 집적 회로 다이(350A)를 분리시키기 위해 싱귤레이션하기 전에 집적 회로 다이(350A)의 후면에 도포될 수 있다.
도 40에서, 봉지재(encapsulant)(320)가 다양한 컴포넌트 상에 및 그 주위에 형성된다. 형성 이후에, 봉지재(320)는 도전성 비아(312) 및/또는 도전성 라인(318) 및 집적 회로 다이(350A)를 캡슐화한다. 봉지재(320)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(320)가 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있고, 도전성 비아(312), 도전성 라인(318) 및/또는 집적 회로 다이(350A)가 매립되거나 덮이도록 캐리어(302) 위에 형성될 수 있다. 봉지재(320)가 집적 회로 다이(350A) 사이의 갭 영역에 추가로 형성된다. 봉지재(320)는 액체 또는 반액체 형태로 도포되고 이어서 후속적으로 경화될 수 있다.
도 41에서, 집적 회로 다이(350A)의 도전성 비아(312) 및/또는 도전성 라인(318) 및 다이 커넥터(366)(도 38 참조)를 노출시키기 위해 봉지재(320)에 대해 평탄화 프로세스가 수행된다. 다이 커넥터(366) 및 도전성 비아(312) 및/또는 도전성 라인(318)이 노출될 때까지, 평탄화 프로세스는 또한 도전성 비아(312) 및/또는 도전성 라인(318), 유전체 층(368)(도 38 참조) 및/또는 다이 커넥터(366)(도 38 참조)의 재료를 제거할 수 있다. 도전성 비아(312) 및/또는 도전성 라인(318), 다이 커넥터(366), 유전체 층(368) 및 봉지재(320)의 상부 표면은 평탄화 프로세스 이후에 프로세스 변동 내에서 실질적으로 공면(coplanar)이다. 평탄화 프로세스는, 예를 들어, 화학적 기계적 폴리싱(CMP), 그라인딩 프로세스 등일 수 있다. 일부 실시예에서, 예를 들어, 도전성 비아(312) 및/또는 도전성 라인(318) 및/또는 다이 커넥터(366)가 이미 노출된 경우, 평탄화가 생략될 수 있다.
도 42에서, 봉지재(320) 위에 재배선 구조체(322)가 형성된다. 재배선 구조체(322)는 팬 아웃 재배선 구조체일 수 있다. 일부 실시예에서, 재배선 구조체(322)는 재배선 구조체(100 및/또는 200)와 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 다른 실시예에서, 재배선 구조체(322)가 다른 프로세스 및 재료를 사용하여 형성될 수 있다.
예를 들어, 봉지재(320), 도전성 비아(312) 및/또는 도전성 라인(318), 및 다이 커넥터(366)(도 38 참조) 상에 유전체 층(324)이 성막될 수 있다. 일부 실시예에서, 유전체 층(324)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 광감성 재료로 형성된다. 유전체 층(324)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 이어서 유전체 층(324)이 패터닝된다. 패터닝은 도전성 비아(312) 및/또는 도전성 라인(318) 및 다이 커넥터(366)의 부분을 노출시키는 개구부를 형성한다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 유전체 층(324)이 감광성 재료일 때는 유전체 층(324)을 광에 노광시키고 현상하는 것에 의해 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것에 의해 이루어질 수 있다.
이어서 금속화 패턴(326)이 형성될 수 있다. 금속화 패턴(326)은 도전성 비아(312) 및/또는 도전성 라인(318) 및 집적 회로 다이(350A)에 물리적으로 및 전기적으로 결합하기 위해 유전체 층(324)의 주 표면을 따라 연장되고 유전체 층(324)을 통해 연장되는 도전성 요소를 포함한다. 금속화 패턴(326)을 형성하기 위한 예로서, 유전체 층(324) 위에 및 절연 층(324)을 통해 연장되는 개구부에 시드 층이 형성된다. 일부 실시예에서, 시드 층은, 단일 층일 수 있거나 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 이어서 시드 층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(326)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구부를 형성한다. 이어서 포토레지스트의 개구부에 및 시드 층의 노출된 부분 상에 도전성 재료가 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 도전성 재료와 시드 층의 기저 부분의 조합은 금속화 패턴(326)을 형성한다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는 허용 가능한 애싱 또는 스트리핑 프로세스에 의해, 예컨대, 산소 플라스마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하여 시드 층의 노광된 부분이 제거된다.
이어서, 금속화 패턴(326) 및 유전체 층(324) 상에 유전체 층(328)이 성막된다. 유전체 층(328)은 유전체 층(324)과 유사한 방식으로 형성될 수 있고, 유전체 층(324)과 유사한 재료로 형성될 수 있다. 이어서 금속화 패턴(330)이 형성된다. 금속화 패턴(330)은 유전체 층(328)의 주 표면 상에 있고 유전체 층(134)의 주 표면을 따라 연장되는 부분을 포함한다. 금속화 패턴(330)은 금속화 패턴(326)을 물리적으로 및 전기적으로 결합시키기 위해 유전체 층(328)을 통해 연장되는 부분을 추가로 포함한다. 금속화 패턴(330)은 금속화 패턴(326)과 유사한 방식으로 및 유사한 재료로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(330)은 금속화 패턴(326)과 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(330)의 도전성 라인 및/또는 비아는 금속화 패턴(326)의 도전성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 게다가, 금속화 패턴(330)은 금속화 패턴(326)보다 큰 피치로 형성될 수 있다.
유전체 층 및 금속화 패턴을 형성하는 프로세스는 재배선 구조체의 나머지 층을 형성하기 위해 임의의 원하는 횟수 반복된다. 도 42에 예시된 바와 같이, 이들은 유전체 층(332) 및 유전체 층(336)은 물론 금속화 패턴(334)의 형성을 포함한다. 예시된 실시예에서, 금속화 패턴(334)은 재배선 구조체(322)의 최상부 금속화 패턴이다. 이에 따라, 재배선 구조체(322)의 중간 금속화 패턴(예를 들면, 금속화 패턴(326, 330)) 전부는 금속화 패턴(334)과 집적 회로 다이(350A) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(334)은 금속화 패턴(326 및 330)과 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(334)의 도전성 라인 및/또는 비아는 금속화 패턴(326 및 330)의 도전성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 게다가, 금속화 패턴(334)은 금속화 패턴(330)보다 큰 피치로 형성될 수 있다. 유전체 층(336)은 재배선 구조체(322)의 최상부 유전체 층이다. 이에 따라, 재배선 구조체(322)의 금속화 패턴(예를 들면, 금속화 패턴(326, 330 및 334)) 전부는 유전체 층(336)과 집적 회로 다이(350A) 사이에 배치된다. 게다가, 재배선 구조체(322)의 중간 유전체 층(예를 들면, 유전체 층(324, 328, 332)) 전부는 유전체 층(336)과 집적 회로 다이(350A) 사이에 배치된다.
도 43에서, 재배선 구조체(322)에 부착되는 도전성 커넥터(340)를 형성하는 실시예가 예시되어 있다. 일부 실시예에서, 팬 아웃 재배선 구조체(322)에 대한 외부 연결을 위해 UBM(under bump metallurgy)(338)이 형성된다. UBM(338)은 유전체 층(336)의 주 표면 상에 있고 유전체 층(336)의 주 표면을 따라 연장되는 범프 부분을 가지며, 금속화 패턴(334)을 물리적으로 및 전기적으로 결합시키기 위해 유전체 층(142)을 통해 연장되는 비아 부분을 갖는다. 그 결과, UBM(338)은 도전성 비아(312) 및/또는 도전성 라인(318) 및 집적 회로 다이(350A)에 전기적으로 결합된다. UBM(338)은 금속화 패턴(326)과 동일한 재료로 형성될 수 있다. 일부 실시예에서, UBM(338)은 금속화 패턴(326, 330 및 334)과 상이한 크기를 갖는다.
다음으로, UBM(338) 상에 도전성 커넥터(340)가 형성된다. 도전성 커넥터(340)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 도전성 커넥터(340)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(340)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 초기에 솔더 층을 형성하는 것에 의해 형성된다. 일단 솔더 층이 구조체 상에 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(340)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라는 솔더 프리일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 필라 위에 금속 캡 층이 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다.
도 44 내지 도 53은 재배선 구조체(322) 위에 다른 매립된 집적 회로 다이를 추가하는 것을 예시하고 있다. 일부 실시예에서, 도전성 커넥터(340)를 형성하기보다는, 관통 비아(342)가 재배선 구조체(322)의 최상부 금속화 패턴, 예를 들면, 금속화 패턴(334)과 접촉하게 형성된다. 도 44에서, 금속화 패턴(334)의 부분을 노출시키는 개구부를 형성하기 위해 유전체 층(336)이 패터닝된다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 유전체 층(336)이 감광성 재료일 때 유전체 층(336)을 광에 노광시키는 것에 의해, 또는, 예를 들어, 이방성 에칭을 사용하는 에칭에 의해 형성될 수 있다. 유전체 층(336)이 감광성 재료인 경우, 유전체 층(336)이 노광 이후에 현상될 수 있다. 관통 비아(342)가 유전체 층(336)에 있는 개구부에 형성되고 캐리어(302)로부터 멀어지게 연장된다. 관통 비아(342)는 위에서 논의된 도전성 비아(312)와 유사한 재료 및 프로세스를 사용하여 형성될 수 있다.
도 45에서, 집적 회로 다이(350B)와 같은, 집적 회로 다이(350)가 접착제(372)에 의해 재배선 구조체(322)에 접착된다. 원하는 유형 및 수량의 집적 회로 다이(350B)가 패키지 영역(300A 및 300B) 각각에 부착된다. 집적 회로 다이(350B)는, 예를 들어, MEMS 디바이스, 아날로그 디바이스, 라디오 주파수(RF) 디바이스 등을 포함한, 도 38의 집적 회로 다이(350)와 관련하여 위에서 논의된 후보 다이 유형들 중 임의의 것일 수 있다. 집적 회로 다이(350B)를 위한 접착제(372)는 집적 회로 다이(350B)의 후면 상에 있고 집적 회로 다이(350B)를 재배선 구조체(322)에 접착시킨다. 접착제(372)는 도 39와 관련하여 위에서 논의된 접착제와 유사할 수 있다.
도 46에서, 다양한 컴포넌트 상에 및 그 주위에 봉지재(374)가 형성된다. 형성 이후에, 봉지재(374)는 관통 비아(342) 및 집적 회로 다이(350B)를 캡슐화한다. 봉지재(374)는 도 40의 봉지재(320)와 관련하여 위에서 논의된 것과 같은 프로세스 및 재료에 의해 형성될 수 있다.
도 47에서, 집적 회로 다이(350B)의 관통 비아(342) 및 다이 커넥터(366)를 노출시키기 위해 봉지재(374)에 대해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 다이 커넥터(366) 및 관통 비아(342)가 노출될 때까지 관통 비아(342), 유전체 층(368)(도 38 참조) 및/또는 다이 커넥터(366)(도 38 참조)의 재료를 제거할 수 있다. 관통 비아(342), 다이 커넥터(366), 유전체 층(368) 및 봉지재(374)의 상부 표면은 평탄화 프로세스 이후에 프로세스 변동 내에서 실질적으로 공면이다. 평탄화 프로세스는, 예를 들어, 화학적 기계적 폴리싱(CMP), 그라인딩 프로세스 등일 수 있다. 일부 실시예에서, 예를 들어, 관통 비아(342) 및/또는 다이 커넥터(366)가 이미 노출된 경우, 평탄화가 생략될 수 있다.
도 48에서, 봉지재(374), 관통 비아(342) 및 집적 회로 다이(350B) 위에 인터커넥트(382)가 형성된다. 봉지재(374), 관통 비아(342) 및 집적 회로 다이(350B) 상에 인터커넥트(382)의 유전체 층(384)이 성막될 수 있다. 일부 실시예에서, 유전체 층(384)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 광감성 재료로 형성된다. 유전체 층(384)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 이어서 유전체 층(384)이 패터닝된다. 패터닝은 관통 비아(342) 및 다이 커넥터(366)의 부분을 노출시키는 개구부를 형성한다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 유전체 층(384)이 감광성 재료일 때는 유전체 층(384)을 광에 노광시키고 현상하는 것에 의해 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것에 의해 이루어질 수 있다.
다음으로, 유전체 층(384) 위에 및 유전체 층(384)을 통해 관통 비아(342)와 접촉하게 개구부에 금속화 패턴(386)이 형성된다. 금속화 패턴(386)은 임의의 적합한 프로세스 및 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 금속화 패턴(386)은 도 42의 금속화 패턴(326)과 관련하여 위에서 논의된 것과 유사한 방식으로 형성될 수 있다. 인터커넥트(382)는 임의의 개수의 유전체 층 및 금속화 패턴으로 형성될 수 있다. 도 48에 예시된 바와 같이 최상부 금속화 패턴인 금속화 패턴(386) 위에 상부 유전체 층(388)이 형성된다.
도 49에서, 집적 회로 다이(350B)의 상부 부분을 노출시키기 위해 인터커넥트(382)의 유전체 층을 통해 개구부(390)가 형성될 수 있다. 예를 들어, 집적 회로 다이(350B)가 MEMS 디바이스인 경우, MEMS 디바이스의 센서 구역이 노출될 수 있다. 개구부(390)는 인터커넥트(382) 위에 마스크를 성막하는 것 및 유지되는 인터커넥트(382)의 구역을 보호하기 위해 마스크를 패터닝하여, 이에 의해 제거될 인터커넥트(382)의 구역을 노출시키는 것에 의해 형성될 수 있다. 다음으로, 건식 에칭 또는 습식 에칭과 같은, 임의의 적합한 제거 프로세스가 인터커넥트(382)의 노출된 부분을 제거하는 데 사용될 수 있다. 유전체 층(388) 및 유전체 층(384)과 같은, 인터커넥트의 유전체 층들의 각각의 층이 연속적인 순서로 제거될 수 있어, 집적 회로 다이(350B)가 개구부(390)를 통해 노출될 때까지 개구부(390)를 확장시킨다.
도 50에서, 패키지 영역(300A 및 300B)이 프레임(392)에 부착된다. 일부 실시예에서, 프레임(392)과 인터커넥트(382) 사이에 접착제가 사용될 수 있다. 다른 실시예에서, 프레임(392)은 흡인(suction) 또는 정전하에 의해 부착될 수 있다. 도 50은 또한 재배선 구조체(100)로부터 캐리어(308)를 분리(또는 "디본딩(de-bond)")시키기 위한 캐리어 기판 디본딩을 예시한다. 일부 실시예에 따르면, 다이 부착 필름(306)이 광의 열을 받아 분해되고 캐리어(308)가 제거될 수 있도록, 디본딩은 레이저 광 또는 UV 광과 같은 광을 다이 부착 필름(306)에 투사하는 것을 포함한다. 일부 실시예에서 이어서 구조체가 뒤집힐 수 있다.
도 51에서, 일부 실시예에서, 도전성 커넥터(396)가 재배선 구조체(100)에 결합하도록 형성된다. 허용 가능한 포토리소그래피 기술을 사용하여, 예를 들어, 재배선 구조체 위에 광 패터닝 가능(photo-patternable) 마스크를 성막하는 것, 광 패터닝 가능 마스크의 노광, 현상 및 경화에 의해 광 패터닝 가능 마스크를 패터닝하는 것, 및 이어서 마스크에 있는 개구부를 사용하여 재배선 구조체(100)의 상부 절연 층을 에칭하여 도전층(148)을 노출시키는 것에 의해 재배선 구조체(100)의 상부 절연 층(즉, 절연 층(152))을 통해 개구부가 형성될 수 있다.
재배선 구조체(100)의 전면에 대한 외부 연결을 위해 개구부에 UBM(394)이 선택적으로 형성될 수 있다. UBM(394)은 재배선 구조체(100)의 절연 층(152)의 주 표면 상에서 절연 층(152)의 주 표면을 따라 연장되는 범프 부분을 가질 수 있으며, 도전층(148)을 물리적으로 및 전기적으로 결합시키기 위해 절연 층(152)을 통해 연장되는 비아 부분을 가질 수 있다. 그 결과, UBM은 재배선 구조체(322) 및 인터커넥트(382)를 경유하여 도전성 비아(312) 및/또는 도전성 라인(318), 집적 회로 다이(350A) 및 집적 회로 다이(350B)에 다양한 도전층(148)을 통해 전기적으로 결합된다. UBM(394)은 재배선 구조체(100)의 시드 층(146) 및/또는 도전층(148)과 동일한 재료로 형성될 수 있다. UBM(394)은 도전층(108, 118, 128, 138, 148 등)에 대응하는 금속화 패턴과 상이한 크기(예를 들면, 두께)를 가질 수 있다.
개구부에 및 UBM(394)(사용되는 경우) 상에 도전성 커넥터(396)가 형성된다. 도전성 커넥터(396)는 도 19의 도전성 커넥터(160)와 유사하거나 도 43의 도전성 커넥터(340)와 유사한 프로세스 및 재료를 사용하여 형성될 수 있다.
도 52에서, 싱귤레이션 프로세스(398)는 하나의 패키지가 패키지 영역(300A)에 있는 구조체로부터 형성되고 다른 패키지가 패키지 영역(300B)에 있는 구조체로부터 형성되도록 하나의 패키지와 다른 패키지를 분리시킬 수 있다. 싱귤레이션 프로세스는 스크라이브 라인 영역을 따라, 예를 들면, 패키지 영역(300A)과 패키지 영역(300B) 사이에서 소잉 또는 레이저 커팅에 의해 수행된다. 소잉은 패키지 영역(300B)으로부터 패키지 영역(300A)을 싱귤레이션한다.
도 53에서, 결과적인 싱귤레이션된 디바이스 스택(300)은 패키지 영역(300A) 또는 패키지 영역(300B) 중 하나로부터의 것이다. 디바이스 스택(300)이 필러 프리 고수축 절연 층(112) 및 필러 프리 고수축 절연 층(122, 132, 142 및 152)을 포함하는 재배선 구조체(100)를 포함하기 때문에, 디바이스 스택(300)이 더 작은 두께로 더 적은 수의 평탄화 프로세스를 사용하여 제조될 수 있다. 도 53에 예시된 바와 같은 재배선 구조체(100)의 두께가 일정한 축척으로 되어 있지 않고, 그 대신에, 세부 사항을 보여주기 위해 과장되어 있음을 이해해야 한다. 예를 들어, 결과적인 재배선 구조체(100)는 동일한 수의 금속화 층에 대해, 20% 내지 50%와 같은, 재배선 구조체(322)의 두께의 50% 미만일 수 있다.
도 54 내지 도 59은, 예를 들어, MEMS 디바이스에 대해 사용하기 위한, 통합 팬 아웃(InFO) 패키지와 같은, 반도체 디바이스의 형성에서의 다양한 중간 스테이지의 단면도를 예시한다. 패키지 영역(400A 및 400B)은 위에서 논의된 패키지 영역(300A 및 300B)과 유사할 수 있다. 도 54는 테이프(404)에 부착되는 캐리어(402) 위에 형성되는 재배선 구조체(200)(도 29 참조)를 예시한다. 캐리어(402) 및 테이프(404)는 캐리어(301) 및 테이프(304)와 관련하여 위에서 논의된 것과 유사할 수 있다. 재배선 구조체의 시드 층(206) 및 재배선 구조체(200)의 도전층(208)은 도 34의 시드 층(106) 및 도전층(108)과 관련하여 위에서 논의된 것과 유사할 수 있다. 상세하게는, 시드 층(206) 및 도전층(208)과 관련하여, 이들 각각은 캐리어(402) 내로, 그리고 일부 실시예에서 캐리어(402)를 통해 아래로 연장되는 부분을 갖는다. 도전층(208)의 상부 표면은, 도 34 및 도 35의 도전층(108)과 관련하여 위에서 논의된 것과 유사하게, 캐리어(402)에 있는 개구부에 정렬되는 함몰부를 가질 수 있다.
도 55에서, 테이프(404)가 제거되고 패키지 영역(300A)이 다이 부착 필름(406)에 의해 캐리어(408)에 부착된다. 캐리어(408) 및 다이 부착 필름(406)은 캐리어(308) 및 다이 부착 필름(306)과 관련하여 위에서 논의된 것과 유사할 수 있다. 위에서 논의된 바와 같이, 재배선 구조체(200)의 상부 표면은 기복이 있다. 다이 부착 필름(406)의 상부 표면은 높은 정도의 평탄도를 가질 수 있다. 따라서, 다이 부착 필름(406)은 재배선 구조체(200)의 면(face)에 걸쳐 다양한 두께를 갖는다.
도 56은 다이 부착 필름(406)의 다양한 두께를 더 잘 예시하기 위해 도 55에 묘사된 파선 박스의 확대된 부분을 예시한다. 거리(d31)는 다이 부착 필름(406)이 재배선 구조체(200)의 최상부 절연 층(예를 들면, 절연 층(232))의 표면에 있는 임의의 함몰부 내로 연장될 수 있음을 나타낸다. 거리(d32)는 다이 부착 필름(406)의 가장 얇은 부분을 나타낸다. 거리(d31)는 다이 부착 필름(406)의 가장 두꺼운 부분을 나타낼 수 있다. 일부 실시예에서, 다이 부착 필름(405)의 가장 얇은 부분인 거리(d32)는 다이 부착 필름(405)의 가장 두꺼운 부분의 겨우 10% 내지 25%일 수 있다. 거리(d31)와 거리(d32) 사이의 차이가 최소이도록 다이 부착 필름(406)이 더 두껍게 제조될 수 있지만, 거리(d31)의 10% 내지 25%인 상대적으로 더 작은 거리(d32)를 가질 수 있는 것은 재배선 구조체(200)의 절연 층(232)의 기복에서의 더 큰 유연성을 가능하게 한다.
도 57에서, 캐리어(408)가 뒤집히고 캐리어(402) 위에 다양한 구조체가 형성된다. 유사한 참조 번호는 도 31 내지 도 53과 관련하여 위에서 논의된 것과 유사한 요소를 가리킨다. 패키지 영역(400A 및 400B)은 프레임(392)에 부착되고 캐리어(408)는 캐리어(308)와 관련하여 위에서 논의된 것과 유사한 프로세스를 사용하여 제거된다.
도 58에서, 선택적인 UBM(494) 및 도전성 커넥터(496)가 상부 도전층(228)과 접촉하도록 재배선 구조체(200)의 최상부 절연 층을 통해 형성된다. UBM(494) 및 도전성 커넥터(496)는 UBM(394) 및 도전성 커넥터(396)와 관련하여 위에서 논의된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 이어서, 패키지 영역이, 예를 들어, 패키지 영역(400A)과 패키지 영역(400B)을 분리시키기 위해, 싱귤레이션 프로세스(398)를 사용하여 싱귤레이션될 수 있다.
도 59에서, 결과적인 싱귤레이션된 디바이스 스택(400)은 패키지 영역(400A) 또는 패키지 영역(400B) 중 하나로부터의 것이다. 디바이스 스택(400)이 필러 프리 고수축 절연 층(212, 222 및 232)(설계에 기초하여 더 많거나 더 적은 절연 층을 포함함)을 포함하는 재배선 구조체(200)를 포함하기 때문에, 디바이스 스택(400)이 더 작은 두께로 더 적은 수의 평탄화 프로세스를 사용하여 제조될 수 있다. 도 58에 예시된 바와 같은 재배선 구조체(100)의 두께가 일정한 축척으로 되어 있지 않고, 그 대신에, 세부 사항을 보여주기 위해 과장되어 있음을 이해해야 한다. 예를 들어, 결과적인 재배선 구조체(200)는 동일한 수의 금속화 층에 대해, 20% 내지 50%와 같은, 재배선 구조체(322)의 두께의 50% 미만일 수 있다.
도 60 및 도 61은, 제각기, 패키지(500) 및 패키지(600)에서 재배선 구조체(100) 및 재배선 구조체(200)를 이용하는 추가적인 실시예를 예시한다. 도 60에서의 실시예와 도 61에서의 실시예 간의 주요 차이점은 도 60의 실시예는 위에서 논의된 재배선 구조체(100)에 따라 형성되는 재배선 구조체를 이용하는 반면, 도 61의 실시예는 위에서 논의된 재배선 구조체(200)에 따라 형성되는 재배선 구조체를 활용한다는 것이다. 도 60 및 도 61의 나머지 요소는 함께 논의될 것이다.
패키지(500 및 600)의 층(525) 각각은 웨이퍼의 싱귤레이션된 웨이퍼 부분(505)일 수 있다. 일부 실시예에서, 패키지(500 및 600)는 웨이퍼 스택을 제조하기 위해 웨이퍼 온 웨이퍼(wafer-on-wafer) 프로세스에서 웨이퍼를 적층하는 것에 의해 형성될 수 있다. 웨이퍼 부분(505) 각각은 관통 비아(510) 및 본드 패드(515)를 포함할 수 있다. 트랜지스터, 저항기, 커패시터 등과 같은, 디바이스가 웨이퍼에 형성될 수 있다. 4개의 웨이퍼 부분(505)이 예시되어 있지만, 더 많거나 더 적은 웨이퍼 부분이 사용될 수 있음을 이해해야 한다. 다음으로, 재배선 구조체(100 또는 200)가, 제각기, 형성된다. 이어서, 웨이퍼 스택이 뒤집힐 수 있고, 패키지(500 및 600)의 제1 측면 상에 절연 층(530)이 형성될 수 있고, 절연 층(530)을 통해 도전성 커넥터(535)가 형성될 수 있다. 도전성 커넥터(535)는 위에서 논의된 도전성 커넥터(160 또는 396)를 형성하는 데 사용되는 것과 유사한 재료 및 프로세스를 사용하여 형성될 수 있다.
다른 실시예에서, 층(525)은 캡슐화된 다이, 인터포저, 반도체 기판 등 및 이들의 조합과 같은 다른 구조체를 나타낼 수 있다.
도전성 커넥터(535)가 형성된 후에, 이어서 패키지(500 및 600)가 웨이퍼 스택에 있는 다른 유사한 패키지로부터 싱귤레이션될 수 있다. 각각의 싱귤레이션된 패키지(500 또는 600)는 이어서 도전성 커넥터(535)를 사용하여 패키지 기판(550)에 실장될 수 있다. 패키지 기판(550)은 기판 코어(555) 및 기판 코어(555) 위의 본드 패드(560)를 포함한다. 기판 코어(555)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 또한 사용될 수 있다. 추가적으로, 기판 코어(555)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판 코어(555)는, 하나의 대안적인 실시예에서, 유리 섬유 강화 수지 코어(fiberglass reinforced resin core)와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안은 BT(bismaleimide-triazine) 수지, 또는 대안적으로, 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드업 필름이 기판 코어(555)에 사용될 수 있다.
기판 코어(555)는 능동 디바이스 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스가 디바이스 스택에 대한 설계의 구조적 및 기능적 요구사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판 코어(555)는 금속화 층 및 비아(도시되지 않음)를 또한 포함할 수 있으며, 본드 패드(560)는 금속화 층 및 비아에 물리적으로 및/또는 전기적으로 결합된다. 금속화 층은 능동 디바이스 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스들을 연결시켜 기능 회로부를 형성하도록 설계된다. 금속화 층은 교호하는 유전체 재료(예를 들면, 로우 k 유전체 재료) 층과 도전성 재료(예를 들면, 구리) 층 - 비아가 도전성 재료 층들을 상호연결시킴 - 으로 형성될 수 있고 (성막, 다마신, 듀얼 다마신 등과 같은) 임의의 적합한 프로세스를 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(555)는 실질적으로 능동 디바이스 및 수동 디바이스가 없다.
일부 실시예에서, 패키지(500 또는 600)를 본드 패드(560)에 부착시키기 위해 도전성 커넥터(535)가 리플로된다. 도전성 커넥터(535)는, 기판 코어(555) 내의 금속화 층을 포함한, 패키지 기판(550)을 패키지(500 또는 600)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예에서, 기판 코어(555) 상에 솔더 레지스트(565)가 형성될 수 있다. 도전성 커넥터(535)는 본드 패드(560)에 전기적으로 및 기계적으로 결합되기 위해 솔더 레지스트(565)에 있는 개구부에 배치될 수 있다. 솔더 레지스트(565)는 패키지 기판(550)의 구역을 외부 손상으로부터 보호하기 위해 사용될 수 있다.
도전성 커넥터(535)가 리플로되기 전에 도전성 커넥터(146)는 그 위에 에폭시 플럭스(도시되지 않음)가 형성되어 있을 수 있으며, 패키지(500 또는 600)가 패키지 기판(550)에 부착된 후에 에폭시 플럭스의 에폭시 부분의 적어도 일부가 남아 있다. 이러한 남아 있는 에폭시 부분은 응력을 감소시키고 도전성 커넥터(535)를 리플로하는 것으로부터 결과되는 접합부(joint)를 보호하기 위해 언더필(underfill)로서 작용할 수 있다. 일부 실시예에서, 패키지(500 또는 600)와 패키지 기판(550) 사이에 및 도전성 커넥터(535)를 둘러싸게 언더필(540)이 형성될 수 있다. 언더필(540)은 패키지(500 또는 600)가 부착된 후에 모세관 유동 프로세스에 의해 형성될 수 있거나 또는 패키지(500 또는 600)가 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다.
일부 실시예에서, 수동 디바이스(예를 들어, 표면 실장 디바이스(SMD), 도시되지 않음)가 또한 패키지(500 또는 600)(예를 들면, 본드 패드(515))에 또는 패키지 기판(550)(예를 들면, 본드 패드(560))에 부착될 수 있다. 예를 들어, 수동 디바이스는 도전성 커넥터(535)와 동일한, 패키지(500 또는 600) 또는 패키지 기판(550)의 표면에 본딩될 수 있다. 수동 디바이스가 패키지(500 또는 600)를 패키지 기판(550)에 실장하기 전에 패키지(500 또는 600)에 부착될 수 있거나, 또는 패키지(500 또는 600)를 패키지 기판(550)에 실장하기 전에 또는 그 후에 패키지 기판(550)에 부착될 수 있다.
패키지(500 또는 600)가 다른 디바이스 스택으로 구현될 수 있다. 예를 들어, PoP 구조체가 도시되고 그에 부착되는 추가적인 패키지 컴포넌트(예를 들면, UBM(155 및 255))를 수용하도록 구성되지만, 패키지(500 또는 600)가 또한 플립 칩 볼 그리드 어레이(Flip Chip Ball Grid Array, FCBGA) 패키지로 구현될 수 있다. 그러한 실시예에서, 패키지(500 또는 600)가 패키지 기판(550)과 같은 기판에 실장되지만, UBM(155 및 255)이 생략될 수 있다. 그 대신에, 리드(lid) 또는 히트 스프레더(heat spreader)가 패키지(500 또는 600)에 부착될 수 있다.
다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트에 도움을 주기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 하는, 재배선 층에 또는 기판 상에 형성되는 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조체는 물론 최종 구조체에 대해 수행될 수 있다. 추가적으로, 본 명세서에서 개시된 구조체 및 방법은 수율을 증대시키고 비용을 감소시키기 위해 노운 굿 다이의 중간 검증을 통합하는 테스트 방법론과 관련하여 사용될 수 있다.
실시예는 여러 장점을 달성할 수 있다. 실시예는 재배선 구조체의 절연 층을 형성한 후에 평탄화 프로세스를 사용하지 않는 재배선 구조체를 활용하며, 이에 의해 재배선 구조체를 제조하는 프로세스를 단순화한다. 추가적으로, 평탄화가 수행되지 않기 때문에 금속화 패턴들 사이의 절연 층이 얇게 제조될 수 있다. 재배선 구조체의 절연 층이 또한 수축률을 갖는 필러 프리 재료로 제조될 수 있어, 평탄화 프로세스를 사용하지 않고도, 더 평탄한 절연 층을 결과할 수 있다. 결과적인 기복이 있는 절연 층은 전형적인 절연 재료를 사용하는 것보다 기복이 덜하다. 재배선 구조체는 또한 다른 층에 있는 다른 금속화 패턴보다 두꺼운 제1 금속화 패턴을 가질 수 있어, 더 나은 전도도를 제공하고 제1 금속화 패턴을 통한 신호의 감쇠를 제한할 수 있다. 금속화 패턴들 각각을 분리시키는 절연 층이 얇은 것으로 인해, 위에 놓인 금속화 패턴이 절연 층에 있는 개구부의 측벽을 따라 및 아래에 놓인 금속화 패턴의 노출된 부분을 따라 연장된다.
일 실시예는 기판의 도전성 피처에 결합되는 재배선 구조체이다. 재배선 구조체는 제1 도전층 및 제1 도전층 위의 제1 절연 층을 포함할 수 있다. 제1 절연 층은 제1 필러 프리 절연 재료를 포함할 수 있다. 제2 도전층은 제1 절연 층 위에 있을 수 있고, 제2 도전층은 제1 도전층에 결합될 수 있으며, 제2 절연 층은 제2 도전층 위에 있을 수 있고, 제2 절연 층은 제2 필러 프리 절연 재료를 포함할 수 있다. 이 디바이스는 재배선 구조체에 전기적으로 결합되는 도전성 커넥터를 또한 포함한다. 일 실시예에서, 제1 필러 프리 절연 재료는 제2 필러 프리 절연 재료와 상이하다. 일 실시예에서, 제2 절연 층의 상부 표면은 기복이 있다. 일 실시예에서, 상부 표면의 평균 피크와 상부 표면의 평균 밸리 사이의 차이는 3 μm 내지 5 μm이다. 일 실시예에서, 제1 도전층은 제2 도전층보다 3 배 내지 5 배 두껍다. 일 실시예에서, 제2 절연 층의 표면은 폴리싱 흔적이 없다. 일 실시예에서, 제2 도전층은 시드 층 및 시드 층 위의 금속 층을 포함할 수 있으며, 여기서 시드 층은 제1 절연 층에 있는 리세스를 컨포멀하게 코팅하고, 리세스는 제1 도전층의 일 부분을 노출시킨다. 일 실시예에서, 기판은 세라믹 캐리어이고, 기판은 재배선 구조체와 캡슐화된 다이 사이에 개재된다. 일 실시예에서, 이 디바이스는: 캡슐화된 다이와 동일한 층에 배치되는 금속화 층을 포함할 수 있고, 금속화 층의 두께는 캡슐화된 다이의 두께와 동일하다.
다른 실시예는 제1 재배선 구조체를 포함하고, 제1 재배선 구조체는: 제1 금속화 패턴 - 제1 금속화 패턴은 제1 두께를 가짐 -, 제1 금속화 패턴에 인접한 제1 절연 층, 및 제1 절연 층에 인접한 제2 금속화 패턴을 포함할 수 있다. 제1 금속화 패턴과 제2 금속화 패턴 사이의 제1 절연 층은 제2 두께를 가지며, 여기서 제2 두께는 제1 두께보다 작다. 이 디바이스는 제1 재배선 구조체 위에 배치되는 캡슐화된 다이를 또한 포함한다. 일 실시예에서, 이 디바이스는: 제1 재배선 구조체와 캡슐화된 다이 사이에 배치되는 세라믹 캐리어를 포함할 수 있다. 일 실시예에서, 캡슐화된 다이는 마이크로 전자 기계 시스템(MEMS) 디바이스를 포함한다. 일 실시예에서, 제2 금속화 패턴은 제3 두께를 가지며, 여기서 제3 두께는 제1 두께보다 작고, 여기서 제1 금속화 패턴은 캡슐화된 다이에 제2 금속화 패턴보다 더 가깝게 배치된다. 일 실시예에서, 제2 금속화 패턴은 시드 층 및 도전층을 포함할 수 있으며, 여기서 시드 층은 제1 절연 층을 통해 개구부의 측벽을 컨포멀하게 코팅한다. 일 실시예에서, 제1 절연 층의 상부 표면은 기복이 있다.
다른 실시예는 기판 상에 제1 금속화 패턴을 성막하는 단계를 포함하는 방법이다. 이 방법은 제1 금속화 패턴 위에 제1 절연 층을 성막하는 단계 - 제1 절연 층은 필러 프리임 - 를 또한 포함한다. 이 방법은 제1 절연 층을 경화시켜 제1 절연 층을 5% 미만만큼 수축시키는 단계를 또한 포함한다. 이 방법은 제1 금속화 패턴의 일 부분을 노출시키기 위해 제1 절연 층을 통해 제1 개구부를 형성하는 단계를 또한 포함한다. 이 방법은, 제1 절연 층을 평평하게 하지 않으면서, 제1 절연 층 위에 및 제1 개구부에 제2 금속화 패턴을 성막하는 단계를 또한 포함한다. 이 방법은 제2 금속화 패턴 위에 제2 절연 층을 성막하는 단계 - 제2 절연 층은 필러 프리임 - 를 또한 포함한다. 일 실시예에서, 제1 절연 층은 1% 내지 5%만큼 수축한다. 일 실시예에서, 제1 절연 층은 제2 절연 층과 상이한 수축률을 갖는다. 일 실시예에서, 금속화 패턴은 세라믹 캐리어 위에 성막된다. 일 실시예에서, 세라믹 캐리어를 뒤집는다. 일 실시예에서, 집적 회로 다이를 세라믹 캐리어에 부착시키는 단계; 및 집적 회로 다이를 측방으로 둘러싸는 봉지재를 성막하는 단계.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 디바이스로서,
기판의 도전성 피처에 결합된 재배선 구조체 - 상기 재배선 구조체는,
제1 도전층,
상기 제1 도전층 위의 제1 절연 층 - 상기 제1 절연 층은 제1 필러 프리(filler-free) 절연 재료를 포함함 -,
상기 제1 절연 층 위의 제2 도전층 - 상기 제2 도전층은 상기 제1 도전층에 결합됨 -, 및
상기 제2 도전층 위의 제2 절연 층 - 상기 제2 절연 층은 제2 필러 프리 절연 재료를 포함함 -
을 포함함 -; 및
상기 재배선 구조체에 전기적으로 결합된 도전성 커넥터
를 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 필러 프리 절연 재료는 상기 제2 필러 프리 절연 재료와 상이한 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제2 절연 층의 상부 표면은 기복이 있는(wavy) 것인, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 상부 표면의 평균 피크(peak)와 상기 상부 표면의 평균 밸리(valley) 사이의 차이는 3 μm 내지 5 μm인 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제1 도전층은 상기 제2 도전층보다 3 배 내지 5 배 더 두꺼운 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제2 절연 층의 표면은 폴리싱 흔적(mark)이 없는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제2 도전층은 시드 층 및 상기 시드 층 위의 금속 층을 포함하며,
상기 시드 층은 상기 제1 절연 층 내에 있는 리세스를 컨포멀하게 코팅하고,
상기 리세스는 상기 제1 도전층의 일 부분을 노출시키는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
캡슐화된 다이
를 더 포함하며,
상기 기판은 캐리어이고,
상기 기판은 상기 재배선 구조체와 상기 캡슐화된 다이 사이에 개재되어 있는 것인, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 캡슐화된 다이와 동일한 층 내에 배치된 금속화 층
을 더 포함하며,
상기 금속화 층의 두께는 상기 캡슐화된 다이의 두께와 동일한 것인, 디바이스.
실시예 10. 디바이스로서,
제1 재배선 구조체 - 상기 제1 재배선 구조체는,
제1 금속화 패턴 - 상기 제1 금속화 패턴은 제1 두께를 가짐 -,
상기 제1 금속화 패턴에 인접해 있는 제1 절연 층, 및
상기 제1 절연 층에 인접해 있는 제2 금속화 패턴 - 상기 제1 절연 층은 상기 제1 금속화 패턴과 제2 금속화 패턴 사이에서 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 작음 -
을 포함함 -; 및
상기 제1 재배선 구조체 위에 배치된 캡슐화된 다이
를 포함하는, 디바이스.
실시예 11. 실시예 10에 있어서,
상기 제1 재배선 구조체와 상기 캡슐화된 다이 사이에 배치된 캐리어
를 더 포함하는, 디바이스.
실시예 12. 실시예 10에 있어서,
상기 캡슐화된 다이는 마이크로 전자 기계 시스템(micro-electro-mechanical-system; MEMS) 디바이스를 포함하는 것인, 디바이스.
실시예 13. 실시예 10에 있어서,
상기 제2 금속화 패턴은 제3 두께를 가지며,
상기 제3 두께는 상기 제1 두께보다 작고,
상기 제1 금속화 패턴은 상기 캡슐화된 다이에 상기 제2 금속화 패턴보다 더 가깝게 배치된 것인, 디바이스.
실시예 14. 실시예 10에 있어서,
상기 제2 금속화 패턴은 시드 층 및 도전층을 포함하고,
상기 시드 층은 상기 제1 절연 층을 관통하는 개구부의 측벽들을 컨포멀하게 코팅하는 것인, 디바이스.
실시예 15. 실시예 10에 있어서,
상기 제1 절연 층의 상부 표면은 기복이 있는 것인, 디바이스.
실시예 16. 방법으로서,
기판 상에 제1 금속화 패턴을 성막하는 단계;
상기 제1 금속화 패턴 위에 제1 절연 층을 성막하는 단계 - 상기 제1 절연 층은 필러가 없음 -;
상기 제1 절연 층을 경화시켜, 상기 제1 절연 층을 5% 미만만큼 수축시키는 단계;
상기 제1 금속화 패턴의 일 부분을 노출시키기 위해 상기 제1 절연 층을 관통하는 제1 개구부를 형성하는 단계;
상기 제1 절연 층을 평평하게 하지 않으면서, 상기 제1 절연 층 위에 그리고 상기 제1 개구부 내에 제2 금속화 패턴을 성막하는 단계; 및
상기 제2 금속화 패턴 위에 제2 절연 층을 성막하는 단계 - 상기 제2 절연 층은 필러가 없음 -
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 절연 층은 1% 내지 5%만큼 수축하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 절연 층은 상기 제2 절연 층과는 상이한 수축률을 갖는 것인, 방법.
실시예 19. 실시예 16에 있어서,
상기 제1 금속화 패턴은 캐리어 위에 성막되는 것인, 방법.
실시예 20. 실시예 19에 있어서,
상기 캐리어를 뒤집는 단계;
집적 회로 다이를 상기 캐리어에 부착시키는 단계; 및
상기 집적 회로 다이를 측방으로 둘러싸는 봉지재를 성막하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 방법으로서,
    기판 상에 제1 금속화 패턴을 성막하는 단계;
    상기 제1 금속화 패턴 위에 제1 절연 층을 성막하는 단계 - 상기 제1 절연 층은 필러가 없음(filler-free) -;
    상기 제1 절연 층을 경화시켜, 상기 제1 절연 층을 5% 미만만큼 수축시키는 단계;
    상기 제1 금속화 패턴의 일 부분을 노출시키기 위해 상기 제1 절연 층을 관통하는 제1 개구부를 형성하는 단계;
    상기 제1 절연 층을 평평하게 하지 않으면서, 상기 제1 절연 층 위에 그리고 상기 제1 개구부 내에 제2 금속화 패턴을 성막하는 단계;
    상기 제2 금속화 패턴 위에 제2 절연 층을 성막하는 단계 - 상기 제2 절연 층은 필러가 없음 -; 및
    상기 제2 절연 층을 경화시켜 상기 제2 절연 층을 20% 내지 35%만큼 수축시키는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 절연 층은 1% 내지 5%만큼 수축하는 것인, 방법
  3. 제1항에 있어서, 상기 기판은 금속 코팅된 캐리어를 포함하는 것인, 방법
  4. 제3항에 있어서,
    상기 캐리어를 뒤집는 단계;
    집적 회로 다이를 상기 캐리어에 부착시키는 단계; 및
    상기 집적 회로 다이를 측방으로 둘러싸는 봉지재를 성막하는 단계
    를 더 포함하는, 방법.
  5. 방법으로서,
    기판의 도전성 피처에 결합된 재배선 구조체를 형성하는 단계 - 상기 재배선 구조체를 형성하는 단계는,
    제1 도전층을 성막하고 패터닝하는 단계,
    상기 제1 도전층 위에 제1 절연 층을 성막하는 단계로서, 상기 제1 절연 층은 제1 필러 프리(filler-free) 절연 재료를 포함하는 것인, 상기 제1 절연 층을 성막하는 단계,
    상기 제1 도전층의 부분을 노출시키기 위해 상기 제1 절연 층에 개구를 형성하는 단계,
    상기 제1 절연 층 위에 제2 도전층을 성막하고 패터닝하는 단계로서, 상기 제2 도전층은 상기 개구를 통해 상기 제1 도전층에 결합되는 것인, 상기 제2 도전층을 성막하고 패터닝하는 단계, 및
    상기 제2 도전층 위에 제2 절연 층을 성막하는 단계로서, 상기 제2 절연 층은 제2 필러 프리 절연 재료를 포함하고, 상기 제2 필러 프리 절연 재료는 65% 내지 80%의 수축율을 가지는 것인, 상기 제2 절연 층을 성막하는 단계
    를 포함함 - ; 및
    상기 재배선 구조체 위에 도전성 커넥터를 형성하는 단계 - 상기 도전성 커넥터는 상기 재배선 구조체에 전기적으로 결합함 -
    를 포함하는 방법.
  6. 제5항에 있어서, 상기 제1 필러 프리 절연 재료는 상기 제2 필러 프리 절연 재료와 상이한 것인, 방법.
  7. 제5항에 있어서, 상기 제2 절연 층을 성막한 후에, 상기 제2 절연 층의 상부 표면은 파상형(wavy)인 것인, 방법.
  8. 제7항에 있어서, 상기 상부 표면의 평균 피크와 상기 상부 표면의 평균 밸리 사이의 차이는 3 μm 내지 5 μm인 것인, 방법.
  9. 제5항에 있어서, 상기 제1 도전층이 상기 제2 도전층보다 3 배 내지 5 배 두꺼워지도록 상기 제1 도전층을 성막하는 단계를 더 포함하는, 방법.
  10. 제5항에 있어서, 상기 제2 절연 층을 성막한 후에, 평탄화 또는 폴리싱 프로세스를 수행하지 않고 상기 재배선 구조체 위에 상기 도전성 커넥터를 형성하는 것인, 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053371A (ja) * 2013-09-06 2015-03-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473999B2 (en) 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
JP5326281B2 (ja) * 2006-01-06 2013-10-30 ルネサスエレクトロニクス株式会社 半導体搭載用配線基板、その製造方法、及び半導体パッケージ
US7498252B2 (en) * 2006-09-29 2009-03-03 Intel Corporation Dual layer dielectric stack for microelectronics having thick metal lines
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
KR101731700B1 (ko) 2015-03-18 2017-04-28 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
DE102018123492A1 (de) 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
KR102040530B1 (ko) 2018-04-25 2019-11-05 성균관대학교산학협력단 광소결을 이용해 재배선층을 형성하는 방법
KR102145219B1 (ko) * 2018-07-27 2020-08-18 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
US11322450B2 (en) 2018-10-18 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package and method of forming the same
KR20200058055A (ko) * 2018-11-19 2020-05-27 삼성전자주식회사 반도체 패키지
KR102530322B1 (ko) * 2018-12-18 2023-05-10 삼성전자주식회사 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053371A (ja) * 2013-09-06 2015-03-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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