KR20220106653A - 반도체 패키징 및 그 형성 방법 - Google Patents

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Abstract

패키지는 제 1 반도체 기판; 유전체-유전체 본드를 이용하여 제 1 반도체 기판에 본딩된 집적 회로 다이; 제 1 반도체 기판 위의 그리고 집적 회로 다이 주위의 몰딩 화합물; 및 제 1 반도체 기판 및 집적 회로 다이 위의 재배선 구조물을 포함하고, 재배선 구조물은 집적 회로 다이에 전기적으로 접속된다. 집적 회로 다이는 제 2 반도체 기판을 포함하고, 제 2 반도체 기판은 제 1 측벽, 제 2 측벽, 및 제 1 측벽 및 제 2 측벽에 대향하는 제 3 측벽을 포함하고, 제 2 측벽은 제 1 측벽으로부터 오프셋된다.

Description

반도체 패키징 및 그 형성 방법{SEMICONDUCTOR PACKAGING AND METHODS OF FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 2021년 1월 22일에 출원된 미국 가출원 제63/140,290호의 이익을 주장하며, 이 출원은 여기에 참조로 포함된다.
발명의 배경이 되는 기술
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도에 있어서의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 개선은 최소 피처 크기의 반복 감소로부터의 결과였으며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 전자 디바이스를 축소시키고자 하는 요구가 높아짐에 따라, 반도체 다이의 보다 작고 더 생산적인 패키징 기술에 대한 필요성이 부상하였다. 이러한 패키징 시스템의 예로는 PoP(Package-on-Package) 기술이 있다. PoP 디바이스에서는, 상단 반도체 패키지가 하단 반도체 패키지의 상단 상에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB; printed circuit board) 상의 작은 점유면적 및 강화된 기능을 갖는 반도체 디바이스의 생산을 가능하게 한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 2, 도 3, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12a, 도 12b, 및 도 12c는 일부 실시예에 따른 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계의 단면도를 예시한다.
도 13, 도 14a 및 도 14b는 일부 실시예에 따른 디바이스 스택의 형성 및 구현의 단면도를 예시한다.
이하 발명개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명료함을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
일부 실시예에 따르면, 반도체 패키지는 벌크 실리콘 기판 등과 같은 벌크 반도체 기판에 본딩되는 몰딩된 다이를 포함한다. 반도체 기판은 열 방출을 개선하기 위해 패키지에서 반도체 재료의 부피를 증가시킬 수 있다. 또한, 반도체 기판은 몰딩 화합물에 봉지되어 있지 않으며, 반도체 기판의 포함은 반도체 패키지 내의 몰딩 화합물의 부피를 크게 증가시키지 않는다. 그 결과, 열악한 휨 제어 등과 같은 몰딩 화합물 부피 증가와 연관된 결함이 회피될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위해 후속 프로세싱에서 패키징될 것이다. 각각의 집적 회로 다이(50)는 로직 다이(예를 들어, 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU), 시스템 온 칩(system-on-a-chip; SoC), 애플리케이션 프로세서(application processor; AP), 마이크로 컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 미세-전자-기계-시스템(micro-electro-mechanical-system; MEMS) 다이, 신호 프로세싱 다이(예를 들어 디지털 신호 프로세싱(digital signal processing; DSP), 프런트-엔드 다이(예를 들어, 아날로그 프런트 엔드(analog front-end; AFE) 다이) 등, 또는 이들의 조합일 수 있다.
스크라이브 라인 영역(55)에 의해 분리된 상이한 다수의 집적 회로 다이(50)를 포함할 수 있는 집적 회로 다이(50)가 웨이퍼(70) 내에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하기 위해 적용가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예를 들어, 각각의 집적 회로 다이(50)는 도핑되거나 도핑되지 않은, 실리콘과 같은 반도체 기판(52), 또는 SOI(semiconductor-on-insulator) 기판의 활성 층을 포함한다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 반도체 기판(52)은 때때로 전면(front side)이라 불리는 활성 표면(예를 들어, 도 1에서 위쪽을 향하는 표면) 및 때때로 후면(back side)이라 불리는 비활성 표면(예를 들어,도 1에서 아래쪽을 향하는 표면)을 갖는다.
디바이스(트랜지스터로 표시됨)(54)는 반도체 기판(52)의 전면에 형성될 수 있다. 디바이스(54)는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(inter-layer dielectric; ILD)(56)는 반도체 기판(52)의 전면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸고 디바이스(54)를 덮을 수 있다. ILD(56)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(Undoped Silicate Glass) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
도전성 플러그(58)는 ILD(56)를 통해 연장되어 디바이스(54)를 전기적 및 물리적으로 커플링한다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 도전성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 커플링할 수 있다. 도전성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등 또는 이들의 조합으로 형성될 수 있다. 상호접속 구조물(60)은 ILD(56) 및 도전성 플러그(58) 위에 있다. 상호접속 구조물(60)은 집적 회로를 형성하기 위해 디바이스(54)를 상호접속한다. 상호접속 구조물(60)은 ILD(56) 상의 유전체 층에서 예를 들어 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호접속 구조물(60)의 금속화 패턴은 도전성 플러그(58)에 의해 디바이스(54)에 전기적으로 커플링된다.
집적 회로 다이(50)는 외부 접속이 이루어진 알루미늄 패드와 같은 패드(62)를 더 포함한다. 패드(62)는 상호접속 구조물(60) 내부 및/또는 상과 같이 집적 회로 다이(50)의 활성 측 상에 있다. 하나 이상의 패시베이션 필름(64)은 패드(62) 및 상호접속 구조물(60)의 부분 상과 같은 집적 회로 다이(50) 상에 있다. 개구부는 패시베이션 필름(64)을 통해 패드(62)로 연장된다. 도전성 필러(예를 들어, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)는 패시베이션 필름(64)의 개구부를 통해 연장되고 패드(62)의 각각의 패드에 물리적으로 그리고 전기적으로 커플링된다. 다이 커넥터(66)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각각의 집적 회로를 전기적으로 커플링한다.
선택적으로, 솔더 영역(예를 들어, 솔더 볼 또는 솔더 범프)은 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50) 상에 칩 프로브(chip probe; CP) 테스트를 수행하기 위해 사용될 수 있다. 각각의 집적 회로 다이(50)가 KGD(known good die)인지를 확인하기 위해 집적 회로 다이(50) 상에 CP 테스트가 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)에만 후속 프로세스가 행해져 패키징되고, CP 테스트에 실패한 다이는 패키징되지 않는다. 테스트 후, 솔더 영역은 후속 프로세싱 단계에서 제거될 수 있다.
유전체 층(68)은 패시베이션 필름(64) 및 다이 커넥터(66)와 같은 집적 회로 다이(50)의 활성 측 상에 있을(또는 있지 않을) 수 있다. 유전체 층(68)은 다이 커넥터(66)를 측방으로 봉지하고, 유전체 층(68)은 집적 회로 다이(50)와 측방으로 접해(coterminous) 있다. 초기에, 유전체 층(68)은 유전체 층(68)의 최상단 표면이 다이 커넥터(66)의 최상단 표면 위에 있도록 다이 커넥터(66)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 실시예에서, 유전체 층(68)은 솔더 영역도 매립할 수 있다. 대안적으로, 솔더 영역은 유전체 층(68)을 형성하기 전에 제거될 수 있다.
유전체 층(68)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 또는 이들의 조합일 수 있다. 유전체 층(68)은 예를 들어 스핀 코팅, 라미네이션, 화학 기상 증착(chemical vapor deposition; CVD) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 동안 유전체 층(68)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66)는 매립된 채로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터(66)는 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
도 2 내지 도 6c는 일부 실시예에 따라 웨이퍼(70)로부터 집적 회로 다이(50)를 싱귤레이팅하는 중간 단계를 도시한다. 도 2에서, 캐리어 기판(102)이 제공되고, 본딩 필름(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 다수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있도록 웨이퍼일 수 있다.
본딩 필름(104)은 캐리어 기판(102) 위에 성막될 수 있다. 본딩 필름(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 본딩 필름(104)은 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD) 등과 같은 적절한 성막 프로세스를 사용하여 성막될 수 있다. 선택적으로, 그 후, 본딩 필름(104)이 높은 수준의 평면성을 갖도록 본딩 필름(104)의 상단 표면을 레벨링하기 위해 평탄화 단계가 수행될 수 있다.
집적 회로 다이(50)를 포함하는 웨이퍼(70)는 본딩 층(105)에 의해 캐리어 기판(102) 및 본딩 필름(104)에 부착된다. 본딩 층(105)은 본딩 필름(104)과 유사한 재료로 형성될 수 있고, 본딩 층(105)은 본딩 필름(104)과 유사한 프로세스를 사용하여 웨이퍼(70)의 전면 표면 상에 성막될 수 있다. 예를 들어, 본딩 필름(105)은 CVD, PVD, ALD 등에 의해 웨이퍼(70)의 유전체 층(68) 위에 성막될 수 있다.
웨이퍼(70)는 웨이퍼(70)의 전면이 캐리어 기판(102)을 향하고 본딩 필름(105)이 산화물-산화물 본드 등에 의해 본딩 층(104)에 직접 본딩되도록 아래로 향하게 부착된다. 예시적인 본딩 프로세스는 본딩 층(104 또는 105) 중 하나 이상에 표면 처리를 적용함으로써 시작된다. 표면 처리는 진공 환경에서 수행될 수 있는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리 후에, 표면 처리는 본딩 층(104 또는 105) 중 하나 이상에 적용될 수 있는 세정 프로세스(예를 들어, 탈 이온수 등으로 린스)을 더 포함할 수 있다. 그 후, 본딩 프로세스가 진행되어 웨이퍼(70)를 캐리어 기판(102)에 정렬한다. 다음으로, 본딩 프로세스는 웨이퍼(70)의 본딩 층(105)이 캐리어 기판(102) 상의 본딩 층(104)과 접촉하는 동안 사전-본딩(pre-bonding) 단계를 포함한다. 사전 본딩은 실온(예를 들어, 약 21 ℃ 내지 약 25 ℃)에서 수행된다. 본딩 프로세스는 예를 들어 약 150 ℃ 내지 약 400 ℃의 온도에서 약 0.5 시간 내지 약 3 시간의 지속시간 동안 어닐링을 계속 수행하여, 본딩 층(104)과 본딩 층(105) 사이에 산화물-산화물 본드가 형성되게 한다.
도 3에서, 웨이퍼(70)는 박형화된다. 박형화 프로세스는 웨이퍼(70)의 기판(52)에 적용되는 기계적 연마, CMP 프로세스, 에치백 프로세스 등을 포함할 수 있다. 후속 프로세스에서, 몰딩 화합물은 웨이퍼의 싱귤레이팅된 다이(50) 주위에 형성될 수 있다. 따라서, 웨이퍼(70)를 박형화함으로써, 이후에 사용되는 몰딩 화합물의 부피를 감소시켜 휨 제어를 개선할 수 있다. 또한, 웨이퍼(70)를 박형화하는 것은 후속 싱귤레이션 프로세스로 인한 결함(예를 들어, 박리)을 용이하게 하고 감소시킬 수 있다. 박형화 후에, 웨이퍼(70)는 약 150 ㎛ 내지 약 200 ㎛의 범위 내의 두께(T1)를 가질 수 있다. 웨이퍼(70)가 이 범위를 넘어서 박형화되는 경우(예를 들어, 두께(T1)가 약 150 ㎛보다 작은 경우) 결과의 패키지에서 열 방출이 충분하지 않다는 것이 관찰되었다. 웨이퍼(70)가 너무 적게 박형화되면(예를 들어, 두께(T1)가 약 200㎛ 보다 큰 경우), 과잉 몰딩 화합물이 다이(50)를 봉지하기 위해 사용되며, 결과의 패키지는 휨 제어가 불량하다는 것이 관찰되었다.
도 3에 의해 추가로 예시된 바와 같이, 본딘 필름(118)은 웨이퍼(70)의 후면 상에 성막된다. 본딩 필름(118)은 상술된 본딩 필름(104)과 유사한 방법을 사용하여 성막될 수 있고 유사한 재료로 형성될 수 있다. 일부 실시예에서, 본딩 필름(118)은 약 1,000 Å 내지 약 5,000 Å의 범위 내의 두께(T2)를 가질 수 있다.
도 4에서, 웨이퍼(70)의 기판(52) 및 본딩 필름(118)은 스크라이브 라인 영역(55)에 리세스(119)를 형성하도록 패터닝될 수 있다. 리세스(119)의 패터닝은 예를 들어 포토 리소그래피 및 에칭의 조합으로 수행될 수 있다. 에칭 프로세스는 일부 실시예에서 건식 에칭 프로세스일 수 있고, 에칭 프로세스는 또한 이방성일 수 있다. 에칭 후에, 리세스(119)에 의해 노출된 기판(52)의 표면으로부터 에칭 잔여부 및 기타 오염물을 제거하기 위해 선택적 세정 프로세스가 적용될 수 있다. 결과의 리세스(119)는 약 60 ㎛ 내지 약 100 ㎛의 범위 내의 폭(W1)을 가질 수 있다. 리세스는 개선된 측벽 프로파일(예를 들어, 더 수직적인)을 제공하고, 칩핑(chipping)을 감소시키고, 후속 싱귤레이션 프로세스에서 박리를 감소시키기 위해 형성될 수 있다.
도 5a에서, 패키지 컴포넌트(100)는 그 후 뒤집혀서 프레임(119) 상에 배치된다. 캐리어 기판(102), 본딩 층(104) 및 본딩 층(105)은 그 후 연삭, 에칭(예를 들어, 습식 에칭), CMP, 이들의 조합 등에 의해 제거되어 웨이퍼(70)의 유전체 층(68)을 노출시킬 수 있다.
그 후, 집적 회로 다이(50)는 웨이퍼(70)로부터 싱귤레이팅된다. 일부 실시예에서, 싱귤레이션은 블레이드(120)를 스크라이브 라인 영역(55)에 적용하여 웨이퍼(70)를 관통해 리세스(70)까지 쏘잉(sawing)하거나 절단하는 것을 포함한다. 결과적으로, 커프(kerf)(121)는 인접한 집적 회로 다이(50) 사이에 형성되고, 집적 회로 다이(50)는 서로 분리된다. 일부 실시예에서, 블레이드(120)는 커프(121)가 리세스(119)와 대칭되도록 리세스(119)의 중심과 정렬된다. 다른 실시예에서, 커프가 리세스(119)와 비대칭되도록 블레이드(120)는 리세스(119)의 중심으로부터 오프셋될 수 있다. 쏘잉하는 동안, 블레이드(120)의 위치는 약 5 ㎛ 이하만큼 측방 방향으로 이동될 수 있고, 결과의 커프(121)는 약 40 ㎛ 내지 약 60 ㎛의 범위 내의 폭(W2)을 가질 수 있다.
도 5b는 웨이퍼(70)의 평면도를 도시한다. 도시된 바와 같이, 각각의 다이(50)는 시일 링(seal ring)(57)에 의해 둘러싸여 있다. 다이는 스크라이브 라인 영역(55)에 의해 분리된다. 커프(121)의 폭(W2)은 리세스(119)의 폭(W1)보다 작을 수 있다. 다른 구성이 또한 가능하다.
도 6a 내지 도 6c는 일부 실시예에 따른 싱귤레이션 후의 다이(50)의 상세도를 도시한다. 도 6a는 블레이드(120)가 리세스(119)의 중심과 정렬되는 대칭적 싱귤레이션 프로세스의 결과인 다이(50)를 도시한다. 결과의 구조물에서, 기판(52)은 각각 측벽(52B 및 52D)으로부터 오프셋된 측벽(52A 및 52C)을 포함한다. 구체적으로, 측벽(52A)은 거리(D1)만큼 측벽(52B)으로부터 오프셋되고, 측벽(52C)은 동일한 거리(D1)만큼 측벽(52D)으로부터 오프셋된다. 일부 실시예에서, 거리(D1)는 약 5 ㎛ 내지 약 10 ㎛의 범위 내에 있을 수 있다. 본딩 층(118)의 측벽은 측벽(52A 및 52C)과 정렬된다.
도 6b 및 도 6c는 블레이드(120)가 리세스(119)의 중심으로부터 오프셋되는 비대칭 싱귤레이션 프로세스의 결과인 다이(50)를 도시한다. 도 6b의 결과의 구조물에서, 기판(52)의 측벽(52A)은 거리(D2)만큼 기판(52)의 측벽(52B)으로부터 오프셋되고, 기판(52)의 측벽(52C)은 거리(D2)와는 상이한 거리(D3)만큼 기판(52)의 측벽(52D)으로부터 오프셋된다. 구체적으로, 거리(D2)는 거리(D3)보다 크거나 작을 수 있다. 이러한 실시예에서, 거리(D2 및 D3) 각각은 약 5㎛ 내지 약 10㎛의 범위 내에 있을 수 있다. 도 6c의 구조물에서, 기판(52)은 약 5 ㎛ 내지 약 10 ㎛의 범위 내에 있을 수 있는 거리(D4)만큼 측벽(52B)으로부터 오프셋된 측벽(52A)을 포함한다. 기판(52)은 상호접속 구조물(60)로부터 본딩 층(118)까지 선형으로 그리고 연속적으로 연장되는 측벽(52C)을 더 포함한다. 다른 구성이 또한 가능할 수 있다. 도 6b 및 도 6c 모두에서, 본딩 층(118)의 측벽은 측벽(52A 및 52C)과 정렬된다.
도 7 내지 도 12c는 싱귤레이팅된 집적 회로 다이(50)를 포함하는 반도체 패키지(100)를 형성하는 중간 단계를 도시한다. 제 1 패키지 영역(100A) 및 제 2 패키지 영역(100B)이 예시되고, 집적 회로 다이(50) 중 하나 이상이 패키징되어 패키지 영역(100A 및 100B) 각각에 집적 회로 패키지를 형성한다. 집적 회로 패키지는 InFO(Integrated Fan-Out) 패키지라고도 할 수 있다.
도 7에서, 싱귤레이팅된 다이(50)는 각각의 패키지 영역(100A 및 100B)에서 벌크 반도체 기판(127)에 부착된다. 2개의 다이(50)가 각각의 패키지 영역(100A 및 100B)에 부착되는 것으로 도시되어 있지만, 다른 실시예에서 각각의 패키지 영역에 더 많거나 더 적은 수의 다이(50)가 부착될 수 있다. 반도체 기판(127)은 실리콘 등과 같은 반도체 재료를 포함할 수 있다. 반도체 기판(127)은 일부 실시예에서 임의의 능동 또는 수동 디바이스를 포함하지 않을 수 있다. 유전체 층(123)이 반도체 기판(127) 상에 형성되고, 정렬 마크(125)가 유전체 층(123) 내에 배치될 수 있다. 일부 실시예에서, 유전체 층(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 폴리머 등을 포함할 수 있고, PVD, CVD, ALD 등에 의해 성막될 수 있다. 또한, 정렬 마크(125)는 예를 들어 다마신 프로세스에 의해 유전체 층(123)에 형성된 도전성 재료를 포함할 수 있다. 다른 재료 및 형성 방법이 또한 가능하다. 정렬 마크(125)는 각각의 패키지 영역(100A 및 100B)에서 반도체 기판(127) 상의 다이(50)의 정확한 배치를 용이하게 할 수 있다.
본딩 층(121)은 유전체 층(123) 및 정렬 마크(125) 위에 성막된다. 일부 실시예에서, 본딩 층(121)은 본딩 층(104)에 대해 상술된 바와 유사한 재료를 포함할 수 있고 유사한 프로세스로 형성될 수 있다. 다이(50)는 본딩 층(118)을 사용하여 본딩 층(121)에 본딩될 수 있다. 예를 들어, 본딩 층(118 및 121)은 본딩 층(104 및 105)을 본딩하는 것과 관련하여 상술된 바와 유사한 프로세스를 사용하여 산화물-산화물 본드로 직접 본딩될 수 있다.
다양한 실시예에서, 반도체 기판(127)의 추가는 다이(50)로부터의 향상된 열 방출을 허용한다. 반도체 기판(52 및 127)의 재료(예를 들어, 실리콘)는 상대적으로 높은 열 방출 특성을 가질 수 있고, 반도체 기판(127)의 추가와 함께 재료의 부피를 증가시키는 것은 결과의 패키지에서 열 방출을 개선할 수 있다. 일부 실시예에서, 반도체 기판(127)은 약 70 ㎛ 내지 약 270 ㎛의 범위 내의 두께(T3)를 가지며, 반도체 기판의 두께(T3) 대 기판(52)의 두께(T4)의 비율은 약 0.5 내지 약 2, 예를 들어 약 1 내지 약 2의 범위 내일 수 있다. 상기 범위 내의 반도체 기판(127)을 추가함으로써 결과의 패키지의 열 방출이 충분히 개선될 수 있음이 관찰되었다.
도 8에서, 봉지재(encapsulant)(142)는 집적 회로 다이(50) 주위와 반도체 기판(127) 위에 형성된다. 형성 후, 봉지재(142)는 집적 회로 다이(50)를 봉지한다. 봉지재(142)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(142)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있고, 집적 회로 다이(50)가 매립되거나 덮이도록 캐리어 기판(102) 위에 형성될 수 있다. 봉지재(142)는 집적 회로 다이(50) 사이의 갭 영역에 추가로 형성된다. 봉지재(142)는 액체 또는 반액체 형태로 도포된 후 경화될 수 있다. 봉지재(142)가 반도체 기판(127) 주위에 디스펜싱되지 않기 때문에, 열 도전성 반도체 재료의 부피가 증가하더라도 결과의 패키지 내의 봉지재(142)의 부피는 증가하지 않는다. 따라서, 결과의 패키지의 휨 제어가 허용가능한 수준으로 유지된다.
도 9에서, 다이 커넥터(66)를 노출시키기 위해 봉지재(142) 상에 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 다이 커넥터(66)가 노출될 때까지 유전체 층(68) 및/또는 다이 커넥터(66)의 재료를 제거할 수 있다. 다이 커넥터(66), 유전체 층(68) 및 봉지재(142)의 상단 표면은 프로세스 변동 내에서 평탄화 프로세스 후에 실질적으로 동일 평면 상에 있다. 평탄화 프로세스는, 예를 들어 화학-기계적 연마(CMP), 연삭 프로세스 등일 수 있다. 일부 실시예에서, 예를 들어 다이 커넥터(66)가 이미 노출된 경우 평탄화가 생략될 수 있다.
도 10에서, 전면 재배선 구조물(122)은 봉지재(142) 및 집적 회로 다이(50) 위에 형성된다. 전면 재배선 구조물(122)은 유전체 층(124, 128, 132 및 136) 및 금속화 패턴(126, 130 및 134)을 포함한다. 금속화 패턴은 또한 재배선 층 또는 재배선 라인으로 지칭될 수 있다. 전면 재배선 구조물(122)은 3개의 금속화 패턴 층을 갖는 예로서 도시된다. 더 많거나 더 적은 유전체 층 및 금속화 패턴이 전면 재배선 구조물(122)에 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성되는 경우, 이하 논의되는 단계 및 프로세스는 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성되어야하는 경우, 이하 논의되는 단계 및 프로세스는 반복될 수 있다.
재배선 구조물(122)을 형성하는 예로서, 유전체 층(124)은 봉지재(142) 및 다이 커넥터(66) 상에 성막된다. 일부 실시예에서, 유전체 층(124)은 PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성되고, 이는 리소그래피 마스크를 사용하여 패처닝될 수 있다. 유전체 층(124)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(124)은 그 후 패터닝된다. 패터닝은 관통 비아(116) 및 다이 커넥터(66)의 부분을 노출하는 개구부를 형성한다. 패터닝은 유전체 층(124)이 감광성 재료이거나 또는 유전체 층(124)을 광에 노출 및 현상하는 것 또는 예를 들어 이방성 에칭을 사용하여 에칭하는 것과 같은 허용가능한 프로세스에 의해 이루어질 수 있다.
금속화 패턴(126)이 그 후 형성된다. 금속화 패턴(126)은 유전체 층(124)의 주 표면을 따라 연장되고 유전체 층(124)을 관통하여 연장되어 집적 회로 다이(50)에 물리적으로 그리고 전기적으로 커플링하는 도전성 요소를 포함한다. 금속화 패턴(126)을 형성하는 예로서, 시드 층은 유전체 층(124) 위에 그리고 유전체 층(124)을 통해 연장되는 개구부 내에 형성된다. 일부 실시예에서, 시드 층은 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구부를 형성한다. 그 후, 포토레지스트의 개구부 내에 그리고 시드 층의 노출된 부분 상에 도전성 재료가 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료와 시드 층의 하부 부분의 조합은 금속화 패턴(126)을 형성한다. 도전성 재료가 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용하여 시드 층의 노출된 부분이 제거된다.
유전체 층(128)은 금속화 패턴(126) 및 유전체 층(124) 상에 성막된다. 유전체 층(128)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다.
그 후, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체 층(128)의 주 표면 상에 있고 이를 따라 연장되는 부분을 포함한다. 금속화 패턴(130)은 금속화 패턴(126)을 물리적 그리고 전기적으로 커플링하기 위해 유전체 층(128)을 통해 연장되는 부분을 더 포함한다. 일부 실시예에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 크기를 가진다. 예를 들어, 금속화 패턴(130)의 도전성 라인 및/또는 비아는 금속화 패턴(126)의 도전성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
유전체 층(132)은 금속화 패턴(130) 및 유전체 층(128) 상에 성막된다. 유전체 층(132)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다.
그 후, 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체 층(132)의 주 표면 상에 있고 이를 따라 연장되는 부분을 포함한다. 금속화 패턴(134)은 금속화 패턴(130)을 물리적으로 그리고 전기적으로 커플링하기 위해 유전체 층(132)을 통해 연장되는 부분을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식 및 유사한 재료으로 형성될 수 있다. 금속화 패턴(134)은 전면 재배선 구조물(122)의 최상단 금속화 패턴일 수 있다. 따라서, 전면 재배선 구조물(122)의 모든 중간 금속화 패턴(예를 들어, 금속화 패턴(126 및 130))은 일부 실시예에서 금속화 패턴(134)과 집적 회로 다이(50) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(134)은 금속화 패턴(126 및 130)과는 상이한 크기를 가진다. 예를 들어, 금속화 패턴(134)의 도전성 라인 및/또는 비아는 금속화 패턴(126 및 130)의 도전성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
유전체 층(136)은 금속화 패턴(134) 및 유전체 층(132) 상에 성막된다. 유전체 층(136)은 유전체 층(124)과 유사한 방식으로 형성될 수 있으며, 유전체 층(124)과 동일한 재료로 형성될 수 있다. 유전체 층(136)은 전면 재배선 구조물(122)의 최상단 유전체 층일 수 있다. 이와 같이, 전면 재배선 구조물(122)의 모든 금속화 패턴(예를 들어, 금속화 패턴(126, 130, 134))이 일부 실시예에서 유전체 층(136)과 집적 회로 다이(50A 및 50B) 사이에 배치된다. 또한, 전면 재배선 구조물(122)(예를 들어, 유전체 층(124, 128, 132))의 모든 중간 유전체 층은 유전체 층(136)과 집적 회로 다이(50) 사이에 배치된다.
UBM(138)은 전면 재배선 구조물(122)에 대한 외부 접속을 위해 형성된다. UBM(138)은 유전체 층(136)의 주 표면 상에 있고 이를 따라 연장되는 범프 부분을 가지며, 유전체 층(136)을 통해 연장되어 금속화 패턴(134)을 물리적으로 그리고 전기적으로 커플링하는 비아 부분을 가진다. 그 결과, UBM(138)은 집적 회로 다이(50)에 전기적으로 커플링된다. UBM(138)은 금속화 패턴(126)과 동일한 재료로 형성될 수 있다. 일부 실시예에서, UBM(138)은 금속화 패턴(126, 130 및 134)과는 상이한 크기를 가진다.
도전성 커넥터(150)는 UBM(138) 상에 형성된다. 도전성 커넥터(150)는 볼 그리드 어레이(ball grid array; BGA) 커넥터, 솔더 볼, 금속 필러, 제어된 붕괴 칩 접속(controlled collapse chip connection; C4) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐-침지 금 기법(nickel-electroless palladium-immersion gold technique; ENEPIG) 형성 범프 등일 수 있다. 도전성 커넥터(150)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 도전성 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(150)는 초기에 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되면, 재료를 원하는 범프 형상으로 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(150)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예를 들어, 구리 필러)를 포함한다. 금속 필러는 솔더링하지 않고 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층은 금속 필러의 상단 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다.
도 11에서, 각각의 패키지 영역(100A 및 100B)에서 패키지(100)를 분리하기 위해 싱귤레이션 프로세스가 적용될 수 있다. 패키지(100)의 배향은 뒤집혀질 수 있고, 패키지(100)는 테이프(도시되지 않음)에 부착될 수 있다. 또한, 하나 이상의 패시베이션 층이 집적 회로 다이(50) 및 재배선 구조물(122)과 대향하는 반도체 기판(127)의 표면 상에 선택적으로 성막될 수 있다. 예를 들어, 다이 부착 필름(die attach film; DAF)(135) 및 유전체 층(137)이 반도체 기판(127)의 노출된 표면 상에 형성될 수 있다. 유전체 층(137)은 실리콘 질화물, 실리콘 산질화물, 폴리머 재료(예를 들어, 폴리벤즈옥사졸(PBO), 폴리이미드) 등을 포함할 수 있다. DAF(135) 및 유전체 층(137)은 CVD, PVD, ALD, 이들의 조합 등에 의해 성막될 수 있다. DAF(135) 및 유전체 층(137)은 반도체 기판(127)의 노출된 표면 상의 산화를 보호하고 감소시키는데 사용될 수 있다. DAF(135) 및 유전체 층(137)은 선택적이며, DAF(135) 및/또는 유전체 층(137)은 다른 실시예에서 생략될 수 있다.
도 12a에서, 각각의 싱귤레이팅된 제 1 패키지 컴포넌트(100)는 그 후 도전성 커넥터(150)를 사용하여 패키지 기판(300)에 장착될 수 있다. 패키지 기판(300)은 기판 코어(302) 및 기판 코어(302) 위의 본드 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 이루어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등이 또한 사용될 수 있다. 추가적으로, 기판 코어(302)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 재료 층을 포함한다. 하나의 대안적인 실시예에서, 기판 코어(302)는 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안으로는 비스말레이미드-트리 아진 BT 수지, 또는 대안적으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업 필름이 기판 코어(302)에 사용될 수 있다.
기판 코어(302)는 능동 및 수동 장치(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스를 사용하여 디바이스 스택 설계의 구조물적 그리고 기능적 요건을 생성할 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판 코어(302)는 또한, 본드 패드(304)가 금속화 층 및 비아에 물리적으로 그리고/또는 전기적으로 커플링된 채로 금속화 층 및 비아(도시되지 않음)를 포함할 수 있다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수 있으며 다양한 비바이스들을 접속시켜 기능 회로부를 형성하도록 설계된다. 금속화 층은 도전성 재료의 층을 상호접속하는 비아와 함께 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교호 층으로 형성될 수 있으며, 임의의 적절한 프로세스(예를 들어, 성막, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(302)는 능동 및 수동 디바이스를 실질적으로 포함하지 않는다.
일부 실시예에서, 도전성 커넥터(150)는 제 1 패키지 컴포넌트(100)를 본드 패드(304)에 부착하기 위해 리플로우된다. 도전성 커넥터(150)는 기판 코어(302) 내에 금속화 층을 포함하여 패키지 기판(300)을 전기적으로 그리고/또는 물리적으로 커플링한다. 일부 실시예에서, 솔더 레지스트(306)는 기판 코어(302) 상에 형성된다. 도전성 커넥터(150)는 본드 패드(304)에 전기적으로 그리고 기계적으로 커플링되도록 솔더 레지스트(306)의 개구부에 배치될 수 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(302)의 영역을 보호하기 위해 사용될 수 있다.
도전성 커넥터(150)는 제 1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우되기 전에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있다. 남아있는 에폭시 부분은 도전성 커넥터(150)의 리플로우로 인해 응력을 감소시키고 조인트를 보호하기 위해 언더필로서 역할을 할 수 있다. 일부 실시예에서, 언더필(308)은 제 1 패키지 컴포넌트(100)와 패키지 기판(300) 사이에 형성되고 도전성 커넥터(150)를 둘러쌀 수 있다. 언더필(308)은 제 1 패키지 컴포넌트(100)가 부착된 후에 모세관(capillary) 유동 프로세스에 의해 형성될 수 있거나, 제 1 패키지 컴포넌트(100)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다.
일부 실시예에서, 수동 디바이스(예를 들어, 표면 실장 디바이스(surface mount device; SMD), 도시되지 않음)는 또한 제 1 패키지 컴포넌트(100)에(예를 들어, UBM(138)에) 또는 패키지 기판(300)에(예를 들어, 본드 패드(304)에) 부착될 수 있다. 예를 들어, 수동 디바이스는 도전성 커넥터(150)와 동일한 제 1 패키지 부품(100) 또는 패키지 기판(300)의 표면에 본딩될 수 있다. 수동 디바이스는 패키지 기판(300) 상에 제 1 패키지 컴포넌트(100)를 실장하기 전에 패키지 컴포넌트(100)에 부착될 수 있거나, 또는 패키지 기판(300) 상에 제 1 패키지 컴포넌트(100)를 실장하기 전에 또는 후에 패키지 기판(300)에 부착될 수 있다.
따라서, 반도체 패키지(400)가 제조된다. 다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은 예를 들어 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층에서 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만 아니라 최종 구조물에 대해서도 수행될 수 있다. 추가로, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
도 12a는 대칭적 싱귤레이션 프로세스가 웨이퍼(70)에 적용되는 도 6a의 구성에 대응하는 다이(50)를 포함하는 실시예를 도시한다. 다른 실시예는 비대칭 싱귤레이션 프로세스로 싱귤레이팅된 다이를 포함할 수 있다. 예를 들어, 도 12b 및 도 12c는 유사한 참조 번호가 도 12a의 실시예와 유사한 프로세스에 의해 형성된 유사한 요소를 나타내는 대안적인 실시예를 도시한다. 그러나, 도 12b 및 도 12c의 다이(50)는 각각 비대칭 싱귤레이션 프로세스를 사용하여 웨이퍼(70)로부터 싱귤레이팅된 도 6b 및 도 6c의 구성에 대응할 수 있다.
도 13, 도 14a 및 도 14b는 일부 대안적인 실시예에 따른 반도체 패키지(500)의 다양한 도면을 도시한다. 반도체 패키지(500)는 반도체 패키지(400)와 유사할 수 있으며, 여기서 동일한 도면 부호는 동일한 프로세스에 의해 형성된 동일한 요소를 나타낸다. 그러나, 패키지(500)의 반도체 기판(127)은 반도체 기판(127)을 통해 적어도 부분적으로 연장되는 도전성 비아(133)를 더 포함한다. 일부 실시예에서, 도전성 비아(133)는 집적 회로 다이를 향하는 반도체 기판의 표면에 배치된다. 도전성 비아(133)는 구리와 같은 금속을 포함할 수 있고, 예를 들어 다마신 프로세스에 의해 형성될 수 있다. 반도체 기판(127)에 도전성 비아(133)를 포함시키면 반도체 기판(127)의 열 전도율을 더욱 높일 수 있어 열 방출을 향상시킬 수 있다. 도 13은 대칭적 싱귤레이션 프로세스(예를 들어, 도 6a에서 설명된 바와 같이)로 싱귤레이션된 실시예의 집적 회로 다이를 예시하지만, 도 13의 패키지 구성이 또한 비대칭적 싱귤레이션 프로세스(예를 들어, 도 6b 및 도 6c에서 설명된 바와 같이)로 싱귤레이션된 다이에 적용될 수 있음을 이해해야 한다.
도 14a 및 도 14b는 반도체 기판(127) 내의 도전성 비아(133)의 평면도를 도시한다. 다이(50)의 위치는 참조를 위해 고스트로 도시된다. 도전성 비아(133) 각각은 약 5 ㎛ 내지 약 12 ㎛의 범위 내에 있을 수 있는 직경(TD)을 가질 수 있다. 일부 실시예에서(도 14a에 도시된 바와 같이), 도전성 비아(133)는 반도체 기판(127)에 걸쳐 균일하게 분포된다. 다른 실시예에서(도 14b에 도시된 바와 같이), 도전성 비아(133)의 밀도는 다이(50)와 중첩되는 반도체 기판(127)의 영역에 집중된다. 예를 들어, 도전성 비아(133)의 밀도는 다이(50)와 중첩되는 영역의 외부보다 다이(50)와 중첩되는 영역에서 더 높을 수 있다. 도전성 비아(133)를 (예를 들어, 다이(50)와 중첩되는) 영역에 비교적 높은 열 활동성으로 집중시킴으로써 열 방출이 더욱 개선될 수 있다.
실시예는 이점을 얻을 수 있다. 다양한 실시예에서, 반도체 패키지는 벌크 실리콘 기판 등과 같은 벌크 반도체 기판에 본딩되는 몰딩된 다이를 포함한다. 반도체 기판은 열 방출을 개선하기 위해 패키지에서 반도체 재료의 부피를 증가시킬 수 있다. 또한, 반도체 기판은 몰딩 화합물에 봉지되지 않으며, 반도체 기판의 포함은 반도체 패키지에서 몰딩 화합물의 부피를 크게 증가시키지 않는다. 그 결과, 열악한 휨 제어 등과 같은 몰딩 화합물 부피 증가와 관련된 결함이 회피될 수 있다. 선택적으로, 도전성 비아가 반도체 기판에 포함될 수 있어 열 방출을 더욱 향상시킬 수 있다.
일부 실시예에서, 방법은 집적 회로 다이를 제 1 반도체 기판에 본딩하는 단계 - 제 1 반도체 기판은 능동 디바이스를 포함하지 않음 - ; 제 1 반도체 기판 위에 그리고 집적 회로 다이 주위에 몰딩 화합물을 디스펜싱하는 단계; 및 몰딩 화합물 및 집적 회로 다이 위에 재배선 구조물을 형성하는 단계 - 재배선 구조물은 집적 회로 다이에 전기적으로 접속됨 - 를 포함한다. 선택적으로, 일부 실시예에서, 집적 회로 다이는 제 2 반도체 기판을 포함하고, 제 1 반도체 기판의 제 1 두께 대 제 2 반도체 기판의 제 2 두께의 비는 0.5 내지 2의 범위 내에 있다. 일부 실시예에서, 집적 회로 다이는 제 2 반도체 기판을 포함하고, 제 1 반도체 기판의 제 1 두께 대 제 2 반도체 기판의 제 2 두께의 비는 1 내지 2의 범위 내에 있다. 선택적으로, 일부 실시예에서, 집적 회로 다이를 제 1 반도체 기판에 본딩하는 단계는 제 1 반도체 기판 상의 제 1 유전체 층을 집적 회로 다이의 제 2 반도체 기판 상의 제 2 유전체 층에 직접 본딩하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 방법은 제 1 반도체 기판 상에 제 3 유전체 층을 형성하는 단계; 제 3 유전체 층에 정렬 마크를 형성하는 단계; 및 제 3 유전체 층 및 정렬 마크 상에 제 1 유전체 층을 형성하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 제 1 반도체 기판은 복수의 도전성 비아를 포함한다. 선택적으로, 일부 실시예에서, 방법은 웨이퍼로부터 집적 회로 다이를 싱귤레이팅하는 단계를 더 포함한다. 선택적으로, 일부 실시예에서, 웨이퍼로부터 집적 회로 다이를 싱귤레이팅하는 단계는, 웨이퍼의 제 2 반도체 기판 내에 리세스를 패터닝하는 단계; 및 리세스를 패터닝한 후에, 웨이퍼의 잔여부를 관통해 리세스까지 절단하는 블레이드를 적용하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 블레이드를 적용하는 단계는 블레이드를 리세스의 중심에 정렬하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 블레이드를 적용하는 단계는 리세스의 중심으로부터 오프셋되도록 블레이드를 정렬하는 단계를 포함한다.
일부 실시예에서, 패키지는 제 1 반도체 기판; 유전체-유전체 본드를 이용하여 제 1 반도체 기판에 본딩된 집적 회로 다이 - 집적 회로 다이는 제 2 반도체 기판을 포함하고, 제 2 반도체 기판은 제 1 측벽, 제 2 측벽, 및 제 1 측벽 및 제 2 측벽과 대향하는 제 3 측벽을 포함하고, 제 2 측벽은 제 1 측벽으로부터 오프셋됨 - ; 제 1 반도체 기판 위의 그리고 집적 회로 다이 주위의 몰딩 화합물; 및 제 1 반도체 기판 및 집적 회로 다이 위의 재배선 구조물 - 재배선 구조물은 집적 회로 다이에 전기적으로 접속됨 - 을 포함한다. 선택적으로, 일부 실시예에서, 제 2 반도체 기판은 제 1 측벽 및 제 2 측벽에 대향하는 제 4 측벽을 더 포함하고, 제 4 측벽은 제 3 측벽으로부터 오프셋된다. 선택적으로, 일부 실시예에서, 제 1 측벽이 제 2 측벽으로부터 오프셋되는 제 1 거리는, 제 4 측벽이 제 3 측벽으로부터 오프셋되는 제 2 거리와 동등하다. 선택적으로, 일부 실시예에서, 제 1 측벽이 제 2 측벽으로부터 오프셋되는 제 1 거리는, 제 4 측벽이 제 3 측벽으로부터 오프셋되는 제 2 거리보다 크다. 선택적으로, 일부 실시예에서, 제 3 측벽은 선형이고 제 2 반도체 기판의 최상단 표면으로부터 제 2 반도체 기판의 최하단 표면까지 연속적으로 연장된다. 선택적으로, 일부 실시예에서, 패키지는 제 1 반도체 기판 내의 복수의 도전성 비아를 더 포함한다.
일부 실시예에서, 패키지는 벌크 기판; 벌크 기판에 본딩된 디바이스 다이 - 디바이스 다이는 반도체 기판을 포함하고, 벌크 기판의 두께 대 반도체 기판의 두께의 비는 0.5 내지 2의 범위 내에 있음 - ; 벌크 기판 위의 몰딩 화합물 - 몰딩 화합물은 벌크 기판을 봉지하지 않고 디바이스 다이를 봉지함 - ; 및 벌크 기판과 대향하는 디바이스 다이의 측 상에 있는 재배선 층을 포함한다. 선택적으로, 일부 실시예에서, 벌크 기판은 복수의 관통 비아를 더 포함한다. 선택적으로, 일부 실시예에서, 복수의 관통 비아는 벌크 기판에 걸쳐 균일한 분포를 가진다. 선택적으로, 일부 실시예에서, 복수의 관통 비아는 벌크 기판의 제 2 영역에 비해 벌크 기판의 제 1 영역에서 고밀도를 가지며, 벌크 기판의 제 1 영역은 디바이스 다이와 중첩한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 방법에 있어서,
집적 회로 다이를 제 1 반도체 기판에 본딩하는 단계 - 상기 제 1 반도체 기판은 능동 디바이스를 포함하지 않음 - ;
상기 제 1 반도체 기판 위에 그리고 상기 집적 회로 다이 주위에 몰딩 화합물을 디스펜싱(dispensing)하는 단계; 및
상기 몰딩 화합물 및 상기 집적 회로 다이 위에 재배선 구조물을 형성하는 단계 - 상기 재배선 구조물은 상기 집적 회로 다이에 전기적으로 접속됨 -
를 포함하는 방법.
2. 제 1 항에 있어서, 상기 집적 회로 다이는 제 2 반도체 기판을 포함하고, 상기 제 1 반도체 기판의 제 1 두께 대 상기 제 2 반도체 기판의 제 2 두께의 비는 0.5 내지 2의 범위 내에 있는 것인 방법.
3. 제 1 항에 있어서, 상기 집적 회로 다이는 제 2 반도체 기판을 포함하고, 상기 제 1 반도체 기판의 제 1 두께 대 상기 제 2 반도체 기판의 제 2 두께의 비는 1 내지 2의 범위 내에 있는 것인 방법.
4. 제 1 항에 있어서, 상기 집적 회로 다이를 상기 제 1 반도체 기판에 본딩하는 단계는, 상기 제 1 반도체 기판 상의 제 1 유전체 층을 상기 집적 회로 다이의 제 2 반도체 기판 상의 제 2 유전체 층에 직접 본딩하는 단계를 포함하는 것인 방법.
5. 제 4 항에 있어서,
상기 제 1 반도체 기판 상에 제 3 유전체 층을 형성하는 단계;
상기 제 3 유전체 층에 정렬 마크를 형성하는 단계; 및
상기 제 3 유전체 층 및 상기 정렬 마크 상에 상기 제 1 유전체 층을 형성하는 단계
를 더 포함하는 방법.
6. 제 1 항에 있어서, 상기 제 1 반도체 기판은 복수의 도전성 비아를 포함하는 것인 방법.
7. 제 1 항에 있어서,
웨이퍼로부터 상기 집적 회로 다이를 싱귤레이팅(singulating)하는 단계
를 더 포함하는 방법.
8. 제 7 항에 있어서, 상기 웨이퍼로부터 상기 집적 회로 다이를 싱귤레이팅하는 단계는,
상기 웨이퍼의 제 2 반도체 기판 내에 리세스를 패터닝하는 단계; 및
상기 리세스를 패터닝한 후에, 상기 웨이퍼의 잔여부를 관통해 상기 리세스까지 절단하기 위해 블레이드(blade)를 적용하는 단계를 포함하는 것인 방법.
9. 제 8 항에 있어서, 상기 블레이드를 적용하는 단계는, 상기 블레이드를 상기 리세스의 중심에 정렬하는 단계를 포함하는 것인 방법.
10. 제 8 항에 있어서, 상기 블레이드를 적용하는 단계는, 상기 블레이드를 상기 리세스의 중심으로부터 오프셋되도록 정렬하는 단계를 포함하는 것인 방법.
11. 패키지에 있어서,
제 1 반도체 기판;
유전체-유전체 본드(dielectric-to-dielectric bond)를 이용하여 상기 제 1 반도체 기판에 본딩된 집적 회로 다이 - 상기 집적 회로 다이는 제 2 반도체 기판을 포함하고, 상기 제 2 반도체 기판은 제 1 측벽, 제 2 측벽, 및 상기 제 1 측벽 및 상기 제 2 측벽과 대향하는 제 3 측벽을 포함하고, 상기 제 2 측벽은 상기 제 1 측벽으로부터 오프셋됨 - ;
상기 제 1 반도체 기판 위의 그리고 상기 집적 회로 다이 주위의 몰딩 화합물; 및
상기 제 1 반도체 기판 및 상기 집적 회로 다이 위의 재배선 구조물 - 상기 재배선 구조물은 상기 집적 회로 다이에 전기적으로 접속됨 -
을 포함하는 패키지.
12. 제 11 항에 있어서, 상기 제 2 반도체 기판은 상기 제 1 측벽 및 상기 제 2 측벽에 대향하는 제 4 측벽을 더 포함하고, 상기 제 4 측벽은 상기 제 3 측벽으로부터 오프셋되는 것인 패키지.
13. 제 12 항에 있어서, 상기 제 1 측벽이 상기 제 2 측벽으로부터 오프셋되는 제 1 거리는, 상기 제 4 측벽이 상기 제 3 측벽으로부터 오프셋되는 제 2 거리와 동등한 것인 패키지.
14. 제 12 항에 있어서, 상기 제 1 측벽이 상기 제 2 측벽으로부터 오프셋되는 제 1 거리는, 상기 제 4 측벽이 상기 제 3 측벽으로부터 오프셋되는 제 2 거리보다 더 큰 것인 패키지.
15. 제 11 항에 있어서, 상기 제 3 측벽은 선형이고 상기 제 2 반도체 기판의 최상단 표면으로부터 상기 제 2 반도체 기판의 최하단 표면까지 연속적으로 연장되는 것인 패키지.
16. 제 11 항에 있어서,
상기 제 1 반도체 기판 내의 복수의 도전성 비아
를 더 포함하는 패키지.
17. 패키지에 있어서,
벌크 기판;
상기 벌크 기판에 본딩된 디바이스 다이 - 상기 디바이스 다이는 반도체 기판을 포함하고, 상기 벌크 기판의 두께 대 상기 반도체 기판의 두께의 비는 0.5 내지 2의 범위 내에 있음 - ;
상기 벌크 기판 위의 몰딩 화합물 - 상기 몰딩 화합물은 상기 벌크 기판을 봉지(encapsulating)하지 않고 상기 디바이스 다이를 봉지함 - ; 및
상기 벌크 기판과 대향하는 상기 디바이스 다이의 측 상에 있는 재배선 층
을 포함하는 패키지.
18. 제 17 항에 있어서, 상기 벌크 기판은 복수의 관통 비아를 더 포함하는 것인 패키지.
19. 제 17 항에 있어서, 상기 복수의 관통 비아는 상기 벌크 기판에 걸쳐 균일한 분포를 갖는 것인 패키지.
20. 제 17 항에 있어서, 상기 복수의 관통 비아는 상기 벌크 기판의 제 2 영역에 비해 상기 벌크 기판의 제 1 영역에서 고밀도를 가지며, 상기 벌크 기판의 제 1 영역은 상기 디바이스 다이와 중첩하는 것인 패키지.

Claims (10)

  1. 방법에 있어서,
    집적 회로 다이를 제 1 반도체 기판에 본딩하는 단계 - 상기 제 1 반도체 기판은 능동 디바이스를 포함하지 않음 - ;
    상기 제 1 반도체 기판 위에 그리고 상기 집적 회로 다이 주위에 몰딩 화합물을 디스펜싱(dispensing)하는 단계; 및
    상기 몰딩 화합물 및 상기 집적 회로 다이 위에 재배선 구조물을 형성하는 단계 - 상기 재배선 구조물은 상기 집적 회로 다이에 전기적으로 접속됨 -
    를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 집적 회로 다이는 제 2 반도체 기판을 포함하고, 상기 제 1 반도체 기판의 제 1 두께 대 상기 제 2 반도체 기판의 제 2 두께의 비는 0.5 내지 2의 범위 내에 있는 것인 방법.
  3. 제 1 항에 있어서, 상기 집적 회로 다이를 상기 제 1 반도체 기판에 본딩하는 단계는, 상기 제 1 반도체 기판 상의 제 1 유전체 층을 상기 집적 회로 다이의 제 2 반도체 기판 상의 제 2 유전체 층에 직접 본딩하는 단계를 포함하는 것인 방법.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 기판 상에 제 3 유전체 층을 형성하는 단계;
    상기 제 3 유전체 층에 정렬 마크를 형성하는 단계; 및
    상기 제 3 유전체 층 및 상기 정렬 마크 상에 상기 제 1 유전체 층을 형성하는 단계
    를 더 포함하는 방법.
  5. 제 1 항에 있어서, 상기 제 1 반도체 기판은 복수의 도전성 비아를 포함하는 것인 방법.
  6. 제 1 항에 있어서,
    웨이퍼로부터 상기 집적 회로 다이를 싱귤레이팅(singulating)하는 단계
    를 더 포함하는 방법.
  7. 제 6 항에 있어서, 상기 웨이퍼로부터 상기 집적 회로 다이를 싱귤레이팅하는 단계는,
    상기 웨이퍼의 제 2 반도체 기판 내에 리세스를 패터닝하는 단계; 및
    상기 리세스를 패터닝한 후에, 상기 웨이퍼의 잔여부를 관통해 상기 리세스까지 절단하기 위해 블레이드(blade)를 적용하는 단계를 포함하는 것인 방법.
  8. 패키지에 있어서,
    제 1 반도체 기판;
    유전체-유전체 본드(dielectric-to-dielectric bond)를 이용하여 상기 제 1 반도체 기판에 본딩된 집적 회로 다이 - 상기 집적 회로 다이는 제 2 반도체 기판을 포함하고, 상기 제 2 반도체 기판은 제 1 측벽, 제 2 측벽, 및 상기 제 1 측벽 및 상기 제 2 측벽과 대향하는 제 3 측벽을 포함하고, 상기 제 2 측벽은 상기 제 1 측벽으로부터 오프셋됨 - ;
    상기 제 1 반도체 기판 위의 그리고 상기 집적 회로 다이 주위의 몰딩 화합물; 및
    상기 제 1 반도체 기판 및 상기 집적 회로 다이 위의 재배선 구조물 - 상기 재배선 구조물은 상기 집적 회로 다이에 전기적으로 접속됨 -
    을 포함하는 패키지.
  9. 제 8 항에 있어서, 상기 제 2 반도체 기판은 상기 제 1 측벽 및 상기 제 2 측벽에 대향하는 제 4 측벽을 더 포함하고, 상기 제 4 측벽은 상기 제 3 측벽으로부터 오프셋되는 것인 패키지.
  10. 패키지에 있어서,
    벌크 기판;
    상기 벌크 기판에 본딩된 디바이스 다이 - 상기 디바이스 다이는 반도체 기판을 포함하고, 상기 벌크 기판의 두께 대 상기 반도체 기판의 두께의 비는 0.5 내지 2의 범위 내에 있음 - ;
    상기 벌크 기판 위의 몰딩 화합물 - 상기 몰딩 화합물은 상기 벌크 기판을 봉지(encapsulating)하지 않고 상기 디바이스 다이를 봉지함 - ; 및
    상기 벌크 기판과 대향하는 상기 디바이스 다이의 측 상에 있는 재배선 층
    을 포함하는 패키지.
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