TW202230679A - 半導體封裝及其形成方法 - Google Patents

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陳憲偉
陳明發
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Abstract

本發明提供一種封裝，包含：第一半導體基底；積體電路晶粒，藉由介電質-介電質接合而接合至第一半導體基底；模製化合物，位於第一半導體基底上方且位於積體電路晶粒周圍；以及重佈線結構，位於第一半導體基底及積體電路晶粒上方，其中重佈線結構電性連接至積體電路晶粒。積體電路晶粒包含第二半導體基底，且其中第二半導體基底包括第一側壁、第二側壁以及與所述第一側壁及所述第二側壁相對的第三側壁，且第二側壁與第一側壁偏離。

Description

半導體封裝及其形成方法
由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的整合密度持續的改良，半導體產業經歷快速發展。大多數情況下，整合密度的改良源於最小特徵大小的反覆縮小，其允許較多組件整合至給定的區域中。隨著對於縮小的電子元件的需求增長，出現了對於更小且更具創造性之半導體晶粒的封裝技術的需求。此類封裝系統的實例為疊層式封裝（Package-on-Package；PoP）技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，藉此提供高水準的整合及組件密度。PoP技術大體上使得能夠生產具有增強之功能性以及印刷電路板（printed circuit board；PCB）上之小佔據面積的半導體元件。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可另外定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，半導體封裝包含接合至塊狀半導體基底（諸如塊狀矽基底或類似者）的模製晶粒。半導體基底可增加封裝中的半導體材料的體積以改良熱耗散。此外，半導體基底未包封於模製化合物中，且包含半導體基底不會顯著地增加半導體封裝中的模製化合物的體積。由此，可避免與模製化合物體積增加相關聯的缺陷，諸如不良翹曲控制或類似者。
圖1示出根據一些實施例的積體電路晶粒50的橫截面圖。積體電路晶粒50將在後續處理中經封裝以形成積體電路封裝。每一積體電路晶粒50可為邏輯晶粒（例如，中央處理單元（central processing unit；CPU）、圖形處理單元（graphics processing unit；GPU）、系統晶片（system-on-a-chip；SoC）、應用程式處理器（application processor；AP）、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（dynamic random access memory；DRAM）晶粒、靜態隨機存取記憶體（static random access memory；SRAM）晶粒等）、功率管理晶粒（例如，功率管理積體電路（power management integrated circuit；PMIC）晶粒）、射頻（radio frequency；RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system；MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（digital signal processing；DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end；AFE）晶粒）、類似者或其組合。
積體電路晶粒50可形成於晶圓70中，所述晶圓70可包含由切割道區55分隔的不同的多個積體電路晶粒50。可根據可適用製造製程來處理積體電路晶粒50以形成積體電路。舉例而言，每一積體電路晶粒50包含半導體基底52（諸如矽、摻雜或未摻雜），或絕緣層上半導體（semiconductor-on-insulator；SOI）基底的主動層。半導體基底52可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。半導體基底52具有有時稱作前側的主動表面（例如，圖1中面朝上的表面）以及有時稱作背側的非主動表面（例如，圖1中面朝下的表面）。
元件（由電晶體表示）54可形成於半導體基底52的前表面處。元件54可為主動元件（例如，電晶體、二極體等）、電容器、電阻器等。層間介電質（inter-layer dielectric；ILD）56位於半導體基底52的前表面上方。ILD 56圍繞且可覆蓋元件54。ILD 56可包含由諸如以下的材料形成的一或多個介電層：磷矽酸鹽玻璃（Phospho-Silicate Glass；PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass；BSG）、硼摻雜磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass；BPSG）、未摻雜的矽酸鹽玻璃（undoped Silicate Glass；USG）或類似者。
導電插塞58延伸穿過ILD 56以電性及實體耦接元件54。舉例而言，當元件54為電晶體時，導電插塞58可耦接電晶體的閘極區及源極/汲極區。導電插塞58可由鎢、鈷、鎳、銅、銀、金、鋁、類似者或其組合形成。內連線結構60位於ILD 56及導電插塞58上方。內連線結構60將元件54內連以形成積體電路。內連線結構60可由例如ILD 56上的介電層中的金屬化圖案形成。金屬化圖案包含形成於一或多個低k介電層中的金屬線及通孔。內連線結構60的金屬化圖案藉由導電插塞58電性耦接至元件54。
積體電路晶粒50更包含進行外部連接的襯墊62，諸如鋁襯墊。襯墊62位於積體電路晶粒50的主動側上，諸如位於內連線結構60中及/或上。一或多個鈍化膜64位於積體電路晶粒50上，諸如位於內連線結構60及襯墊62的部分上。開口穿過鈍化膜64延伸至襯墊62。諸如導電柱（例如，由諸如銅的金屬形成）的晶粒連接件66延伸穿過鈍化膜64中的開口，且實體及電性耦接至相應的一個襯墊62。晶粒連接件66可藉由例如鍍覆或類似者形成。晶粒連接件66電性耦接積體電路晶粒50的相應積體電路。
視情況，焊料區（例如，焊球或焊料凸塊）可安置於襯墊62上。焊球可用於對積體電路晶粒50執行晶片探針（chip probe；CP）測試。可對積體電路晶粒50執行CP測試，以確認每一積體電路晶粒50是否為良裸晶粒（known good die；KGD）。因此，僅封裝經歷後續處理的作為KGD的積體電路晶粒50，且不封裝未通過CP測試的晶粒。在測試之後，可在後續處理步驟中移除焊料區。
介電層68可（或可不）位於積體電路晶粒50的主動側上，諸如位於鈍化膜64及晶粒連接件66上。介電層68橫向包封晶粒連接件66，且介電層68與積體電路晶粒50橫向相連。最初，介電層68可掩埋晶粒連接件66，使得介電層68的最頂層表面位於晶粒連接件66的最頂層表面上方。在焊料區安置於晶粒連接件66上的一些實施例中，介電層68亦可掩埋焊料區。替代地，可在形成介電層68之前移除焊料區。
介電層68可為聚合物（例如PBO、聚醯亞胺、BCB或類似者）、氮化物（例如氮化矽或類似者）、氧化物（例如氧化矽、PSG、BSG、BPSG或類似者）、類似者或其組合。介電層68可例如藉由旋轉塗佈、疊層、化學氣相沈積（chemical vapor deposition；CVD）或類似者形成。在一些實施例中，晶粒連接件66在積體電路晶粒50形成期間經由介電層68暴露。在一些實施例中，晶粒連接件66保持埋入，且在封裝積體電路晶粒50的後續製程期間暴露。暴露晶粒連接件66可移除可能存在於晶粒連接件66上的任何焊料區。
圖2至圖6C示出根據一些實施例的將積體電路晶粒50自晶圓70單體化的中間步驟。在圖2中，提供載體基底102，且接合膜104形成於載體基底102上。載體基底102可為玻璃載體基底、陶瓷載體基底或類似者。載體基底102可為晶圓，使得多個封裝可同時形成於載體基底102上。
接合膜104可沈積於載體基底102上方。接合膜104可包括氧化矽、氮化矽、氮氧化矽或類似物，且接合膜104可使用適合的沈積製程（諸如化學氣相沈積（CVD）、物理氣相沈積（physical vapor deposition；PVD）、原子層沈積（atomic layer deposition；ALD）或類似者）來沈積。視情況，可接著執行平坦化步驟以使接合膜104的頂部表面齊平，使得接合膜104具有高平坦度。
包括積體電路晶粒50的晶圓70是藉由接合層105貼合至載體基底102及接合膜104。接合層105可由與接合層104類似的材料形成，且接合膜105可使用與接合膜104類似的製程沈積於晶圓70的前側表面上。舉例而言，接合膜105可藉由CVD、PVD、ALD或類似者沈積於晶圓70的介電層68上方。
晶圓70面朝下貼合以使得晶圓70的前側面向載體基底102，且接合膜105藉由氧化物-氧化物接合或類似者直接接合至接合層104。實例性接合製程是從對接合層104或接合層105中的一或多者進行表面處理開始。表面處理可包含電漿處理，所述電漿處理可在真空環境中執行。在電漿處理後，表面處理可更包含可應用於接合層104或接合層105中的一或多者的清潔製程（例如，用去離子水或類似者沖洗）。接合製程可接著繼續進行，以將晶圓70與載體基底102對準。接下來，接合製程包含預接合步驟，在此期間，將晶圓70的接合層105置放成與載體基底102上的接合層104接觸。可在室溫（例如，約21℃與約25℃之間）下執行預接合。接合製程繼續例如在約150℃與約400℃之間的溫度下執行退火持續約0.5小時與約3小時之間的一段時間，使得氧化物-氧化物接合形成於接合層104與接合層105之間。
在圖3中，使晶圓70變薄。薄化製程可包含應用於晶圓70的基底52的機械研磨、CMP製程、回蝕製程或類似者。在後續製程中，模製化合物可形成於晶圓70的單體化晶粒50周圍。因此，藉由使晶圓70變薄，可減小隨後使用的模製化合物的體積以改良翹曲控制。此外，使晶圓70變薄可以促進及減少源於後續單體化製程的缺陷（例如，分層）。在變薄之後，晶圓70可具有在約150微米至約200微米範圍內的厚度T1。已觀察到，當晶圓70薄化超出此範圍時（例如，當厚度T1小於約150微米時），所得封裝中的熱耗散是不充分的。已觀察到，當晶圓70薄化過少時（例如，當厚度T1大於約200微米時），使用過量模製化合物來包封晶粒50，且所得封裝具有不良翹曲控制。
如藉由圖3進一步示出，接合膜118沈積於晶圓70的背側上。接合膜118可使用與上文所描述的接合膜104類似的方法來沈積，且可由與上文所描述的接合膜104類似的材料形成。在一些實施例中，接合膜118可具有在約1,000埃至約5,000埃範圍內的厚度T2。
在圖4中，可將晶圓70的接合膜118及基底52圖案化以在切割道區55中形成凹部119。可藉由例如微影與蝕刻的組合對凹部119進行圖案化。在一些實施例中，蝕刻製程可為乾式蝕刻製程，且蝕刻製程可進一步為非等向性的。在蝕刻之後，可應用視情況選用的清潔製程，以自基底52的由凹部119暴露的表面移除蝕刻殘餘物及其他污染物。所得凹部119可具有在約60微米至約100微米範圍內的寬度W1。可形成凹部以提供改良的側壁輪廓（例如，更豎直的），減少剝落以及減少後續單體化製程中的分層。
在圖5A中，封裝組件100接著翻轉且置放於框架119上。接著可藉由研磨、蝕刻（例如，濕式蝕刻）、CMP、其組合或類似者來移除載體基底102、接合層104以及接合層105，從而暴露晶圓70的介電層68。
接著將積體電路晶粒50自晶圓70單體化。在一些實施例中，單體化包含將刀片120應用於切割道區55以鋸穿或切穿晶圓70到達凹部119。由此，在鄰近的積體電路晶粒50之間形成切口121，且使積體電路晶粒50彼此分離。在一些實施例中，使刀片120與凹部119的中心對準，以使切口121與凹部119相對稱。在其他實施例中，刀片120可與凹部119的中心偏離以使得切口與凹部119不對稱。在鋸切期間，刀片120的位置可在橫向方向上移位約5微米或小於5微米，且所得切口121可具有在約40微米至約60微米範圍內的寬度W2。
圖5B示出晶圓70的俯視圖。如所示出，每一個晶粒50均被密封環57包圍。晶粒由切割道區55分隔。切口121的寬度W2可小於凹部119的寬度W1。其他組態亦為可能的。
圖6A至圖6C示出根據一些實施例的單體化之後的晶粒50的詳細視圖。圖6A示出由其中刀片120與凹部119的中心對準的對稱單體化製程產生的晶粒50。在所得結構中，基底52包含分別與側壁52B及側壁52D偏離的側壁52A及側壁52C。特定而言，側壁52A與側壁52B偏離一距離D1，且側壁52C與側壁52D偏離相同距離D1。在一些實施例中，距離D1可在約5微米至約10微米的範圍內。接合層118的側壁與側壁52A及側壁52C對準。
圖6B及圖6C示出由其中刀片120與凹部119的中心偏離的非對稱單體化製程產生的晶粒50。在圖6B的所得結構中，基底52的側壁52A與基底52的側壁52B偏離一距離D2，且基底52的側壁52C與基底52的側壁52D偏離的距離D3與距離D2不同。特定而言，距離D2可大於或小於距離D3。在此類實施例中，距離D2及距離D3中的每一者可在約5微米至約10微米的範圍內。在圖6C的結構中，基底52包含與側壁52B偏移一距離D4的側壁52A，所述距離D4可在約5微米至約10微米的範圍內。基底52更包含自內連線結構60線性且連續地延伸至接合層118的側壁52C。其他組態亦可為可能的。在圖6B及圖6C兩者中，接合層118的側壁與側壁52A及側壁52C對準。
圖7至圖12C示出形成包括單體化積體電路晶粒50的半導體封裝100的中間步驟。示出第一封裝區100A及第二封裝區100B，且封裝一或多個積體電路晶粒50以在封裝區100A及封裝區100B中的每一者中形成積體電路封裝。積體電路封裝亦可稱為積體扇出型（integrated fan-out；InFO）封裝。
在圖7中，單體化晶粒50貼合至封裝區100A及封裝區100B中的每一者中的塊狀半導體基底127。儘管兩個晶粒50示出為貼合於封裝區100A及封裝區100B中的每一者中，但在其他實施例中，更多或更少數目的晶粒50可貼合於每一封裝區中。半導體基底127可包括半導體材料，諸如矽或類似者。在一些實施例中，半導體基底127可不含任何主動元件或被動元件。介電層123形成於半導體基底127上，且對準標記125可安置於介電層123中。在一些實施例中，介電層123可包括氧化矽、氮化矽、氮氧化矽、聚合物或類似者，且可藉由PVD、CVD、ALD或類似者沈積。此外，對準標記125可包括導電材料，所述導電材料藉由例如金屬鑲嵌製程形成於介電層123中。其他材料及形成方法亦為可能的。在封裝區100A及封裝區100B中的每一者中，對準標記125可有助於將晶粒50精確置放於半導體基底127上。
接合層121沈積於介電層123及對準標記125上方。在一些實施例中，接合層121可包括與上文關於接合層104所描述類似的材料，且由與上文關於接合層104所描述類似的製程形成。晶粒50可使用接合層118接合至接合層121。舉例而言，接合層118及接合層121可使用與上文關於將接合層104及接合層105進行接合所描述類似的製程而藉由氧化物-氧化物接合直接接合。
在各種實施例中，添加半導體基底127允許增強自晶粒50的熱耗散。半導體基底52及半導體基底127的材料（例如，矽）可具有相對較高的熱耗散特性，且藉由添加半導體基底127增加材料體積可改良所得封裝中的熱耗散。在一些實施例中，半導體基底127具有在約70微米至約270微米範圍內的厚度T3，且半導體基底的厚度T3與基底52的厚度T4之間的比率可在約0.5至約2的範圍內，諸如在約1至約2的範圍內。已觀察到，藉由添加以上範圍內的半導體基底127，可充分改良所得封裝中的熱耗散。
在圖8中，包封體142形成於積體電路晶粒50周圍及半導體基底127上方。在形成之後，包封體142包封積體電路晶粒50。包封體142可為模製化合物、環氧樹脂或類似者。包封體142可藉由壓縮模製、轉移模製或類似者來塗覆，且可形成於載體基底102上方，使得積體電路晶粒50被埋入或覆蓋。包封體142進一步形成於積體電路晶粒50之間的間隙區中。包封體142可以液體或半液體形式塗覆且隨後經固化。因為包封體142未分配於半導體基底127周圍，所以即使在導熱半導體材料的體積增加的情況下，所得封裝中的包封體142的體積亦不增加。因此，將所得封裝中的翹曲控制維持在適合的水準。
在圖9中，對包封體142執行平坦化製程以暴露晶粒連接件66。平坦化製程亦可移除介電層68及/或晶粒連接件66的材料直至暴露晶粒連接件66為止。在製程變化內的平坦化製程之後，晶粒連接件66、介電層68以及包封體142的頂部表面實質上共面。平坦化製程可為例如化學機械研磨（CMP）、研磨製程或類似者。在一些實施例中，例如，若已暴露晶粒連接件66，則可省略平坦化。
在圖10中，前側重佈線結構122形成於包封體142及積體電路晶粒50上方。前側重佈線結構122包含介電層124、介電層128、介電層132以及介電層136；及金屬化圖案126、金屬化圖案130以及金屬化圖案134。金屬化圖案亦可稱為重佈線層或重佈線。前側重佈線結構122經繪示為具有三個金屬化圖案層的實例。更多或更少的介電層及金屬化圖案可形成於前側重佈線結構122中。若將形成更少的介電層及金屬化圖案，則可省略下文所論述的步驟及製程。若將形成更多的介電層及金屬化圖案，則可重複下文所論述的步驟及製程。
作為形成重佈線結構122的一實例，介電層124沈積於包封體142及晶粒連接件66上。在一些實施例中，介電層124由諸如PBO、聚醯亞胺、BCB或類似者的感光性材料形成，所述感光性材料可使用微影罩幕來進行圖案化。介電層124可藉由旋轉塗佈、疊層、CVD、類似者或其組合形成。接著將介電層124圖案化。圖案化形成暴露穿孔116及晶粒連接件66的部分的開口。圖案化可藉由適合的製程（諸如，在介電層124為感光性材料時將介電層124暴露於光及顯影，或使用例如非等向性蝕刻進行蝕刻）來進行。
接著形成金屬化圖案126。金屬化圖案126包含導電元件，所述導電元件沿著介電層124的主表面延伸且延伸穿過介電層124，以實體及電性耦接至積體電路晶粒50。作為形成金屬化圖案126的實例，晶種層形成於介電層124上方且形成於延伸穿過介電層124的開口中。在一些實施例中，晶種層為金屬層，所述金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及在所述鈦層上方的銅層。晶種層可使用例如PVD或類似者形成。接著在晶種層上形成光阻且將其圖案化。光阻可藉由旋轉塗佈或類似者形成，且可暴露於光以用於圖案化。光阻的圖案對應於金屬化圖案126。圖案化形成穿過光阻的開口以暴露晶種層。導電材料接著形成於光阻的開口中且形成於晶種層的暴露部分上。導電材料可藉由鍍覆（諸如電鍍或無電鍍覆）或類似者形成。導電材料可包括金屬，比如銅、鈦、鎢、鋁或類似者。導電材料與晶種層的下伏部分的組合形成金屬化圖案126。移除光阻及晶種層上未形成導電材料的部分。可藉由適合的灰化或剝離製程，諸如使用氧電漿或類似者來移除光阻。一旦移除光阻，則諸如藉由使用適合的蝕刻製程（諸如藉由濕式蝕刻或乾式蝕刻）來移除晶種層的暴露部分。
介電層128沈積於金屬化圖案126及介電層124上。介電層128可以與介電層124類似的方式形成，且可由與介電層124類似的材料形成。
接著形成金屬化圖案130。金屬化圖案130包含位於介電層128的主表面上且沿著所述主表面延伸的部分。金屬化圖案130更包含延伸穿過介電層128以實體及電性耦接金屬化圖案126的部分。金屬化圖案130可以與金屬化圖案126類似的方式且由與所述金屬化圖案126類似的材料形成。在一些實施例中，金屬化圖案130具有與金屬化圖案126不同的大小。舉例而言，金屬化圖案130的導線及/或通孔可比金屬化圖案126的導線及/或通孔更寬或更厚。此外，金屬化圖案130可以比金屬化圖案126更大的間距形成。
介電層132沈積於金屬化圖案130及介電層128上。介電層132可以與介電層124類似的方式形成，且可由與介電層124類似的材料形成。
接著形成金屬化圖案134。金屬化圖案134包含位於介電層132的主表面上且沿著所述主表面延伸的部分。金屬化圖案134更包含延伸穿過介電層132以實體及電性耦接金屬化圖案130的部分。金屬化圖案134可以與金屬化圖案126類似的方式且由與所述金屬化圖案126類似的材料形成。金屬化圖案134為前側重佈線結構122的最頂層金屬化圖案。由此，在一些實施例中，前側重佈線結構122的所有中間金屬化圖案（例如，金屬化圖案126及金屬化圖案130）安置於金屬化圖案134與積體電路晶粒50之間。在一些實施例中，金屬化圖案134具有與金屬化圖案126及金屬化圖案130不同的大小。舉例而言，金屬化圖案134的導線及/或通孔可比金屬化圖案126及金屬化圖案130的導線及/或通孔更寬或更厚。此外，金屬化圖案134可以比金屬化圖案130更大的間距形成。
介電層136沈積於金屬化圖案134及介電層132上。介電層136可以與介電層124類似的方式形成，且可由與介電層124相同的材料形成。介電層136為前側重佈線結構122的最頂層介電層。由此，在一些實施例中，前側重佈線結構122的所有中間金屬化圖案（例如，金屬化圖案126、金屬化圖案130以及金屬化圖案134）安置於介電層136與積體電路晶粒50A及積體電路晶粒50B之間。此外，前側重佈線結構122的所有中間介電層（例如，介電層124、介電層128、介電層132）安置於介電層136與積體電路晶粒50之間。
形成UBM 138以便與前側重佈線結構122進行外部連接。UBM 138具有位於介電層136的主表面上且沿所述主表面延伸的凸塊部分，且具有延伸穿過介電層136以實體及電性耦接金屬化圖案134的通孔部分。由此，UBM 138電性耦接至積體電路晶粒50。UBM 138可由與金屬化圖案126相同的材料形成。在一些實施例中，UBM 138具有與金屬化圖案126、金屬化圖案130以及金屬化圖案134不同的大小。
導電連接件150形成於UBM 138上。導電連接件150可為球柵陣列封裝（ball grid array；BGA）連接件、焊球、金屬柱、受控塌陷晶粒連接（controlled collapse chip connection；C4）凸塊、微型凸塊、化學鍍鎳鈀浸金（electroless nickel-electroless palladium-immersion gold；ENEPIG）技術形成的凸塊或類似者。導電連接件150可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，導電連接件150是藉由最初經由蒸鍍、電鍍、印刷、焊料轉移、植球或類似者形成焊料層而形成。一旦焊料層已形成於結構上，則可執行回焊以便將材料塑形成所要凸塊形狀。在另一實施例中，導電連接件150包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似者形成的金屬柱（諸如銅柱）。金屬柱可不含焊料且具有實質上豎直的側壁。在一些實施例中，金屬頂蓋層形成於金屬柱的頂部上。金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似者或其組合，且可藉由鍍覆製程形成。
在圖11中，可應用單體化製程以分離封裝區100A及封裝區100B中的每一者中的封裝100。可以翻轉封裝100的定向，且封裝100可貼合至膠帶（未繪示）。此外，一或多個鈍化層可視情況沈積於半導體基底127的與積體電路晶粒50及重佈線結構122相對的表面上。舉例而言，晶粒貼合膜（die attach film；DAF）135及介電層137可形成於半導體基底127的暴露表面上。介電層137可包括氮化矽、氮氧化矽、聚合物材料（例如，聚苯并噁唑（polybenzoxazole；PBO）、聚醯亞胺）或類似者。DAF 135及介電層137可藉由CVD、PVD、ALD、其組合或類似者沈積。DAF 135及介電層137可用於保護及減少半導體基底127的暴露表面的氧化。在其他實施例中，DAF 135及介電層137為視情況選用的，且可省略DAF 135及/或介電層137。
在圖12A中，可接著使用導電連接件150將每一單體化的第一封裝組件100安裝至封裝基底300。封裝基底300包含基底芯302及基底芯302上方的接合襯墊304。基底芯302可由半導體材料（諸如矽、鍺、金剛石或類似者）製成。替代地，亦可使用化合物材料，諸如，矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、這些材料的組合以及類似者。另外，基底芯302可為SOI基底。大體而言，SOI基底包含半導體材料層，諸如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在一個替代實施例中，基底芯302基於諸如玻璃纖維強化樹脂芯的絕緣芯。一種實例性芯材為諸如FR4的玻璃纖維樹脂。芯材料的替代物包含雙順丁烯二醯亞胺三嗪（bismaleimide-triazine；BT）樹脂，或者，其他PCB材料或PCB膜。諸如ABF或其他疊層物的堆積膜可用於基底芯302。
基底芯302可包含主動元件及被動元件（未繪示）。可使用諸如電晶體、電容器、電阻器、其組合以及類似者的廣泛多種元件來產生元件堆疊的設計的結構及功能性要求。可使用任何適合的方法來形成元件。
基底芯302亦可包含金屬化層及通孔（未繪示），其中接合襯墊304實體及/或電性耦接至金屬化層及通孔。金屬化層可形成於主動元件及被動元件上方，且經設計成連接各種元件以形成功能電路。金屬化層可由介電質（例如，低k介電材料）與具有使導電材料層內連的通孔的導電材料（例如，銅）的交替層形成，，且可經由任何適合的製程（諸如沈積、鑲嵌、雙鑲嵌或類似者）形成。在一些實施例中，基底芯302實質上不含主動元件及被動元件。
在一些實施例中，回焊導電連接件150以將第一封裝組件100貼合至接合襯墊304。導電連接件150將封裝基底300（包含基底芯302中的金屬化層）電性及/或實體耦接至第一封裝組件100。在一些實施例中，阻焊劑306形成於基底芯302上。導電連接件150可安置於阻焊劑306中的開口中以電性及機械耦接至接合襯墊304。阻焊劑306可用於保護基底302的各區免受外部損壞。
導電連接件150可具有環氧樹脂助焊劑（未繪示），所述環氧樹脂助焊劑是在導電連接件150利用在第一封裝組件100貼合至封裝基底300後剩餘的環氧樹脂助焊劑的至少一些環氧樹脂部分回焊之前形成於所述導電連接件150上。此剩餘的環氧樹脂部分可充當底部填充劑，以減小應力且保護由回焊導電連接件150產生的接合點。在一些實施例中，底部填充劑308可形成於第一封裝組件100與封裝基底300之間，且包圍導電連接件150。底部填充劑308可在貼合第一封裝組件100之後藉由毛細流動製程形成，或可在貼合第一封裝組件100之前藉由適合的沈積方法形成。
在一些實施例中，被動元件（例如，表面安裝元件（surface mount devices；SMD），未繪示）亦可貼合至第一封裝組件100（例如，貼合至UBM 138），或貼合至封裝基底300（例如，貼合至接合襯墊304）。舉例而言，被動元件可接合至第一封裝組件100或封裝基底300的與導電連接件150相同的表面。被動元件可在將第一封裝組件100安裝於封裝基底300上之前貼合至第一封裝組件100，或可在將第一封裝組件100安裝於封裝基底300上之前或之後貼合至封裝基底300。
因此，半導體封裝400被製造出來。亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助3D封裝或3DIC元件的驗證測試。測試結構可包含例如形成於重佈線層中或形成於基底上的測試襯墊，所述測試襯墊允許測試3D封裝或3DIC、使用探針及/或探針卡以及類似者。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合併入有對良裸晶粒的中間驗證的測試方法使用，以提高良率且降低成本。
圖12A示出包括晶粒50的實施例，所述晶粒50對應於圖6A的將對稱單體化製程應用於晶圓70的組態。其他實施例可包含藉由不對稱單體化製程單體化的晶粒。舉例而言，圖12B及圖12C示出其中相同圖式元件符號指示藉由與圖12A的實施例相同的製程形成的相同元件的替代實施例。然而，圖12B及圖12C中的晶粒50可分別對應於圖6B及圖6C的組態，所述晶粒50藉由不對稱單體化製程而自晶圓70單體化。
圖13、圖14A以及圖14B示出根據一些替代實施例的半導體封裝500的不同視圖。半導體封裝500可與半導體封裝400類似，其中相同圖式元件符號指示藉由相同製程形成的相同元件。然而，封裝500的半導體基底127更包含至少部分地延伸穿過半導體基底127的導通孔133。在一些實施例中，導通孔133安置於半導體基底的面向積體電路晶粒50的表面處。導通孔133可包括諸如銅的金屬，且藉由例如金屬鑲嵌製程形成。半導體基底127中包含導通孔133可進一步增加半導體基底127的導熱性，從而提高熱耗散。圖13示出藉由對稱單體化製程（例如，如關於圖6A所描述）單體化的積體電路晶粒的實施例，但應理解，圖13的封裝組態亦可適用於藉由不對稱單體化製程（例如，如關於圖6B及圖6C所描述）單體化的晶粒。
圖14A及圖14B示出半導體基底127中的導通孔133的俯視圖。以重影繪示晶粒50的位置以供參考。每一個導通孔133可具有直徑T D，所述直徑T D可在約5微米至約12微米的範圍內。在一些實施例（如由圖14A所示出）中，導通孔133均勻地分佈於半導體基底127上。在其他實施例（如由圖14B所示出）中，一定密度的導通孔133集中於半導體基底127中與晶粒50重疊的區中。舉例而言，導通孔133在與晶粒50重疊的區中的密度可比在與晶粒50重疊的區外部更高。藉由將導通孔133集中於具有相對較高的熱活動（thermal activity）（例如，與晶粒50重疊）的區中，可進一步改良熱耗散。
實施例可獲致優點。在各種實施例中，半導體封裝包含接合至塊狀半導體基底（諸如塊狀矽基底或類似者）的模製晶粒。半導體基底可增加封裝中的半導體材料的體積以改良熱耗散。此外，半導體基底並未包封於模製化合物中，且包含半導體基底並不會顯著地增加半導體封裝中的模製化合物的體積。由此，可避免與模製化合物體積增加相關聯的缺陷，諸如不良翹曲控制或類似者。視情況，導通孔可包含於半導體基底中以進一步改良熱耗散。
在一些實施例中，方法包含：將積體電路晶粒接合至第一半導體基底，其中第一半導體基底不含主動元件；在第一半導體基底上方且在積體電路晶粒周圍分配模製化合物；以及在模製化合物及積體電路晶粒上方形成重佈線結構，其中重佈線結構電性連接至積體電路晶粒。視情況，在一些實施例中，積體電路晶粒包括第二半導體基底，且其中第一半導體基底的第一厚度與第二半導體基底的第二厚度的比率在0.5至2的範圍內。視情況，在一些實施例中，積體電路晶粒包括第二半導體基底，且其中第一半導體基底的第一厚度與第二半導體基底的第二厚度的比率在1至2的範圍內。視情況，在一些實施例中，將積體電路晶粒接合至第一半導體基底包括將第一半導體基底上的第一介電層直接接合至積體電路晶粒的第二半導體基底上的第二介電層。視情況，在一些實施例中，所述方法更包含：在第一半導體基底上形成第三介電層；在第三介電層中形成對準標記；以及在第三介電層及對準標記上形成第一介電層。視情況，在一些實施例中，第一半導體基底包括多個導通孔。視情況，在一些實施例中，所述方法更包含將積體電路晶粒自晶圓單體化。視情況，在一些實施例中，將積體電路晶粒自晶圓單體化包括：圖案化凹部於晶圓的第二半導體基底中；及圖案化所述凹部之後，應用刀片以切穿晶圓的剩餘部分至凹部。視情況，在一些實施例中，應用刀片包括將刀片對準至凹部的中心。視情況，在一些實施例中，應用刀片包括將刀片對準成與凹部的中心偏離。
在一些實施例中，封裝包含：第一半導體基底；積體電路晶粒，其藉由介電質-介電質接合而接合至第一半導體基底，其中積體電路晶粒包括第二半導體基底，且其中第二半導體基底包括第一側壁、第二側壁以及與所述第一側壁及所述第二側壁相對的第三側壁，且其中第二側壁與第一側壁偏離；模製化合物，其位於第一半導體基底上方且位於積體電路晶粒周圍；以及重佈線結構，其位於第一半導體基底及積體電路晶粒上方，其中重佈線結構電性連接至積體電路晶粒。視情況，在一些實施例中，第二半導體基底更包括與第一側壁及第二側壁相對的第四側壁，且其中第四側壁與第三側壁偏離。視情況，在一些實施例中，第一側壁與第二側壁偏離的第一距離等於第四側壁與第三側壁偏離的第二距離。視情況，在一些實施例中，第一側壁與第二側壁偏離的第一距離大於第四側壁與第三側壁偏離的第二距離。視情況，在一些實施例中，第三側壁為線性的且自第二半導體基底的最頂層表面連續延伸至所述第二半導體基底的最底層表面。視情況，在一些實施例中，封裝更包含位於第一半導體基底中的多個導通孔。
在一些實施例中，封裝包含：塊狀基底；元件晶粒，其接合至塊狀基底，其中元件晶粒包括半導體基底，且其中塊狀基底的厚度與半導體基底的厚度的比率在0.5至2的範圍內；模製化合物，其位於塊狀基底上方，其中模製化合物包封元件晶粒而不包封塊狀基底；以及重佈線層，其位於元件晶粒的與塊狀基底相對的一側上。視情況，在一些實施例中，塊狀基底更包括多個穿孔。視情況，在一些實施例中，多個穿孔在整個塊狀基底上具有均勻的分佈。視情況，在一些實施例中，與塊狀基底的第二區多個穿孔在塊狀基底的第一區中具有高密度，且其中塊狀基底的第一區與元件晶粒重疊。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
50、50A、50B:積體電路晶粒 52、127:半導體基底 52A、52B、52C、52D:側壁 54:元件 55:切割道區 56:層間介電質 57:密封環 58:導電插塞 60:內連線結構 62:襯墊 64:鈍化膜 66:晶粒連接件 68:介電層 70:晶圓 100、400、500:半導體封裝 100A:第一封裝區 100B:第二封裝區 102:載體基底 104:接合膜 105:接合層 116:穿孔 118:接合膜/接合層 119:凹部/框架 120:刀片 121:接合層/切口 122:前側重佈線結構 123、124、128、132、136、137:介電層 125:對準標記 126、130、134:金屬化圖案 133:導通孔 135:晶粒貼合膜 138:凸塊下金屬UBM 142:包封體 150:導電連接件 300:封裝基底 302:基底芯 304:接合襯墊 306:阻焊劑 308:底部填充劑 D1、D2、D3、D4:距離 T1、T2、T3、T4:厚度 T D:直徑 W1、W2:寬度
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意地增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的積體電路晶粒的橫截面圖。 圖2、圖3、圖4、圖5A、圖5B、圖6A、圖6B、圖6C、圖7、圖8、圖9、圖10、圖11、圖12A、圖12B以及圖12C示出根據一些實施例的用於形成封裝組件的製程期間的中間步驟的橫截面圖。 圖13、圖14A以及圖14B示出根據一些實施例的形成及實施元件堆疊的的橫截面圖。
50:積體電路晶粒
52:半導體基底
54:元件
55:切割道區
56:層間介電質
58:導電插塞
60:內連線結構
62:襯墊
64:鈍化膜
66:晶粒連接件
68:介電層
70:晶圓

Claims (20)

  1. 一種方法，包括： 將積體電路晶粒接合至第一半導體基底，其中所述第一半導體基底不含主動元件； 在所述第一半導體基底上方且在所述積體電路晶粒周圍分配模製化合物；以及 在所述模製化合物及所述積體電路晶粒上方形成重佈線結構，其中所述重佈線結構電性連接至所述積體電路晶粒。
  2. 如請求項1所述的方法，其中所述積體電路晶粒包括第二半導體基底，且其中所述第一半導體基底的第一厚度與所述第二半導體基底的第二厚度的比率在0.5至2的範圍內。
  3. 如請求項1所述的方法，其中所述積體電路晶粒包括第二半導體基底，且其中所述第一半導體基底的第一厚度與所述第二半導體基底的第二厚度的比率在1至2的範圍內。
  4. 如請求項1所述的方法，其中將所述積體電路晶粒接合至所述第一半導體基底包括將所述第一半導體基底上的第一介電層直接接合至所述積體電路晶粒的第二半導體基底上的第二介電層。
  5. 如請求項4所述的方法，更包括： 在所述第一半導體基底上形成第三介電層； 在所述第三介電層中形成對準標記；以及 在所述第三介電層及所述對準標記上形成所述第一介電層。
  6. 如請求項1所述的方法，其中所述第一半導體基底包括多個導通孔。
  7. 如請求項1所述的方法，更包括將所述積體電路晶粒自晶圓單體化。
  8. 如請求項7所述的方法，其中將所述積體電路晶粒自所述晶圓單體化包括： 圖案化凹部於所述晶圓的第二半導體基底中；以及 在圖案化所述凹部之後，應用刀片以切穿所述晶圓的剩餘部分至所述凹部。
  9. 如請求項8所述的方法，其中應用所述刀片包括將所述刀片對準至所述凹部的中心。
  10. 如請求項8所述的方法，其中應用所述刀片包括將所述刀片對準成與所述凹部的中心偏離。
  11. 一種封裝，包括： 第一半導體基底； 積體電路晶粒，藉由介電質-介電質接合而接合至所述第一半導體基底，其中所述積體電路晶粒包括第二半導體基底，且其中所述第二半導體基底包括第一側壁、第二側壁以及與所述第一側壁及所述第二側壁相對的第三側壁，且其中所述第二側壁與所述第一側壁偏離； 模製化合物，位於所述第一半導體基底上方且位於所述積體電路晶粒周圍；以及 重佈線結構，位於所述第一半導體基底及所述積體電路晶粒上方，其中所述重佈線結構電性連接至所述積體電路晶粒。
  12. 如請求項11所述的封裝，其中所述第二半導體基底更包括與所述第一側壁及所述第二側壁相對的第四側壁，且其中所述第四側壁與所述第三側壁偏離。
  13. 如請求項12所述的封裝，其中所述第一側壁與所述第二側壁偏離的第一距離等於所述第四側壁與所述第三側壁偏離的第二距離。
  14. 如請求項12所述的封裝，其中所述第一側壁與所述第二側壁偏離的第一距離大於所述第四側壁與所述第三側壁偏離的第二距離。
  15. 如請求項11所述的封裝，其中所述第三側壁為線性的且自所述第二半導體基底的最頂層表面連續延伸至所述第二半導體基底的最底層表面。
  16. 如請求項11所述的封裝，更包括位於所述第一半導體基底中的多個導通孔。
  17. 一種封裝，包括： 塊狀基底； 元件晶粒，接合至所述塊狀基底，其中所述元件晶粒包括半導體基底，且其中所述塊狀基底的厚度與所述半導體基底的厚度的比率在0.5至2的範圍內； 模製化合物，位於所述塊狀基底上方，其中所述模製化合物包封所述元件晶粒而不包封所述塊狀基底；以及 重佈線層，位於所述元件晶粒的與所述塊狀基底相對的一側上。
  18. 如請求項17所述的封裝，其中所述塊狀基底更包括多個穿孔。
  19. 如請求項17所述的封裝，其中所述多個穿孔在整個所述塊狀基底上具有均勻的分佈。
  20. 如請求項17所述的封裝，其中與所述塊狀基底的第二區相比，所述多個穿孔在所述塊狀基底的第一區中具有高密度，且其中所述塊狀基底的所述第一區與所述元件晶粒重疊。
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