CN117525060A - 具有嵌入式像素驱动器芯片的显示器 - Google Patents

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driver chip
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E·惠特曼
V·帕特尔
T·诺塔
李夏
胡馨华
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Abstract

本公开涉及具有嵌入式像素驱动器芯片的显示器。实施方案描述了一种显示器集成方案，其中像素驱动器芯片阵列正面朝上嵌入绝缘层中。正面重新分布层(RDL)跨越像素驱动器芯片阵列的正面并与之电连接，并且发光二极管(LED)阵列粘结到正面RDL。像素驱动器芯片可位于显示面板的显示区域的正下方。

Description

具有嵌入式像素驱动器芯片的显示器
本申请是国际申请日为2019年2月22日、国家申请号为201980011226.2、发明名称为“具有嵌入式像素驱动器芯片的显示器”的中国发明专利申请的分案申请。
相关专利申请
本专利申请要求于2018年2月28日提交的美国专利申请号15,908,478的优先权，该申请以引用方式并入本文。
背景技术
技术领域
本文所述的实施方案涉及显示面板。更具体地，实施方案涉及高分辨率显示面板。
背景技术
平板显示面板在从移动电子器件到电视机和大型户外标牌显示器范围的各种电子设备中越来越受欢迎。对更高分辨率的显示器以及对更薄、重量更轻且成本更低的具有更大屏幕的电子设备的需求日益增加。
常规的有机发光二极管(OLED)或液晶显示器(LCD)技术的特征在于薄膜晶体管(TFT)衬底。最近，已提出用粘结到TFT衬底的微控制器矩阵代替该衬底，并且通过将微发光二极管(LED)矩阵集成在微控制器衬底上来构建微LED显示器，其中每个微控制器用于切换和驱动一个或多个微LED。
发明内容
实施方案描述了一种显示器集成方案，其中像素驱动器芯片正面朝上嵌入在显示器衬底中。在形成显示器衬底的像素驱动器芯片和绝缘层上方形成正面重新分布层(RDL)，并且将LED置于正面RDL层上。该集成方案可允许在设计和定位实际上可为任何尺寸的像素驱动器芯片方面具有很大自由度。导电桩可穿过绝缘层形成，以用于连接到可置于显示器衬底的后侧上的芯片(例如，功率管理IC、定时控制器、处理器、存储器等)。
附图说明
图1是根据一个实施方案的包括布置在多个嵌入式像素驱动器芯片上方的LED阵列的显示面板的示意性俯视图图示。
图2是根据一个实施方案的沿图1的线X-X截取的显示面板的示意性横截面侧视图图示。
图3是根据一个实施方案的包括布置在多个嵌入式像素驱动器芯片、行驱动器芯片和列驱动器芯片上方的LED阵列的显示面板的示意性顶视图图示。
图4是根据一个实施方案的沿图3的线X-X截取的显示面板的示意性横截面侧视图图示。
图5是根据一个实施方案的包括布置在多个嵌入式像素驱动器芯片上方的LED阵列、行驱动器芯片和列驱动器芯片的显示面板的示意性俯视图图示。
图6是根据一个实施方案的沿图5的线X-X截取的显示面板的示意性横截面侧视图图示。
图7是根据一个实施方案的像素驱动器芯片的数字单元格的图示。
图8是根据一个实施方案的像素驱动器芯片的模拟单元格的图示。
图9是根据一个实施方案的形成像素驱动器芯片的方法的图示。
图10是根据一个实施方案的位于器件衬底上的导电凸块的示意性横截面侧视图图示。
图11是根据一个实施方案的在器件衬底上的导电凸块上方形成的平面化层的示意性横截面侧视图图示。
图12是根据一个实施方案的经切割的像素驱动器芯片的示意性横截面侧视图图示。
图13是根据一个实施方案的形成像素驱动器芯片的方法的图示。
图14是根据一个实施方案的在器件衬底上的导电凸块上方形成的平面化层的示意性横截面侧视图图示。
图15是根据一个实施方案的附接到承载衬底的器件衬底的示意性横截面侧视图图示。
图16是根据一个实施方案的减薄的器件衬底的示意性横截面侧视图图示。
图17是根据一个实施方案的附接到第二承载衬底的减薄的器件衬底的示意性横截面侧视图图示。
图18是根据一个实施方案的平面化的平面化层的示意性横截面侧视图。
图19是根据一个实施方案的经切割的像素驱动器芯片的示意性横截面侧视图图示。
图20是根据一个实施方案的形成显示面板的方法的图示。
图21是根据一个实施方案的形成显示面板的方法的图示。
图22是根据一个实施方案的形成在背面RDL上的多个导电桩的示意性横截面侧视图图示。
图23是根据一个实施方案的正面朝上转移至承载衬底的像素驱动器芯片阵列的示意性横截面侧视图图示。
图24是根据一个实施方案的封装在承载衬底上的像素驱动器芯片阵列的示意性横截面侧视图图示。
图25是根据一个实施方案的形成在封装的像素驱动器芯片阵列上的正面RDL的示意性横截面侧视图图示。
图26是根据一个实施方案的被转移至正面RDL的LED阵列的示意性横截面侧视图图示。
图27是根据一个实施方案的包括嵌入式像素驱动器芯片的显示面板的示意性横截面侧视图图示。
图28是根据一个实施方案的形成显示面板的方法的图示。
图29是根据一个实施方案的形成显示面板的方法的图示。
图30是根据一个实施方案的面朝下转移至承载衬底的像素驱动器芯片阵列的示意性横截面侧视图图示。
图31是根据一个实施方案的封装在承载衬底上的像素驱动器芯片阵列的示意性横截面侧视图图示。
图32是根据一个实施方案的形成在封装的像素驱动器芯片阵列上的背面RDL的示意性横截面侧视图图示。
图33是根据一个实施方案的被转移至正面RDL的LED阵列的示意性横截面侧视图图示。
图34是根据一个实施方案的包括嵌入式像素驱动器芯片的显示面板的示意性横截面侧视图图示。
图35是根据一个实施方案的包括具有底部接触件和背面RDL的嵌入式像素驱动器芯片的显示面板的示意性横截面侧视图图示。
图36是根据一个实施方案的包括具有顶部接触件和正面RDL的嵌入式像素驱动器芯片的显示面板的示意性横截面侧视图图示。
图37是根据一个实施方案的包括具有底部接触件和顶部接触件以及正面RDL和背面RDL的嵌入式像素驱动器芯片的显示面板的示意性横截面侧视图图示。
图38是根据一个实施方案的包括嵌入式像素驱动器芯片的OLED或QD显示面板的示意性横截面侧视图图示。
图39是根据一个实施方案的形成像素驱动器芯片的方法的图示。
图40是根据一个实施方案的器件晶圆和堆积结构的示意性横截面侧视图图示。
图41是根据一个实施方案的在器件晶圆中形成金属接触层和牺牲氧化物沟槽填充物的示意性横截面侧视图图示。
图42是根据一个实施方案的粘结到承载衬底的图案化器件晶圆的示意性横截面侧视图图示。
图43是根据一个实施方案的位于承载衬底上的减薄的器件晶圆的示意性横截面侧视图图示。
图44是根据一个实施方案的形成背面接合焊盘和柱接触开口的示意性横截面侧视图图示。
图45是根据一个实施方案的形成背面稳定结构的示意性横截面侧视图图示。
图46是根据一个实施方案的从承载衬底脱粘之后的图案化器件晶圆的示意性横截面侧视图图示。
图47是根据一个实施方案的在移除牺牲剥离层之后的多个稳定像素驱动器芯片的示意性横截面侧视图图示。
图48是根据一个实施方案的形成显示面板的方法的图示。
图49A是根据一个实施方案的形成在显示器衬底上方的粘合剂层的示意性横截面侧视图图示。
图49B是根据一个实施方案的正面朝上转移至显示器衬底的像素驱动器芯片阵列的示意性横截面侧视图图示。
图49C是根据一个实施方案的第一绝缘体覆盖和回蚀的示意性横截面侧视图图示。
图49D是根据一个实施方案的图案化接触焊盘的示意性横截面侧视图图示。
图49E是根据一个实施方案的用于暴露图案化接触焊盘的图案化绝缘层的示意性横截面侧视图图示。
图49F是根据一个实施方案的形成第一重新分布线路的示意性横截面侧视图图示。
图49G是根据一个实施方案的正面RDL和图案化堤坝层的示意性横截面侧视图图示。
图49H是根据一个实施方案的转移至正面RDL的LED的示意性横截面侧视图图示。
图49I是根据一个实施方案的在LED周围施加漫射体填充物的示意性横截面侧视图图示。
图49J是根据一个实施方案的在LED阵列上方形成顶部导电接触层的示意性横截面侧视图图示。
图50A是根据一个实施方案的位于金属接触层下方的多个像素驱动器芯片接触通孔的示意性俯视图图示。
图50B是根据一个实施方案的位于多个对准的图案化接触焊盘下方的多个像素驱动器芯片接触通孔的示意性俯视图图示。
图50C是根据一个实施方案的位于多个偏移的图案化接触焊盘下方的多个像素驱动器芯片接触通孔的示意性俯视图图示。
图51是根据一个实施方案的偏移的图案化接触焊盘的特写示意性俯视图图示。
图52是根据一个实施方案的形成在偏移像素驱动器芯片阵列上方的接触焊盘阵列的示意性俯视图图示。
图53是根据一个实施方案的弯曲或柔性显示面板的侧视图图示。
图54是根据一个实施方案的可折叠显示面板的等轴视图图示。
图55是根据一个实施方案的并排布置的多个显示面板图块的俯视图图示。
图56是根据一个实施方案的显示系统的示意图。
具体实施方式
实施方案描述了显示面板构型和制造方法。在一个实施方案中，显示面板包括正面朝上嵌入绝缘层中的像素驱动器芯片阵列、跨越像素驱动器芯片阵列的正面并与之电连接的正面重新分布层(RDL)，以及粘结到正面RDL的发光二极管(LED)阵列。LED阵列可被布置成像素阵列，其中每个像素驱动器芯片用于针对多个像素切换和驱动LED阵列中的多个LED。
在各种实施方案中，参照附图来进行描述。然而，某些实施方案可在不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和构型相结合的情况下被实施。在以下的描述中，示出许多具体细节诸如特定构型、尺寸和工艺等，以提供对实施方案的透彻理解。在其他情况下，未对熟知的半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因此，整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的实施方案。此外，特定特征、结构、构型或特性可以任何适当的方式组合在一个或多个实施方案中。
本文所使用的术语“在...之上”、“在...上方”、“至...”、“在...之间”、“跨越”和“在...上”可指一层相对于其他层的相对位置。一层相对于另一层来说为“在...之上”、“在...上方”、“跨越”或“在...上”或者粘结“至”另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。
在一个方面，实施方案描述了与高分辨率显示器兼容的显示面板构型。根据实施方案，用于驱动和切换LED的像素驱动器芯片嵌入在显示器衬底内并且通过正面RDL与LED电连接。在此类构型中，像素驱动器芯片的尺寸不受LED之间的间距的限制。在这方面，具有更多功能的更大像素驱动器芯片可能被集成到显示面板中。对于具有40PPI(每英寸像素)的示例性RGB显示面板(包括红光发射、绿光发射和蓝光发射LED的像素)可具有约211μm的子像素间距，而具有440PPI的示例性RGB显示面板可具有约19μm的子像素间距。根据实施方案，将像素驱动器芯片嵌入在显示器衬底内，而不是将像素驱动器芯片定位在显示面板上的LED之间，从而允许显示面板能够扩展至具有高PPI的高分辨率显示器。根据实施方案，像素驱动器芯片可位于LED的正下方和显示面板的显示区域的正下方。
根据实施方案，LED可以是最大侧向尺寸为1μm至300μm、1μm至100μm、1μm至20μm，或更具体地，1μm至10μm，诸如5μm的无机半导体基的材料。在一个实施方案中，像素驱动器可以是芯片的形式。根据实施方案，像素驱动器芯片可代替TFT架构中常用的用于每个显示元件的开关和存储设备。像素驱动器芯片可包括数字单元格、模拟单元格或混合的数字单元格和模拟单元格。另外，与在非晶硅(a-Si)或低温多晶硅(LTPS)上的TFT处理技术相反，MOSFET工艺技术可用于在单晶硅上制造像素驱动器芯片。
在一个方面，可通过TFT集成技术实现显著的效率。例如，像素驱动器芯片可利用比TFT技术更少的显示器衬底的实际面积。例如，包含数字单元格的像素驱动器芯片可使用数字存储元件(例如，寄存器)，该数字存储元件比模拟存储电容器占用相对更小的面积。在像素驱动器芯片包括模拟部件的情况下，单晶硅上的MOSFET处理技术可代替薄膜技术，该薄膜技术以较低效率在非晶硅(a-Si)或低温多晶硅(LTPS)上形成较大器件。另外，与使用a-Si或LTPS形成的TFT相比，像素驱动器芯片可能需要更少的功率。此外，实施方案允许集成已知的良好像素驱动器芯片。
在另一方面，实施方案描述了对显示面板上的显示区域具有增加的分配的显示面板构型。常规的玻璃上芯片(COG)封装可能需要至少4mm-5mm的驱动器凸缘和/或接触凸缘用于分配驱动器IC芯片和柔性印刷电路(FPC)接触区域。根据实施方案，驱动器凸缘和/或接触凸缘可从显示面板的前表面移除。在一个实施方案中，行驱动器芯片或列驱动器芯片可与像素驱动器芯片一起嵌入显示器衬底内，或者粘结到显示面板的背面。在一个实施方案中，导电桩在正面RDL和粘结到背面RDL的器件芯片(例如，定时控制器芯片、功率管理IC、处理器、触摸感测IC、无线控制器、通信IC等)之间提供电连接。
在又一方面，实施方案描述了柔性显示面板的显示面板构型。例如，显示面板可以是弯曲的、可卷曲的、可折叠的或以其他方式柔性的。在另一方面，实施方案描述了具有增加的显示区域的显示面板构型。例如，多个显示面板可被布置为并排的图块。
现在参见图1，其提供了根据一个实施方案包括布置在多个嵌入式像素驱动器芯片200上方的LED 102的阵列的显示面板100的示意性俯视图图示。图2是根据一个实施方案的沿图1的线X-X截取的显示面板100的示意性横截面侧视图图示。参见图1和图2两者，根据实施方案，最外侧LED 102和显示面板边缘103之间的精细斜边宽度或距离是可能的。在此类构型中，显示面板的显示区域的比例可增加，特别是与常规的COG封装技术相比。然而，应当理解，虽然此类构型是可能的，但实施方案不要求此类构型。
在一个实施方案中，像素驱动器芯片200的阵列正面202朝上嵌入绝缘层104中。正面重新分布层(RDL)110跨越像素驱动器芯片200的阵列的正面202并与之电连接。LED 102的阵列粘结到正面RDL 110，该LED 102的阵列被布置成像素190阵列。每个像素190可包括发射不同颜色的光的多个子像素。在红-绿-蓝(RGB)子像素布置中，每个像素可包括分别发射红光、绿光和蓝光的三个子像素。应当理解，RGB布置是示例性的，并且本公开不限于此。可利用的其他子像素布置的示例包括但不限于红-绿-蓝-黄(RGBY)、红-绿-蓝-黄-青(RGBYC)或红-绿-蓝-白(RGBW)或其中像素可具有不同数量子像素的其他子像素矩阵方案。
根据实施方案，每个像素驱动器芯片200可针对多个像素190切换和驱动LED阵列中的多个LED 102。根据实施方案的显示面板100可包括数字部件、模拟部件或两者的组合。例如，每个像素驱动器芯片200可包括模拟驱动电路、数字驱动电路或组合模拟部件和数字部件两者的驱动电路。在一个实施方案中，像素驱动器芯片各自具有最小x-y尺寸，该最小x-y尺寸大于相邻LED之间的x-y尺寸中的最大间距。
参见图2，每个LED 102可粘结到正面RDL 110的正面111上的相应接触焊盘118。侧壁钝化层130可侧向围绕LED 102。侧壁钝化层130可由电绝缘材料形成，并且可为透明的或不透明的。然后可在一个或多个LED 102或全部LED 102上方形成一个或多个顶部导电接触层140。在一个实施方案中，顶部导电接触层140是透明的。例如，顶部导电接触层140可由透明导电氧化物诸如氧化铟锡(ITO)或透明导电聚合物诸如聚(3,4-乙烯二氧噻吩)(PEDOT)形成。在一个实施方案中，顶部导电接触层140另外形成在Vss或接地线116上并且与Vss或接地线116电接触。然后可在顶部导电接触层140上方形成顶部封装层150。顶部封装层150可由透明材料形成。
根据实施方案，背面RDL 120任选地跨越绝缘层104和像素驱动器芯片200阵列的背面203。另外，多个导电桩108可任选地从背面RDL 120穿过绝缘层104延伸到正面RDL110。虽然根据实施方案，背面RDL 120和导电桩108并非必需的，但此类配置可用于通过提供到显示面板100的与该显示面板的边缘103相对的背面的布线来增加衬底正面上的可用显示区域。根据实施方案，一个或多个器件芯片300可安装在背面RDL 120上并且与多个导电桩108电连接。例如，器件芯片300可包括功率管理IC、定时控制器、触摸感测IC、无线控制器、通信IC、处理器、存储器等。
根据实施方案，显示面板100可包括一个或多个行驱动器芯片和/或列驱动器芯片。在图1至图2所示的实施方案中，器件芯片300中可包括一个或多个行驱动器芯片和/或列驱动器芯片。在其他实施方案中，一个或多个行驱动器芯片和列驱动器芯片可以正面朝上嵌入在绝缘层104内，或者安装在(例如，粘结到)正面RDL 110的正面111上。
现在参见图3，其提供了根据一个实施方案包括布置在多个嵌入式像素驱动器芯片200、行驱动器芯片310和列驱动器芯片320上方的LED 102阵列的显示面板100的示意性俯视图图示。图4是根据一个实施方案的沿图3的线X-X截取的显示面板的示意性横截面侧视图图示。图3至图4与图1至图2类似之处在于，显示面板100的显示区域不受将芯片表面安装在显示面板的与显示区域相同侧面上的要求所约束。因此，可通过将行驱动器芯片310和列驱动器芯片320连同像素驱动器芯片200一起嵌入在显示区域下方来增加显示区域。在图3至图4所示的实施方案中，行驱动器芯片310正面312向上嵌入绝缘层104中，并且列驱动器芯片320正面322向上嵌入绝缘层104中。正面RDL 110跨越像素驱动器芯片200阵列的正面202、多个行驱动器芯片310的正面312以及多个列驱动器芯片320的正面322，并且与它们电连接。在一个实施方案中，背面RDL 120跨越绝缘层104和像素驱动器芯片200阵列的背面203、多个行驱动器芯片310的背面313以及多个列驱动器芯片320的背面323。
现在参见图5，其提供了根据一个实施方案的显示面板100的示意性俯视图图示，该显示面板包括布置在多个嵌入式像素驱动器芯片200上方以及显示面板100的显示区域101外部的LED 102的阵列、行驱动器芯片310和列驱动器芯片320。图6是根据一个实施方案的沿图5的线X-X截取的显示面板的示意性横截面侧视图图示。图5至图6与图1至图2不同之处在于，显示面板100的显示区域101任选地受到行驱动器芯片310和/或列驱动器芯片320的位置所约束。在图5中另外示出了柔性电路350。例如，柔性电路350可附接到正面RDL 110或背面RDL 120。在所示的实施方案中，像素驱动器芯片200的阵列正面202朝上嵌入位于显示区域101正下方的绝缘层104中，并且多个可选的行驱动器芯片310正面312朝下安装在显示区域101外部的正面RDL 110上。像素驱动器芯片200还可正面202朝上嵌入在显示区域101外部(例如，位于行驱动器芯片310和/或列驱动器芯片320正下方)的绝缘层104中。
图1至图6示出了根据实施方案的多种可能的构型。虽然已单独地示出了若干构型，但在其他实施方案中，一些构型可组合在一起。例如，在图1至图6所示的任何实施方案中，柔性电路350可附接到正面RDL 110的正面111，以便例如在不包括可选的导电桩108和背面RDL 120的情况下，提供与显示面板100之外的部件的电连接。柔性电路350也可附接到背面RDL 120。
图7是根据一个实施方案的像素驱动器芯片200的数字单元格700的图示。像素驱动器芯片200可包括一个或多个单元格700，并且可包括单元格700的一个或多个部件。所示的单元格700包括寄存器730(例如，数字数据存储设备)以存储与要从LED 102输出的发射对应的数据信号。例如，与存储在电容器中的模拟数据相比，存储在寄存器中的数据可被称为数字数据。数据(例如，视频)信号可例如通过根据数据时钟计时而被加载(例如，存储)到寄存器730中。在一个实施方案中，数据时钟信号有效(例如，变高)允许数据(例如，来自列驱动器芯片320)进入寄存器，然后当数据时钟信号(例如，来自行驱动器芯片310)无效(例如，变低)时，数据被锁存到寄存器中。信号(例如，非线性)灰阶(例如，灰度级)时钟(例如，来自行驱动器芯片310)可使计数器732递增。灰阶时钟还可将计数器重置为其初始值(例如，零)。
单元格700还包括比较器734。当来自寄存器730的数据信号不同于(例如，或大于或小于)来自(例如，非线性)灰阶时钟的由计数器732计数的脉冲数时，比较器可将该数据信号与来自非线性灰阶时钟的脉冲数进行比较，以引起LED 102的发射。所示的比较器可使开关激活电流源736以致使LED 102相应地发光。电流源(例如，经由输入诸如但不限于参考电压(Vref)进行调节)可提供电流以操作LED 102。电流源可通过如下方式来设置其电流：控制信号(诸如设置电流的偏置电压)、使用(例如，Vth)补偿像素电路，或调节恒定电流运算放大器(opamp)的电阻器以控制opamp的电流的输出。
图8是根据一个实施方案的像素驱动器芯片200的模拟单元格800的图示。模拟单元格800仅为一个示例，并且可使用其他像素电路。如图所示，模拟单元格800可包括用于保持数据电压的存储电容器(Cst)、电流驱动晶体管T1、用于采样和保持的开关晶体管T2、以及用于接通和断开发射的开关晶体管T3。在一个实施方案中，Vdata(输入)模拟信号(例如，来自列驱动器芯片320)由开关晶体管T2采样并且设定电流驱动晶体管T1的栅极电压。在一个实施方案中，可从一个或多个行驱动器芯片310生成到开关晶体管T2的扫描信号和到开关晶体管T3的发射脉冲控制信号。
图9是根据一个实施方案的形成像素驱动器芯片的方法的图示。为了清楚起见，参照图10至图12的示意性横截面侧视图图示进行图9的以下描述。作为起始点，器件衬底210可包括器件层中的有源器件区域220。在一个实施方案中，器件衬底210为单晶硅晶圆，但可使用其他类型的晶圆，诸如绝缘体上的硅或由III-V族半导体材料形成的晶圆。根据实施方案，有源器件区域220包含要包括在像素驱动器芯片200中的器件部件。应当理解，虽然参照像素驱动器芯片200的制造描述了以下工艺和处理顺序，但这些工艺和处理顺序同样适用于其他器件芯片诸如行驱动器芯片310和列驱动器芯片320的制造。在一个实施方案中，像素驱动器芯片200、行驱动器芯片310和列驱动器芯片320均可由相同的器件衬底210制成。
参见图10，起始器件衬底210可为示例性厚度介于200μm至1,000μm之间的标准硅晶圆，但可使用其他厚度，具体取决于晶圆尺寸(例如，直径)。金属焊盘230可形成在器件衬底210上。钝化层240可覆盖器件衬底210并且包括暴露金属焊盘230的开口。根据一个实施方案，导电凸块250(例如，铜)形成在暴露的金属焊盘230上。导电凸块250可包括单个或多个层。
如图11所示，在操作910处，在器件衬底210的前表面上的导电凸块250上方形成平面化层260。平面化层260可由电绝缘材料形成。在一个实施方案中，平面化层260由聚合物填充材料形成，诸如但不限于聚苯并恶唑(PBO)。平面化层260可使用合适的沉积技术诸如狭槽涂布或旋涂来形成。在一个实施方案中，平面化层260的前表面261被平面化。例如，可在沉积平面化层260之后使用化学机械抛光(CMP)来实现平面化。
在操作920处，任选地暴露器件衬底210前表面上的导电凸块250。然而，对于所有实施方案，在该处理阶段不必暴露导电凸块250。在图10所示的具体实施方案中，平面化层260的前表面261在导电凸块250的正面251上方。在操作930处，将像素驱动器芯片200从器件衬底210切割下来。如图12所示，切割可包括首先将器件衬底210附接到承载衬底500上的粘合剂(例如，胶带)层510，然后切割以形成各个像素驱动器芯片200。
图13是根据一个实施方案的形成像素驱动器芯片的方法的图示。为了清楚起见，参照图14至图19的示意性横截面侧视图图示进行图13的以下描述。为简明起见，对与先前参照图9至图12所述的特征具有实质相似性的特征可以不重复描述。参见图14，类似于操作910，在操作1310处，在器件衬底210的前表面上的导电凸块250上方形成平面化层260。如图15所示，在操作1320处，将器件衬底210的正面附接到承载衬底400。现在参见图16，在操作1330处，例如使用磨削技术(例如，CMP)或蚀刻和磨削的组合来减薄器件衬底210。减薄的器件衬底210的所得厚度可取决于待形成的显示面板所需的所得柔性和有源器件区域220的深度。在一个实施方案中，器件衬底210被减薄至约100μm，但减薄的器件衬底210可薄于100μm(例如，5μm、20μm等)或厚于100μm。
现在参见图17，在操作1340处，例如用粘合剂(例如，胶带)层510将减薄的器件衬底210的背面附接到第二承载衬底500。然后在操作1350处，移除承载衬底400，如图18所示，并且在操作1360处，将各个像素驱动器芯片200从器件衬底210切割下来，如图19所示。
图20至图21是根据实施方案的形成显示面板100的方法的图示。为了清楚起见，参照图22至图27的示意性横截面侧视图图示中存在的参考特征进行图20至图21的以下描述。参见图20，在操作2010处，将像素驱动器芯片200的阵列正面202朝上转移到承载衬底600。在操作2020处，将像素驱动器芯片200的阵列封装在承载衬底600上。在操作2030处，在封装的像素驱动器芯片200阵列的正面202上形成正面RDL 110。在操作2040处，将LED 102的阵列转移到正面RDL 110。
参见图21，在操作2110处，在承载衬底600上形成背面RDL 120。在操作2120处，将像素驱动器芯片200的阵列转移到背面RDL 120。在操作2130处，将像素驱动器芯片200的阵列封装在背面RDL 120上。在操作2140处，在封装的像素驱动器芯片200的阵列上形成正面RDL 110。在操作2150处，将LED 102的阵列转移到正面RDL 110。
现在参见图22，背面RDL 120任选地形成在承载衬底600上，诸如参照操作2110所述。另外，多个导电桩108任选地形成在背面RDL 120上。如上所述，背面RDL 120和导电桩108的形成可允许电连接到位于显示面板100的背面上的部件。然而，根据实施方案，背面连接未必是必需的并且是可选的。因此，虽然示出并描述了背面RDL 120和导电桩108，但这些特征并非必需的。
背面RDL 120可具有一条或多条重新分布线路122(例如，铜)和介电层124。背面RDL 120可通过逐层工艺形成，并且可使用薄膜技术形成。在一个实施方案中，背面RDL 120具有5μm至50μm的厚度。在一个实施方案中，导电桩108通过镀覆技术形成，诸如使用图案化光致抗蚀剂电镀来限定导电桩108尺寸，随后移除该图案化光致抗蚀剂层。导电桩108的材料可包括但不限于金属材料，诸如铜、钛、镍、金及它们的组合或合金。在一个实施方案中，导电桩108为铜。在一个实施方案中，导电桩108具有与像素驱动器芯片200的厚度大致相同的高度(例如，100μm)。
现在参见图23，将像素驱动器芯片200的阵列转移到承载衬底600。在所示的实施方案中，将像素驱动器芯片200正面202朝上转移到承载衬底600。在一个实施方案中，使用管芯附接膜270将像素驱动器芯片200的背面203附接到承载衬底600。根据包括背面RDL120的实施方案，像素驱动器芯片200正面202朝上转移到背面RDL 120上，并且可使用管芯附接膜270附接。
然后将像素驱动器芯片200的阵列和可选的导电桩108封装在绝缘层104中。虽然未单独示出，但在某些构型中，也可将行驱动器芯片310和列驱动器芯片320封装在绝缘层104内。
绝缘层104可包括模塑料，诸如热固性交联树脂(例如，环氧树脂)，但也可使用电子封装中已知的其他材料。封装可使用合适的技术诸如但不限于传递模制、压缩模制和层压来完成。在封装之后，绝缘层104可覆盖导电桩108的正面109和像素驱动器芯片200的正面202。在封装之后，可处理绝缘层104的正面105以暴露导电桩的正面109和导电凸块250的正面251。在一个实施方案中，使用CMP抛光绝缘层以形成包括正面105、109、251的平坦前表面。
现在参见图25，在封装的像素驱动器芯片200阵列的正面202上形成正面RDL 110。在存在的情况下，正面RDL 110也可形成在封装的行驱动器芯片310和列驱动器芯片320的正面上。正面RDL 110可具有一条或多条重新分布线路112(例如，铜)和介电层114。正面RDL110可通过逐层工艺形成，并且可使用薄膜技术形成。在一个实施方案中，正面RDL 110具有5μm至50μm的厚度。在一个实施方案中，正面RDL 110的包括接触焊盘118的正面111被平面化。
LED 102可粘结到正面RDL 110的正面111上的相应接触焊盘118，如图26所示。在一个实施方案中，在转移LED 102之前，可在接触焊盘118上形成焊料柱(例如，铟)以便于将LED 102粘结到接触焊盘118。
现在参见图27，然后可围绕LED 102侧向地形成侧壁钝化层130。侧壁钝化层130可由电绝缘材料诸如但不限于环氧树脂或丙烯酸类树脂形成，并且可为透明的或不透明的。然后可在一个或多个LED 102或全部LED 102上方形成一个或多个顶部导电接触层140。在一个实施方案中，顶部导电接触层140是透明的。例如，顶部导电接触层140可由透明导电氧化物诸如ITO或透明导电聚合物诸如PEDOT形成。在一个实施方案中，顶部导电接触层140另外形成在Vss或接地线116上并且与Vss或接地线116电接触。然后可在顶部导电接触层140上方形成顶部封装层150。顶部封装层150可由透明材料形成。可将承载衬底600移除，并且可将一个或多个器件芯片300附接到显示面板100的背面，例如附接到背面RDL 120。
图28至图29是根据实施方案的形成显示面板100的方法的图示。为了清楚起见，参照图30至图34的示意性横截面侧视图图示中存在的参考特征进行图28至图29的以下描述。参见图28，在操作2810处，将像素驱动器芯片200的阵列正面202朝下转移到承载衬底610。在操作2820处，将像素驱动器芯片200的阵列封装在承载衬底610上。在操作2830处，移除承载衬底610。在操作2840处，在封装的像素驱动器芯片200阵列的正面202上形成正面RDL110。在操作2850处，将LED 102的阵列转移到正面RDL 110。
参见图29，在操作2910处，在承载衬底610上形成正面RDL 110。在操作2920处，将像素驱动器芯片200的阵列转移到正面RDL 110。在操作2930处，将像素驱动器芯片200的阵列封装在正面RDL 110上。在操作2940处，在封装的像素驱动器芯片200的阵列上形成背面RDL 120。在操作2950处，将LED 102的阵列转移到正面RDL 110。
现在参见图30，正面RDL 110形成在承载衬底610上，诸如参照操作2910所述。另外，多个导电桩108任选地形成在正面RDL 110上。如上所述，导电桩108的形成可允许电连接到位于显示面板100的背面上的部件。然而，根据实施方案，背面连接未必是必需的并且是可选的。因此，虽然示出并描述了导电桩108，但这些特征并非必需的。
正面RDL 110可具有一条或多条重新分布线路112(例如，铜)和介电层114。正面RDL 110可通过逐层工艺形成，并且可使用薄膜技术形成。在一个实施方案中，正面RDL 110具有5μm至50μm的厚度。在一个实施方案中，导电桩108通过镀覆技术形成，诸如使用图案化光致抗蚀剂电镀来限定导电桩108尺寸，随后移除该图案化光致抗蚀剂层。导电桩108的材料可包括但不限于金属材料，诸如铜、钛、镍、金及它们的组合或合金。在一个实施方案中，导电桩108为铜。在一个实施方案中，导电桩108具有与像素驱动器芯片200的厚度大致相同的高度(例如，100μm)。
仍参见图30，将像素驱动器芯片200的阵列转移到承载衬底610。在所示的实施方案中，将像素驱动器芯片200正面202朝下转移到承载衬底610。根据包括正面RDL 110的实施方案，像素驱动器芯片200正面202朝下转移到正面RDL 110上。在一个实施方案中，像素驱动器芯片200可用导电凸块诸如焊料凸块280粘结到正面RDL 110。底部填充材料282可任选地施加在像素驱动器芯片200周围/下方以保持电气连接的完整性。
如图31所示，然后将像素驱动器芯片200的阵列和可选的导电桩108封装在绝缘层104中。虽然未单独示出，但在某些构型中，也可将行驱动器芯片310和列驱动器芯片320封装在绝缘层104内。
绝缘层104可包括模塑料，诸如热固性交联树脂(例如，环氧树脂)，但也可在电子封装中使用已知的其他材料。封装可使用合适的技术诸如但不限于传递模制、压缩模制和层压来完成。在封装之后，绝缘层104可覆盖导电桩108的背面107和像素驱动器芯片200的背面203。在封装之后，可处理绝缘层104的背面113以暴露导电桩108的背面107和可选的像素驱动器芯片200的背面203。在一个实施方案中，使用CMP抛光绝缘层以形成包括背面107、113、203的平坦背表面。
现在参见图32，在封装的像素驱动器芯片200阵列的背面203上任选地形成背面RDL 120。在存在的情况下，背面RDL 120也可形成在封装的行驱动器芯片310和列驱动器芯片320的背面上。背面RDL 120可具有一条或多条重新分布线路122(例如，铜)和介电层124。背面RDL 120可通过逐层工艺形成，并且可使用薄膜技术形成。在一个实施方案中，背面RDL120具有5μm至50μm的厚度。
参见图33，从正面RDL 110移除承载衬底610，并且可将第二承载衬底620任选地附接到背面RDL 120(如果存在)以提供结构支撑。在移除承载衬底610之后，正面RDL 110可具有平坦的正面111，但也可执行诸如CMP之类的平面化操作以使正面111平面化。LED 102可粘结到正面RDL 110的正面111上的相应接触焊盘118。在一个实施方案中，在转移LED 102之前，可在接触焊盘118上形成焊料柱(例如，铟)以便于将LED 102粘结到接触焊盘118。
现在参见图34，然后可围绕LED 102侧向地形成侧壁钝化层130。侧壁钝化层130可由电绝缘材料诸如但不限于环氧树脂或丙烯酸类树脂形成，并且可为透明的或不透明的。然后可在一个或多个LED 102或全部LED 102上方形成一个或多个顶部导电接触层140。在一个实施方案中，顶部导电接触层140是透明的。例如，顶部导电接触层140可由透明导电氧化物诸如ITO或透明导电聚合物诸如PEDOT形成。在一个实施方案中，顶部导电接触层140另外形成在Vss或接地线116上并且与Vss或接地线116电接触。然后可在顶部导电接触层140上方形成顶部封装层150。顶部封装层150可由透明材料形成。可将第二承载衬底620移除，并且可将一个或多个器件芯片300附接到显示面板100的背面，例如附接到背面RDL 120。
应该理解，图9至图34中所述和示出的处理顺序为示例性的，并且实施方案不必局限于此。例如，像素驱动器芯片200并非必需利用管芯附接膜或导电凸块附接到RDL。可使用处理顺序变型来形成显示面板，其中RDL直接形成在绝缘层或像素驱动器芯片200的正面和背面上。因此，根据实施方案，许多变型是可能的。
在另一方面，可以实现用于形成高分辨率LED显示器的可扩展大面积解决方案的实施方案。另外，本发明所公开的实施方案可以是用于所有发射型和反射型电光介质的通用背板，诸如LED、OLED、量子点(QD)、LCD或电子墨水(E-Ink)，因为背板功能性可类似于常规的TFT背板层叠与电光层垂直地分开。尽管可制造非常大的TFT背板，但TFT在其能够可靠地提供给LED的电流量方面受到限制，因此不是最佳选择。使用根据实施方案的像素驱动器芯片代替TFT可为该问题提供解决方案，并且像素驱动器芯片和LED的垂直分开解除了在LED和像素驱动器芯片的并排集成中原本可能存在的对显示器的尺寸和分辨率的限制。垂直集成还可改善IC性能，并且为像素光学器件诸如微透镜和像素内漫射体的集成提供额外的空间。此外，实施方案可进一步减小显示器边界，同时仍然为像素驱动器芯片层中的功能性的进一步集成留出空间。应用区域可包括发射型和反射型显示器、照明、大面积传感器阵列(例如，x射线)乃至太阳能。
在一个方面，根据实施方案的像素驱动器芯片不竞争与电光层(例如，LED)同一层中的空间。因此，可增加显示器的最大分辨率(即，可使最小像素尺寸降低)，同时像素驱动器芯片可具有用于能够扩展到大显示尺寸(性能和成本效益)的有效Si面积解决方案的最佳尺寸和形状。此外，根据实施方案的架构可使发光器件从硅器件解耦，从而为附加功能(诸如行驱动器、列驱动器、传感器或触摸屏)提供更多空间。此外，这为像素驱动器芯片的接触件面朝上而不是面朝下开辟了道路。这解决了像素驱动器芯片接触问题，因为其将像素驱动器芯片布置与包含金属迹线的层和像素驱动器芯片接触焊盘之间的低欧姆接触分开(成品有益效果)。
根据实施方案，代替利用微粘结技术将像素驱动芯片粘结到背板迹线，取而代之地将背板迹线形成在像素驱动器芯片的接触焊盘(或如前所述的导电凸块)上。因此，使用主流光刻方法进行连接可避免和代替高分辨率和高温从而高风险的粘结步骤，这进一步有利于扩展到用于高性价比大面积显示器的更大像素驱动器芯片和更多驱动器焊盘。
在另一方面，实施方案可用于制造具有减小边界的显示器。当前主流显示技术中所使用的TFT背板可具有窄边界，但不能完全消除边界，因为像素下的区域完全被电路填充，从而需要在显示器边界中完成全局迹线布线。根据实施方案的像素驱动器芯片架构可通过具有小得多的特征尺寸(例如，40nm与1μm)来显著减小边界，并且通过使用高速数据总线架构来减少显示器中每个像素所需的迹线计数。所提出的架构可进一步减少这种情况，并且能够实现更多有机形状的背板。因此，在像素驱动器芯片在单独层中的情况下，即使具有有机(例如，圆形)边界形状，也可自由地将所有像素驱动器芯片定位在显示器的有源像素区域内。这将显示器边界减小到最小程度(设计空间有益效果)。
现在参见图35至图38，其示出了其中像素驱动器芯片位于电光层下方的示意性横截面。图35是根据一个实施方案的包括具有底部接触焊盘255和背面RDL 120的嵌入式像素驱动器芯片200的显示面板的示意性横截面侧视图图示。图36是根据一个实施方案的包括具有顶部接触焊盘255和正面RDL 110的嵌入式像素驱动器芯片200的显示面板的示意性横截面侧视图图示。在该实施方案中，像素驱动器芯片200的布置仅需要具有足够粘附力的表面以使像素驱动器芯片在其被布置在该表面上时(例如，使用倒装芯片技术或其他布置工具)“粘附”。图37是根据一个实施方案的包括具有底部接触焊盘和顶部接触焊盘255以及正面RDL和背面RDL 110、120的嵌入式像素驱动器芯片200的显示面板的示意性横截面侧视图图示。此类像素驱动器芯片构型可用于在不增加像素驱动器芯片面积的情况下增加像素驱动器芯片的接触密度。在具体实施方式中，所有电源线路可在背面RDL 120中的像素驱动器芯片200下方延伸，而LED 102的所有迹线在RDL 110中的像素驱动器芯片200的顶部上延伸。这将限制像素驱动器芯片200下方的迹线的量，使得可以具有宽电源线路，并且同时在像素驱动器芯片200和LED 102之间具有高效布线(或其他显示效果)。如图所示，黑色矩阵层160可任选地形成在叠层结构上方以影响光发射和反射。
除了图35至图37所示的实施方案之外，在与电光层不同的平面中具有像素驱动器芯片的其他实施方案是可能的，诸如其中像素驱动器芯片在电光层叠层上方的层中的实施方案(所谓的顶部像素驱动器芯片实施方案)。由于像素驱动器芯片是不透明的，因此需要远离像素驱动器芯片层朝向观看者进行发射。因此，此类实施方案可具有穿过光学透明衬底的底部发射。
与常规LTPS、低温多晶氧化物(LTPO)和需要处理温度高于300℃的氧化物和a-SiTFT技术相比，根据一些实施方案的使用像素驱动器芯片的背板处理可以在低于200℃的温度预算下进行。与目前完全使用黄色聚酰亚胺(PI)衬底的常规TFT工艺相比，这开发了对更宽范围的塑料衬底的使用，包括低成本光学透明衬底，诸如分别具有约200℃和约120℃的最高处理温度的聚萘二甲酸乙二醇酯(PEN)乃至聚对苯二甲酸乙二醇酯(PET)。
根据实施方案的像素驱动器芯片架构可与其他电光介质诸如OLED、量子点(QD)、LCD、电子墨水(E Ink)结合。例如，实施方案可与LCD兼容，其中该LCD以反射模式使用，否则像素驱动器芯片局部地阻挡来自背光单元的光。图38是根据一个实施方案的包括嵌入式像素驱动器芯片的OLED或QD显示面板的示意性横截面侧视图图示，该实施方案包括示例性RGB配置中的有机或发射QD层380R、380G、380B。由于OLED对氧气和水敏感，因此可在叠层的顶部和底部上包括封装层172、704以确保足够的寿命。还可存在符合OLED和/或QD制造要求或技术的附加层，诸如像素限定层170。应当理解，虽然图35至图37所示的所有三个底部像素驱动器芯片配置在本文中也是可能的，但图38中仅示出了与图36一致的顶部接触像素驱动器芯片构型。
根据实施方案，将像素驱动器芯片代替TFT用于OLED可对功率消耗、边界和功能性具有显著影响。例如，将像素驱动器芯片集成在OLED中可带来较低的功率消耗。在示例性比较模型中，像素驱动器芯片可仅需要1.1V的供电并且在发射路径中仅增加约1V的开销，而常规TFT背板根据所使用的TFT技术的类型具有10V-18V的供电电压和约3V-5V的发射路径中的开销。在OLED叠层上方的电压为5V-6V的情况下，这导致发射部分的功率降低20％-40％，并且在低发射功率下，功率降低甚至可能超过2倍，因为由供电电压所确定的寻址功率消耗变为主导。
关于使边界变窄，在常规TFT背板的情况下，像素驱动器芯片可使用高速数字数据总线和缓冲器来代替直接源极和栅极连接，并且背板中所需的迹线数量可低得多。此外，即使在需要有机形状(例如，圆角)的情况下，像素驱动器芯片也可以适当地布置在显示器有效区域边界内。这带来零边界显示器的能力，其中仅环境屏障必须延伸到边界区域中。
关于集成和功能性，由于与常规TFT背板(例如，特征尺寸为1μm-2μm)相比，像素驱动器芯片可以高得多的晶体管密度(例如，电流节点处的特征尺寸为22nm)来制造，因此像素驱动器芯片实施方案为在同一平面中进一步集成诸如传感器或触摸屏等功能性留出大量空间。
现在参见图39，其提供了根据一个实施方案的形成像素驱动器芯片的方法。具体地，该方法涉及顶部接触像素驱动器芯片的形成，但可提供其他处理顺序以形成底部接触件，或两者兼有。图39所示的处理顺序可以是使用标准光刻工艺以及使用合适转移技术来布置像素驱动器芯片和LED的组合的叠加工艺，其中合适转移技术诸如倒装芯片或利用微型器件静电转移头部组件的转移。为了简洁和清楚起见，参照图40至图47的示意性横截面侧视图图示共同进行图39的以下描述。
如图40所示，处理顺序可在于器件衬底210上形成层叠结构290期间开始。例如，器件衬底210可包括器件层，该器件层包括形成在本体衬底201(例如，硅衬底)上方的有源区。层叠结构290可包括多个介电层292、金属层291和钝化层293。在所示的具体实施方案中，暴露多个接触通孔295。在操作3910处，在器件衬底210上的多个暴露的接触通孔295上方形成金属接触层802。在该阶段，顶部金属接触层802可为未图案化的。顶部金属可被选择用于与下游面板处理流程兼容，并且可为Al、Ti、TiN、Ta、TaN等。此外，顶部金属接触层802可任选地由介电层诸如原子层沉积(ALD)层(例如，Al2O3)覆盖，以保护金属层在后续剥离操作(例如，气相HF)期间免受可能的侵蚀。此外，覆盖金属接触层802的介电层可在使用静电转移头完成转移的情况下提供帮助。
参见图41，在操作3912处，沟槽801穿过层叠结构290并形成到器件衬底210的器件层中。可选介电层诸如ALD Al2O3可任选地沿着沟槽801侧壁形成，例如以便在后续剥离操作期间的蚀刻选择性。在一些实施方案中，在这一阶段，执行任选操作3914以用牺牲沟槽填充物806(例如，SiO2)填充沟槽。然后在操作3916处，将器件衬底210的层叠结构290侧粘结到承载衬底812。如图42所示，可使用粘合剂层810来促成粘结。在一个实施方案中，将牺牲沟槽填充物806的凸块807嵌入粘合剂层810中。
然后在操作3918处，可移除本体衬底201以暴露器件衬底210的背面。这可伴随晶圆减薄和研磨以暴露沟槽801。在这一阶段，稳定焊盘820可形成在减薄的表面上。稳定焊盘820可由金属形成以控制与待形成的稳定柱的粘附力。在一个实施方案中，稳定焊盘820为金属，例如铜或铝。然后在操作3920处，牺牲层830可形成在器件层上，并且被图案化以在稳定焊盘820上方形成柱开口832。在一个实施方案中，牺牲层830由与牺牲沟槽填充物806相同的材料(例如，SiO2)形成。
参见图45，然后在操作3922处，在器件衬底210的背面上形成稳定结构。如图所示，稳定结构可包括稳定层840，该稳定层840还包括稳定柱842。在一个实施方案中，稳定层840由金属或聚合物诸如苯并环丁烯(BCB)形成。稳定结构还可包括支撑衬底850，该支撑衬底也可用作永久性承载衬底。支撑衬底850可为刚性的。转到图46，在操作3924处，可移除承载衬底。在一个实施方案中，这是使用激光烧蚀技术和湿法清洁以移除粘合剂层来完成的。然后在剥离操作3926期间移除背面图案化牺牲层830，从而得到由多个支撑柱842支撑的像素驱动器芯片200的阵列。根据实施方案，牺牲沟槽填充物806也在该操作期间例如使用气相HF蚀刻技术被移除。
现在转到图48，根据一个实施方案，提供了一种形成显示面板的方法。为了简洁和清楚起见，参照图49A至图49J的示意性横截面侧视图图示共同进行图48的以下描述。图49A是根据一个实施方案的形成在显示器衬底710上方的粘合剂层702的示意性横截面侧视图图示。显示器衬底710可以是多种刚性或柔性衬底，并且可包括一个或多个层。在一个实施方案中，显示器衬底710为玻璃或聚合物面板。在所示的具体实施方案中，该显示器衬底包括刚性支撑衬底705(诸如玻璃)和柔性衬底701(诸如聚酰亚胺、PEN或PET)，该柔性衬底可在最终显示面板100产品中从支撑衬底705移除。在一些实施方案中，形成金属层并对其进行图案化以形成配准(对准)标记703，从而便于光刻对准和转移工具对准。用于粘合剂层702的示例性材料包括聚合物、焊料等。在一个实施方案中，粘合剂层被部分固化(例如，B-阶段化)。示例性材料包括BCB。在另一个实施方案中，粘合剂层702被图案化，使得粘合剂层仅存在于像素驱动器芯片200的区域中。在操作4810处，多个像素驱动器芯片200正面朝上安装在显示器衬底710上，如图49B所示。每个像素驱动器芯片200可包括多个接触通孔295和连续顶部金属接触层802，该连续顶部金属接触层位于所有多个接触通孔295上并与该所有多个接触通孔电接触。安装可通过粘合剂层702来促成，然后该粘合剂层可被固化。
然后可在所安装的多个像素驱动器芯片200上方形成第一绝缘层104A，并且对其(例如，局部地)回蚀以暴露金属接触层802，如图49C所示。在操作4820处，将金属接触层图案化以在每个像素驱动器芯片200上形成接触焊盘255的图案。具体地，接触焊盘255可在接触通孔295上方对准。在一些实施方案中，覆盖金属接触层802的可选介电层(例如，ALD)首先被图案化，或者另选地在与金属图案化相同的工艺期间被图案化。如上所述，例如当使用静电转移技术进行转移时，该可选的介电层可有助于像素驱动器芯片200的转移。在此类工艺中，介电层可有利于产生电场以产生所需的拾取压力。此外，可选介电层可在转移工艺期间以及在第一绝缘层104A的回蚀期间提供机械和化学保护。在一个实施方案中，图案化的介电层与接触焊盘255共享相同的图案。
仍参见图49D，可以在面板级工艺流程中执行金属接触层802的图案化以形成接触焊盘255。因此，接触焊盘255与面板配准标记703对准，而不是直接与每个单独的像素驱动器芯片200对准。通过在面板级工艺流程中将像素驱动器芯片顶部金属层图案化，图49B所示的转移操作4810可具有更大的未对准容差。因此，像素驱动器芯片200中的、将接触焊盘255连接到层叠结构中的内部金属层的接触通孔295可以与技术的特征尺寸一样小(例如，55nm、40nm)，但可以更大(例如，0.5μm、1μm)，使其具有高成品率和低电阻率。检测该特征的使用是可能的，因为可存在像素驱动器芯片200和接触通孔295相对于顶部接触焊盘255未对准的清晰图案，这可归因于像素驱动器芯片200的转移容差。在使用静电微型器件转移组件或多喷嘴拾放工具的情况下，对于局部一组(例如，一批)像素驱动器芯片，这种未对准可以是相同的或至少类似的，因为它们都是同时转移的(例如，面板包括多批转移的像素驱动器芯片)。可以从单独的承载衬底或同一承载衬底内的不同位置转移单独的批次。在单个管芯拾放工艺的情况下，每个像素驱动器芯片具有其自身的错位，该错位可被追溯到典型的拾放机容差。
现在参见图49E，然后可在像素驱动器芯片200上方形成第二绝缘层104B，并将其图案化以形成暴露接触焊盘255的开口805。第一绝缘层104A和第二绝缘层104B可共同形成绝缘层104。然后在操作4830处，在多个像素驱动器芯片200上形成RDL。在图49F至图49G所示的特定实施方案中，使用逐层工艺形成包括重新分布线路112和介电层114的正面RDL110。重新分布线路112可直接形成在接触焊盘255上。这消除了对像素驱动器芯片接触件的特定粘结步骤的需要。
如图49G所示，形成正面RDL可包括在正面RDL 110的正面上形成接触焊盘118。另外，然后可形成绝缘堤坝层132并对其进行图案化，以形成暴露接触焊盘118的堤坝开口134的图案。堤坝开口134可任选地内衬有反射涂层，诸如薄金、银或铝层等。焊料柱119(例如，铟)可任选地形成在接触焊盘118上以便后续将LED 102粘结到接触焊盘118。
然后在操作4840处，将发光元件阵列集成在RDL上方。在图49H所示的具体实施方案中，集成了多个无机半导体基的微LED，但实施方案与其他类型的发光元件诸如OLED、量子点(QD)、LCD或电子墨水(E Ink)兼容。在图49H所示的具体实施方案中，多个微LED 102借助于焊料柱119粘结到接触焊盘118。在安装LED 102之后，可在LED 102周围和堤坝开口134内形成可选的漫射体填充物136。例如，漫射体填充物136可包括具有颗粒填料诸如TiO2的聚合物基体，以散射从LED 102发射的光。现在参见图49J，可执行附加处理以完成LED集成。例如，可将顶部钝化层138形成到LED 102上方的器件接触开口并对其图案化。另外，通孔139可以穿过堤坝层132形成(或已经形成)以暴露第二电极端子(例如，接地、低电压触点(Vss)等)。然后可在一个或多个LED 102或全部LED 102上方形成一个或多个顶部导电接触层140。顶部导电接触层140可另外形成于通孔139内以接触LED 102的第二电极端子。另外，可处理位于叠层顶部上的最终的黑色矩阵层以使环境光反射最小化。
现在参见图50A，其提供了根据一个实施方案的位于单个像素驱动器芯片的金属接触层802下方的多个像素驱动器芯片接触通孔295的示意性顶视图图示。例如，这可对应于在操作4820处并且在图49D中示出的形成金属接触件之前的图49C中的像素驱动器芯片200的状态。如图所示，金属接触层802可以是在接触通孔295上方并且完全覆盖该接触通孔的连续层。因此，金属接触层802可完全覆盖整个像素驱动器芯片200顶表面，除了可存在没有金属接触层(例如，隔离区)的小边缘区域(例如，1μm或2μm)之外。
图50B和图50C提供了与下面的接触通孔295对准(图50B)或者从下面的接触通孔295偏移(图50C)的图案化的接触焊盘255的两个示意性俯视图图示。在所示的实施方案中，单个接触焊盘255连接到单个接触通孔295，然而，单个接触焊盘255可连接到多个接触通孔295，例如以降低电阻。根据一些实施方案，利用标准偏差来为面板上的部件提供位置容差。具体地，当在本公开中比较工艺的标准偏差时，该比较指的是相同数量的(例如，第一、第二、第三等)标准偏差。例如，一般统计简写68-95-99.7法则用于分配分别位于平均值的一个、两个和三个标准偏差内的值的百分比。以举例的方式，用于制造像素驱动器芯片200的标准半导体制造技术可在3σ(三个标准偏差)下使金属图案与接触通孔295在0.05μm内乃至在0.01μm内对准。如果接触焊盘255是在像素驱动器芯片200的形成期间以晶圆级形成的，则可以预期如图50B所示对准，例如，其中接触焊盘255的几何中心(例如，质心)与接触通孔295的几何中心在3σ下在0.05μm内乃至在0.01μm内对准。
根据实施方案，当像素驱动器芯片200被转移到显示器衬底时，诸如在操作4810处，它们可相对于显示器衬底710上的配准(对准)标记703定位。转移工艺的示例性典型对准精度在3σ下可为5μm，并且在3σ下最佳为1μm。这比例如显示器中的单个像素驱动器芯片200上的接触通孔295或多个像素驱动器芯片200的芯片到芯片的位置变化大一至两个数量级。
如参照操作4820所述，可以面板级对每个像素驱动器芯片上的接触金属层进行图案化，以在所有像素驱动器芯片200上形成接触焊盘255的图案。该图案化也相对于显示器衬底710上的配准标记703进行，并且对准精度可通过所采用的光刻工具来确定，该对准精度通常可优于0.05μm乃至在0.01μm内。利用该方法，像素驱动器芯片200的顶部金属接触层802精确地对准到板上的配准标记703并且对准到后续接触通孔295和金属图案。然而，像素驱动器芯片200本身仍可具有与转移工艺的精确度相关的大得多的位置变化(例如，大一至两个数量级)。这可导致如图50C所示的对准，其中实际像素驱动器芯片布置从目标像素驱动器芯片布置位置偏移，而接触焊盘255的位置是不变的。由于像素驱动器芯片200的接触通孔295与板处理中的最小可能特征部(通常为5μm并且最佳为1μm)相比通常较小(小于1μm，甚至小至0.2μm)，因此根据实施方案的工艺可放宽(增加)在转移工艺期间用于布置像素驱动器芯片200的容差预算。
图51是根据一个实施方案的偏移的图案化接触焊盘255的特写示意性俯视图图示。在示例性具体实施中，对准容差可由公式(1)提供：
容差t＝ (p-2*e-v)/2 (1)
其中(e)对应于从接触通孔295边缘到接触焊盘255边缘的边缘间隙，(v)对应于接触通孔295宽度，并且(p)对应于接触焊盘255宽度。
图52是根据一个实施方案的形成在显示面板100的偏移像素驱动器芯片200阵列上方的接触焊盘255阵列的示意性俯视图图示。虽然未按比例绘制，但图52示出了根据实施方案的若干结构相关性。例如，每个像素驱动器芯片200A-200F可表示在批次A-F中转移的单个像素驱动器芯片200。因此，在一批像素驱动器芯片200内，每个像素驱动器芯片可具有与上覆的接触焊盘255类似的位移。如图52所示，接触焊盘255在整个显示面板上的位置分布相对均匀，因为它们在整个显示面板100(或显示器衬底710)上具有类似的间距。这可归因于光刻容差。由于所使用的转移工具的对准容差，像素驱动器芯片200的对准误差或布置分布可能更明显。以例示的方式，像素驱动器芯片200A、200C、200E被示出为位于其目标位置处。相比之下，传输批次B内的像素驱动器芯片200B可被移位到目标位置的左侧。类似地，像素驱动器芯片200D可被移位到目标布置位置下方，而像素驱动器芯片200F被同时移位到目标布置位置上方和右侧。
因此，每个“批次”的像素驱动器芯片可通过其自身的批位移来表征，其中对应批中的每个像素驱动器芯片在该批次中具有相同的位移。所示批次A、C、E和相关联的像素驱动器芯片200A、200C、200E可具有较低的“批”位移，而与像素驱动器芯片200B、200D、200F相关联的批次B、D、F具有相对较高的批位移。如图所示，批次A、C、E可具有大致相同的“批”位移(其被示出为可忽略不计的)，而批次B、D、F可具有其自身的特征“批”位移。例如，与像素驱动器芯片200F相关联的批次F可具有最高“批”位移，其中示出了最大x和y位置偏移。
在一个实施方案中，显示面板包括嵌入在绝缘层104中的像素驱动器芯片200的阵列，每个像素驱动器芯片200包括耦接到多个接触焊盘255的多个接触通孔295，使得芯片接触通孔的阵列和芯片接触焊盘的阵列分布在显示面板100上。发光元件(例如，102)的阵列耦接到像素驱动器芯片200的阵列，并且像素驱动器芯片200的阵列在显示面板100上的布置分布通过标准偏差来表征，该标准偏差大于接触焊盘255的阵列在显示面板100上的位置分布的标准偏差。例如，像素驱动器芯片200的阵列的布置分布的标准偏差可以比接触焊盘255的阵列的位置分布的标准偏差大至少一个数量级。如图52所示，多个接触焊盘225的位置分布(局部地，在每个像素驱动器芯片200上方)通过与接触焊盘阵列在显示面板上的位置分布(全局)相同的标准偏差来表征。另外，显示面板上的接触通孔295的阵列从显示面板上的接触焊盘255的阵列不一致地偏移。然而，多个接触通孔295可在一批次内的芯片之间均匀分布，与局部多个接触焊盘255具有一致偏移量。这些特征可归因于像素驱动器芯片批位置“浮动”在显示面板100上的接触焊盘255的图案下方。在一个实施方案中，像素驱动器芯片200的阵列在显示面板100上的布置分布的标准偏差大于1μm，并且接触焊盘255的阵列在显示面板100上的位置分布的标准偏差小于0.05μm。在一个实施方案中，像素驱动器芯片200的阵列包括多个批次的像素驱动器芯片200，其中每个批次的像素驱动器芯片200包括多个像素驱动器芯片，并且多个批次中的多批次通过来自对应的多个接触焊盘255的不同的批位移来表征。
实施方案适用于各种布置，包括其中像素驱动器芯片200的阵列正面朝下位于重新分布层(RDL)120的背面以及发光元件(例如，102)的阵列位于像素驱动器芯片阵列上方的那些布置；其中像素驱动器芯片200的阵列正面朝上，正面RDL 110形成在像素驱动器芯片的阵列上方和上面，并且发光元件(例如，102)的阵列位于正面RDL 110上方的那些布置；以及具有顶部接触焊盘和底部接触焊盘两者的像素驱动器芯片200。根据实施方案，RDL包括直接形成在接触焊盘255阵列上的重新分布线路112。
在另一方面，虽然上文已参照用于集成在显示面板中的像素驱动器芯片描述了实施方案，但处理顺序不限于此，并且可适用于各种通用封装解决方案。在一个实施方案中，一种封装方法包括：将多个芯片面朝上安装在衬底上，其中每个芯片包括多个接触通孔和连续顶部金属接触层，该连续顶部金属接触层位于所有多个接触通孔上并与该所有多个接触通孔电接触；图案化多个芯片的金属接触层以在每个芯片上形成接触焊盘的图案；以及在多个芯片上形成重新分布层(RDL)。另外，不必仅具有单个金属接触层，并且在安装时可另选地存在多个金属接触层，然后在安装之后对接触焊盘进行精细图案化。同样，不必在图案化的接触焊盘上形成RDL，而是可采用用于形成电连接的其他方式。因此，安装具有粗糙金属图案的芯片、随后精细图案化以形成接触焊盘的概念可以各种不同的方式来实现。
根据实施方案的显示面板可以是刚性的、弯曲的、可卷曲的、可折叠的或以其他方式柔性的。例如，图53是弯曲或柔性显示面板100的侧视图图示。图54是根据一个实施方案的可折叠显示面板100的等轴视图图示。图55是并排布置的多个显示面板100图块的俯视图图示。在这种配置中，图块可以一起使用以形成更大的屏幕或显示区域。在一个方面，这可通过根据实施方案的显示面板100的前表面上可能的增大显示区域来促成。
图56示出了根据一个实施方案的显示系统5600。显示系统容纳处理器5610、数据接收器5620、一个或多个显示面板100，该一个或多个显示面板可包括一个或多个显示驱动器IC诸如扫描驱动器IC和数据驱动器IC。数据接收器5620可被配置为无线地或有线地接收数据。无线可以在多种无线标准或协议中任意者中实施。
根据其应用，显示系统5600可以包括其他部件。这些其他部件包括但不限于存储器、触摸屏控制器、和电池。在各种具体实施中，显示系统5600可以是可穿戴装置、电视机、平板电脑、电话、膝上型计算机、计算机监视器、信息亭、数字相机、手持式游戏机、媒体显示器、电子书显示器、或大面积标牌显示器。
在利用实施方案的各个方面时，对本领域技术人员将变得显而易见的是，对于制造显示面板而言，以上实施方案的组合或变型是可能的。尽管以特定于结构特征和/或方法行为的语言对实施方案进行了描述，但应当理解，所附权利要求并不一定限于所描述的特定特征或行为。所公开的特定特征和行为相反应当被理解为用于进行例示的权利要求的实施方案。

Claims (19)

1.一种显示面板，所述显示面板包括：
像素驱动器芯片阵列，所述像素驱动器芯片阵列正面朝上嵌入在绝缘层中，并且与多个配准标记对准；
正面重新分布层RDL，所述正面重新分布层跨越所述像素驱动器芯片阵列的正面并且与所述像素驱动器芯片阵列的正面电连接，其中所述正面RDL包括连接到所述像素驱动器芯片阵列的数据布线；和
发光二极管LED阵列，所述LED阵列位于所述正面RDL上；
其中每个像素驱动器芯片用于切换和驱动所述LED阵列中的对应一组LED；
背面RDL，所述背面RDL跨越所述绝缘层和所述像素驱动器芯片阵列；以及
柔性电路，所述柔性电路附接到所述背面RDL。
2.根据权利要求1所述的显示面板，其中所述正面RDL包括多个介电层和多条重新分布线路。
3.根据权利要求1所述的显示面板，其中所述正面RDL包括连接到所述像素驱动器芯片阵列的数据时钟布线。
4.根据权利要求3所述的显示面板，其中所述正面RDL包括连接到所述像素驱动器芯片阵列的灰度级时钟布线。
5.根据权利要求1所述的显示面板，还包括穿过所述绝缘层而在所述背面RDL与所述正面RDL之间延伸的电连接。
6.根据权利要求5所述的显示面板，其中所述电连接包括铜桩。
7.根据权利要求1所述的显示面板，其中所述背面RDL包括一条或多条重新分布线路以及一个或多个介电层。
8.根据权利要求1所述的显示面板，其中每个LED由无机半导体基的材料形成。
9.根据权利要求1所述的显示面板，其中每个LED具有1μm至300μm的最大侧向尺寸。
10.根据权利要求1所述的显示面板，其中每个LED具有1μm至20μm的最大侧向尺寸。
11.根据权利要求1所述的显示面板，还包括侧向围绕所述LED阵列中的每个LED的钝化层。
12.根据权利要求11所述的显示面板，还包括形成于所述钝化层和所述LED阵列上方以与所述LED阵列形成电接触的多个透明顶部导电接触层。
13.根据权利要求12所述的显示面板，还包括所述钝化层中的用于所述多个透明顶部导电接触层接触所述正面RDL的多个开口。
14.根据权利要求1所述的显示面板，其中所述绝缘层包含热固性树脂。
15.根据权利要求1所述的显示面板，其中每个像素驱动器芯片在所述显示面板的显示区域的正下方。
16.根据权利要求15所述的显示面板，其中所述显示面板是折叠式的。
17.根据权利要求15所述的显示面板，其中所述LED阵列比所述像素驱动器芯片阵列更靠近所述显示面板的多个边缘。
18.根据权利要求15所述的显示面板，所述显示面板集成到移动电子设备中。
19.根据权利要求15所述的显示面板，所述显示面板集成到可穿戴电子设备中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626448B2 (en) 2019-03-29 2023-04-11 Lumileds Llc Fan-out light-emitting diode (LED) device substrate with embedded backplane, lighting system and method of manufacture
CN112736072B (zh) * 2019-10-28 2024-02-09 光宝光电(常州)有限公司 发光模组及其制造方法
US11156346B2 (en) 2019-11-19 2021-10-26 Lumileds Llc Fan out structure for light-emitting diode (LED) device and lighting system
US11777066B2 (en) 2019-12-27 2023-10-03 Lumileds Llc Flipchip interconnected light-emitting diode package assembly
US11664347B2 (en) 2020-01-07 2023-05-30 Lumileds Llc Ceramic carrier and build up carrier for light-emitting diode (LED) array
US11476217B2 (en) 2020-03-10 2022-10-18 Lumileds Llc Method of manufacturing an augmented LED array assembly
JP7325655B2 (ja) 2020-03-10 2023-08-14 ルミレッズ リミテッド ライアビリティ カンパニー 拡張型ｌｅｄアレイアセンブリの製造方法
CN115516638A (zh) * 2020-05-08 2022-12-23 苹果公司 具有3d复合曲率的经切割和折叠的显示器
CN117810213A (zh) * 2020-09-09 2024-04-02 华为技术有限公司 一种显示屏及其制作方法、显示终端
KR20220058220A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 디스플레이 모듈 및 디스플레이 장치
EP4155823A4 (en) 2020-12-21 2023-08-23 BOE Technology Group Co., Ltd. ARRAY SUBSTRATE, DISPLAY PANEL AND ELECTRONIC DEVICE
US11728312B2 (en) * 2021-01-22 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packaging and methods of forming same
WO2022169286A2 (ko) * 2021-02-04 2022-08-11 삼성전자주식회사 디스플레이 장치 및 그 제조 방법
EP4199095A4 (en) 2021-02-04 2024-04-24 Samsung Electronics Co., Ltd. DISPLAY DEVICE AND METHOD FOR MANUFACTURING SAME
JPWO2022172124A1 (zh) * 2021-02-12 2022-08-18
KR102711345B1 (ko) * 2021-12-16 2024-09-27 한국광기술원 피치를 감소시킨 능동 구동 led 패키지
CN115206952B (zh) * 2022-07-27 2023-03-17 北京数字光芯集成电路设计有限公司 采用堆叠式封装的Micro-LED微显示芯片
CN118116896A (zh) * 2022-11-30 2024-05-31 成都辰显光电有限公司 显示面板、制作方法及显示装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5193011A (en) * 1990-10-03 1993-03-09 Xerox Corporation Method and apparatus for producing variable width pulses to produce an image having gray levels
US5286679A (en) * 1993-03-18 1994-02-15 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer
US6845184B1 (en) * 1998-10-09 2005-01-18 Fujitsu Limited Multi-layer opto-electronic substrates with electrical and optical interconnections and methods for making
JP3659407B2 (ja) * 2001-08-03 2005-06-15 ソニー株式会社 発光装置
US6528735B1 (en) * 2001-09-07 2003-03-04 International Business Machines Corporation Substrate design of a chip using a generic substrate design
JP4688679B2 (ja) * 2003-09-09 2011-05-25 三洋電機株式会社 半導体モジュール
US20070052344A1 (en) * 2005-09-07 2007-03-08 Yu-Liang Wen Flat panel display device and method of correcting bonding misalignment of driver IC and flat panel display
US7999454B2 (en) * 2008-08-14 2011-08-16 Global Oled Technology Llc OLED device with embedded chip driving
JP4951018B2 (ja) * 2009-03-30 2012-06-13 株式会社東芝 半導体装置の製造方法
JP5966412B2 (ja) * 2011-04-08 2016-08-10 ソニー株式会社 画素チップ、表示パネル、照明パネル、表示装置および照明装置
WO2012158709A1 (en) * 2011-05-16 2012-11-22 The Board Of Trustees Of The University Of Illinois Thermally managed led arrays assembled by printing
US9286826B2 (en) * 2011-10-28 2016-03-15 Apple Inc. Display with vias for concealed printed circuit and component attachment
US8933473B1 (en) * 2012-06-01 2015-01-13 Valery Dubin Method, apparatus and system for providing light source structures on a flexible substrate
US9178123B2 (en) * 2012-12-10 2015-11-03 LuxVue Technology Corporation Light emitting device reflective bank structure
US9484504B2 (en) * 2013-05-14 2016-11-01 Apple Inc. Micro LED with wavelength conversion layer
US9251482B2 (en) * 2013-07-03 2016-02-02 TrueLite Trace, Inc. Chronically-problematic response alert system for service request and fulfillment between a service requester and a service performer
US9129981B2 (en) * 2013-11-26 2015-09-08 Freescale Semiconductor Inc. Methods for the production of microelectronic packages having radiofrequency stand-off layers
US9367094B2 (en) * 2013-12-17 2016-06-14 Apple Inc. Display module and system applications
US9768345B2 (en) * 2013-12-20 2017-09-19 Apple Inc. LED with current injection confinement trench
US9583466B2 (en) * 2013-12-27 2017-02-28 Apple Inc. Etch removal of current distribution layer for LED current confinement
KR102163358B1 (ko) * 2014-07-21 2020-10-12 엘지디스플레이 주식회사 디스플레이 장치
US9281286B1 (en) * 2014-08-27 2016-03-08 Freescale Semiconductor Inc. Microelectronic packages having texturized solder pads and methods for the fabrication thereof
US9478583B2 (en) * 2014-12-08 2016-10-25 Apple Inc. Wearable display having an array of LEDs on a conformable silicon substrate
CN108475712B (zh) * 2015-12-01 2021-11-09 夏普株式会社 图像形成元件
US10050013B2 (en) * 2015-12-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
WO2017123658A1 (en) * 2016-01-12 2017-07-20 Sxaymiq Technologies Llc Light emitting diode display
US10001611B2 (en) * 2016-03-04 2018-06-19 Inphi Corporation Optical transceiver by FOWLP and DoP multichip integration
KR102562627B1 (ko) * 2016-03-21 2023-08-03 삼성디스플레이 주식회사 디스플레이 장치
US10037981B2 (en) * 2016-05-18 2018-07-31 Globalfoundries Inc. Integrated display system with multi-color light emitting diodes (LEDs)
KR20180003327A (ko) * 2016-06-30 2018-01-09 엘지이노텍 주식회사 발광 소자 패키지 및 이를 포함하는 조명 장치
US10340206B2 (en) * 2016-08-05 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dense redistribution layers in semiconductor packages and methods of forming the same

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