CN112736072B - 发光模组及其制造方法 - Google Patents

发光模组及其制造方法 Download PDF

Info

Publication number
CN112736072B
CN112736072B CN201911032149.7A CN201911032149A CN112736072B CN 112736072 B CN112736072 B CN 112736072B CN 201911032149 A CN201911032149 A CN 201911032149A CN 112736072 B CN112736072 B CN 112736072B
Authority
CN
China
Prior art keywords
light emitting
layer
pads
light
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911032149.7A
Other languages
English (en)
Other versions
CN112736072A (zh
Inventor
高健峰
林贞秀
林文翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lite On Opto Technology Changzhou Co Ltd
Lite On Technology Corp
Original Assignee
Lite On Opto Technology Changzhou Co Ltd
Lite On Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lite On Opto Technology Changzhou Co Ltd, Lite On Technology Corp filed Critical Lite On Opto Technology Changzhou Co Ltd
Priority to CN201911032149.7A priority Critical patent/CN112736072B/zh
Priority to US16/935,424 priority patent/US11437355B2/en
Priority to TW109124667A priority patent/TWI782297B/zh
Publication of CN112736072A publication Critical patent/CN112736072A/zh
Application granted granted Critical
Publication of CN112736072B publication Critical patent/CN112736072B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H01L2224/06182—On opposite sides of the body with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)

Abstract

本发明公开一种发光模组及其制造方法。发光模组包括驱动元件以及至少一发光芯片。驱动元件包括驱动芯片以及设置于驱动芯片上的重分布线路结构。驱动芯片具有第一表面以及与第一表面相反的第二表面。重分布线路结构至少包括位于第一表面上的多个第一焊垫以及位于第二表面上的多个第二焊垫，且其中一第一焊垫电性连接于其中一第二焊垫。至少一发光芯片设置于驱动芯片的第一表面上，并通过多个第一焊垫电性连接于所述驱动芯片。如此，发光模组可不使用封装基板，进而可缩小发光模组的整体封装尺寸且可提升出光效果。

Description

发光模组及其制造方法
技术领域
本发明涉及一种发光模组及其制造方法，特别是涉及一种无封装基板的发光模组及其制造方法。
背景技术
在现有技术中，发光二极管封装模组通常包括分别用以产生红光、蓝光以及绿光的发光芯片以及与这些发光芯片电性连接的一驱动芯片。驱动芯片控制这些发光芯片，以使发光二极管模组可产生不同的色光。在现有的发光二极管封装模组中，这些发光芯片以及驱动芯片都设置在封装基板上，并通过打线而连接于封装基板上所对应的焊垫，以建立发光芯片与驱动芯片之间的电性连结。然而，具有打线结构以及封装基板的发光二极管封装模组的尺寸较难再进一步缩减，而难以符合现今电子产品朝向轻薄短小的发展趋势。
发明内容
本发明所要解决的技术问题在于提供一种发光模组及其制造方法，以缩减发光模组的整体封装尺寸，以符合电子产品轻薄短小的发展趋势。
为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种发光模组。发光模组包括一驱动元件以及至少一发光芯片。驱动元件包括一驱动芯片以及设置于驱动芯片上的重分布线路结构。驱动芯片具有第一表面以及与第一表面相反的第二表面。重分布线路结构至少包括位于第一表面上的多个第一焊垫以及位于第二表面上的多个第二焊垫，且其中一第一焊垫电性连接于其中一第二焊垫。至少一发光芯片设置于驱动芯片的第一表面上，并通过多个第一焊垫电性连接于所述驱动芯片。
更进一步地，驱动芯片还包括位于第一表面上的多个接触焊盘，多个接触焊盘包括工作电压接触焊盘、资料输入接触焊盘、资料输出接触焊盘、公共连线接触焊盘以及至少一电流输出接触焊盘。
更进一步地，重分布线路结构还包括第一介电层以及图案化导电层，第一介电层位于图案化导电层与第一表面之间，并具有多个第一导电通孔，且图案化导电层设置于第一介电层上，并分别通过多个第一导电通孔电性连接于多个接触焊盘。
更进一步地，重分布线路结构还包括第二介电层，第二介电层设置于图案化导电层上，并具有多个第二导电通孔，且多个第一焊垫设置于第二介电层上，并分别通过多个第二导电通孔电性连接于图案化导电层，从而至少一发光芯片电性连接于驱动芯片。
更进一步地，图案化导电层包括彼此分隔设置且相互绝缘的多个线路层，多个线路层包括第一线路层、第二线路层和多个第三线路层。第一线路层电性连接于工作电压接触焊盘，且第一线路层电性连接于其中一第一焊垫以及其中一第二焊垫。第二线路层电性连接于至少一所述电流输出接触焊盘且第二线路层电性连接于另一第一焊垫。多个第三线路层分别电性连接于所述资料输入接触焊盘、所述资料输出接触焊盘与公共连线接触焊盘，且至少一个第三线路层电性连接于另一第二焊垫。
更进一步地，重分布线路结构包括侧表面线路层，侧表面线路层设置于驱动芯片的侧表面上，且第一线路层与第三线路层通过侧表面线路层，以分别电性连接于其中一第二焊垫与另一第二焊垫。
更进一步地，重分布线路结构包括多个导电柱，多个导电柱贯穿驱动芯片并分别电性连接于多个第二焊垫，且图案化导电层通过多个导电柱电性连接于多个第二焊垫。
更进一步地，多个第二焊垫共同形成焊垫图案层，且图案化导电层的总面积小于焊垫图案层的总面积。
更进一步地，发光模组还进一步包括：封装结构，其包覆驱动元件以及至少一发光芯片，其中，封装结构覆盖第二表面的一部份，以裸露多个第二焊垫表面。
更进一步地，发光模组为一包括多个发光芯片的混光式发光模组，其中，多个发光芯片都设置于驱动芯片的第一表面上，并通过多个第一焊垫电性连接于驱动芯片，以分别用以产生具有不同峰值波长的光束。
更进一步地，封装结构包括：封装胶层、扩光层以及反射边框。封装胶层围绕驱动芯片的侧表面。封装胶层的其中一部份填入由任两个第二焊垫所定义的一间隙内，且封装胶层的另一部份包覆至少一发光芯片周围。扩光层设置于至少一发光芯片的一出光面上。反射边框设置于封装胶层上，并环绕多个发光芯片以及扩光层。
更进一步地，封装胶层的顶面齐平于或者邻近于至少一发光芯片的出光面。
更进一步地，封装胶层的底面与第二焊垫所裸露出的表面齐平。
更进一步地，封装胶层的材料为透明材料，扩光层的材料为透明或半透明材料，反射边框的材料为掺杂二氧化钛或者是二氧化硅的硅胶。
更进一步地，反射边框的高度至少会等于或大于至少一发光芯片的厚度与扩光层的厚度的总和。
为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种发光模组的制造方法。将至少一驱动元件暂时设置在暂时性载板上。至少一驱动元件包括驱动芯片以及设置于驱动芯片上的重分布线路结构。驱动芯片具有第一表面以及与第一表面相反的第二表面。重分布线路结构至少包括位于第一表面上的多个第一焊垫以及位于第二表面上的多个第二焊垫，且第一焊垫电性连接于第二焊垫。将至少一发光芯片设置于驱动芯片的第一表面上。至少一发光芯片通过多个第一焊垫电性连接于驱动芯片。形成初始封装结构，以包覆至少一发光芯片以及至少一驱动元件。切割初始封装结构并移除暂时性载板，以形成包括有至少一发光芯片与至少一驱动元件的发光模组。
更进一步地，形成初始封装结构的步骤还进一步包括:形成一初始封装胶层，其中，初始封装胶层包覆每一驱动元件以及至少一发光芯片，其中，至少一发光芯片的一出光面裸露在初始封装胶层的顶面；设置一初始扩光层于初始封装体的顶面上；对初始封装胶层以及初始扩光层执行预切步骤，以形成开槽，开槽围绕至少一发光芯片，并由初始扩光层的一外表面向下延伸至初始封装胶层内；以及填入一反射胶于开槽内，以形成一初始反射边框，初始反射边框环绕至少一发光芯片的一侧壁。
更进一步地，在形成初始封装胶层的步骤中，初始封装胶层填入由任两个第二焊垫所定义的一间隙内。
综上所述，本发明的其中一有益效果在于，在本发明实施例所提供的发光模组及其制造方法中，通过“驱动元件包括一驱动芯片以及设置于驱动芯片上的一重分布线路结构”、“重分布线路结构至少包括位于所述第一表面上的多个第一焊垫以及位于所述第二表面上的多个第二焊垫，其中一所述第一焊垫电性连接于其中一所述第二焊垫”以及“至少一发光芯片，其设置于驱动芯片的第一表面上，并通过多个第一焊垫电性连接于驱动芯片”的技术手段，可以形成无封装基板以及无打线结构的发光模组，从而缩减发光模组的整体封装尺寸且可提升出光效果。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。
附图说明
图1为本发明第一实施例的发光模组的立体分解爆炸示意图。
图2为本发明第一实施例的发光模组在另一角度的立体示意图。
图3为本发明第一实施例的发光模组沿图1的线III-III的剖面示意图。
图4为本发明第二实施例的发光模组的立体分解示意图。
图5为本发明第二实施例的发光模组在另一角度的立体示意图。
图6为本发明第二实施例的发光模组沿图4的线VI-VI的剖面示意图。
图7为本发明实施例的发光模组的制造方法的流程图。
图8为本发明实施例的发光模组在图7的步骤S100中的局部剖面示意图。
图9为本发明实施例的发光模组在图7的步骤S110中的局部剖面示意图。
图10至图14分别为本发明实施例的发光模组在图7的步骤S120的各流程中的局部剖面示意图。
图15为本发明实施例的发光模组在图7的步骤S130中的局部剖面示意图。
具体实施方式
以下是通过特定的具体实例来说明本发明所公开有关“发光模组及其制造方法”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。
请参照图1至图3，图1为本发明第一实施例的发光模组的立体分解爆炸示意图。图2为本发明第一实施例的发光模组在另一角度的立体分解示意图。图3显示本发明第一实施例的发光模组沿图1的线III-III的剖面示意图。
如图1所示，本发明实施例中，发光模组M1包括驱动元件1以及至少一发光芯片2a/2b/2c。在本实施例中，本实施例的发光模组M1可以是单一发光模组，例如:发光二极管(LED)、红外光(IR)、激光(Laser)等等，或是混光式发光模组。需说明的是，本实施例中，虽是以多个发光芯片2a～2c为例来说明，且多个发光芯片2a～2c可以是分别用以产生具有不同峰值波长的光束，如：红光、绿光以及蓝光，但本发明并不限于此。
在一实施例中，驱动元件1电性连接于多个发光芯片2a～2c，以控制输出于多个发光芯片2a～2c的信号。具体而言，驱动元件1可分别控制多个发光芯片2a～2c的电流，从而可调控该发光芯片2a～2c所发出光束的亮度，进而使发光模组M1产生具有不同色温的白光或者是其他色光。在另一实施例中，发光模组M1也可以只包括一个发光芯片2a/2b/2c，而驱动元件1用于控制该发光芯片2a/2b/2c的电流，进而可调控该发光芯片2a/2b/2c的亮度。
如图1所示，驱动元件1包括驱动芯片10以及设置于驱动芯片10上的一重分布线路结构11。请同时参考图2所示，驱动芯片10具有一第一表面10a以及与第一表面10a相反的一第二表面10b。驱动芯片10本身已具有多个位于第一表面10a上的多个接触焊盘100a～100e，以使驱动芯片10可电性连接于多个发光芯片2a～2c以及外部电路(图未绘示)。
多个接触焊盘100a～100e可包括工作电压(Vdd)接触焊盘100a、资料输入(Din)接触焊盘100b、资料输出(Dout)接触焊盘100c、公共连线(Vss)接触焊盘100d以及分别对应于不同发光芯片2a～2c的多个电流输出接触焊盘100e。接触焊盘100a～100e的数量以及功能可以根据实际的电路设计来配置，本发明并不限制于前述举例。
在本发明中，发光模组M1省去使用传统的封装基板，而直接在驱动芯片10上形成重分布线路(Redistribution Layer，RDL)结构11，以使驱动芯片10可电性连接于发光芯片2a～2c。
如图1所示，本实施例的重分布线路结构11包括第一介电层110、图案化导电层111、第二介电层112、多个第一焊垫113a、113b以及多个第二焊垫114a～114d。第一介电层110、图案化导电层111、第二介电层112以及多个第一焊垫113a、113b是依序地设置于驱动芯片10的第一表面10a上，而多个第二焊垫114a～114d是位于驱动芯片10的第二表面10b上。
详细而言，第一介电层110位于驱动芯片10的第一表面10a上，并具有多个第一导电通孔110h，且多个第一导电通孔110h的位置分别对应于驱动芯片10的多个接触焊盘100a～100e的位置。图案化导电层111设置于第一介电层110上，并可透过多个第一导电通孔110h而电性连接于驱动芯片10上的多个接触焊盘100a～100e。
进一步而言，图案化导电层111包括第一线路层111a、第二线路层111b以及第三线路层111c，其彼此分隔设置且相互绝缘。此外，多个线路层111a～111c会分别通过第一介电层110的多个第一导电通孔110h，而分别电性连接于多个接触焊盘100a～100e。在一实施例中，可以利用电镀金属，如:铜，在第一介电层110上形成多个线路层111a～111c。较佳地，每两个相邻的线路层111a～111c之间的间距至少40μm。
第一线路层111a、第二线路层111b以及第三线路层111c的个别数量可以根据接触焊盘100a～100e的数量配置。参照图3，每一线路层(如：第二线路层111b)的其中一部份会延伸至第一导电通孔110h内，以电性连接对应的接触焊盘(如:电流输出接触焊盘100e)。另外，每一个线路层111a～111c的形状设计可根据实际需求改变，本发明并不限制。
在本实施例中，第一线路层111a会电性连接于驱动芯片10的工作电压(Vdd)接触焊盘100a。另外，第二线路层111b电性连接于驱动芯片10的电流输出接触焊盘100e，其用以控制发光芯片2a～2c。其中，第二线路层111b的数量与位置可根据电流输出接触焊盘100e的数量以及位置改变。在本实施例中，电流输出接触焊盘100e的数量有三个，因此，第二线路层111b的数量也是三个，但本发明并不以此为限。
请再参照图1，第三线路层111c电性连接于驱动芯片10的其余接触焊盘100b、100c、100d。在一实施例中，第三线路层111c的数量为三个，且分别电性连接于资料输入(Din)接触焊盘100b、资料输出(Dout)接触焊盘100c以及公共连线(Vss)接触焊盘100d。
第二介电层112设置于图案化导电层111上，并具有多个第二导电通孔112h。多个第一焊垫113a、113b可以是以电镀金属层的方式设置于第二介电层112上，并分别通过多个第二导电通孔112h电性连接于图案化导电层111。在一实施例中，第一焊垫(113a、113b)的数量小于线路层(111a～111c)的数量。也就是说，只有一部份的线路层(111a、111b)会通过对应的第二导电通孔112h与第一焊垫113a、113b电性连接。多个发光芯片2a～2c可通过对应的多个第一焊垫113a、113b而设置在驱动芯片10的第一表面10a上，并与驱动芯片10电性连接。但值得注意的是，第一焊垫(113a、113b)与线路层(111a～111c)的数量可以根据实际的电路设计来配置，本发明并不限制于前述举例。
此外，在本实施例中，第一焊垫113a是作为多个发光芯片2a～2c的共同阳极，并通过第一线路层111a电性连接于工作电压(Vdd)接触焊盘100a。其他的第一焊垫113b分别电性连接于多个发光芯片2a～2c的阴极，并分别通过多个第二线路层111b，以分别电性连接于多个电流输出接触焊盘100e。须说明的是，发光芯片2a～2c的阴阳两极可以根据实际的电路设计来配置，本发明并不限制于前述举例。换句话说，第一焊垫113a可作为多个发光芯片2a～2c的共同阴极，而第一焊垫113b作为分别电性连接于多个发光芯片2a～2c的阳极。
另外，请参照图2，多个第二焊垫114a～114d设置于驱动芯片10的第二表面10b。也就是说，多个第一焊垫113a、113b与多个第二焊垫114a～114d是分别位于驱动芯片10的两相反侧，而发光模组M1可通过多个第二焊垫114a～114d设置于一电路板(图未绘示)上。进一步而言，发光模组M1可耦接于外部电源，且外部电源可透过驱动元件1来驱动发光芯片2a～2c。
具体而言，请参照图1以及图2，在一实施例中，彼此电性连接的第一焊垫113a与第二焊垫114a是共同电性连接于第一线路层111a。也就是说，作为多个发光芯片2a～2c的共同阳极的第一焊垫113a，会通过第一线路层111a电性连接于工作电压接触焊盘100a，且工作电压接触焊盘100a会电性连接于对应的第二焊垫114a，而通过第二焊垫114a设置于一电路板(图未绘示)上耦接外部电源。外部电源即可透过驱动组件1来驱动发光芯片2a～2c。
值得一提的是，在本实施例中，重分布线路结构11还包括多个贯穿驱动芯片10以及第一介电层110的导电柱115a～115d。如图1所示，导电柱115a贯穿驱动芯片10并通过第一介电层110的通孔110a，而延伸至第一线路层110a。相似地，导电柱115b～115d贯穿驱动芯片10，并分别通过第一介电层110的多个通孔110b～110d，而延伸至第三线路层111c。
需先说明的是，多个接触焊盘100a～100d可通过对应的第一线路层111a与第三线路层111c，而与对应的导电柱115a～115d电性连接。详细而言，工作电压(Vdd)接触焊盘100a电性连接于第一线路层111a，而第一线路层111a再通过其中一导电柱115a电性连接于对应的第二焊垫114a。基于上述，第一焊垫113a与对应的第二焊垫114a可彼此电性连接。
相似地，资料输入(Din)接触焊盘100b、资料输出(Dout)接触焊盘100c与公共连线(Vss)接触焊盘100d分别电性连接于多个第三线路层111c。多个第三线路层111c分别通过多个导电柱115b～115d，而分别电性连接于其他的多个第二焊垫114b～114c。
换句话说，多个第二焊垫114b、114c、114d可分别通过其他多个导电柱115b、115c、115d以及多个第三线路层111c，以分别电性连接于资料输入(Din)接触焊盘100b、资料输出(Dout)接触焊盘100c以及公共连线(Vss)接触焊盘100d。基于上述，每一个第二焊垫114a～114d可分别电性连接于对应的接触焊盘100a～100d。
另外，其他的多个第一焊垫113b会分别电性连接于对应的第二线路层111b。如前所述，多个第二线路层111b电性连接于多个电流输出接触焊盘100e。据此，多个第一焊垫113b也会分别电性连接于多个电流输出接触焊盘100e。
具体而言，本实施例是利用硅穿孔(Through-Silicon Via，TSV)技术进行立体堆栈整合，以有效缩短线路传导路径的长度，因而能降低导通电阻，且能减少芯片面积，进而具有体积小、高整合度、高效率、降低耗电量等优点，并同时符合数字电子轻薄短小的需求。
此外，如图2所示，多个第二焊垫114a～114d会共同形成一焊垫图案层114。请一并参照图1与图2，在本发明实施例中，所述焊垫图案层114的总面积会稍大于所述线路图案层111的总面积。较佳地，图案化导电层111的总面积与焊垫图案层114的总面积的比值至少大于0.8。也就是说，图案化导电层111的总面积与焊垫图案层114的总面积之间的差值偏低。举例而言，图案化导电层111的总面积与焊垫图案层114的总面积之间的差值相对于图案化导电层111的总面积(或者相对于焊垫图案层114的总面积)之间的比值不超过0.2。
需说明的是，由于图案化导电层111与第一介电层110或者与第二介电层112之间有热膨胀系数的差异，而减少图案化导电层111的总面积与焊垫图案层114的总面积之间的差异，可以降低图案化导电层111剥离的几率。
基于上述，当发光芯片2a～2c设置在驱动芯片10的第一表面10a所在的一侧时，发光芯片2a～2c可通过对应的第一焊垫113a、113b以及图案化导电层111，以电性连接于驱动芯片10上对应的工作电压(Vdd)接触焊盘100a以及电流输出接触焊盘100e。
请继续参照图1至图3，本实施例的发光模组M1还进一步包括：一封装结构3，其包覆驱动元件1以及发光芯片2a～2c。如图2以及图3所示，封装结构3包括封装胶层30、扩光层31以及反射边框32。封装胶层30可被区分为上半部301以及下半部302，其中，封装胶层30的材料例如是透光硅胶。封装胶层30的下半部302围绕驱动芯片10的侧表面，并且覆盖一部份第二表面10b而裸露出多个第二焊垫114a～114d表面。进一步而言，多个第二焊垫114a～114d之间彼此分离形成一间隙，而封装胶层30的下半部302的一部份会填入由任两个第二焊垫114a～114d所定义的间隙内。
参照图2与图3，在本实施例中，封装胶层30的底面30b并未覆盖第二焊垫114a～114d的表面。详细而言，封装胶层30的底面30b是与第二焊垫114a～114d的表面共平面。如此，当发光模组M1设置于电路板上时，封装胶层30的底面30b与第二焊垫114a～114d的表面切齐可以避免吃锡短路问题(导致组装偏移或者降低良率)，从而提高组装良率。
另外，封装胶层30的上半部301包覆发光芯片2a～2c的侧面。在本实施例中，封装胶层30的上半部301不但会包覆发光芯片2a～2c的侧面且会填满多个发光芯片2a～2c之间的空隙。值得注意的是，封装胶层30的上半部301并未覆盖发光芯片2a～2c的出光面20。在一实施例中，封装胶层30的顶面30a是与发光芯片2a～2c的出光面20大致切齐(可以是齐平、稍微高于或稍微低于出光面20)。具体而言，封装胶层30的顶面30a与发光芯片2a～2c的出光面20齐平或者是邻近于发光芯片2a～2c的出光面20。
扩光层31设置在发光芯片2a～2c的出光面20上方。在本实施例中，由于封装胶层30的顶面30a是与发光芯片2a～2c的出光面20大致齐平，因此，发光芯片2a～2c的出光面20以及封装胶层30的顶面30a都会被扩光层31覆盖。扩光层31的材料可为透明或半透明硅胶，其中半透明硅胶例如是掺杂荧光粉、二氧化钛或者是二氧化硅等等的可透光硅胶。多个发光芯片2a～2c所产生的光束可通过扩光层31而混合，并由扩光层31的外表面射出。
此外，反射边框32设置于封装胶层30上且环绕地设置在多个发光芯片2a～2c周围。具体而言，如图3所示，封装胶层30的上半部301的一侧表面相对于下半部302的一侧表面内缩，而形成一平台。反射边框32位于平台(也就是下半部302)上且环绕地设置在封装胶层30的上半部301周围。在一实施例中，反射边框32的材料为不透光且可反射光的材质，例如是掺杂二氧化钛或者是二氧化硅的白色硅胶，可反射由发光芯片2a～2c所产生的光束，并调整发光模组M1的出光角度。
请参照图4至图6。图4与图5分别显示本发明第二实施例的发光模组在不同角度的立体分解示意图。图6为本发明第二实施例的发光模组沿图4的线VI-VI的剖面示意图。本实施例的发光模组M2与第一实施例的发光模组M1相同的元件具有相同的标号，且相同的部份不再赘述。
本实施例的发光模组M2中，重分布线路结构11更包括一侧表面线路层116，用以使图案化导电层111电性连接至多个第二焊垫114a～114d。进一步而言，侧表面线路层116是设置于驱动芯片10的一侧表面10s上。侧表面线路层116由位于驱动芯片10的第一表面10a上的图案化导电层111，朝向第二表面10b的方向延伸，并连接于位于第二表面10b的多个第二焊垫114a～114d。
进一步而言，侧表面线路层116包括多个彼此分离设置的侧面导电部份116a～116d。每一个侧面导电部份116a～116d电性连接于对应的线路层111a～111c以及对应的第二焊垫114a～114d之间。据此，第一线路层111a通过其中一个(或者多个)侧面导电部份116a，以电性连接于其中一第二焊垫114a。相似地，多个第三线路层111c可分别通过对应的侧面导电部份116b～116d，以分别电性连接于其他对应的第二焊垫114b～114d。也就是说，在本实施例中，位于驱动芯片10的第一表面10a上的其中一部份接触焊盘，如：工作电压(Vdd)接触焊盘100a、资料输入(Din)接触焊盘100b、资料输出(Dout)接触焊盘100c以及公共连线(Vss)接触焊盘100d，是通过图案化导电层111以及侧表面线路层116a～116d，以分别电性连接位于第二表面10b上的多个第二焊垫114a～114d。
在本实施例中，不需要如同第一实施例的发光模组M1一般，在驱动芯片10内形成贯穿其的导电柱115a～115d。因此，本实施例的发光模组M2具有相对较低的制造成本。
基于上述，本发明实施例中的发光模组M1、M2是利用驱动元件1来承载发光芯片2a～2c，并通过在驱动芯片10上设置重分布线路结构11，使驱动元件1在两相反侧分别具有设置用以电性连接于发光芯片2a～2c的多个第一焊垫113a、113b，以及用以电性连接于电路板的多个第二焊垫114a～114d。如此，本发明实施例的发光模组M1、M2可以不使用复杂的打线制程，而直接通过位于底部的多个第二焊垫114a～114d而设置在电路板上，不但可以缩减发光模组M1、M2的尺寸，还可提升电子装置的信赖性。
此外，本发明并提供一种发光模组的制造方法，可用以制造第一实施例以及第二实施例的发光模组M1、M2。请参照图7，显示本发明实施例的发光模组的制造方法的流程图。
在步骤S100中，将至少一驱动元件暂时设置在一暂时性载板上，其中，至少一驱动元件包括一驱动芯片以及设置于驱动芯片上的一重分布线路结构。驱动芯片具有一第一表面以及与第一表面相反的一第二表面，且重分布线路结构至少包括位于第一表面上的多个第一焊垫以及位于第二表面上的多个第二焊垫，且其中一第一焊垫电性连接于其中一第二焊垫。
在步骤S110中，将至少一发光芯片固设于驱动芯片的第一表面上，其中，至少一发光芯片通过多个第一焊垫电性连接于驱动芯片。
在步骤S120中，形成一初始封装结构，以包覆至少一发光芯片以及至少一驱动元件。
在步骤S130中，切割初始封装结构并移除暂时性载板，以形成包括有至少一发光芯片与至少一驱动元件的发光模组。
请继续参照图8至图15，显示本发明的发光模组在各步骤中的局部剖面示意图。请先参照图8，多个驱动元件1被设置在一暂时性载板上。驱动元件1例如是第一实施例或者是第二实施例的驱动元件1。
据此，参照图3，每一个驱动元件1包括驱动芯片10以及设置于驱动芯片10上的重分布线路结构11。驱动芯片10具有第一表面10a以及与第一表面10a相反的第二表面10b。如前文所述，重分布线路结构11包括依序设置在第一表面10a的第一介电层110、图案化导电层111以及第二介电层112。每一个第一焊垫113a、113b会电性连接于驱动芯片10的其中一对应的接触焊盘100a～100e。
重分布线路结构11还包括设置在第二表面10b的多个第二焊垫114a～114d。重分布线路结构11还进一步包括贯穿驱动芯片10的多个导电柱115a～115d(或者是一侧表面线路层116)，以使每一个第二焊垫114a～114d可电性连接于驱动芯片10的对应的接触焊盘100a～100d。其中一个第二焊垫114a会电性连接于其中一个第一焊垫113a，其余第二焊垫114b～114d分别电性连接于100b～100d。在一实施例中，可以在晶圆阶段，也就是切割晶圆之前，完成驱动芯片10的制备，以及在驱动芯片10上形成图1以及图4的实施例所绘示的重分布线路结构。之后，再对晶圆执行切割步骤，以将晶圆切割成多个彼此独立的驱动元件1。
接着，如图8所示，将多个彼此独立的驱动元件1设置在一暂时性载板P1上。需说明的是，在图8的实施例中，只绘示重分布线路结构11的第一焊垫113a与第二焊垫114b、114c，而省略绘示其他部份。第一焊垫113a与第二焊垫114b、114c分别位于驱动元件1的两相反侧。当多个驱动元件1设置在暂时性载板P1上时，任两个驱动元件1相隔一预定距离，且每一个驱动元件1的第二焊垫114b、114c朝向暂时性载板P1设置。
请继续参照图9，将至少一发光芯片2a～2c设置在每一个驱动元件1上。在图9中，绘示三个发光芯片2a～2c为例。每一个发光芯片2a～2c以焊接方式设置在驱动元件1上，也就是通过对应的第一焊垫113a、113b而设置在驱动元件1上，并电性连接于驱动芯片10。
之后，形成初始封装结构，以包覆每一个发光芯片2a～2c以及每一个驱动元件1。请参照图10至图14，绘示形成初始封装结构的详细流程。
如图10所示，形成初始封装胶层30’，以包覆每一驱动元件1以及每一个发光芯片2a～2c。每一发光芯片2a～2c的出光面20会裸露在初始封装胶层30’的顶面30’a。换句话说，初始封装胶层30’并不会覆盖住发光芯片2a～2c的出光面20，每一发光芯片2a～2c的出光面20会与初始封装胶层30’的顶面30’a大致切齐。
在一实施例中，形成初始封装胶层30’的方式可以是执行热压合工艺，以使一胶料填入任两个驱动元件1之间的间隙以及任两个发光芯片2a～2c之间的间隙，从而形成初始封装胶层30’。前述的胶料可选择在经过加热之后具有流动性的材料，例如是半固化胶片或者是固态胶片。在本实施例中，初始封装胶层30’的材料为透光硅胶。
另外，要说明的是，在形成初始封装胶层30’的过程中，胶料也会流到驱动芯片10的第二表面10b以及暂时性载板P1之间的空隙。也就是说，初始封装胶层30’会填入由任两个第二焊垫114b、114c所定义的一间隙内。据此，初始封装胶层30’的底面30b是与第二焊垫114b、114c的表面大致切齐，可以避免吃锡短路问题所导致的组装偏移或者降低良率。
请参照图11，设置一初始扩光层31’于初始封装胶层30’的顶面30’a上，以让出光混光更均匀。初始扩光层31’的材料可以选择透明或半透明的材料。在一实施例中，初始扩光层31’的材料可选择掺杂荧光粉、二氧化钛或者是二氧化硅的可透光硅胶。在本实施例中，由于发光芯片2a～2c的出光面20会裸露于初始封装胶层30’的顶面30’a，因此初始扩光层31’会共同接触初始封装胶层30’的顶面30’a以及发光芯片2a～2c的出光面20。
请参照图12，接着对位于各发光模块M1/M2外围的初始封装胶层30’以及初始扩光层31’执行一预切步骤，以形成一开槽H1。开槽H1位于发光芯片2a～2c周围，并由初始扩光层31’的一外表面向下延伸至初始封装胶层30’内直至大约与第一焊垫113a、113b表面齐平或稍微低于该表面。也就是说，开槽H1的深度至少会等于或大于发光芯片2a～2c的厚度与初始扩光层31’的厚度的总和。
请参照图13，填入一反射胶于开槽H1内，以形成环绕发光芯片2a～2c侧壁的一初始反射边框32’。换句话说，反射边框的高度至少会等于或大于发光芯片2a～2c的厚度与扩光层31’的厚度的总和。在一实施例中，形成初始反射边框32’的方式可以是执行热压合工艺。初始反射边框32’的材料可以是掺杂二氧化钛或者是二氧化硅的硅胶，可反射由发光芯片2a～2c所产生的光束，并调整发光模组M1/M2的出光角度。在形成初始反射边框32’之后，即完成初始封装结构3的制作。
之后，请参照图14以及图15，对初始封装结构3执行切割步骤C1，以将初始封装结构3分割成多个发光模组M1/M2。每一个发光模组M1/M2具有至少一驱动元件1以及设置在驱动元件1上的发光芯片2a～2c。
综上所述，本发明的其中一有益效果在于，在本发明实施例所提供的发光模组及其制造方法中，通过驱动元件1包括一驱动芯片10以及设置于驱动芯片10上的一重分布线路结构11，且重分布线路结构11至少包括位于第一表面10a上的多个第一焊垫113a、113b以及位于第二表面10b上的多个第二焊垫114a～114d，其中一第一焊垫113a电性连接于其中一第二焊垫114a，以及至少一发光芯片2a～2c设置于驱动芯片10的第一表面10a上，并通过多个第一焊垫113a、113b电性连接于驱动芯片10的技术手段，可以形成无封装基板以及无打线结构的发光模组M1、M2，从而缩减发光模组M1、M2的整体尺寸。
进一步而言，在本发明中，具有重分布线路结构11的驱动组件1本身除了可用来承载发光芯片2a～2c之外，并可使发光芯片2a～2c与驱动芯片10之间电性连接，而且可利用重分布线路层(RDL)形成侧表面线路层以及硅穿孔(TSV)等方式充份应用于驱动元件1，借此上、下电性相连，提供较短的导电线路导电路径，以便减少信号传播距离、降低电容并提高总的电路性能。此外，发光模组M1、M2的整体封装体积小、具高整合度、高效率。因此，相较于现有发光二极管封装模组，其使用一般的封装基板来承载发光芯片2a～2c以及驱动芯片10，本发明实施例的发光模组M1、M2的整体尺寸可被进一步缩减，而符合电子产品朝向轻薄短小发展的趋势。
再者，相较于现有技术的发光模组(其发光芯片2a～2c与驱动芯片10是分别水平设置在同一电路板上)，本发明所提供的发光模组M1、M2中，发光芯片2a～2c是被独立封装于驱动元件1上，因此，发光芯片2a～2c所产生的光束较不会受驱动芯片10的干扰，从而可使混光更均匀。
另外，在发光模组M1、M2的底部直接设置第二焊垫114，可以使发光模组M1、M2通过焊接而直接装设在电路板上。据此，本发明实施例的发光模组M1、M2可以不使用复杂的打线制程，而直接通过位于底部的多个第二焊垫114设置在电路板上，可提升电子装置的信赖性。
另一方面，当发光模组M1、M2中包括多个发光芯片2a～2c时，扩光层31以及反射边框32可用以使这些发光芯片2a～2c所产生的光束混光更均匀且出光角度得以改善。
以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。

Claims (18)

1.一种发光模组，其特征在于，所述发光模组包括：
驱动元件，其包括驱动芯片以及设置于所述驱动芯片上的重分布线路结构，其中，所述驱动芯片具有第一表面以及与所述第一表面相反的第二表面，所述重分布线路结构包括位于所述第一表面上的多个第一焊垫以及位于所述第二表面上的多个第二焊垫，至少一所述第一焊垫电性连接于至少一所述第二焊垫；
至少一发光芯片，其设置于所述驱动芯片的所述第一表面上，并通过所述多个第一焊垫电性连接于所述驱动芯片；以及
封装结构，其包覆所述驱动元件以及所述至少一发光芯片，
其中，所述封装结构覆盖所述第二表面的一部份，以裸露所述多个第二焊垫表面。
2.根据权利要求1所述的发光模组，其特征在于，所述驱动芯片还包括位于所述第一表面上的多个接触焊盘，多个所述接触焊盘包括工作电压接触焊盘、资料输入接触焊盘、资料输出接触焊盘、公共连线接触焊盘以及至少一电流输出接触焊盘。
3.根据权利要求2所述的发光模组，其特征在于，所述重分布线路结构还包括第一介电层以及图案化导电层，所述第一介电层位于所述图案化导电层与所述第一表面之间，并具有多个第一导电通孔，且所述图案化导电层设置于所述第一介电层上，并分别通过所述多个第一导电通孔电性连接于所述多个接触焊盘。
4.根据权利要求3所述的发光模组，其特征在于，所述重分布线路结构还包括一第二介电层，所述第二介电层设置于所述图案化导电层上，并具有多个第二导电通孔，且多个所述第一焊垫设置于所述第二介电层上，并分别通过所述多个第二导电通孔电性连接于所述图案化导电层，从而所述至少一发光芯片电性连接于所述驱动芯片。
5.根据权利要求4所述的发光模组，其特征在于，所述图案化导电层包括彼此分隔设置且相互绝缘的多个线路层，所述多个线路层包括：
第一线路层，其电性连接于所述工作电压接触焊盘，其中，所述第一线路层电性连接于其中一所述第一焊垫以及其中一所述第二焊垫；
第二线路层，其电性连接于至少一所述电流输出接触焊盘，其中，所述第二线路层电性连接于另一所述第一焊垫；
多个第三线路层，多个所述第三线路层分别电性连接于所述资料输入接触焊盘、所述资料输出接触焊盘与公共连线接触焊盘，其中，至少一个所述第三线路层电性连接于另一所述第二焊垫。
6.根据权利要求5所述的发光模组，其特征在于，所述重分布线路结构包括侧表面线路层，所述侧表面线路层设置于所述驱动芯片的一侧表面上，且所述第一线路层与所述第三线路层通过所述侧表面线路层，以分别电性连接于其中一所述第二焊垫与另一所述第二焊垫。
7.根据权利要求5所述的发光模组，其特征在于，所述重分布线路结构包括多个贯穿所述驱动芯片的导电柱，所述图案化导电层通过所述多个导电柱电性连接于所述多个第二焊垫。
8.根据权利要求3所述的发光模组，其特征在于，所述多个第二焊垫共同形成焊垫图案层，且所述图案化导电层的总面积小于所述焊垫图案层的总面积。
9.根据权利要求1至8中任一项所述的发光模组，其特征在于，所述封装结构的其中一部份填入由任两个所述第二焊垫所定义的间隙内。
10.根据权利要求9所述的发光模组，其特征在于，所述发光模组为包括多个发光芯片的混光式发光模组，其中，所述多个发光芯片都设置于所述驱动芯片的所述第一表面上，并通过所述多个第一焊垫电性连接于所述驱动芯片，以分别用以产生具有不同峰值波长的光束。
11.根据权利要求9所述的发光模组，其特征在于，所述封装结构包括：
封装胶层，其围绕所述驱动芯片以及所述至少一发光芯片的侧面，其中，所述封装胶层的其中一部份填入由任两个所述第二焊垫所定义的间隙内，且所述封装胶层的另一部份包覆所述至少一发光芯片周围；
扩光层，其设置于所述至少一发光芯片的出光面上；以及
反射边框，其设置于所述封装胶层上，并环绕所述至少一发光芯片以及所述扩光层。
12.根据权利要求11所述的发光模组，其特征在于，所述封装胶层的顶面与所述至少一发光芯片的出光面齐平或者所述封装胶层的顶面邻近于所述至少一发光芯片的出光面。
13.根据权利要求12所述的发光模组，其特征在于，所述封装胶层的底面与所述第二焊垫所裸露出的表面齐平。
14.根据权利要求13所述的发光模组，其特征在于，所述封装胶层的材料为透明材料，所述扩光层的材料为透明或半透明材料，所述反射边框的材料为掺杂二氧化钛或者是二氧化硅的硅胶。
15.根据权利要求11所述的发光模组，其特征在于，所述反射边框的高度至少会等于或大于所述至少一发光芯片的厚度与所述扩光层的厚度的总和。
16.一种制造权利要求1至15中任一项所述的发光模组的方法，其特征在于，所述方法包括：
将至少一驱动元件暂时设置在暂时性载板上，其中，所述至少一驱动元件包括驱动芯片以及设置于所述驱动芯片上的重分布线路结构，其中，所述驱动芯片具有第一表面以及与所述第一表面相反的第二表面，所述重分布线路结构至少包括位于所述第一表面上的多个第一焊垫以及位于所述第二表面上的多个第二焊垫，且至少一所述第一焊垫电性连接于至少一所述第二焊垫；
将至少一发光芯片设置于每一所述驱动芯片的所述第一表面上，其中，所述至少一发光芯片通过所述多个第一焊垫电性连接于所述驱动芯片；
形成初始封装结构，以包覆所述至少一发光芯片以及所述至少一驱动元件，其中，所述初始封装结构覆盖所述第二表面的一部份，以裸露所述多个第二焊垫表面；以及
切割所述初始封装结构并移除所述暂时性载板，以形成包括有所述至少一发光芯片与所述至少一驱动元件的发光模组。
17.根据权利要求16所述的方法，其特征在于，形成所述初始封装结构的步骤还进一步包括:
形成初始封装胶层，其中，所述初始封装胶层包覆每一所述驱动元件以及所述至少一发光芯片，其中，所述至少一发光芯片的出光面裸露在所述初始封装胶层的顶面；
设置初始扩光层于所述初始封装胶层的所述顶面上；
对所述初始封装胶层以及所述初始扩光层执行预切步骤，以形成开槽，所述开槽围绕所述至少一发光芯片，并由所述初始扩光层的外表面向下延伸至所述初始封装胶层内；以及
填入反射胶于所述开槽内，以形成初始反射边框，所述初始反射边框环绕所述至少一发光芯片的侧壁。
18.根据权利要求17所述的方法，其特征在于，在形成所述初始封装胶层的步骤中，所述初始封装胶层填入由任两个所述第二焊垫所定义的间隙内。
CN201911032149.7A 2019-10-28 2019-10-28 发光模组及其制造方法 Active CN112736072B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201911032149.7A CN112736072B (zh) 2019-10-28 2019-10-28 发光模组及其制造方法
US16/935,424 US11437355B2 (en) 2019-10-28 2020-07-22 Light-emitting package structure and manufacturing method thereof
TW109124667A TWI782297B (zh) 2019-10-28 2020-07-22 發光模組及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911032149.7A CN112736072B (zh) 2019-10-28 2019-10-28 发光模组及其制造方法

Publications (2)

Publication Number Publication Date
CN112736072A CN112736072A (zh) 2021-04-30
CN112736072B true CN112736072B (zh) 2024-02-09

Family

ID=75586298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911032149.7A Active CN112736072B (zh) 2019-10-28 2019-10-28 发光模组及其制造方法

Country Status (3)

Country Link
US (1) US11437355B2 (zh)
CN (1) CN112736072B (zh)
TW (1) TWI782297B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7407531B2 (ja) * 2019-07-12 2024-01-04 株式会社ジャパンディスプレイ Ｌｅｄモジュール及びｌｅｄモジュールを含む表示装置
JP7216678B2 (ja) * 2020-02-10 2023-02-01 株式会社東芝 光結合装置
CN212648273U (zh) * 2020-07-29 2021-03-02 隆达电子股份有限公司 发光二极管装置
CN113838959A (zh) * 2021-09-23 2021-12-24 錼创显示科技股份有限公司 微型发光二极管封装结构与微型发光二极管显示装置
CN114141937B (zh) * 2021-11-16 2024-01-09 Tcl华星光电技术有限公司 背光板及显示面板
CN114783959A (zh) * 2022-03-30 2022-07-22 弘凯光电(江苏)有限公司 一种封装结构及封装方法
TW202347752A (zh) * 2022-05-23 2023-12-01 晶元光電股份有限公司 發光裝置及其製造方法
CN115763453A (zh) * 2022-10-21 2023-03-07 武汉华星光电半导体显示技术有限公司 拼接显示面板和显示终端
CN116544209B (zh) * 2023-07-03 2023-09-26 苏州科阳半导体有限公司 一种发光芯片及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM386573U (en) * 2009-08-03 2010-08-11 Blue Star Lighting Technology Co Ltd Light-emitting component structure with a driving circuit
TWM581770U (zh) * 2019-03-13 2019-08-01 葳天科技股份有限公司 Light-emitting diode package structure
WO2019168763A1 (en) * 2018-02-28 2019-09-06 Apple Inc. Display with embedded pixel driver chips

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665578B2 (en) * 2015-09-24 2020-05-26 Apple Inc. Display with embedded pixel driver chips
US10068853B2 (en) * 2016-05-05 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10516081B1 (en) * 2017-04-20 2019-12-24 Apple Inc. High efficiency hexagon LED for micro LED application
US10733930B2 (en) * 2017-08-23 2020-08-04 Facebook Technologies, Llc Interposer for multi-layer display architecture
TWI699012B (zh) * 2018-02-21 2020-07-11 華立捷科技股份有限公司 發光晶片封裝結構及封裝方法
TWI662660B (zh) * 2018-09-03 2019-06-11 欣興電子股份有限公司 發光二極體封裝結構及其製造方法
TWI676262B (zh) * 2018-09-28 2019-11-01 大陸商北京易萊特科技有限公司 超小間距覆晶集成顯示模組及利用其之顯示裝置
TWI703685B (zh) * 2018-11-21 2020-09-01 欣興電子股份有限公司 發光二極體封裝及其製作方法
TWI734175B (zh) * 2019-08-21 2021-07-21 矽品精密工業股份有限公司 電子封裝件及其製法與電子封裝模組

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM386573U (en) * 2009-08-03 2010-08-11 Blue Star Lighting Technology Co Ltd Light-emitting component structure with a driving circuit
WO2019168763A1 (en) * 2018-02-28 2019-09-06 Apple Inc. Display with embedded pixel driver chips
TWM581770U (zh) * 2019-03-13 2019-08-01 葳天科技股份有限公司 Light-emitting diode package structure

Also Published As

Publication number Publication date
TW202118093A (zh) 2021-05-01
US11437355B2 (en) 2022-09-06
CN112736072A (zh) 2021-04-30
TWI782297B (zh) 2022-11-01
US20210125973A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
CN112736072B (zh) 发光模组及其制造方法
TWI528508B (zh) 高功率發光二極體陶瓷封裝之製造方法
US6060729A (en) Light-emitting device
CN210778585U (zh) 发光二极管封装器件和显示装置
WO2013168802A1 (ja) Ｌｅｄモジュール
WO2012050110A1 (ja) Ｌｅｄモジュール
US8716730B2 (en) LED module having a platform with a central recession
JP2007527123A (ja) サブマウントを置かないフリップチップ発光ダイオード素子
JP2006245032A (ja) 発光装置およびｌｅｄランプ
WO2010050067A1 (ja) 発光素子パッケージ用基板及び発光素子パッケージ
CN112086405B (zh) 具有内埋芯片的基板结构及使用其的发光装置
EP2668675B1 (en) Light emitting device chip scale package
JP5286122B2 (ja) 半導体発光装置および半導体発光装置の製造方法
KR102100752B1 (ko) 반도체 발광소자 및 이의 제조방법
CN214956944U (zh) 发光封装模组
US11424226B2 (en) Light-emitting device and method for producing a plurality of light-emitting devices
JP2013120898A (ja) 半導体デバイスおよびその製造方法
CN207977346U (zh) 一种led器件及照明装置
US20120009699A1 (en) Wafer level led package structure for increase light-emitting efficiency and method for making the same
TW201533928A (zh) 發光二極體封裝體及其製造方法
TW201034254A (en) Light emitting device
KR102017733B1 (ko) 반도체 발광소자 및 이의 제조방법
KR20080041013A (ko) 초박형 표면실장 ｌｅｄ 패키지 및 그 제조방법
US20120122254A1 (en) White light-emitting diode package structure for simplifying package process and method for making the same
KR101772551B1 (ko) 반도체 발광 구조물 및 이의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant