JP7045471B2 - 埋め込まれた画素ドライバチップを有するディスプレイ - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Description

関連出願
本出願は、２０１８年２月２８日に出願された米国特許出願第１５，９０８，４７８号の優先権の利益を主張し、同文献は本明細書において参照により援用されている。
本明細書で説明する実施形態は、ディスプレイパネルに関する。より具体的には、実施形態は、高解像度ディスプレイパネルに関する。
背景情報
フラットパネル型ディスプレイパネルは、携帯型電子機器からテレビ及び大型屋外標識ディスプレイに及ぶ電子デバイスの広範囲で好評を博してきている。より高解像度のディスプレイ、並びに、より大きなスクリーンを有する、より薄く、より軽量、かつより低コストな電子デバイスに対する需要が増大している。
既存の有機発光ダイオード（organic light emitting diode、ＯＬＥＤ）又は液晶ディスプレイ（liquid crystal display、ＬＣＤ）技術は、薄膜トランジスタ（thin film transistor、ＴＦＴ）基板を特徴として備えている。より最近では、基板に接合されたマイクロコントローラのマトリックスでＴＦＴ基板を置き換えて、マイクロコントローラ基板上にマイクロＬＥＤのマトリックスを組み込むことによってマイクロ発光ダイオード（light emitting diode、ＬＥＤ）ディスプレイを構築することが提案されており、各マイクロコントローラは、１つ以上のマイクロＬＥＤを切り替え及び駆動するためのものである。
実施形態は、画素ドライバチップがディスプレイ基板内に上向きに埋め込まれているディスプレイ集積スキームを説明する。前面再配線層（redistribution layer、ＲＤＬ）は、ディスプレイ基板を形成する画素ドライバチップ及び絶縁層の上に形成され、ＬＥＤは、前面ＲＤＬ層上に配置される。この集積スキームは、実質的に任意のサイズとすることができる画素ドライバチップを設計及び配置する上で大きな自由度を可能にすることができる。導電性ピラーは、ディスプレイ基板の裏面上に配置することができるチップ（例えば、電力管理ＩＣ、タイミングコントローラ、プロセッサ、メモリなど）に接続するために、絶縁層を介して形成することができる。
一実施形態に係る、複数の埋め込まれた画素ドライバチップの上に配置されたＬＥＤのアレイを含むディスプレイパネルの概略上面図である。
一実施形態に係る、図１の線Ｘ－Ｘに沿って取られたディスプレイパネルの概略側断面図である。
一実施形態に係る、複数の埋め込まれた画素ドライバチップ、行ドライバチップ、及び列ドライバチップの上に配置されたＬＥＤのアレイを含むディスプレイパネルの概略上面図である。
一実施形態に係る、図３のＸ－Ｘ断面に沿って取られたディスプレイパネルの概略側断面図である。
一実施形態に係る、複数の埋め込まれた画素ドライバチップの上に配置されたＬＥＤのアレイ、行ドライバチップ、及び列ドライバチップを含むディスプレイパネルの概略上面図である。
一実施形態に係る、図５の線Ｘ－Ｘに沿って取られたディスプレイパネルの概略側断面図である。
一実施形態に係る、画素ドライバチップのデジタル単位セルの図である。
一実施形態に係る、画素ドライバチップのアナログ単位セルの図である。
一実施形態に係る、画素ドライバチップを形成する方法の図である。
一実施形態に係る、デバイス基板上の導電性バンプの概略側断面図である。
一実施形態に係る、デバイス基板上の導電性バンプの上に形成された平坦化層の概略側断面図である。
一実施形態に係る、単体化された画素ドライバチップの概略側断面図である。
一実施形態に係る、画素ドライバチップを形成する方法の図である。
一実施形態に係る、デバイス基板上の導電性バンプの上に形成された平坦化層の概略側断面図である。
一実施形態に係る、キャリア基板に取り付けられたデバイス基板の概略側断面図である。
一実施形態に係る、薄膜化されたデバイス基板の概略側断面図である。
一実施形態に係る、第２のキャリア基板に取り付けられた薄膜化されたデバイス基板の概略側断面図である。
一実施形態に係る、平坦化された平坦化層の概略側断面図である。
一実施形態に係る、単体化された画素ドライバチップの概略側断面図である。
一実施形態に係る、ディスプレイパネルを形成する方法の図である。
一実施形態に係る、ディスプレイパネルを形成する方法の図である。
一実施形態に係る、裏面ＲＤＬ上に形成された複数の導電性ピラーの概略側断面図である。
一実施形態に係る、キャリア基板に上向きに転写された画素ドライバチップのアレイの概略側断面図である。
一実施形態に係る、キャリア基板上にカプセル化された画素ドライバチップのアレイの概略側断面図である。
一実施形態に係る、カプセル化された画素ドライバチップのアレイ上に形成された前面ＲＤＬの概略側断面図である。
一実施形態に係る、前面ＲＤＬに転写されたＬＥＤのアレイの概略側断面図である。
一実施形態に係る、埋め込まれた画素ドライバチップを含むディスプレイパネルの概略側断面図である。
一実施形態に係る、ディスプレイパネルを形成する方法の図である。
一実施形態に係る、ディスプレイパネルを形成する方法の図である。
一実施形態に係る、キャリア基板に下向きに転写された画素ドライバチップのアレイの概略側断面図である。
一実施形態に係る、キャリア基板上にカプセル化された画素ドライバチップのアレイの概略側断面図である。
一実施形態に係る、カプセル化された画素ドライバチップのアレイ上に形成された裏面ＲＤＬの概略側断面図である。
一実施形態に係る、前面ＲＤＬに転写されたＬＥＤのアレイの概略側断面図である。
一実施形態に係る、埋め込まれた画素ドライバチップを含むディスプレイパネルの概略側断面図である。
一実施形態に係る、下部接点及び裏面ＲＤＬを有する埋め込まれた画素ドライバチップを含むディスプレイパネルの概略側断面図である。
一実施形態に係る、上部接点及び前面ＲＤＬを有する埋め込まれた画素ドライバチップを含むディスプレイパネルの概略側断面図である。
一実施形態に係る、上部接点及び下部接点並びに前面ＲＤＬ及び裏面ＲＤＬを有する埋め込まれた画素ドライバチップを含むディスプレイパネルの概略側断面図である。
一実施形態に係る、埋め込まれた画素ドライバチップを含むＯＬＥＤ又はＱＤディスプレイパネルの概略側断面図である。
一実施形態に係る、画素ドライバチップを形成する方法の図である。
一実施形態に係る、デバイスウエハ及びビルドアップ構造体の概略側断面図である。
一実施形態に係る、デバイスウェハ内の金属接触層及び犠牲酸化物トレンチ充填材の形成の概略側断面図である。
一実施形態に係る、キャリア基板に接合されたパターン化されたデバイスウエハの概略側断面図である。
一実施形態に係る、キャリア基板上の薄膜化されたデバイスウエハの概略側断面図である。
一実施形態に係る、裏面接合パッド及びポスト接触開口部の形成の概略側断面図である。
一実施形態に係る、裏面安定化構造体の形成の概略側断面図である。
一実施形態に係る、キャリア基板から剥離した後の、パターン化されたデバイスウエハの概略側断面図である。
一実施形態に係る、犠牲剥離層の除去後の、複数の安定化された画素ドライバチップの概略側断面図である。
一実施形態に係る、ディスプレイパネルを形成する方法の図である。
一実施形態に係る、ディスプレイ基板の上に形成された接着剤層の概略側断面図である。
一実施形態に係る、ディスプレイ基板に上向きに転写された画素ドライバチップのアレイの概略側断面図である。
一実施形態に係る、第１の絶縁体オーバーコート及びエッチバックの概略側断面図である。
一実施形態に係る、パターン化されたコンタクトパッドの概略側断面図である。
一実施形態に係る、パターン化されたコンタクトパッドを露出させるためのパターン化された絶縁層の概略側断面図である。
実施形態に係る、第１の再配線の形成の概略側断面図である。
一実施形態に係る、前面ＲＤＬ及びパターン化されたバンク層の概略側断面図である。
一実施形態に係る、前面ＲＤＬに転写されたＬＥＤの概略側断面図である。
一実施形態に係る、ＬＥＤの周囲の拡散体充填材の適用の概略側断面図である。
一実施形態に係る、ＬＥＤのアレイ上の上部導電性接触層の形成の概略側断面図である。
一実施形態に係る、金属接触層の下にある複数の画素ドライバチップコンタクトビアの概略上面図である。
一実施形態に係る、複数の位置合わせされたパターン化されたコンタクトパッドの下にある複数の画素ドライバチップコンタクトビアの概略上面図である。
一実施形態に係る、複数のオフセットしたパターン化されたコンタクトパッドの下にある複数の画素ドライバチップコンタクトビアの概略上面図である。
一実施形態に係る、オフセットしたパターン化されたコンタクトパッドの拡大概略上面図である。
一実施形態に係る、オフセットした画素ドライバチップのアレイの上に形成されたコンタクトパッドのアレイの概略上面図である。
一実施形態に係る、曲線状又は可撓性ディスプレイパネルの側面図である。
一実施形態に係る、折り曲げ可能なディスプレイパネルの等角投影図である。
一実施形態に係る、並列に配置された複数のディスプレイパネルタイルの上面図である。
一実施形態に係る、ディスプレイシステムの概略図である。
実施形態は、ディスプレイパネル構成及び製造方法を説明する。一実施形態では、ディスプレイパネルは、絶縁層内に前面を上にして埋め込まれた画素ドライバチップのアレイと、画素ドライバチップのアレイの前面にわたって広がり、かつ前面と電気的に接続している前面再配線層（ＲＤＬ）と、前面ＲＤＬに接合された発光ダイオード（ＬＥＤ）のアレイと、を含む。ＬＥＤのアレイは、画素のアレイ内に配置されてもよく、各画素ドライバチップは、複数の画素に対してＬＥＤのアレイ内の複数のＬＥＤを切り替え及び駆動するためのものである。
様々な実施形態では、図を参照して説明する。しかしながら、ある実施形態はこれらの特定の詳細うちの１つ以上を用いることなく、また、他の既知の方法及び構成と組み合わせることで実施することができる。以下の説明では、実施形態の徹底的な理解を提供するために、特定の構成、寸法、及びプロセスなど、多数の特定の詳細について述べる。他の場合、実施形態を不必要に曖昧にしないように、よく知られている半導体プロセス及び製造技法について特に詳細には説明しない。本明細書全体にわたって、「一実施形態」への参照は、その実施形態に関連して記載する特定の特徴、構造体、構成、又は特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な場所における「一実施形態では」という語句への言及は、必ずしも同じ実施形態を参照しているとは限らない。更に、特定の特徴、構造、構成又は特性は、１つ以上の実施形態において任意に好適に組み合わせてもよい。
本明細書で使用される用語「の上に（above）」、「の上に（over）」、「へと（to）」、「の間（between）」、「にわたる（spanning）」、及び「上に（on）」は、他の層に対するある層の相対位置について、言及する場合がある。ある層が別の層「の上に（above）」、「の上に（over）」、「にわたる（spanning）」、若しくは「上に（on）」あること、又は別の層「へと（to）」若しくは「接触（contact）」して接合することは、別の層と直接接触してもよく、又は１つ以上の介在層を有してもよい。層と層の「間」に位置する１つの層は、それらの層に直接接触する場合も、又は１以上の介在層を有する場合もある。
一態様では、実施形態は、高解像度ディスプレイに適合するディスプレイパネル構成を説明する。実施形態によれば、ＬＥＤを駆動及び切り替えするための画素ドライバチップは、ディスプレイ基板内に埋め込まれ、前面ＲＤＬを介してＬＥＤと電気的に接続される。そのような構成では、画素ドライバチップのサイズは、ＬＥＤ間のピッチによって制限されない。この態様では、より多くの機能を有するより大きい画素ドライバチップを、潜在的にディスプレイパネルに組み込むことができる。４０ＰＰＩ（ｐｉｘｅｌｓ ｐｅｒ ｉｎｃｈ、１インチ当たり画素）を有する例示的なＲＧＢディスプレイパネル（赤色発光、緑色発光、及び青色発光ＬＥＤを含む画素）では、約２１１μｍのサブ画素ピッチを有してもよく、４４０ＰＰＩを有する例示的なＲＧＢディスプレイパネルは、約１９μｍのサブ画素ピッチを有してもよい。実施形態によれば、ディスプレイパネル上のＬＥＤの間に画素ドライバチップを配置するのではなく、画素ドライバチップは、ディスプレイ基板内に埋め込まれ、高ＰＰＩを有する高解像度ディスプレイへのディスプレイパネルのスケーラビリティを可能にする。実施形態によれば、画素ドライバチップは、ＬＥＤの直下及びディスプレイパネルの表示領域の直下に配置されてもよい。
一実施形態では、ＬＥＤは、１～３００μｍ、１～１００μｍ、１～２０μｍ、又はより具体的には５μｍなどの１～１０μｍの最大横寸法を有する無機半導体ベースの材料とすることができる。一実施形態では、画素ドライバは、チップの形態であってもよい。実施形態によれば、画素ドライバチップは、ＴＦＴアーキテクチャ内に通常用いられるようなそれぞれのディスプレイ要素に対するスイッチ（単数又は複数）及び記憶装置（単数又は複数）に取って代わることができる。画素ドライバチップは、デジタル単位セル、アナログ単位セル、又はデジタル及びアナログの混合単位セルを含むことができる。加えて、非晶質シリコン（amorphous silicon、ａ－Ｓｉ）又は低温ポリシリコン（low temperature polysilicon、ＬＴＰＳ）上のＴＦＴ処理技術とは対照的に、単結晶シリコン上の画素ドライバチップの製造のために、ＭＯＳＦＥＴ処理技術を使用することができる。
一態様では、ＴＦＴ集積化技術と比較して、著しい効率を実現することができる。例えば、画素ドライバチップは、ＴＦＴ技術よりも、ディスプレイ基板の実装面積を利用しないようにできる。例えば、デジタル単位セルを組み込んだ画素ドライバチップは、アナログ蓄積コンデンサより比較的少ない面積を消費する、デジタル記憶素子（例えば、レジスタ）を使用することができる。画素ドライバチップがアナログ構成要素を含む場合、単結晶シリコン上のＭＯＳＦＥＴ処理技術は、非晶質シリコン（ａ－Ｓｉ）又は低温ポリシリコン（ＬＴＰＳ）上でより低い効率を有する、より大きなデバイスを形成する薄膜技術に取って代わることができる。画素ドライバチップは、加えて、ａ－Ｓｉ又はＬＴＰＳを使用して形成されたＴＦＴよりも電力を必要としないようにすることもできる。加えて、実施形態は、既知の良好な画素ドライバチップの集積を可能にする。
別の態様では、実施形態は、ディスプレイパネル上の表示領域に対する割り当ての増大を伴うディスプレイパネル構成を説明する。従来のチップオンガラス（chip on glass、ＣＯＧ）パッケージングは、ドライバＩＣチップ及びフレキシブルプリント回路（flexible printed circuit、ＦＰＣ）接触領域の割り当てのために、少なくとも４～５ｍｍのドライバレッジ及び／又は接触レッジを必要とする場合がある。実施形態によれば、ドライバレッジ及び／又は接触レッジは、ディスプレイパネルの前面から除去することができる。一実施形態では、行ドライバチップ若しくは列ドライバチップは、画素ドライバチップと共にディスプレイ基板内に埋め込まれてもよく、又はディスプレイパネルの裏面に接合されてもよい。一実施形態では、導電性ピラーは、前面ＲＤＬと、裏面ＲＤＬに接合されたデバイスチップ（例えば、タイミングコントローラチップ、電力管理ＩＣ、プロセッサ、タッチ感知ＩＣ、無線コントローラ、通信ＩＣなど）との間の電気的接続を提供する。
更に別の態様では、実施形態は、可撓性ディスプレイパネルのディスプレイパネル構成を説明する。例えば、ディスプレイパネルは、曲線状、巻くことができる、折り曲げ可能、又は別の方法で可撓性であってもよい。他の態様では、実施形態は、増大した表示領域を有するディスプレイパネル構成を説明する。例えば、複数のディスプレイパネルは、タイルとして並列して配置されてもよい。
ここで図１を参照して、一実施形態に係る、複数の埋め込まれた画素ドライバチップ２００の上に配置されたＬＥＤ１０２のアレイを含むディスプレイパネル１００の概略上面図を示す。図２は、一実施形態に係る、図１の線Ｘ－Ｘに沿って取られたディスプレイパネル１００の概略側断面図である。図１及び図２の両方を参照して、実施形態によれば、微細なはす縁幅、又は最も外側のＬＥＤ１０２とディスプレイパネル縁部１０３との間の距離が可能である。そのような構成では、特に従来のＣＯＧパッケージング技術と比較して、ディスプレイパネルの表示領域の割合を増加させることができる。しかしながら、そのような構成が可能であり得るが、実施形態はそのようなことを必要としないことを理解されたい。
一実施形態では、画素ドライバチップ２００のアレイは、絶縁層１０４内に前面２０２を上にして埋め込まれている。前面再配線層（ＲＤＬ）１１０は、画素ドライバチップ２００のアレイの前面２０２にわたって広がり、かつ前面と電気的に接続している。ＬＥＤ１０２のアレイは、前面ＲＤＬ１１０に接合され、ＬＥＤ１０２のアレイは、画素１９０のアレイ内に配置される。各画素１９０は、異なる色の光を発する複数のサブ画素を含むことができる。赤－緑－青（red-green-blue、ＲＧＢ）サブ画素配列では、各画素は、赤色光、緑色光、及び青色光それぞれを発する３つのサブ画素を含んでもよい。ＲＧＢ配列は例示的であり、本開示はそのように限定されないことを理解されたい。利用可能な他のサブ画素配列の例としては、赤－緑－青－黄（red-green-blue-yellow、ＲＧＢＹ）、赤－緑－青－黄－シアン（red-green-blue-yellow-cyan、ＲＧＢＹＣ）、又は赤－緑－青－白（red-green-blue-white、ＲＧＢＷ）、又は画素が異なる数のサブ画素を有し得る他のサブ画素マトリックススキームが挙げられるが、これらに限定されない。
実施形態によれば、各画素ドライバチップ２００は、複数の画素１９０に対してＬＥＤのアレイ内の複数のＬＥＤ１０２を切り替え及び駆動することができる。実施形態に係るディスプレイパネル１００は、デジタル構成要素、アナログ構成要素、又は両方の組み合わせを含むことができる。例えば、各画素ドライバチップ２００は、アナログ駆動回路、デジタル駆動回路、又はアナログ及びデジタル構成要素の両方を組み合わせた駆動回路を含んでもよい。一実施形態では、画素ドライバチップはそれぞれ、隣接するＬＥＤ間のｘ－ｙ寸法の最大ピッチよりも大きい最小ｘ－ｙ寸法を有する。
図２を参照して、ＬＥＤ１０２のそれぞれは、前面ＲＤＬ１１０の前面１１１上の対応するコンタクトパッド１１８に接合されてもよい。側壁不活性化層１３０は、ＬＥＤ１０２を横方向に囲むことができる。側壁不活性化層１３０は、電気的絶縁材料で形成されてもよく、透明又は不透明であってもよい。次いで、１つ以上の上部導電性接触層１４０を、ＬＥＤ１０２の１つ以上又は全ての上に形成することができる。一実施形態では、上部導電性接触層１４０は、透明である。例えば、上部導電性接触層１４０は、インジウムスズ酸化物（indium-tin oxide、ＩＴＯ）などの透明導電性酸化物、又はポリ（３，４－エチレンジオキシチオフェン、ＰＥＤＯＴ）などの透明導電性ポリマーから形成することができる。一実施形態では、上部導電性接触層１４０は、Ｖｓｓ又は接地線１１６上にそれと電気的に接触して更に形成される。次に、上部カプセル化層１５０を、上部導電性接触層１４０の上に形成することができる。上部カプセル化層１５０は、透明な材料で形成することができる。
実施形態によれば、裏面ＲＤＬ１２０は、任意選択的に、絶縁層１０４及び画素ドライバチップ２００のアレイの裏面２０３にわたって広がっている。加えて、複数の導電性ピラー１０８は、任意選択的に、裏面ＲＤＬ１２０から前面ＲＤＬ１１０まで絶縁層１０４を通って延びてもよい。実施形態によれば、裏面ＲＤＬ１２０及び導電性ピラー１０８は必須ではないが、そのような構成を使用して、ディスプレイパネルの縁部１０３とは対照的に、ディスプレイパネル１００の裏面へのルーティングを提供することによって、基板の前面上の利用可能な表示領域を増加させることができる。実施形態によれば、１つ以上のデバイスチップ３００は、裏面ＲＤＬ１２０上に実装され、複数の導電性ピラー１０８と電気的に接続していてもよい。例えば、デバイスチップ３００は、電源管理ＩＣ、タイミングコントローラ、タッチ感知ＩＣ、無線コントローラ、通信ＩＣ、プロセッサ、メモリなどを含むことができる。
実施形態によれば、ディスプレイパネル１００は、１つ以上の行ドライバチップ及び／又は列ドライバチップを含むことができる。図１～図２に示す実施形態では、１つ以上の行ドライバチップ及び／又は列ドライバチップは、デバイスチップ３００の間に含まれてもよい。他の実施形態では、１つ以上の行ドライバチップ及び列ドライバチップは、絶縁層１０４内に前面を上にして埋め込まれてもよく、又は前面ＲＤＬ１１０の前面１１１上に実装されてもよい（例えば、接合されてもよい）。
ここで図３を参照して、一実施形態に係る、複数の埋め込まれた画素ドライバチップ２００、行ドライバチップ３１０、及び列ドライバチップ３２０の上に配置されたＬＥＤ１０２のアレイを含むディスプレイパネル１００の概略上面図を示す。図４は、一実施形態に係る、図３のＸ－Ｘ断面に沿って取られたディスプレイパネルの概略側断面図である。図３～図４は、ディスプレイパネル１００の表示領域が、ディスプレイパネルの表示領域と同じ面上の表面実装チップに対する要件によって制約されないという点で、図１～図２と同様である。したがって、画素ドライバチップ２００と共に表示領域の下に行ドライバチップ３１０及び列ドライバチップ３２０を埋め込むことによって、表示領域を増大させることができる。図３～図４に示す実施形態では、行ドライバチップ３１０は、絶縁層１０４内に前面３１２を上にして埋め込まれ、列ドライバチップ３２０は、絶縁層１０４内に前面３２２を上にして埋め込まれている。前面ＲＤＬ１１０は、画素ドライバチップ２００のアレイの前面２０２、並びに複数の行ドライバチップ３１０の前面３１２及び複数の列ドライバチップ３２０の前面３２２にわたって広がり、かつそれらと電気的に接続している。一実施形態では、裏面ＲＤＬ１２０は、絶縁層１０４、並びに画素ドライバチップ２００のアレイの裏面２０３、複数の行ドライバチップ３１０の裏面３１３、及び複数の列ドライバチップ３２０の裏面３２３にわたって広がっている。
ここで図５を参照して、一実施形態に係る、複数の埋め込まれた画素ドライバチップ２００の上に、かつディスプレイパネル１００の表示領域１０１の外側に配置された、ＬＥＤ１０２のアレイ、行ドライバチップ３１０、及び列ドライバチップ３２０を含むディスプレイパネル１００の概略上面図を示す。図６は、一実施形態に係る、図５の線Ｘ－Ｘに沿って取られたディスプレイパネルの概略側断面図である。図５～図６は、ディスプレイパネル１００の表示領域１０１が、行ドライバチップ３１０及び／又は列ドライバチップ３２０の位置によって任意選択的に制約される点で、図１～図２と異なる。フレックス回路３５０が、図５に更に示されている。例えば、フレックス回路３５０は、前面ＲＤＬ１１０又は裏面ＲＤＬ１２０に取り付けることができる。図示した実施形態では、画素ドライバチップ２００のアレイは、表示領域１０１の直下に、絶縁層１０４内に前面２０２を上にして埋め込まれ、複数の任意選択の行ドライバチップ３１０は、表示領域１０１の外側の前面ＲＤＬ１１０上に前面３１２を下にして実装される。画素ドライバチップ２００はまた、表示領域１０１の外側の絶縁層１０４内に前面２０２を上にして、例えば、行ドライバチップ３１０及び／又は列ドライバチップ３２０の直下に埋め込まれてもよい。
図１～図６は、実施形態に係る可能な様々な構成を示す。いくつかの構成が別個に例示されているが、他の実施形態では、いくつかを組み合わせてもよい。例えば、フレックス回路３５０は、例えば、任意選択の導電性ピラー１０８及び裏面ＲＤＬ１２０が含まれない場合、ディスプレイパネル１００から離れた構成要素への電気的接続を提供するために、図１～図６に示す実施形態のいずれかにおいて、前面ＲＤＬ１１０の前面１１１に取り付けられてもよい。フレックス回路３５０はまた、裏面ＲＤＬ１２０に取り付けられてもよい。
図７は、一実施形態に係る、画素ドライバチップ２００のデジタル単位セル７００の図である。画素ドライバチップ２００は、１つ以上の単位セル７００を含んでもよく、単位セル７００の１つ以上の構成要素を含んでもよい。図示の単位セル７００は、ＬＥＤ１０２から出力されることになる発光に対応するデータ信号を記憶するレジスタ７３０（例えば、デジタルデータ記憶装置）を含む。レジスタに記憶されたデータは、例えば、コンデンサに記憶されたアナログデータとは対照的に、デジタルデータと呼ばれる場合がある。データ（例えば、ビデオ）信号は、例えば、データクロックに従ってクロックされることによって、レジスタ７３０にロード（例えば、記憶）されてもよい。一実施形態では、データクロック信号がアクティブである（例えば、ハイになる）ことにより、データ（例えば、列ドライバチップ３２０からの）をレジスタに入力することが可能になり、次いで、データクロック信号（例えば、行ドライバチップ３１０からの）が非アクティブである（例えば、ローになる）ときに、データがレジスタにラッチされる。信号（例えば、非線形）グレースケール（例えば、レベル）クロック（例えば、行ドライバチップ３１０からの）は、カウンタ７３２をインクリメントしてもよい。グレースケールクロックはまた、カウンタをその元の値（例えば、ゼロ）にリセットしてもよい。
単位セル７００はまた、コンパレータ７３４を含む。コンパレータは、レジスタ７３０からのデータ信号を、カウンタ７３２によってカウントされた（例えば非線形）グレースケールクロックからのパルス数と比較して、データ信号が非線形グレースケールクロックからのパルス数と異なる（例えば、又はそれよりも大きい若しくはそれ未満である）ときに、ＬＥＤ１０２による発光を生じさせることができる。図示したコンパレータは、スイッチに電流源７３６を起動させて、ＬＥＤ１０２をそれに応じて照明させることができる。電流源（例えば、限定するものではないが、基準電圧（Ｖｒｅｆ）などの入力によって調整される）は、ＬＥＤ１０２を動作させるための電流を提供することができる。電流源は、電流を設定するバイアス電圧などの制御信号、（例えば、Ｖｔｈ）補償画素回路の使用、又はオペアンプの電流の出力を制御するための定電流演算増幅器（オペアンプ）の抵抗器を調整することによって設定される、その電流を有してもよい。
図８は、一実施形態に係る、画素ドライバチップ２００のアナログ単位セル８００の図である。アナログ単位セル８００は単なる例であり、他の画素回路が利用されてもよい。図示されるように、アナログ単位セル８００は、データ電圧を保持するための蓄積コンデンサ（Ｃｓｔ）と、電流駆動トランジスタＴ１と、サンプルホールド用のスイッチングトランジスタＴ２と、発光をオン及びオフにするためのスイッチングトランジスタＴ３と、を含んでもよい。一実施形態では、（例えば、列ドライバチップ３２０からの）Ｖｄａｔａ（入力）アナログ信号は、スイッチングトランジスタＴ２によってサンプリングされ、電流駆動トランジスタＴ１のゲート電圧を設定する。一実施形態では、スイッチングトランジスタＴ２への走査信号及びスイッチングトランジスタＴ３への発光パルス制御信号は、１つ以上の行ドライバチップ３１０から生成されてもよい。
図９は、一実施形態に係る、画素ドライバチップを形成する方法の図である。明確にするために、図９の以下の説明は、図１０～図１２の概略側断面図に関してなされる。開始点として、デバイス基板２１０は、デバイス層内にアクティブデバイス領域２２０を含んでもよい。一実施形態では、デバイス基板２１０は単結晶シリコンウエハであるが、シリコンオンインシュレータ、又はＩＩＩ－Ｖ族半導体材料から形成されたウエハなどの他の種類のウエハが使用されてもよい。実施形態によれば、アクティブデバイス領域２２０は、画素ドライバチップ２００に含まれることになるデバイス構成要素を含む。以下のプロセス及び処理シーケンスは、画素ドライバチップ２００の製造に関して記載されているが、プロセス及び処理シーケンスは、行ドライバチップ３１０及び列ドライバチップ３２０などの他のデバイスチップの製造に等しく適用可能であることを理解されたい。一実施形態では、画素ドライバチップ２００、行ドライバチップ３１０、及び列ドライバチップ３２０は全て、同じデバイス基板２１０から製作することができる。
図１０を参照して、開始デバイス基板２１０は、２００～１，０００μｍの例示的な厚さを有する標準的なシリコンウエハであってもよいが、特にウエハサイズ（例えば、直径）に応じて、他の厚さが使用されてもよい。金属パッド２３０は、デバイス基板２１０上に形成することができる。不活性化層２４０は、デバイス基板２１０を覆うことができ、金属パッド２３０を露出させる開口部を含むことができる。一実施形態によれば、露出した金属パッド２３０上に導電性バンプ２５０（例えば、銅）が形成される。導電性バンプ２５０は、単一又は複数の層を含んでもよい。
図１１に示すように、動作９１０では、平坦化層２６０が、デバイス基板２１０の前面上の導電性バンプ２５０の上に形成される。平坦化層２６０は、電気的絶縁材料で形成することができる。一実施形態では、平坦化層２６０は、ポリベンゾオキサゾール（ＰＢＯ）などであるが、これらに限定されないポリマー充填材料から形成される。平坦化層２６０は、スロットコーティング又はスピンコーティングなどの好適な堆積技術を使用して形成されてもよい。一実施形態では、平坦化層２６０の前面２６１は、平坦化されている。例えば、平坦化は、平坦化層２６０を堆積させた後に化学機械研磨（chemical mechanical polishing、ＣＭＰ）を使用して達成されてもよい。
動作９２０では、デバイス基板２１０の前面上の導電性バンプ２５０は、任意選択的に露出される。しかしながら、全ての実施形態に関してこの処理段階で導電性バンプ２５０を露出させる必要はない。図１０に示す特定の実施形態では、平坦化層２６０の上面２６１は、導電性バンプ２５０の上面２５１の上にある。動作９３０では、画素ドライバチップ２００は、デバイス基板２１０から単体化される。図１２に示すように、単体化は、最初にキャリア基板５００上の接着剤（例えば、テープ）層５１０にデバイス基板２１０を取り付けることと、続いて切断して個々の画素ドライバチップ２００を形成すること、を含むことができる。
図１３は、一実施形態に係る、画素ドライバチップを形成する方法の図である。明確にするために、図１３の以下の説明は、図１４～図１９の概略側断面図に関してなされる。簡潔にするために、図９～図１２に関連して前述したものと実質的な類似性を有する特徴の説明は、繰り返さない場合がある。図１４を参照して、動作９１０と同様に、動作１３１０では、平坦化層２６０が、デバイス基板２１０の前面上の導電性バンプ２５０の上に形成される。図１５に示すように、動作１３２０では、デバイス基板２１０の前面は、キャリア基板４００に取り付けられる。ここで図１６を参照して、動作１３３０では、デバイス基板２１０は、例えば、研削技術（例えば、ＣＭＰ）、又はエッチングと研削との組み合わせを使用して薄膜化される。薄膜化されたデバイス基板２１０の結果として得られる厚さは、形成されることになるディスプレイパネルの結果として得られる可撓性、及びアクティブデバイス領域２２０の深さに依存し得る。一実施形態では、デバイス基板２１０は、約１００μｍまで薄膜化されるが、薄膜化されたデバイス基板２１０は、１００μｍより薄くてもよく（例えば、５μｍ、２０μｍなど）、又は１００μｍより厚くてもよい。
ここで図１７を参照して、動作１３４０では、薄膜化されたデバイス基板２１０の裏面は、例えば、接着剤（例えば、テープ）層５１０を用いて第２のキャリア基板５００に取り付けられる。次に、図１８に示すように、動作１３５０で、キャリア基板４００は除去され、図１９に示すように、動作１３６０で、個々の画素ドライバチップ２００がデバイス基板２１０から単体化される。
図２０～図２１は、実施形態に係る、ディスプレイパネル１００を形成する方法の図である。明確にするために、図２０～図２１の以下の説明は、図２２～図２７の概略側断面図に見出される参照の特徴に関してなされる。図２０を参照して、動作２０１０では、画素ドライバチップ２００のアレイは、前面２０２を上にしてキャリア基板６００に転写される。動作２０２０では、画素ドライバチップ２００のアレイは、キャリア基板６００上にカプセル化される。動作２０３０では、カプセル化された画素ドライバチップ２００のアレイの前面２０２上に、前面ＲＤＬ１１０が形成される。動作２０４０では、ＬＥＤ１０２のアレイが、前面ＲＤＬ１１０に転写される。
図２１を参照して、動作２１１０では、裏面ＲＤＬ１２０が、キャリア基板６００上に形成される。動作２１２０では、画素ドライバチップ２００のアレイは、裏面ＲＤＬ１２０に転写される。動作２１３０では、画素ドライバチップ２００のアレイは、裏面ＲＤＬ１２０上にカプセル化される。動作２１４０では、カプセル化された画素ドライバチップ２００のアレイ上に、前面ＲＤＬ１１０が形成される。動作２１５０では、ＬＥＤ１０２のアレイが、前面ＲＤＬ１１０に転写される。
ここで図２２を参照して、裏面ＲＤＬ１２０は、例えば動作２１１０に関して説明したように、キャリア基板６００上に任意選択的に形成される。加えて、複数の導電性ピラー１０８が、裏面ＲＤＬ１２０上に任意選択的に形成される。上述したように、裏面ＲＤＬ１２０及び導電性ピラー１０８の形成は、ディスプレイパネル１００の裏面上の構成要素への電気的接続を可能にすることができる。しかしながら、裏面接続は必ずしも必要ではなく、実施形態により任意選択である。したがって、裏面ＲＤＬ１２０及び導電性ピラー１０８が図示及び説明されているが、これらの特徴は必須ではない。
裏面ＲＤＬ１２０は、１つ以上の再配線１２２（例えば、銅）及び誘電体層１２４を有してもよい。裏面ＲＤＬ１２０は、層ごとのプロセスによって形成することができ、薄膜技術を使用して形成することができる。一実施形態では、裏面ＲＤＬ１２０は、５～５０μｍの厚さを有する。一実施形態では、導電性ピラー１０８は、パターン化したフォトレジストを使用して導電性ピラー１０８の寸法を画定する電気めっきなどのめっき技法を行い、その後パターン化したフォトレジスト層を除去することによって形成される。導電性ピラー１０８の材料としては、銅、チタン、ニッケル、金、及びこれらの組み合わせ又は合金などの金属材料を挙げることができるが、これらに限定されない。一実施形態では、導電性ピラー１０８は銅である。一実施形態では、導電性ピラー１０８は、画素ドライバチップ２００の厚さとほぼ同じ高さ（例えば、１００μｍ）を有する。
ここで図２３を参照して、画素ドライバチップ２００のアレイは、キャリア基板６００に転写される。図示した実施形態では、画素ドライバチップ２００は、前面２０２を上にしてキャリア基板６００上に転写される。一実施形態では、裏面２０３画素ドライバチップ２００は、ダイ取り付けフィルム２７０を使用してキャリア基板６００に取り付けられる。裏面ＲＤＬ１２０を含む実施形態によれば、画素ドライバチップ２００は、裏面ＲＤＬ１２０上に前面２０２を上にして転写され、ダイ取り付けフィルム２７０を使用して取り付けられてもよい。
画素ドライバチップ２００のアレイ及び任意選択的に導電性ピラー１０８は、次いで、絶縁層１０４内にカプセル化される。別個に図示されていないが、特定の構成では、行ドライバチップ３１０及び列ドライバチップ３２０もまた、絶縁層１０４内にカプセル化されてもよい。
絶縁層１０４は、熱硬化性架橋樹脂（例えば、エポキシ）などの成形コンパウンドを含んでもよいが、電子パッケージングで既知の他の材料を使用することもできる。カプセル化は、それだけに限定されるものではないが、移送成形、圧縮成形、及び積層など、好適な技法を使用して実現することができる。絶縁層１０４は、カプセル化後に、導電性ピラー１０８の前面１０９及び画素ドライバチップ２００の前面２０２を覆ってもよい。カプセル化後、絶縁層１０４の前面１０５は、導電性ピラーの前面１０９及び導電性バンプ２５０の前面２５１を露出させるように処理されてもよい。一実施形態では、絶縁層は、ＣＭＰを使用して研磨されて、前面１０５、１０９、２５１を含む平坦な前面を形成する。
ここで図２５を参照して、カプセル化された画素ドライバチップ２００のアレイの前面２０２上に、前面ＲＤＬ１１０が形成される。存在する場合、前面ＲＤＬ１１０はまた、カプセル化された行ドライバチップ３１０及び列ドライバチップ３２０の前面上に形成されてもよい。前面ＲＤＬ１１０は、１つ以上の再配線１１２（例えば、銅）及び誘電体層１１４を有してもよい。前面ＲＤＬ１１０は、層ごとのプロセスによって形成することができ、薄膜技術を使用して形成することができる。一実施形態では、前面ＲＤＬ１１０は、５～５０μｍの厚さを有する。一実施形態では、コンタクトパッド１１８を含む前面ＲＤＬ１１０の前面１１１は、平坦化される。
図２６に示すように、ＬＥＤ１０２は、前面ＲＤＬ１１０の前面１１１上の対応するコンタクトパッド１１８に接合されてもよい。一実施形態では、ＬＥＤ１０２を転写する前に、はんだポスト（例えば、インジウム）をコンタクトパッド１１８上に形成して、ＬＥＤ１０２をコンタクトパッド１１８に接合するのを容易にすることができる。
ここで図２７を参照して、次いで、側壁不活性化層１３０が、ＬＥＤ１０２の周囲に横方向に形成されてもよい。側壁不活性化層１３０は、エポキシ又はアクリルなどであるがこれらに限定されない電気的絶縁材料で形成されてもよく、透明又は不透明であってもよい。次いで、１つ以上の上部導電性接触層１４０を、ＬＥＤ１０２の１つ以上又は全ての上に形成することができる。一実施形態では、上部導電性接触層１４０は、透明である。例えば、上部導電性接触層１４０は、ＩＴＯなどの透明導電性酸化物、又はＰＥＤＯＴなどの透明導電性ポリマーから形成することができる。一実施形態では、上部導電性接触層１４０は、Ｖｓｓ又は接地線１１６上にそれと電気的に接触して更に形成される。次に、上部カプセル化層１５０を、上部導電性接触層１４０の上に形成することができる。上部カプセル化層１５０は、透明な材料で形成することができる。キャリア基板６００は除去されてもよく、１つ以上のデバイスチップ３００は、ディスプレイパネル１００の裏面に、例えば、裏面ＲＤＬ１２０に取り付けられてもよい。
図２８～図２９は、実施形態に係る、ディスプレイパネル１００を形成する方法の図である。明確にするために、図２８～図２９の以下の説明は、図３０～図３４の概略側断面図に見出される参照の特徴に関してなされる。図２８を参照して、動作２８１０では、画素ドライバチップ２００のアレイは、前面２０２を下にしてキャリア基板６１０に転写される。動作２８２０では、画素ドライバチップ２００のアレイは、キャリア基板６１０上にカプセル化される。動作２８３０では、キャリア基板６１０は除去される。動作２８４０では、カプセル化された画素ドライバチップ２００のアレイの前面２０２上に、前面ＲＤＬ１１０が形成される。動作２８５０では、ＬＥＤ１０２のアレイが前面ＲＤＬ１１０に転写される。
図２９を参照して、動作２９１０では、前面ＲＤＬ１１０がキャリア基板６１０上に形成される。動作２９２０では、画素ドライバチップ２００のアレイは、前面ＲＤＬ１１０に転写される。動作２９３０では、画素ドライバチップ２００のアレイが前面ＲＤＬ１１０上にカプセル化される。動作２９４０では、カプセル化された画素ドライバチップ２００のアレイ上に、裏面ＲＤＬ１２０が形成される。動作２９５０では、ＬＥＤ１０２のアレイが前面ＲＤＬ１１０に転写される。
ここで図３０を参照して、前面ＲＤＬ１１０は、例えば動作２９１０に関して説明したように、キャリア基板６１０上に形成される。加えて、複数の導電性ピラー１０８が、前面ＲＤＬ１１０上に任意選択的に形成される。上述したように、導電性ピラー１０８の形成は、ディスプレイパネル１００の裏面上の構成要素への電気的接続を可能にすることができる。しかしながら、裏面接続は必ずしも必要ではなく、実施形態により任意選択である。したがって、導電性ピラー１０８が図示及び説明されているが、これらの特徴は必須ではない。
前面ＲＤＬ１１０は、１つ以上の再配線１１２（例えば、銅）及び誘電体層１１４を有してもよい。前面ＲＤＬ１１０は層ごとのプロセスによって形成することができ、薄膜技術を使用して形成することができる。一実施形態では、前面ＲＤＬ１１０は５～５０μｍの厚さを有する。一実施形態では、導電性ピラー１０８は、パターン化したフォトレジストを使用して導電性ピラー１０８の寸法を画定する電気めっきなどのめっき技法を行い、その後パターン化したフォトレジスト層を除去することによって形成される。導電性ピラー１０８の材料としては、銅、チタン、ニッケル、金、及びこれらの組み合わせ又は合金などの金属材料を挙げることができるが、これらに限定されない。一実施形態では、導電性ピラー１０８は銅である。一実施形態では、導電性ピラー１０８は、画素ドライバチップ２００の厚さとほぼ同じ高さ（例えば、１００μｍ）を有する。
図３０を更に参照して、画素ドライバチップ２００のアレイは、キャリア基板６１０に転写される。図示した実施形態では、画素ドライバチップ２００は、前面２０２を下にしてキャリア基板６１０上に転写される。前面ＲＤＬ１１０を含む実施形態によれば、画素ドライバチップ２００は、前面ＲＤＬ１１０上に前面２０２を下にして転写される。一実施形態では、画素ドライバチップ２００は、はんだバンプ２８０などの導電性バンプを用いて前面ＲＤＬ１１０に接合されてもよい。アンダーフィル材料２８２は、任意選択的に、電気接続の完全性を保持するために、画素ドライバチップ２００の周囲／下に適用されてもよい。
図３１に示すように、画素ドライバチップ２００のアレイ及び任意選択的に導電性ピラー１０８は、次いで、絶縁層１０４内にカプセル化される。別個に図示されていないが、特定の構成では、行ドライバチップ３１０及び列ドライバチップ３２０もまた、絶縁層１０４内にカプセル化されてもよい。
絶縁層１０４は、熱硬化性架橋樹脂（例えば、エポキシ）などの成形コンパウンドを含んでもよいが、電子パッケージングで既知の他の材料を使用することもできる。カプセル化は、それだけに限定されるものではないが、移送成形、圧縮成形、及び積層など、好適な技法を使用して実現することができる。絶縁層１０４は、カプセル化後に、導電性ピラー１０８の裏面１０７及び画素ドライバチップ２００の裏面２０３を覆ってもよい。カプセル化後、絶縁層１０４の裏面１１３は、導電性ピラー１０８の裏面１０７、及び任意選択的に画素ドライバチップ２００の裏面２０３を露出させるように処理されてもよい。一実施形態では、絶縁層は、ＣＭＰを使用して研磨されて、裏面１０７、１１３、２０３を含む平坦な裏面を形成する。
ここで図３２を参照して、カプセル化された画素ドライバチップ２００のアレイの裏面２０３上に、裏面ＲＤＬ１２０が任意選択的に形成される。存在する場合、裏面ＲＤＬ１２０はまた、カプセル化された行ドライバチップ３１０及び列ドライバチップ３２０の裏面上に形成されてもよい。裏面ＲＤＬ１２０は、１つ以上の再配線１２２（例えば、銅）及び誘電体層１２４を有してもよい。裏面ＲＤＬ１２０は、層ごとのプロセスによって形成することができ、薄膜技術を使用して形成することができる。一実施形態では、裏面ＲＤＬ１２０は、５～５０μｍの厚さを有する。
図３３を参照して、キャリア基板６１０は、前面ＲＤＬ１１０から除去され、第２のキャリア基板６２０は、構造的支持を提供するために、存在する場合、裏面ＲＤＬ１２０に任意選択的に取り付けられてもよい。前面ＲＤＬ１１０は、キャリア基板６１０を除去した後に平坦な前面１１１を有してもよいが、ＣＭＰなどの平坦化動作は、前面１１１を平坦化するために行われてもよい。ＬＥＤ１０２は、前面ＲＤＬ１１０の前面１１１上の対応するコンタクトパッド１１８に接合されてもよい。一実施形態では、ＬＥＤ１０２を転写する前に、はんだポスト（例えば、インジウム）をコンタクトパッド１１８上に形成して、ＬＥＤ１０２をコンタクトパッド１１８に接合するのを容易にすることができる。
ここで図３４を参照して、次いで、側壁不活性化層１３０が、ＬＥＤ１０２の周囲に横方向に形成されてもよい。側壁不活性化層１３０は、エポキシ又はアクリルなどであるがこれらに限定されない電気的絶縁材料で形成されてもよく、透明又は不透明であってもよい。次いで、１つ以上の上部導電性接触層１４０を、ＬＥＤ１０２の１つ以上又は全ての上に形成することができる。一実施形態では、上部導電性接触層１４０は透明である。例えば、上部導電性接触層１４０は、ＩＴＯなどの透明導電性酸化物、又はＰＥＤＯＴなどの透明導電性ポリマーから形成することができる。一実施形態では、上部導電性接触層１４０は、Ｖｓｓ又は接地線１１６上にそれと電気的に接触して更に形成される。次に、上部カプセル化層１５０を、上部導電性接触層１４０の上に形成することができる。上部カプセル化層１５０は、透明な材料で形成することができる。第２のキャリア基板６２０は除去されてもよく、１つ以上のデバイスチップ３００は、ディスプレイパネル１００の裏面に、例えば、裏面ＲＤＬ１２０に取り付けられてもよい。
図９～図３４で説明及び図示した処理シーケンスは例示的であり、実施形態は必ずしもそのように限定されるものではないことを理解されたい。例えば、画素ドライバチップ２００がダイ取り付けフィルム又は導電性バンプを用いてＲＤＬに取り付けられる必要はない。処理シーケンスの変形を使用して、ＲＤＬが絶縁層又は画素ドライバチップ２００の前面及び裏面上に直接形成されるディスプレイパネルを形成することができる。したがって、実施形態によれば、多数の変形が可能である。
別の態様では、実施形態は、高解像度ＬＥＤディスプレイ用の拡張可能な大面積のソリューションの形成のために実施することができる。加えて、従来のＴＦＴバックプレーン積層体と同様に、バックプレーン機能が電気光学層から垂直に分離することができるため、開示される実施形態は、ＬＥＤ、ＯＬＥＤ、量子ドット（quantum dot、ＱＤ）、ＬＣＤ、又は電子インク（Ｅインク）などの全ての発光型及び反射型電気光学媒体に使用される、汎用バックプレーンであってもよい。非常に大きなＴＦＴバックプレーンを製造することができるが、ＴＦＴはＬＥＤに確実に供給することができる電流量が制限されるため、最適な選択ではない。ＴＦＴの代わりに、実施形態に係る画素ドライバチップの使用がこの問題に対する解決策を提供することができ、画素ドライバチップとＬＥＤの垂直分離は、そうでなければＬＥＤ及び画素ドライバチップの並列集積と共に存在し得るディスプレイのサイズ及び解像度に対する制限を撤廃する。垂直集積はまた、ＩＣ性能を改善し、マイクロレンズ及び画素内拡散体などの画素光学素子の集積のための追加のスペースを提供することができる。加えて、実施形態は、表示境界を更に低減しながら、依然として画素ドライバチップ層内の機能の更なる集積のための余地を与えることができる。適用領域としては、発光型及び反射型ディスプレイ、照明、大面積センサアレイ（例えば、Ｘ線）、並びに更には太陽光を挙げることができる。
一態様では、実施形態に係る画素ドライバチップは、電気光学層（例えばＬＥＤ）と同じ層内のスペースについて競合しない。結果として、ディスプレイの最大解像度を増大させることができ（すなわち、最小画素サイズをより小さくすることができる）、同時に、画素ドライバチップは、大きいディスプレイサイズに拡張可能なＳｉ面積効率の良いソリューションのための最適なサイズ及び形状を有することができる（性能及びコスト利益）。加えて、実施形態に係るアーキテクチャは、シリコンデバイスから発光デバイスを分離することができ、行ドライバ、列ドライバ、センサ、又はタッチなどの更なる機能のためのより多くの余地をもたらすことができる。更に、これにより、その接点が下向きの代わりに上向きの画素ドライバチップが可能になる。これは、金属トレースを含む層と画素ドライバチップのコンタクトパッドとの間の低オーム接触を引き起こすことから画素ドライバチップ配置を分離するため、画素ドライバチップの接触問題を解決する（歩留まり利益）。
実施形態によれば、画素ドライバチップをバックプレーントレースに接合するためにマイクロボンディング技術を利用するのではなく、バックプレーントレースは、代わりに、画素ドライバチップのコンタクトパッド（又は前述の導電性バンプ）上に形成される。したがって、高解像度及び高温、したがって高リスク接合工程を回避して、接続を作製するための主流のリソグラフィ方法を使用することに置き換えることができ、これにより、費用効果の高い大面積ディスプレイ用のより大きい画素ドライバチップ及びより多くのドライバパッドへのスケーリングを更に容易にする。
別の態様では、実施形態は、境界が低減されたディスプレイの製造に使用されてもよい。現在主流のディスプレイ技術で使用されるＴＦＴバックプレーンは、狭い境界を有することができるが、画素の下の領域が回路で完全に満たされているので、境界を完全に排除することができず、表示境界内で行われるグローバルトレースルーティングを必要とする。実施形態に係る画素ドライバチップアーキテクチャは、はるかに小さい特徴サイズ（例えば、４０ｎｍ対１μｍ）を有することによって、境界を大幅に低減し、高速データバスアーキテクチャを使用することによって、ディスプレイ内の画素当たりに必要とされるトレース数を低減することができる。提案されるアーキテクチャは、これをまた更に低減し、より多くの有機形状のバックプレーンを可能にすることができる。したがって、別個の層内の画素ドライバチップにより、有機（例えば、丸みを帯びた）境界形状であっても、ディスプレイのアクティブ画素領域内に全ての画素ドライバチップを配置する自由度がある。これにより、表示境界を最小に低減する（設計スペース利益）。
ここで図３５～図３８を参照して、画素ドライバチップが電気光学層の下に配置された概略断面図を示す。図３５は、一実施形態に係る、下部コンタクトパッド２５５及び裏面ＲＤＬ１２０を有する埋め込まれた画素ドライバチップ２００を含むディスプレイパネルの概略側断面図である。図３６は、一実施形態に係る、上部コンタクトパッド２５５及び前面ＲＤＬ１１０を有する埋め込まれた画素ドライバチップ２００を含むディスプレイパネルの概略側断面図である。この実施形態における画素ドライバチップ２００の配置は、例えば、フリップチップ技術又は他の配置ツールを使用して、画素ドライバチップが表面上に配置されたときにそれらを「貼り付け」させるのに十分な接着力を有する表面のみを必要とする。図３７は、一実施形態に係る、上部及び下部コンタクトパッド２５５、並びに前面ＲＤＬ１１０及び裏面ＲＤＬ１２０を有する埋め込まれた画素ドライバチップ２００を含むディスプレイパネルの概略側断面図である。このような画素ドライバチップ構成を使用して、画素ドライバチップ領域を増大させることなく、画素ドライバチップの接触密度を増大させることができる。特定の実装形態では、全ての電力供給ラインは、裏面のＲＤＬ１２０内の画素ドライバチップ２００の下を通ることができ、一方で、ＬＥＤ１０２への全てのトレースは、ＲＤＬ１１０内の画素ドライバチップ２００の上を通る。これにより、画素ドライバチップ２００の下のトレースの量が制限されることになり、広い電力供給ラインを有し、同時に、画素ドライバチップ２００とＬＥＤ１０２との間の効率的なルーティングを有すること（又は他のディスプレイ効果）が可能になる。図示のように、ブラックマトリックス層１６０は、任意選択的に、積層構造の上に形成されて、発光及び反射に影響を及ぼすことができる。
図３５～図３７に示す実施形態に加えて、画素ドライバチップが電気光学層積層体の上の層にある実施形態（いわゆる上部画素ドライバチップの実施形態）などの、電気光学層とは異なる面に画素ドライバチップを有する他の実施形態が可能である。画素ドライバチップが不透明であるため、発光は、画素ドライバチップ層から離れて観察者に向かって行われる必要がある。したがって、そのような実施形態は、光学的に透明な基板を通る底面発光を有することができる。
３００℃より高い処理温度を必要とする従来のＬＴＰＳ、低温多結晶酸化物（low temperature polycrystalline oxide、ＬＴＰＯ）、酸化物及びａ－Ｓｉ ＴＦＴ技術とは対照的に、いくつかの実施形態に係る画素ドライバチップを使用するバックプレーン処理は、２００℃未満の温度割当量で実行することができる。これにより、現在全て黄色ポリイミド（ＰＩ）基材を使用する従来のＴＦＴプロセスと比較して、それぞれ約２００℃及び約１２０℃の最大処理温度を有するポリエチレンナフタレート（ＰＥＮ）又は更にはポリエチレンテレフタレート（ＰＥＴ）などの低コストの光学的に透明な基材を含む、より広い範囲のプラスチック基材を使用する可能性が開かれる。
実施形態に係る画素ドライバチップアーキテクチャは、ＯＬＥＤ、量子ドット（ＱＤ）、ＬＣＤ、電子インク（Ｅインク）などの他の電気光学媒体と組み合わせることができる。例えば、実施形態は、そうでなければ画素ドライバチップがバックライトユニットから来る光を局所的に遮断するため、ＬＣＤが反射モードで使用されるＬＣＤに適合することができる。図３８は、例示的なＲＧＢ構成における有機若しくは発光ＱＤ層３８０Ｒ、３８０Ｇ、３８０Ｂを含む実施形態に係る、埋め込まれた画素ドライバチップを含むＯＬＥＤ又はＱＤディスプレイパネルの概略側断面図である。ＯＬＥＤが酸素及び水に敏感であるため、積層体の上部及び下部上のカプセル化層１７２、７０４を十分な寿命にわたって含むことができる。画素画定層１７０などの追加の層もまた、ＯＬＥＤ及び／又はＱＤの製造要件若しくは技術と一致して存在してもよい。図３５～図３７に示す３つ全ての下部画素ドライバチップ構成がここでもまた可能であるが、図３６と一致する上部接触画素ドライバチップ構成のみを図３８に示すことを理解されたい。
実施形態によれば、ＯＬＥＤ用にＴＦＴの代わりに画素ドライバチップを使用することは、電力消費、境界、及び機能に関して重要な意義を有することができる。例えば、ＯＬＥＤにおける画素ドライバチップの集積は、より低い電力消費をもたらすことができる。例示的な比較モデルでは、画素ドライバチップは、１．１Ｖの供給のみを必要とし、発光経路内の約１Ｖのオーバーヘッドのみを追加することができ、その一方で、従来のＴＦＴバックプレーンは、使用されるＴＦＴ技術の種類に応じて、１０～１８Ｖの供給電圧及び約３～５Ｖの発光経路内のオーバーヘッドを有する。５～６ＶのＯＬＥＤ積層体上の電圧では、これにより、発光部に対する２０％～４０％の電力の低減がもたらされ、低発光電力では、これは、供給電圧によって決定されるアドレス指定電力消費が支配的になるため、２倍よりも更に大きくなり得る。
境界を狭めることに関しては、画素ドライバチップは、従来のＴＦＴバックプレーンの場合での直接ソース及びゲート接続の代わりに、高速デジタルデータバス及びバッファを使用することができ、バックプレーンで必要とされるトレースの数は、はるかに少なくてもよい。更に、画素ドライバチップは、有機形状（例えば、丸みを帯びた角）が必要な場合であっても、ディスプレイアクティブ領域境界内に十分に配置することができる。これにより、ゼロ境界ディスプレイの能力をもたらし、環境障壁のみが境界領域内に延びる必要がある。
集積及び機能に関しては、従来のＴＦＴバックプレーン（例えば、１～２μｍの特徴サイズ）と比較して、画素ドライバチップをはるかに高いトランジスタ密度（例えば、電流ノードにおける２２ｎｍの特徴サイズ）を用いて製造することができるので、画素ドライバチップの実施形態は、センサ又はタッチなどの同じ平面内での機能の更なる集積のために、多くのスペースを残す。
ここで図３９を参照して、一実施形態に係る、画素ドライバチップを形成する方法を示す。具体的には、方法は、上部接触画素ドライバチップの形成に関するものであるが、他の処理シーケンスが、下部接点の形成、又はその両方のために供給されてもよい。図３９に示す処理シーケンスは、標準的なフォトリソグラフィプロセスと、フリップチップ又はマイクロデバイス静電転写ヘッドアセンブリを用いた転写などの好適な転写技術を使用した画素ドライバチップ及びＬＥＤの配置との組み合わせを使用する、アディティブ法であってもよい。簡潔かつ明確にするために、図３９の以下の説明は、図４０～図４７の概略側断面図に関して一緒になされる。
図４０に示すように、処理シーケンスは、デバイス基板２１０上のビルドアップ構造体２９０の形成中に開始することができる。例えば、デバイス基板２１０は、バルク基板２０１（例えばシリコン基板）の上に形成されたアクティブ領域を含むデバイス層２２０を含んでもよい。ビルドアップ構造体２９０は、複数の誘電体層２９２と、金属層２９１と、不活性化層２９３とを含むことができる。図示される特定の実施形態では、複数のコンタクトビア２９５が露出される。動作３９１０では、デバイス基板２１０上の露出した複数のコンタクトビア２９５の上に、金属接触層８０２が形成される。上部金属接触層８０２は、この段階ではパターン化されていなくてもよい。上部金属は、下流パネルプロセスフローとの適合性のために選択されてもよく、Ａｌ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮなどであってもよい。更に、上部金属接触層８０２は、任意選択的に、後続の剥離動作（例えば、蒸気ＨＦ）中の潜在的な攻撃から金属層を保護するために、原子層堆積（atomic layer deposition、ＡＬＤ）層（例えば、Ａｌ２Ｏ３）などの誘電体層によって被覆することができる。加えて、金属接触層８０２を覆う誘電体層は、静電転写ヘッドを使用して転写が達成される場合に役立つことができる。
図４１を参照して、動作３９１２では、トレンチ８０１が、ビルドアップ構造体２９０を通ってデバイス基板２１０のデバイス層２２０内に形成される。ＡＬＤ Ａｌ２Ｏ３などの任意選択の誘電体層は、任意選択的に、例えば、後続の剥離動作中のエッチング選択性のために、トレンチ８０１の側壁に沿って形成されてもよい。いくつかの実施形態では、この段階で、犠牲トレンチ充填材８０６（例えば、ＳｉＯ２）をトレンチに充填するために、任意選択の動作３９１４が実行される。次いで、動作３９１６では、デバイス基板２１０のビルドアップ構造体２９０側が、キャリア基板８１２に接合される。図４２に示すように、接着剤層８１０を使用して、接合を容易にすることができる。一実施形態では、犠牲トレンチ充填材８０６の突起８０７は、接着剤層８１０に埋め込まれる。
次いで、動作３９１８では、バルク基板２０１を除去して、デバイス基板２１０の裏面を露出させることができる。これは、ウエハの薄化及び研削によって達成して、トレンチ８０１を露出させることができる。この段階では、安定化パッド８２０が、薄膜化された表面上に形成されてもよい。安定化パッド８２０は、形成されることになる安定化ポストとの接着を制御するために、金属で形成されてもよい。一実施形態では、安定化パッド８２０は、銅又はアルミニウムなどの金属である。次いで、動作３９２０では、犠牲層８３０は、デバイス層２２０上に形成され、パターン化されて、安定化パッド８２０の上にポスト開口部８３２を形成してもよい。一実施形態では、犠牲層８３０は、犠牲トレンチ充填材８０６（例えば、ＳｉＯ２）と同じ材料で形成される。
図４５を参照して、動作３９２２では、次いで、安定化構造体が、デバイス基板２１０の裏面上に形成される。図示のように、安定化構造体は、安定化ポスト８４２も含む安定化層８４０を含んでもよい。一実施形態では、安定化層８４０は、金属、又はベンゾシクロブテン（ＢＣＢ）などのポリマーで形成される。安定化構造体は、恒久的キャリア基板としても機能することができる支持基板８５０を更に含んでもよい。支持基板８５０は、剛性であってもよい。図４６に移ると、動作３９２４では、キャリア基板は、除去されてもよい。一実施形態では、これは、レーザーアブレーション技術、及び接着剤層を除去するための湿式洗浄を使用して達成される。次いで、裏面のパターン化された犠牲層８３０は、剥離動作３９２６中に除去され、複数の支持ポスト８４２によって支持された画素ドライバチップ２００のアレイが得られる。実施形態によれば、犠牲トレンチ充填材８０６もまた、この動作中に、例えば、蒸気ＨＦエッチング技術を使用して除去される。
ここで図４８を参照して、一実施形態に係る、ディスプレイパネルを形成する方法を示す。簡潔かつ明確にするために、図４８の以下の説明は、図４９Ａ～図４９Ｊの概略側断面図に関して一緒になされる。図４９Ａは、一実施形態に係る、ディスプレイ基板７１０の上に形成された接着剤層７０２の概略側断面図である。ディスプレイ基板７１０は、様々な剛性又は可撓性基板であってもよく、１つ以上の層を含んでもよい。一実施形態では、ディスプレイ基板７１０は、ガラス又はポリマーパネルである。図示される特定の実施形態では、ディスプレイ基板は、ガラスなどの剛性支持基板７０５と、最終的なディスプレイパネル１００製品では支持基板７０５から除去することができる、ポリイミド、ＰＥＮ、又はＰＥＴなどの可撓性基板７０１とを含む。いくつかの実施形態では、金属層が形成され、パターン化されて、位置合わせ（整列）マーク７０３を形成して、リソグラフィの整列及び転写ツールの整列を容易にする。接着剤層７０２の例示的な材料としては、ポリマー、はんだなどが挙げられる。一実施形態では、接着剤層は、部分的に硬化される（例えば、Ｂ段階化される）。例示的な材料としては、ＢＣＢが挙げられる。別の実施形態では、接着剤層７０２は、接着剤層が画素ドライバチップ２００の領域内にのみ存在するようにパターン化される。動作４８１０では、図４９Ｂに示すように、複数の画素ドライバチップ２００が、ディスプレイ基板７１０上に上向きに実装される。各画素ドライバチップ２００は、複数のコンタクトビア２９５と、複数のコンタクトビア２９５の全ての上にあり、かつそれと電気的に接触している、連続的な上部金属接触層８０２とを含むことができる。実装は、その後硬化させることができる接着剤層７０２によって容易にされてもよい。
次に、図４９Ｃに示すように、第１の絶縁層１０４Ａを、複数の実装された画素ドライバチップ２００の上に形成し、（例えば、局所的に）エッチバックして、金属接触層８０２を露出させることができる。動作４８２０では、金属接触層は、パターン化されて、各画素ドライバチップ２００上にコンタクトパッド２５５のパターンを形成する。具体的には、コンタクトパッド２５５は、コンタクトビア２９５の上に位置合わせされてもよい。いくつかの実施形態では、金属接触層８０２を覆う任意選択の誘電体層（例えば、ＡＬＤ）は、最初にパターン化される、又は代わりに金属パターニングと同じプロセス中にパターン化される。説明したように、任意選択の誘電体層は、例えば、静電転写技術を使用して転写されるときに、画素ドライバチップ２００の転写を支援することができる。そのようなプロセスでは、誘電体層は、必要とされるピックアップ圧力を生成する電界の生成を容易にすることができる。加えて、任意選択の誘電体層は、転写プロセス中、並びに第１の絶縁層１０４Ａのエッチバック中に機械的及び化学的保護を提供することができる。一実施形態では、パターン化された誘電体層は、コンタクトパッド２５５と同じパターンを共有する。
更に図４９Ｄを参照して、コンタクトパッド２５５を形成するための金属接触層８０２のパターニングは、パネルレベルのプロセスフローで実行されてもよい。したがって、コンタクトパッド２５５は、それぞれの個々の画素ドライバチップ２００と直接ではなく、パネル位置合わせマーク７０３と位置合わせされる。パネルレベルのプロセスフローにおいて画素ドライバチップの上部金属層をパターン化することにより、図４９Ｂに示す転写動作４８１０は、より大きな不整合許容差を有することができる。したがって、コンタクトパッド２５５をビルドアップ構造体内の内部金属層に接続する画素ドライバチップ２００内のコンタクトビア２９５は、技術の特徴サイズ（例えば、５５ｎｍ、４０ｎｍ）ほど小さくすることができるが、高歩留まり率及び低抵抗率を有するように、より大きく（例えば、０．５μｍ、１μｍ）てもよい。この特徴の使用の検出は、画素ドライバチップ２００の転写許容差に起因し得る上部コンタクトパッド２５５に対する画素ドライバチップ２００及びコンタクトビア２９５の不整合の明確なパターンが存在し得るため、可能である。静電マイクロデバイス転写アセンブリ又はマルチノズルピックアンドプレースツールの使用の場合、この不整合は、画素ドライバチップの局所グループ（例えば、バッチ）に関して同じ又は少なくとも同様であり得る。というのは、それらが全て同時に転写されているためである（例えば、パネルは、転写された画素ドライバチップの複数のバッチを含む）。別個のバッチは、別個のキャリア基板から、又は同じキャリア基板内の異なる位置から転写されていてもよい。単一のダイのピックアンドプレースプロセスの場合、全ての画素ドライバチップは、典型的なピックアンドプレースの機械許容差に由来し得るそれ自体の不整合を有する。
ここで図４９Ｅを参照して、次いで、第２の絶縁層１０４Ｂが、画素ドライバチップ２００の上に形成され、パターン化されて、コンタクトパッド２５５を露出させる開口部８０５を形成してもよい。第１及び第２の絶縁層１０４Ａ、１０４Ｂは、共に絶縁層１０４を形成してもよい。次いで、動作４８３０では、複数の画素ドライバチップ２００上に、ＲＤＬが形成される。図４９Ｆ～図４９Ｇに示す特定の実施形態では、再配線１１２及び誘電体層１１４を含む前面ＲＤＬ１１０は、層ごとのプロセスを用いて形成される。再配線１１２は、コンタクトパッド２５５上に直接形成されてもよい。これにより、画素ドライバチップ接点のための特定の接合工程の必要性が除去される。
図４９Ｇに示すように、前面ＲＤＬの形成は、前面ＲＤＬ１１０の前面上のコンタクトパッド１１８の形成を含んでもよい。加えて、次いで絶縁バンク層１３２を形成し、パターン化して、コンタクトパッド１１８を露出させるバンク開口部１３４のパターンを生成してもよい。バンク開口部１３４は、任意選択的に、薄い金、銀、又はアルミニウム層などの反射性コーティングで裏打ちされてもよい。はんだポスト１１９（例えば、インジウム）は、任意選択的に、コンタクトパッド１１８上に形成されて、後続のＬＥＤ１０２のコンタクトパッド１１８への接合を容易にすることができる。
次いで、動作４８４０では、発光素子のアレイが、ＲＤＬの上に組み込まれる。図４９Ｈに示す特定の実施形態では、複数の無機半導体ベースのマイクロＬＥＤが組み込まれているが、実施形態は、ＯＬＥＤ、量子ドット（ＱＤ）、ＬＣＤ、又は電子インク（Ｅインク）などの他の種類の発光素子に適合する。図４９Ｈに示す特定の実施形態では、複数のマイクロＬＥＤ１０２が、はんだポスト１１９の助けを借りてコンタクトパッド１１８に接合される。ＬＥＤ１０２を実装した後に、ＬＥＤ１０２の周囲及びバンク開口部１３４内に、任意選択の拡散体充填材１３６が形成されてもよい。例えば、拡散体充填材１３６は、ＬＥＤ１０２から放出された光を散乱させるために、ＴｉＯ２などの粒子充填剤を有するポリマーマトリックスを含んでもよい。ここで図４９Ｊを参照して、ＬＥＤ集積化を完了するために、追加の処理が実行されてもよい。例えば、上部不活性化層１３８が、ＬＥＤ１０２の上のデバイス接触開口部に対して形成され、パターン化されてもよい。加えて、ビア１３９が、第２の電極端子（例えば、接地、低電圧接点（Ｖｓｓ）など）を露出させるために、バンク層１３２を貫通して形成されてもよい（又は、既に形成されていてもよい）。次いで、１つ以上の上部導電性接触層１４０を、ＬＥＤ１０２の１つ以上又は全ての上に形成することができる。上部導電性接触層（単数又は複数）１４０は、更に、ビア１３９内に形成されて、ＬＥＤ１０２のための第２の電極端子に接触してもよい。また、最終的なブラックマトリックス層が、周囲光反射を最小化するために、積層体の上部に処理されてもよい。
ここで図５０Ａを参照して、一実施形態に係る、単一の画素ドライバチップの金属接触層８０２の下にある複数の画素ドライバチップのコンタクトビア２９５の概略上面図を示す。例えば、これは、動作４８２０での、図４９Ｄに示す金属接点の形成の前の、図４９Ｃの画素ドライバチップ２００の状態に対応してもよい。図示のように、金属接触層８０２はコンタクトビア２９５の上の連続層であってもよく、コンタクトビア２９５を完全に覆ってもよい。したがって、金属接触層８０２は、金属接触層を有さない小さい縁部領域（例えば、１又は２μｍ）（例えば、除外区域）が存在し得ることを除いて、画素ドライバチップ２００の上面全体を完全に覆うことができる。
図５０Ｂ及び図５０Ｃは、下にあるコンタクトビア２９５と位置合わせされた（図５０Ｂ）、又は下にあるコンタクトビア２９５からオフセットした（図５０Ｃ）、パターン化されたコンタクトパッド２５５の２つの概略上面図を提供する。図示した実施形態では、単一のコンタクトパッド２５５は、単一のコンタクトビア２９５に接続されているが、単一のコンタクトパッド２５５は、複数のコンタクトビア２９５に、例えば、より低い抵抗に接続されてもよい。いくつかの実施形態によれば、パネル上の構成要素に関する位置許容差を提供するために、標準偏差が利用される。具体的には、本開示においてプロセスの標準偏差が比較される場合、比較は、同じ数の（例えば、第１、第２、第３など）標準偏差を意味する。例えば、一般統計学の省略表現の６８－９５－９９．７則を使用して、平均値から標準偏差の１倍、２倍、及び３倍の範囲内にある値の割合を割り当てる。例として、画素ドライバチップ２００の製造に使用される標準的な半導体製造技術は、金属パターンをコンタクトビア２９５と、３σ（標準偏差の３倍）で０．０５μｍ以内、又は更には０．０１μｍ以内に位置合わせすることができる。画素ドライバチップ２００の形成中にウエハスケールでコンタクトパッド２５５が形成された場合、位置合わせは、図５０Ｂに示すように予想することができ、例えば、コンタクトパッド２５５の幾何学的中心（例えば、重心）がコンタクトビア２９５の幾何学的中心と、３σで０．０５μｍ以内、又は更には０．０１μｍ以内に位置合わせされる。
実施形態によれば、例えば動作４８１０で画素ドライバチップ２００がディスプレイ基板に転写されるとき、画素ドライバチップ２００は、ディスプレイ基板７１０上の位置合わせ（整列）マーク７０３に対して配置することができる。転写プロセスの例示的な典型的な位置合わせ精度は、３σで５μｍ、及び３σで最高１μｍであり得る。これは、例えば、単一の画素ドライバチップ２００にわたる又はディスプレイ内の複数の画素ドライバチップ２００のチップごとのコンタクトビア２９５の位置の変動よりも１～２桁大きい。
動作４８２０に関して説明したように、各画素ドライバチップ上の接触金属層は、パネルレベルでパターン化されて、画素ドライバチップ２００の全てにわたってコンタクトパッド２５５のパターンを形成することができる。このパターニングもまた、ディスプレイ基板７１０上の位置合わせマーク７０３に対して行われ、位置合わせ精度は、使用されるフォトリソグラフィツールによって決定されてもよく、これは、典型的には０．０５μｍよりも良好、又は更には０．０１μｍ以内であってもよい。この方法では、画素ドライバチップ２００の上部金属接触層８０２は、プレート上の位置合わせマーク７０３、並びに後続のビアコンタクト２９５及び金属パターンに正確に位置合わせされる。しかしながら、画素ドライバチップ２００自体は、転写プロセスの精度に関連して、はるかに大きい位置変動（例えば、１～２桁大きい）を依然として有し得る。これにより、実際の画素ドライバチップの配置が目標画素ドライバチップの配置位置からオフセットしている一方で、コンタクトパッド２５５の位置は変化しない、図５０Ｃに示すような位置合わせをもたらし得る。画素ドライバチップ２００のビアコンタクト２９５は、典型的には、プレート処理における最小の可能な特徴（典型的には５μｍ、及び最高１μｍ）と比較して小さい（１μｍより小さい、更に０．２μｍほど小さい）ため、実施形態に係るプロセスは、転写プロセス中の画素ドライバチップ２００の配置のための許容差割当量を緩和（増加）することができる。
図５１は、一実施形態に係る、オフセットしたパターン化されたコンタクトパッド２５５の拡大概略上面図である。例示的な実装形態では、位置合わせ許容差は、式（１）によって提供することができる。
許容差ｔ＝（ｐ－２＊ｅ－ｖ）／２ （１）
式中、（ｅ）は、ビアコンタクト２９５の縁部からコンタクトパッド２５５の縁部までの縁部クリアランスに対応し、（ｖ）は、ビアコンタクト２９５の幅に対応し、（ｐ）は、コンタクトパッド２５５の幅に対応する。
図５２は、一実施形態に係る、ディスプレイパネル１００のオフセットした画素ドライバチップ２００のアレイの上に形成されたコンタクトパッド２５５のアレイの概略上面図である。縮尺通りに描かれていないが、図５２は、実施形態に係るいくつかの構造的相関を示す。例えば、各画素ドライバチップ２００Ａ～２２０Ｆは、バッチＡ～Ｆで転写される単一の画素ドライバチップ２００を表してもよい。したがって、画素ドライバチップ２００のバッチ内では、各画素ドライバチップは、上に重なるコンタクトパッド２５５からの同様の変位を有し得る。図５２に示すように、コンタクトパッド２５５の位置分布は、ディスプレイパネル１００（又はディスプレイ基板７１０）にわたって同様の間隔を有するという点で、ディスプレイパネルにわたって比較的均一である。これは、リソグラフィの許容差に起因し得る。画素ドライバチップ２００の位置合わせ誤差又は配置分布は、使用される転写ツールの位置合わせ許容差に起因して、より顕著であり得る。例示として、画素ドライバチップ２００Ａ、２００Ｃ、２００Ｅは、それらの目標位置に位置するものとして示されている。比較すると、転写バッチＢ内の画素ドライバチップ２００Ｂは、目標位置の左に変位されてもよい。同様に、画素ドライバチップ２００Ｄは、目標配置の下に変位されてもよく、画素ドライバチップ２００Ｆは、目標配置の上及び右の両方に変位される。
したがって、画素ドライバチップの各「バッチ」は、それ自体のバッチ変位によって特徴付けられてもよく、対応するバッチ内の各画素ドライバチップは、バッチにわたって同じ変位を有する。図示したバッチＡ、Ｃ、Ｅ、及び関連する画素ドライバチップ２００Ａ、２００Ｃ、２００Ｅは、より小さい「バッチ」変位を有してもよく、画素ドライバチップ２００Ｂ、２００Ｄ、２００Ｆに関連付けられたバッチＢ、Ｄ、Ｆは、比較的により大きいバッチ変位を有する。図示したように、バッチＡ、Ｃ、Ｅは、ほぼ同じ「バッチ」バッチ変位（無視できるものとして示される）を有してもよく、バッチＢ、Ｄ、Ｆは、それ自体の特性「バッチ」変位を有してもよい。例えば、画素ドライバチップ２００Ｆに関連付けられたバッチＦは、最大の「バッチ」変位を有してもよく、最大ｘ及びｙ位置オフセットが示されている。
一実施形態では、ディスプレイパネルは、絶縁層１０４内に埋め込まれた画素ドライバチップ２００のアレイを含み、各画素ドライバチップ２００は、複数のコンタクトパッド２５５に結合された複数のコンタクトビア２９５を含み、それにより、チップコンタクトビアのアレイ及びチップコンタクトパッドのアレイが、ディスプレイパネル１００にわたって分布している。発光素子（例えば、１０２）のアレイは、画素ドライバチップ２００のアレイに結合され、ディスプレイパネル１００にわたる画素ドライバチップ２００のアレイの配置分布は、ディスプレイパネル１００にわたるコンタクトパッド２５５のアレイの位置分布の標準偏差よりも大きい標準偏差によって特徴付けられる。例えば、画素ドライバチップ２００のアレイの配置分布の標準偏差は、コンタクトパッド２９５のアレイの位置分布の標準偏差よりも少なくとも１桁大きくてもよい。図５２に示すように、（各画素ドライバチップ２００の上の局所の）複数のコンタクトパッド２２５の位置分布は、ディスプレイパネルにわたる（グローバルの）コンタクトパッドのアレイの位置分布と同じ標準偏差によって特徴付けられる。加えて、ディスプレイパネルにわたるコンタクトビア２９５のアレイは、ディスプレイパネルにわたるコンタクトパッド２５５のアレイから均一にオフセットされない。しかしながら、複数のコンタクトビア２９５は、局所的な複数のコンタクトパッド２５５から均一にオフセットして、バッチ内のチップごとに均一に分布してもよい。これらの特徴付けは、ディスプレイパネル１００にわたるコンタクトパッド２５５のパターンの下に「浮遊する」画素ドライバチップのバッチ位置に起因し得る。一実施形態では、ディスプレイパネル１００にわたる画素ドライバチップ２２０のアレイの配置分布の標準偏差は、１μｍより大きく、ディスプレイパネル１００にわたるコンタクトパッド２９５のアレイの位置分布の標準偏差は、０．０５μｍ未満である。一実施形態では、画素ドライバチップ２２０のアレイは、画素ドライバチップ２２０の複数のバッチを含み、画素ドライバチップ２２０の各バッチは、複数の画素ドライバチップを含み、複数のバッチ内の複数のバッチは、対応する複数のコンタクトパッド２９５からの異なるバッチ変位によって特徴付けられる。
実施形態は、画素ドライバチップ２００のアレイが裏面再配線層（ＲＤＬ）１２０上で下向きであり、かつ発光素子（例えば、１０２）のアレイが画素ドライバチップのアレイの上方にある構成、画素ドライバチップ２００のアレイが上向きであり、前面ＲＤＬ１１０が画素ドライバチップのアレイの上に、かつ画素ドライバチップのアレイ上に形成され、かつ発光素子（例えば、１０２）のアレイが前面ＲＤＬ１１０の上方にある構成、並びに上部コンタクトパッド及び下部コンタクトパッドの両方を有する画素ドライバチップ２００を含む、様々な構成に適用可能である。実施形態によれば、ＲＤＬは、コンタクトパッドのアレイ２５５上に直接形成された再配線１１２を含む。
更に別の態様では、上記実施形態は、ディスプレイパネル内での集積のための画素ドライバチップに関して記載されているが、処理シーケンスはそのように限定されず、様々な一般的なパッケージングソリューションに適用されてもよい。一実施形態では、パッケージング方法は、複数のチップを基板上に上向きに実装することであって、各チップが、複数のコンタクトビアと、複数のコンタクトビアの全ての上にあり、かつそれと電気的に接触している連続的な上部金属接触層とを含む、ことと、複数のチップの金属接触層をパターン化して、各チップ上にコンタクトパッドのパターンを形成することと、複数のチップ上に再配線層（ＲＤＬ）を形成することと、を含む。加えて、単に単一の金属接触層を有する必要はなく、実装時に複数の金属接触層が代わりに存在して、続いて実装後にコンタクトパッドを微細パターン化することができる。同様に、パターン化されたコンタクトパッド上にＲＤＬを形成する必要はなく、代わりに、電気的接続を作製するための他の方法を採用することができる。したがって、粗い金属パターンでチップを実装し、続いて微細パターン化してコンタクトパッドを形成する概念は、様々な異なる方法で実施することができる。
実施形態に係るディスプレイパネルは、剛性、曲線状、巻くことができる、折り曲げ可能、又は別の方法で可撓性であってもよい。例えば、図５３は、曲線状又は可撓性ディスプレイパネル１００の側面図である。図５４は、一実施形態に係る、折り曲げ可能なディスプレイパネル１００の等角投影図である。図５５は、並列に配置された複数のディスプレイパネル１００のタイルの上面図である。このような構成では、タイルを一緒に使用して、より大きなスクリーン又は表示領域を形成することができる。一態様では、これは、実施形態により可能である、ディスプレイパネル１００の前面上の表示領域の増大によって容易にすることができる。
図５６は、一実施形態に係るディスプレイシステム５６００を示す。ディスプレイシステムは、プロセッサ５６１０と、データ受信機５６２０と、走査ドライバＩＣ及びデータドライバＩＣなどの１つ以上のディスプレイドライバＩＣを含むことができる１つ以上のディスプレイパネル１００とを収容する。データ受信機５６２０は、データを無線又は有線で受信するように構成することができる。無線は、複数の無線規格又はプロトコルのうちの任意のもので実現することができる。
ディスプレイシステム５６００は、その用途に応じて、他の構成要素を含んでもよい。これら他の構成要素としては、メモリ、タッチスクリーンコントローラ及びバッテリが挙げられるが、これらに限定されない。種々の実装形態では、ディスプレイシステム５６００は、ウェアラブル、テレビ、タブレット、電話機、ラップトップコンピュータ、コンピュータモニタ、キオスク、デジタルカメラ、手持ち式ゲームコンソール、メディアディスプレイ、電子書籍ディスプレイ、又は大面積標識ディスプレイであってもよい。
本実施形態の種々の態様の利用において、ディスプレイパネルを製造するために、上記実施形態の組み合わせ又は変形が可能であることが、当業者には明らかとなるであろう。実施形態について、構造上の特徴及び／又は方法論的な作業に特定の言語で説明したが、添付の特許請求の範囲は、必ずしも上述した特定の特徴又は作業に限定されないことを理解されたい。その代わりに、開示する特定の特徴及び動作は、例示を目的とする特許請求の範囲の実施形態として理解されるべきである。

Claims (18)

  1. ディスプレイ基板と、
    前記ディスプレイ基板上の複数の位置合わせマークと、
    前記ディスプレイ基板上の絶縁層内に前面を上にして埋め込まれ、前記複数の位置合わせマークに対して配置された画素ドライバチップのアレイと、
    前記画素ドライバチップのアレイの前面にわたって広がり、かつ前記前面と電気的に接続している前面再配線層（ＲＤＬ）と、
    前記前面ＲＤＬ上の発光ダイオード（ＬＥＤ）のアレイと、
    を備えたディスプレイパネルであって、
    各画素ドライバチップが、各画素ドライバチップに対応する、前記ＬＥＤのアレイ内のＬＥＤの群を切り替え及び駆動するためのものであり、各画素ドライバチップが、前記画素ドライバチップに対応するＬＥＤの前記群に含まれる複数のＬＥＤのそれぞれに関してＬＥＤ領域全体の直下にある、画素ドライバチップ領域によって位置付けられ、
    各画素ドライバチップが前記ディスプレイパネルの表示領域内にあり、前記ＬＥＤのアレイが、前記画素ドライバチップのアレイよりも前記ディスプレイパネルの複数の縁部に近い、
    ディスプレイパネル。
  2. 前記前面ＲＤＬが、複数の誘電体層と、複数の再配線とを含む、請求項１に記載のディスプレイパネル。
  3. 各画素ドライバチップがデジタル駆動回路を含む、請求項１に記載のディスプレイパネル。
  4. 前記前面ＲＤＬが、前記画素ドライバチップのアレイに接続されたデータルーティングを含む、請求項３に記載のディスプレイパネル。
  5. 前記前面ＲＤＬが、前記画素ドライバチップのアレイに接続されたデータクロックルーティングを含む、請求項４に記載のディスプレイパネル。
  6. 前記前面ＲＤＬが、前記画素ドライバチップのアレイに接続されたグレーレベルクロックルーティングを含む、請求項５に記載のディスプレイパネル。
  7. 前記前面ＲＤＬに取り付けられたフレックス回路を更に備える、請求項５に記載のディスプレイパネル。
  8. 各ＬＥＤが無機半導体ベースの材料で形成されている、請求項１に記載のディスプレイパネル。
  9. 各ＬＥＤが１～３００μｍの最大横寸法を有する、請求項１に記載のディスプレイパネル。
  10. 各ＬＥＤが１～２０μｍの最大横寸法を有する、請求項１に記載のディスプレイパネル。
  11. 前記ＬＥＤのアレイの各ＬＥＤを横方向に囲む不活性化層を更に備える、請求項１に記載のディスプレイパネル。
  12. 前記ＬＥＤのアレイと電気的に接触させるための、前記不活性化層及び前記ＬＥＤのアレイの上に形成された複数の透明な上部導電性接触層を更に備える、請求項１１に記載のディスプレイパネル。
  13. 前記複数の透明な導電性接触層が前記前面ＲＤＬに接触するために、前記不活性化層内に複数の開口部を更に備える、請求項１２に記載のディスプレイパネル。
  14. 前記絶縁層が、熱硬化性樹脂を含む、請求項１に記載のディスプレイパネル。
  15. 前記表示領域の外側で前記前面ＲＤＬに接合された複数の列ドライバチップを更に備える、請求項１に記載のディスプレイパネル。
  16. 前記前面ＲＤＬの上に絶縁バンク層を更に備え、前記絶縁バンク層が、バンク開口部のアレイを含み、前記ＬＥＤのアレイが、前記バンク開口部のアレイ内に実装されている、請求項１に記載のディスプレイパネル。
  17. 各ＬＥＤに隣接する拡散体充填材料を更に備える、請求項１に記載のディスプレイパネル。
  18. モバイル電子デバイスに組み込まれた、請求項１に記載のディスプレイパネル。
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