CN114823366A - 封装件及其形成方法 - Google Patents

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CN114823366A
CN114823366A CN202210054769.6A CN202210054769A CN114823366A CN 114823366 A CN114823366 A CN 114823366A CN 202210054769 A CN202210054769 A CN 202210054769A CN 114823366 A CN114823366 A CN 114823366A
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CN
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semiconductor substrate
integrated circuit
circuit die
die
sidewall
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陈宪伟
陈明发
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

封装件包括：第一半导体衬底；集成电路管芯，通过电介质‑电介质接合而接合至第一半导体衬底；模塑料，位于第一半导体衬底上方和集成电路管芯周围；以及再分布结构，位于第一半导体衬底和集成电路管芯上方，其中，再分布结构电连接至集成电路管芯。集成电路管芯包括第二半导体衬底，并且其中，第二半导体衬底包括第一侧壁、第二侧壁以及与第一侧壁和第二侧壁相对的第三侧壁，并且第二侧壁从第一侧壁偏移。本申请的实施例还涉及形成封装件的方法。

Description

封装件及其形成方法
技术领域
本申请的实施例涉及封装件及其形成方法。
背景技术
由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体工业经历了快速发展。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小，这使得更多的组件集成到给定的区域。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的示例是堆叠封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高水平的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产功能增强且占地面积小的半导体器件。
发明内容
本申请的一些实施例提供了一种形成封装件的方法，包括：将集成电路管芯接合至第一半导体衬底，其中，所述第一半导体衬底没有有源器件；在所述第一半导体衬底上方和所述集成电路管芯周围分配模塑料；以及在所述模塑料和所述集成电路管芯上方形成再分布结构，其中，所述再分布结构电连接至所述集成电路管芯。
本申请的另一些实施例提供了一种封装件，包括：第一半导体衬底；集成电路管芯，通过电介质-电介质接合来接合至所述第一半导体衬底，其中，所述集成电路管芯包括第二半导体衬底，并且其中，所述第二半导体衬底包括第一侧壁、第二侧壁以及与所述第一侧壁和所述第二侧壁相对的第三侧壁，并且其中，所述第二侧壁从所述第一侧壁偏移；模塑料，位于所述第一半导体衬底上方和所述集成电路管芯周围；以及再分布结构，位于所述第一半导体衬底和所述集成电路管芯上方，其中，所述再分布结构电连接至所述集成电路管芯。
本申请的又一些实施例提供了一种封装件，包括：块状衬底；器件管芯，接合至所述块状衬底，其中，所述器件管芯包括半导体衬底，并且其中，所述块状衬底的厚度与所述半导体衬底的厚度之比在0.5至2的范围内；模塑料，位于所述块状衬底上方，其中，所述模塑料密封所述器件管芯而不密封所述块状衬底；以及再分布层，位于所述器件管芯的与所述块状衬底相对的侧上。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出根据一些实施例的集成电路管芯的截面图。
图2、图3、图4、图5A、图5B、图6A、图6B、图6C、图7、图8、图9、图10、图11、图12A、图12B和图12C示出根据一些实施例的形成封装组件的工艺期间的中间步骤的截面图。
图13、图14A和图14B示出根据一些实施例的器件堆叠件的形成和实施的截面图。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，半导体封装件包括模制管芯，其接合到诸如块状硅衬底等的块状半导体衬底。半导体衬底可以增加封装件中的半导体材料的体积以改善散热。此外，半导体衬底没有被密封在模塑料中，并且包括半导体衬底没有显著增加半导体封装件中模塑料的体积。结果，可以避免与增加的模塑料体积相关联的缺陷，诸如不良的翘曲控制等。
图1示出根据一些实施例的集成电路管芯50的截面图。集成电路管芯50将在后续处理中被封装以形成集成电路封装件。每个集成电路管线50可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或其组合。
集成电路管芯50可以形成在晶圆70中，其可以包括由划线区域55分离的不同的多个集成电路管芯50。可以根据适用的制造工艺来处理集成电路管芯50以形成集成电路。例如，每个集成电路管芯50包括半导体衬底52，诸如掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括：诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。半导体衬底52具有有源表面(例如，图1中面向上的表面)，有时被称为前侧；以及无源表面(例如，图1中面向下的表面)，有时被称为后侧。
器件(由晶体管表示)54可以形成在半导体衬底52的前表面处。器件54可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。层间介电层(ILD)56位于半导体衬底52的前表面上方。ILD56围绕并可以覆盖器件54。ILD可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等的材料形成的一个或多个介电层。
导电塞58延伸穿过ILD 56，以电和物理耦合器件54。例如，当器件54是晶体管时，导电塞58可以耦合晶体管的栅极和源极/漏极区域。导电塞58可以由钨、钴、镍、铜、银、金、铝等或其组合形成。互连结构60位于ILD 56和导电塞58上方。互连结构60互连器件54以形成集成电路。互连结构60可以由例如ILD 56上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。互连结构60的金属化图案通过导电塞58电耦合到器件54。
集成电路管芯50还包括诸如铝焊盘的焊盘62，以制造至该焊盘的外部连接。焊盘62位于集成电路管芯50的有源侧上，诸如在互连结构60中和/或上。一个或多个钝化膜64位于集成电路管芯50上，诸如在互连结构60和焊盘62的部分上。开口延伸穿过钝化膜64至焊盘62。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件66延伸穿过钝化膜64中的开口，并且物理和电耦合到焊盘62中的相应焊盘。例如，可以通过镀敷等形成管芯连接件66。管芯连接件66电耦合集成电路管芯50的对应集成电路。
可选地，可以在焊盘62上放置焊料区域(例如，焊料球或焊料凸块)。焊料球可以用于在集成电路管芯50上执行管芯探针(CP)测试。可以在集成电路管芯50上执行CP测试以确定每个集成电路管芯50是否是已知良好管芯(KGD)。因此，仅封装经过后续处理的作为KGD的集成电路管芯50，并且不封装未通过CP测试的管芯。在测试之后，可以在后续处理步骤中去除焊料区域。
介电层68可以(也可以不)位于集成电路管芯50的有源侧上，诸如在钝化膜64和管芯连接件66上。介电层68横向密封管芯连接件66，并且介电层68与集成电路管芯50横向共末端。最初，介电层68可以掩埋管芯连接件66，使得介电层68的最顶部表面位于管芯连接件66的最顶部表面上方。在焊料区域设置在管芯连接件66上的实施例中，介电层68也可以掩埋焊料区域。替代地，可以在形成介电层68之前去除焊料区域。
介电层68可以是：聚合物，诸如PBO、聚酰亚胺、BCB等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅，PSG、BSG、BPSG等；或它们的组合。介电层68可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。在一些实施例中，在集成电路管芯50的形成期间，管芯连接件66穿过介电层68暴露。在一些实施例中，管芯连接件66保持掩埋并在封装集成电路管芯50的后续工艺中暴露。暴露管芯连接件66可以去除管芯连接件66上可能存在的任何焊料区域。
图2至图6C示出根据一些实施例的从晶圆70分离集成电路管芯50的中间步骤。在图2中，提供了载体衬底102，并且在载体衬底102上形成接合膜104。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而使得多个封装件可以同时形成在载体衬底102上。
接合膜104可以沉积在载体衬底102上方。接合膜104可以包括氧化硅、氮化硅、氮氧化硅等，并且接合膜104可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等的合适的沉积工艺来沉积。可选地，然后可以执行平坦化步骤以使接合膜104的顶面齐平，使得接合膜104具有高度的平坦度。
包括集成电路管芯50的晶圆70通过接合层105附接到载体衬底102和接合膜104。接合层105可以由与接合层104类似的材料形成，接合膜105可以使用与接合膜104类似的工艺沉积在晶圆70的前侧表面上。例如，可以通过CVD、PVD、ALD等将接合膜105沉积在晶圆70的介电层68上方。
晶圆70面向下附接，使得晶圆70的前侧面向载体衬底102，并且接合膜105通过氧化物-氧化物接合等直接接合至接合层104。示例性的接合工艺开始于对接合层104或105中的一个或多个施加表面处理。表面处理可以包括等离子体处理，其可以在真空环境中执行。在等离子体处理之后，表面处理还可以包括可以应用于接合层104或105中的一个或多个的清洁工艺(例如，用去离子水冲洗等)。然后，接合工艺可以进行到将晶圆70对准载体衬底102。接下来，接合工艺包括预接合步骤，在该步骤期间，使晶圆70的接合层105与载体衬底102上的接合层104接触。在室温(例如，约21℃至约25℃之间)下执行预接合。接合工艺以执行退火继续，例如，在约150℃至约400℃之间的温度下进行约0.5小时至约3小时的持续时间，从而在接合层104和105之间形成氧化物-氧化物接合。
在图3中，减薄晶圆70。减薄工艺可以包括应用于晶圆70的衬底52上的机械抛光、CMP工艺、回蚀刻工艺等。在后续工艺中，可以在晶圆70的分割的管芯50周围形成模塑料。因此，通过减薄晶圆70，可以减少后续使用的模塑料的体积，以改善翘曲控制。此外，减薄晶圆70可以促进并减少由后续分割工艺导致的缺陷(例如，分层)。在减薄之后，晶圆70可以具有在约150μm至约200μm的范围内的厚度T1。已经观察到，当晶圆70减薄到超过该范围时(例如，当厚度T1小于约150μm时)，在所得到的封装件中散热不充分。已经观察到，当晶圆70减薄太少时(例如，当厚度T1大于约200μm时)，过量的模塑料被用于密封管芯50，并且所得到的封装具有不良的翘曲控制。
如图3进一步示出，将接合膜118沉积在晶圆70的后侧上。可以使用与上述接合膜104类似的方法来沉积并且由类似的材料来形成接合膜118。在一些实施例中，接合膜118可以具有在约
Figure BDA0003475996460000061
至约
Figure BDA0003475996460000062
的范围内的厚度T2。
在图4中，可以对晶圆70的接合膜118和衬底52进行图案化，以在划线区域55中形成凹槽119。例如，可以通过光刻和蚀刻的组合来对凹槽119进行图案化。在一些实施例中，蚀刻工艺可以是干蚀刻工艺，并且蚀刻工艺还可以是各向异性的。在蚀刻之后，可以应用可选的清洁工艺以从由凹槽119暴露的衬底52的表面去除蚀刻残留物和其他污染物。所得凹槽119的宽度W1可以在约60μm至约100μm的范围内。可以形成凹槽以提供改进的侧壁轮廓(例如，更竖直)，减少碎屑，并且减少后续分割工艺中的分层。
在图5A中，然后将封装组件100翻转并放置在框架119上。然后可以通过研磨、蚀刻(例如，湿蚀刻)、CMP、其组合等去除载体衬底102、接合层104和接合层105，以暴露晶圆70的介电层68。
然后，将集成电路管芯50从晶圆70分割。在一些实施例中，分割包括将刀片120应用于划线区域55，以将晶圆70锯切或切入凹槽70。结果，在相邻的集成电路管芯50之间形成切口121，并且集成电路管芯50彼此分离。在一些实施例中，刀片120与凹槽119的中心对准，使得切口121与凹槽119对称。在其他实施例中，刀片120可以从凹槽119的中心偏移，使得切口与凹槽119不对称。在锯切期间，刀片120的位置可以在横向方向上偏移约5μm或更少，并且所得切口121可具有在约40μm至约60μm的范围内的宽度W2。
图5B示出晶圆70的俯视图。如图所示，每个管芯50被密封环57围绕。管芯被划线区域55分离。切口121的宽度W2可以小于凹槽119的宽度W1。其他配置也是可能的。
图6A至图6C示出根据一些实施例的在分割之后的管芯50的详细视图。图6A示出由对称分割工艺产生的管芯50，其中刀片120与凹槽119的中心对准。在所得结构中，衬底52包括侧壁52A和52C，其分别从侧壁52B和52D偏移。具体地，侧壁52A从侧壁52B偏移距离D1，并且侧壁52C从侧壁52D偏移相同距离D1。在一些实施例中，距离D1可以在约5μm至约10μm的范围内。接合层118的侧壁与侧壁52A和52C对准。
图6B和图6C示出由不对称分割工艺产生的管芯50，其中刀片120从凹槽119的中心偏移。在图6B的所得结构中，衬底52的侧壁52A从衬底52的侧壁52B偏移距离D2，衬底52的侧壁52C从衬底52的侧壁52D偏移与距离D2不同的距离D3。具体地，距离D2可以大于或小于距离D3。在这样的实施例中，距离D2和D3中的每个可以在约5μm至约10μm的范围内。在图6C的结构中，衬底52包括侧壁52A，其从侧壁52B偏移距离D4，其可以在约5μm至约10μm的范围内。衬底52还包括侧壁52C，其从互连结构60线性地连续延伸到接合层118。其他配置也是可能的。在图6B和图6C中，接合层118的侧壁与侧壁52A和52C对准。
图7至图12C示出形成包括分割的集成电路管芯50的半导体封装件100的中间步骤。示出了第一封装区域100A和第二封装区域100B，并且封装一个或多个集成电路管芯50，以在每个封装区域100A和100B中形成集成电路封装件。集成电路封装件也可以被称为集成扇出(InFO)封装件。
在图7中，分割的管芯50附接到每个封装区域100A和100B中的块状半导体衬底127。尽管示出了两个管芯50附接在每个封装区域100A和100B中，但是在其他实施例中，更多或更少数量的管芯50可以附接在每个封装区域中。半导体衬底127可以包括诸如硅等的半导体材料。在一些实施例中，半导体衬底127可以没有任何有源或无源器件。介电层123形成在半导体衬底127上，并且对准标记125可以设置在介电层123中。在一些实施例中，介电层123可以包括氧化硅、氮化硅、氮氧化硅、聚合物等，并且通过PVD、CVD、ALD等沉积。此外，对准标记125可以包括导电材料，其例如通过镶嵌工艺形成在介电层123中。其他材料和形成方法也是可能的。对准标记125可以促进管芯50在每个封装区域100A和100B中的半导体衬底127上的精确放置。
接合层121沉积在介电层123和对准标记125上。在一些实施例中，接合层121可以包括与上面参考接合层104所述的类似类似并由类似工艺形成。可以使用接合层118将管芯50接合至接合层121。例如，可以使用与以上关于接合层104和105所述类似的工艺，将接合层118和121通过氧化物-氧化物接合来直接接合。
在各个实施例中，半导体衬底127的添加允许增强管芯50的散热。半导体衬底52和127的材料(例如，硅)可以具有相对高的散热特性，并且通过添加半导体衬底127增加材料的体积可以改善所得封装件中的散热。在一些实施例中，半导体衬底127具有在约70μm至约270μm的范围内的厚度T3，并且半导体衬底的厚度T3与衬底52的厚度T4之间的比率可以在约0.5至约2的范围内，诸如在约1至约2的范围内。已经发现，通过在上述范围内添加半导体衬底127，可以充分改善所得封装件中的散热。
在图8中，在集成电路管芯50周围并在半导体衬底127上方形成密封剂142。形成之后，密封剂142密封集成电路管芯50。密封剂142可以是模塑料、环氧树脂等。密封剂142可以通过压缩成型、传递成型等施加，并且可以形成在载体衬底102上方，使得集成电路管芯50被掩埋或覆盖。密封剂142进一步形成在集成电路管芯50之间的间隙区域中。密封剂142可以以液体或半液体形式施加，然后被固化。因为密封剂142未分配在半导体衬底127周围，所以即使增加了导热半导体材料的体积，所得封装件中的密封剂142的体积也不会增加。因此，所得封装件中的翘曲控制保持在可接受的水平。
在图9中，对密封剂142执行平坦化工艺以暴露管芯连接件66。平坦化工艺还可以去除介电层68和/或管芯连接件66的材料，直到暴露管芯连接件66。管芯连接件66、介电层68和密封剂142的顶面在平坦化工艺之后在工艺变化内基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，如果已经暴露出管芯连接件66，则可以省略平坦化。
在图10中，在密封剂142和集成电路管芯50上方形成前侧再分布结构122。前侧再分布结构122包括介电层124、128、132和136以及金属化图案126、130和134。金属化图案也可以称为再分布层或再分布线。作为具有三层金属化图案的示例示出了前侧再分布结构122。更多或更少的介电层和金属化图案可以形成在前侧再分布结构122中。如果将要形成更少的介电层和金属化图案，那么可以省略下面所讨论的步骤和工艺。如果将要形成更多的介电层和金属化图案，那么可以重复下面所讨论的步骤和工艺。
作为形成再分布结构122的示例，将介电层124沉积在密封剂142和管芯连接件66上。在一些实施例中，介电层124由可以使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料形成。可通过旋涂、层压、CVD等或其组合形成介电层124。然后图案化介电层124。图案形成开口以暴露出贯通孔116和管芯连接件66的一部分。可以通过可接受的工艺进行图案化，诸如在介电层124是光敏材料时将介电层124暴露显影于光或者通过使用各向异性蚀刻的蚀刻。
然后形成金属化图案126。金属化图案126包括沿着介电层124的主表面延伸并且延伸穿过介电层124以物理和电耦合到集成电路管芯50的导电元件。作为形成金属化图案126的示例，种子层形成在介电层124上方并形成在延伸穿过介电层124的开口中。在一些实施例中，种子层为金属层，其可以为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，种子层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成种子层。然后在种子层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将所述光刻胶暴露于光用于图案化。光刻胶的图案对应于金属化图案126。图案化形成穿过光刻胶的开口以暴露种子层。然后，在光刻胶的开口中和种子层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀敷来形成导电材料。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和种子层下面的部分的组合形成金属化图案126。去除光刻胶和种子层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除种子层的暴露部分。
在金属化图案126和介电层124上沉积介电层128。介电层128可以以类似于介电层124的方式形成，并且可以由与介电层124相似的材料形成。
然后形成金属化图案130。金属化图案130包括在介电层128的主表面上并沿其延伸的部分。金属化图案130还包括延伸穿过介电层128以物理和电耦合金属化图案126的部分。金属化图案130可以以与金属化图案126类似的方式和类似的材料形成。在一些实施例中，金属化图案130具有与金属化图案126不同的尺寸。例如，金属化图案130的导线和/或通孔可以比金属化图案126的导线和/或通孔更宽或更厚。此外，金属化图案130可以形成为比金属化图案126更大的间距。
在金属化图案130和介电层128上沉积介电层132。介电层132可以以类似于介电层124的方式形成，并且可以由与介电层124相似的材料形成。
然后形成金属化图案134。金属化图案134包括在介电层132的主表面上并沿其延伸的部分。金属化图案134还包括延伸穿过介电层132以物理和电耦合金属化图案130的部分。金属化图案134可以以与金属化图案126类似的方式和类似的材料形成。金属化图案134可以是前侧再分布结构122的最顶部金属化图案。这样，在一些实施例中，前侧再分布结构122的所有中间金属化图案(例如，金属化图案126和130)设置在金属化图案134和集成电路管芯50之间。在一些实施例中，金属化图案134具有与金属化图案126和130不同的尺寸。例如，金属化图案134的导线和/或通孔可以比金属化图案126和130的导线和/或通孔更宽或更厚。此外，金属化图案134可以形成为比金属化图案130更大的间距。
在金属化图案134和介电层132上沉积介电层136。介电层136可以以类似于介电层124的方式形成，并且可以由与介电层124相同的材料形成。介电层136可以是前侧再分布结构122的最顶部介电层。这样，在一些实施例中，前侧再分布结构122的所有金属化图案(例如，金属化图案126、130和134)设置在介电层136与集成电路管芯50A和50B之间。此外，前侧再分布结构122的所有中间介电层(例如，介电层124、128、132)设置在介电层136和集成电路管芯50之间。
UBM 138形成为用于外部连接到前侧再分布结构122。UBM 138具有在介电层136的主表面上并沿其延伸的凸块部分，并且具有延伸穿过介电层136以物理和电耦合金属化图案134的通孔部分。结果，UBM 138电耦合到集成电路管芯50。UBM 138可以由与金属化图案126相同的材料形成。在一些实施例中，UBM 138具有与金属化图案126、130和134不同的尺寸。
导电连接件150形成在UBM 138上。导电连接件150可以是球珊阵列(BGA)连接件、焊球、金属柱、可控坍塌管芯连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接件150可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，可以通过首先通过蒸发、电镀、印刷、焊料转印、球植等形成焊料层来形成导电连接件150。一旦在结构上形成焊料层，就可以执行回流，以将材料成形为期望的凸块形状。在另一个实施例中，导电连接件150包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以没有焊料并且具有基本上竖直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层(未示出)。金属覆盖层可以包括通过电镀工艺形成的镍、锡、锡-铅、金、银、钯、铟、镍钯金、镍金等或它们组合。
在图11中，可以应用分割工艺以在每个封装区域100A和100B中分离封装件100。封装件100的取向可以被翻转，并且封装件100可以被附接到胶带(未示出)。此外，可以可选地在半导体衬底127的与集成电路管芯50和再分布结构122相对的表面上沉积一个或多个钝化层。例如，可以在半导体衬底127的暴露表面上形成管芯附接膜(DAF)135和介电层137。介电层137可以包括氮化硅、氮氧化硅、聚合物材料(例如，聚苯并恶唑(PBO)、聚酰亚胺)等。可以通过CVD、PVD、ALD、其组合等来沉积DAF 135和介电层137。DAF 135和介电层137可以用于保护和减少半导体衬底127的暴露表面上的氧化。DAF 135和介电层137是可选的，DAF 135和/或介电层137可以在其他实施例中省略。
在图12A中，然后可以使用导电连接件150将每个分割的第一封装组件100安装到封装衬底300。封装衬底300包括衬底芯302和位于衬底芯302上方的接合焊盘304。衬底芯302可以由半导体材料制成，诸如硅、锗、金刚石等。替代地，也可以使用化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷镓、磷化镓铟、它们的组合等。附加地，衬底芯302可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延生长的硅、锗、硅锗、SOI、SGOI或它们的组合。在一个替代实施例中，衬底芯302基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，诸如FR4。芯材料的替代材料包括双马来酰亚胺-三嗪BT树脂，或者其他PCB材料或膜。诸如ABF的堆积膜或其他层压材料可以用于衬底芯302。
衬底芯302可以包括有源和无源器件(未示出)。可以使用诸如晶体管、电容器、电阻器、其组合等的各种各样的器件来生成器件堆叠件的设计的结构和功能要求。可以使用任何合适的方法来形成器件。
衬底芯302还可以包括金属化层和通孔(未示出)，其中接合焊盘304物理和/或电耦合至金属化层和通孔。金属化层可以形成在有源和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由电介质(例如低k介电材料)和导电材料(例如铜)的交替层形成，具有将导电材料层互连的通孔，并且可以通过任何合适的工艺(例如沉积、镶嵌、双镶嵌等)形成。在一些实施例中，衬底芯302基本上没有有源和无源器件。
在一些实施例中，导电连接件150被回流以将第一封装组件100附接到接合焊盘304。导电连接件150将封装衬底300(包括衬底芯302中的金属化层)电和/或物理耦合到第一封装组件100。在第一实施例中，阻焊剂306形成在衬底芯302上。导电连接件150可以设置在阻焊剂306中的开口中，以电和机械耦合到接合焊盘304。阻焊剂306可以用于保护衬底302的区域免受外部损坏。
导电连接件150可以在其回流之前在其上形成环氧树脂助焊剂(未示出)，而在将第一封装组件100附接到封装衬底300之后，剩余环氧树脂助焊剂的至少一些环氧树脂部分。剩余的环氧树脂部分可以用作底部填充物，以减少应力并保护由导电连接件150回流引起的接头。在一些实施例中，底部填充物308可以形成在第一封装组件100和封装衬底300之间并围绕导电连接件150。底部填充物308可以在附接第一封装组件100之后通过毛细管流动工艺形成，或者可以在附接第一封装组件100之前通过适当的沉积方法形成。
在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)也可以附接至第一封装组件100(例如，至UBM 138)或至封装衬底300(例如，至接合焊盘304)。例如，无源器件可以与导电连接件150接合到第一封装组件100或封装衬底300的相同表面。无源器件可以在将第一封装组件100安装在封装衬底300上之前附接到封装组件100，或者可以在将第一封装组件100安装在封装衬底300上之前或之后附接到封装衬底300。
因此，制造了半导体封装件400。还可以包括其他部件和工艺。例如，可以包括测试结构以辅助3D封装或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘(其允许对3D封装或3DIC进行测试)、使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上执行。附加地，本文公开的结构和方法可以与结合了已知良好管芯的中间验证的测试方法结合使用，以增加产量并降低成本。
图12A示出包括管芯50的实施例，其对应于图6A的配置，其中对晶圆70应用对称的分割工艺。其他实施例可以包括通过不对称的分割工艺分割的管芯。例如，图12B和图12C示出替代实施例，其中相同的附图标记指示与图12A的实施例一样通过相似的工艺形成的相似的元件。然而，图12B和图12C中的管芯50可以分别对应于图6B和图6C的配置，其通过不对称分割工艺从晶圆70分割。
图13、图14A和图14B示出根据一些替代实施例的半导体封装件500的变化视图。半导体封装件500可以类似于半导体封装件400，其中相似的附图标记指示通过相似的工艺形成的相似的元件。然而，封装件500的半导体衬底127还包括至少部分地延伸穿过半导体衬底127的导电通孔133。在一些实施例中，导电通孔133设置在半导体衬底的面向集成电路管芯50的表面处。导电通孔133可以包括诸如铜的金属，并且例如通过镶嵌工艺形成。在半导体衬底127中包括导电通孔133可以进一步增加半导体衬底127的热导率，从而改善散热。图13示出用对称分割工艺(例如，如图6A所述)分割的集成电路管芯的实施例，但是应当理解，图13的封装件配置也可以适用于用不对称分割工艺(例如，如图6B和图6C所述)分割的管芯。
图14A和图14B示出半导体衬底127中的导电通孔133的俯视图。以虚线示出管芯50的位置以供参考。每个导电通孔133可以具有直径TD，该直径可以在约5μm至约12μm的范围内。在一些实施例中(如图14A所示)，导电通孔133均匀地分布在半导体衬底127上。在其他实施例中(如图14B所示)，导电通孔133的密度集中在半导体衬底127的与管芯50重叠的区域中。例如，与管芯50重叠的区域中的导电通孔133的密度可以比与管芯50重叠的区域外高。通过将导电通孔133集中在热活动相对较高的区域(例如，与管芯50重叠)，可以进一步改善散热。
实施例可以实现各个优势。根据各个实施例，半导体封装件包括模制管芯，其接合到诸如块状硅衬底等的块状半导体衬底。半导体衬底可以增加封装件中的半导体材料的体积以改善散热。此外，半导体衬底没有被密封在模塑料中，并且包括半导体衬底没有显著增加半导体封装件中模塑料的体积。结果，可以避免与增加的模塑料体积相关联的缺陷，诸如不良的翘曲控制等。可选地，可以在半导体衬底中包括导电通孔以进一步改善散热。
在一些实施例中，方法包括：将集成电路管芯接合至第一半导体衬底，其中，第一半导体衬底没有有源器件；在第一半导体衬底上方和集成电路管芯周围分配模塑料；以及在模塑料和集成电路管芯上方形成再分布结构，其中，再分布结构电连接至集成电路管芯。可选地，在一些实施例中，集成电路管芯包括第二半导体衬底，并且其中，第一半导体衬底的第一厚度与第二半导体衬底的第二厚度之比在0.5至2的范围内。可选地，在一些实施例中，集成电路管芯包括第二半导体衬底，并且其中，第一半导体衬底的第一厚度与第二半导体衬底的第二厚度之比在1至2的范围内。可选地，在一些实施例中，将集成电路管芯接合至第一半导体衬底包括：将第一半导体衬底上的第一介电层直接接合至集成电路管芯的第二半导体衬底上的第二介电层。可选地，在一些实施例中，该方法还包括：在第一半导体衬底上形成第三介电层；在第三介电层中形成对准标记；以及在第三介电层和对准标记上形成第一介电层。可选地，在一些实施例中，第一半导体衬底包括多个导电通孔。可选地，在一些实施例中，该方法还包括从晶圆分割集成电路管芯。可选地，在一些实施例中，从晶圆分割集成电路管芯包括：在晶圆的第二半导体衬底中图案化凹槽；以及在图案化凹槽之后，使用刀片将晶圆的剩余部分切割至凹槽。可选地，在一些实施例中，使用刀片包括将刀片与凹槽的中心对准。可选地，在一些实施例中，使用刀片包括使刀片对准至从凹槽的中心偏移。
在一些实施例中，封装件包括：第一半导体衬底；集成电路管芯，通过电介质-电介质接合来接合至第一半导体衬底，其中，集成电路管芯包括第二半导体衬底，并且其中，第二半导体衬底包括第一侧壁、第二侧壁以及与第一侧壁和第二侧壁相对的第三侧壁，并且其中，第二侧壁从第一侧壁偏移；模塑料，位于第一半导体衬底上方和集成电路管芯周围；以及再分布结构，位于第一半导体衬底和集成电路管芯上方，其中，再分布结构电连接至集成电路管芯。可选地，在一些实施例中，第二半导体衬底还包括与第一侧壁和第二侧壁相对的第四侧壁，并且其中，第四侧壁从第三侧壁偏移。可选地，在一些实施例中，第一侧壁从第二侧壁偏移的第一距离等于第四侧壁从第三侧壁偏移的第二距离。可选地，在一些实施例中，第一侧壁从第二侧壁偏移的第一距离大于第四侧壁从第三侧壁偏移的第二距离。可选地，在一些实施例中，第三侧壁是线性的，并且从第二半导体衬底的最顶部表面连续延伸到第二半导体衬底的最底部表面。可选地，在一些实施例中，封装件还包括位于第一半导体衬底中的多个导电通孔。
在一些实施例中，封装件包括：块状衬底；器件管芯，接合至块状衬底，其中，器件管芯包括半导体衬底，并且其中，块状衬底的厚度与半导体衬底的厚度之比在0.5至2的范围内；模塑料，位于块状衬底上方，其中，模塑料密封器件管芯而不密封块状衬底；以及再分布层，位于器件管芯的与块状衬底相对的侧上。可选地，在一些实施例中，块状衬底还包括多个贯通孔。可选地，在一些实施例中，多个贯通孔在块状衬底上具有均匀分布。可选地，在一些实施例中，与块状衬底的第二区域相比，多个贯通孔在块状衬底的第一区域中具有高密度，并且其中，块状衬底的第一区域与器件管芯重叠。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成封装件的方法，包括：
将集成电路管芯接合至第一半导体衬底，其中，所述第一半导体衬底没有有源器件；
在所述第一半导体衬底上方和所述集成电路管芯周围分配模塑料；以及
在所述模塑料和所述集成电路管芯上方形成再分布结构，其中，所述再分布结构电连接至所述集成电路管芯。
2.根据权利要求1所述的方法，其中，所述集成电路管芯包括第二半导体衬底，并且其中，所述第一半导体衬底的第一厚度与所述第二半导体衬底的第二厚度之比在0.5至2的范围内。
3.根据权利要求1所述的方法，其中，所述集成电路管芯包括第二半导体衬底，并且其中，所述第一半导体衬底的第一厚度与所述第二半导体衬底的第二厚度之比在1至2的范围内。
4.根据权利要求1所述的方法，其中，将所述集成电路管芯接合至所述第一半导体衬底包括：将所述第一半导体衬底上的第一介电层直接接合至所述集成电路管芯的第二半导体衬底上的第二介电层。
5.根据权利要求4所述的方法，还包括：
在所述第一半导体衬底上形成第三介电层；
在所述第三介电层中形成对准标记；以及
在所述第三介电层和所述对准标记上形成所述第一介电层。
6.根据权利要求1所述的方法，其中，所述第一半导体衬底包括多个导电通孔。
7.根据权利要求1所述的方法，还包括：从晶圆分割所述集成电路管芯。
8.根据权利要求7所述的方法，其中，从所述晶圆分割所述集成电路管芯包括：
在所述晶圆的第二半导体衬底中图案化凹槽；以及
在图案化所述凹槽之后，使用刀片将所述晶圆的剩余部分切割至所述凹槽。
9.一种封装件，包括：
第一半导体衬底；
集成电路管芯，通过电介质-电介质接合来接合至所述第一半导体衬底，其中，所述集成电路管芯包括第二半导体衬底，并且其中，所述第二半导体衬底包括第一侧壁、第二侧壁以及与所述第一侧壁和所述第二侧壁相对的第三侧壁，并且其中，所述第二侧壁从所述第一侧壁偏移；
模塑料，位于所述第一半导体衬底上方和所述集成电路管芯周围；以及
再分布结构，位于所述第一半导体衬底和所述集成电路管芯上方，其中，所述再分布结构电连接至所述集成电路管芯。
10.一种封装件，包括：
块状衬底；
器件管芯，接合至所述块状衬底，其中，所述器件管芯包括半导体衬底，并且其中，所述块状衬底的厚度与所述半导体衬底的厚度之比在0.5至2的范围内；
模塑料，位于所述块状衬底上方，其中，所述模塑料密封所述器件管芯而不密封所述块状衬底；以及
再分布层，位于所述器件管芯的与所述块状衬底相对的侧上。
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