CN220873580U - 封装件 - Google Patents

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邱文智
施应庆
苏安治
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Abstract

本实用新型的实施例提供一种封装件，其包括在晶片之上并接合到所述晶片的第一管芯、延伸穿过晶片的一部分的衬底通孔及在晶片的背侧上的重布线结构。第一管芯的第一介电层直接接合到晶片的第二介电层，其中第一管芯包括底部部分及侧向地延伸超过第一管芯的底部部分的侧壁达5微米的宽度的顶部部分，其中第一管芯的底部部分的角落区包括第一侧壁、连接到第一侧壁的第二侧壁及第三侧壁，第一侧壁与第二侧壁之间的第一角度大于90度。重布线结构通过衬底通孔电性连接到第一管芯。

Description

封装件
技术领域
本实用新型的实施例涉及一种封装件，且特别是涉及一种包括顶部和底部部分的管芯的封装件。
背景技术
半导体装置用于各种电子应用，例如个人计算机、手机、数字相机和其他电子设备。半导体装置通常通过依序地在半导体衬底上沉积材料的绝缘层或介电层、导电层和半导体层，并使用光刻图案化各种材料层以在其上形成电路构件和组件来制造。通常在单一半导体晶片上制造数十个或数百个集成电路。通过沿着划线切割集成电路来分割单个管芯。举例来说，单独的管芯随后单独封装在多芯片模块或其他类型的封装件中。
半导体行业通过不断减少最小特征尺寸来持续提高各种电子构件(例如晶体管、二极管、电阻器、电容等)的集成密度，从而允许将更多构件集成到给定的面积中。
实用新型内容
本实用新型的实施例提供一种封装件，其包括在晶片之上并接合到所述晶片的第一管芯、延伸穿过晶片的一部分的衬底通孔及在晶片的背侧上的重布线结构。第一管芯的第一介电层直接接合到晶片的第二介电层，其中第一管芯包括底部部分及侧向地延伸超过第一管芯的底部部分的侧壁达5微米的宽度的顶部部分，其中第一管芯的底部部分的角落区包括第一侧壁、连接到第一侧壁的第二侧壁及第三侧壁，第一侧壁与第二侧壁之间的第一角度大于90度。重布线结构通过衬底通孔电性连接到第一管芯。
本实用新型的实施例的封装件还包括封装衬底，其使用导电连接件耦合到重布线结构。封装衬底包括衬底芯及接合垫，其在衬底芯之上并电耦合到导电连接件。封装件还包括底部填充剂，其在封装衬底与晶片之间并包围导电连接件。第一管芯的底部部分的高度在10微米到50微米的范围内。封装件还包括模塑化合物，其围绕第一管芯的底部部分和顶部部分，其中模塑化合物设置在第二介电层和第一管芯的顶部部分的底部表面之间。第一管芯的顶部部分的顶部表面与模塑化合物的顶部表面共面。第一管芯的底部部分的第一侧壁和第二侧壁之间的第一角度在130度到140度的范围内，其中第一管芯的底部部分的第一侧壁与第三侧壁之间的第二角度在130度至140度的范围内。封装件还包括第二管芯，其在晶片之上并接合到晶片，其中第二管芯在第一管芯旁并与第一管芯间隔开。第一管芯的接合垫直接接合到晶片的接合垫。
基于上述，通过将顶部管芯接合到底部管芯以提供3D集成芯片(3Dintegratedchip，3DIC)封装件。本文的实施例可允许对具有更厚的晶片进行单体化，同时仍使用等离子体切割工艺。因此，经单体化的半导体管芯与底部管芯之间的接合得到改善，并且增强了装置的可靠度。
为让本实用新型的实施例的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1至3B示出了根据一些实施例用于形成半导体管芯的工艺期间的中间步骤的剖视图和俯视图。
图3C示出了根据其他实施例用于形成半导体管芯的工艺期间的中间步骤的立体图。
图4和图5示出了根据一些实施例用于形成半导体管芯的工艺期间的中间步骤的剖视图。
图6至图11示出了根据一些实施例用于形成集成芯片封装件的工艺期间的中间步骤的剖视图。
附图标记说明
10、20：晶片；100：集成芯片封装件；111、211：衬底通孔(TSV)；117、217：衬底；117A：第一表面；117B：第二表面；119、219：内连线结构；121、221：接合层；123、223、246、252：接合垫；124：掩膜层；125：凹槽；126：等离子体切割工艺；127：角落区；128：刀片切割工艺；129：切割路径；130、228：载体衬底；150：半导体管芯；151A：第一侧壁；151B：第二侧壁；151C：第三侧壁；200A：第一封装区；200B：第二封装区；202：切割道区；224：包封体；226： 离型层；230：重布线结构；232：重布线层；234：重布介电层；236、238、254：导电连接件；240：封装衬底；248： 阻焊剂；250：底部填充剂；260：衬底芯；D1、D2：深度；H1、H2：高度；W1、W2、W3：宽度；α1、α2：角度。
具体实施方式
以下揭露内容提供诸多不同的实施例或实例，用于实施本实用新型的不同特征。下文阐述构件及排列的具体实例以简化本实用新型。当然，这些仅为范例，其目的不在于限制本实用新型范围。举例而言，在以下说明中第一特征形成于第二特征“之上”或形成于第二特征“上”，可包括第一特征与第二特征被形成为直接接触的实施例，也可包括第一特征与第二特征之间形成有额外特征使得所述第一特征与所述第二特征不直接接触的实施例。另外，本实用新型可在各个范例中重复使用组件编号及/或字母。这样的重复是为了简化及清晰描述本实用新型，而非用以限定各种实施例及/或配置之间的关系。
此外，为了方便说明，本文中可能使用例如“位于…之下”、“位于…下方”、“下部的”、“位于…上方”、“上部的”等空间相对性用语来描述图中所示的一个组件或特征与另一(其他)组件或特征的关系。除了图中所绘示的定向之外，所述空间相对性用语也涵盖装置在使用或操作中的不同定向。设备可以具有其他定向(旋转90度或处于其他定向)，其所使用的空间相对性描述语也可用同样的方式解读。
各种实施例提供方法应用于将顶部半导体装置(例如顶部管芯)接合到底部半导体装置(例如底部管芯)以提供3D集成芯片(3D integrated chip，3DIC)封装件，例如系统集成芯片(SoIC)封装件。包括多个半导体管芯(例如顶部管芯)的晶片被单体化以获得经单体化的半导体管芯。晶片包括在半导体衬底上的接合层。为了单体化晶片，执行第一等离子体切割工艺，以在晶片的相邻的半导体管芯之间形成两个凹槽在晶片中。这两个凹槽可延伸穿过接合层。然后执行第二刀片切割工艺，以沿着两个凹槽之间的切割区域切割晶片并在相邻的半导体管芯之间形成沟槽，其中沟槽延伸到比两个凹槽中的任一个更深的深度。随后，可采用背侧减薄工艺(例如平坦化工艺)来分离由沟槽所界定的区域中的相邻的半导体管芯。本文公开的一或多个实施例的有利特征可允许对具有更厚的晶片(例如大于100μm)进行单体化，同时仍使用等离子体切割工艺。等离子体切割工艺有利地让管芯具有高度平行、高产出率和无颗粒的单体化。此外，使用第一等离子体切割工艺在接合层中形成凹槽使损坏减少，并且对接合层的物理影响较小，接合层随后用于将每个经单体化的半导体管芯(例如顶部管芯)接合到底部管芯。因此，经单体化的半导体管芯与底部管芯之间的接合得到改善，并且增强了装置的可靠度。
图1至11示出了根据一些实施例在用于形成集成芯片封装件100的工艺期间的中间步骤的剖视图、俯视图和立体图。在图1中，示出了晶片10。晶片10包括半导体管芯150。每个半导体管芯150可以是逻辑管芯(例如应用处理器(application processor，AP)、中央处理单元、微控制器等)， 内存管芯(例如动态随机存取内存(dynamic random accessmemory，DRAM)管芯、混合内存立方(hybrid memory cube，HBC)、静态随机存取内存(staticrandom accessmemory，SRAM)管芯、宽带输入/输出(wide IO)内存管芯、磁阻随机存取内存(magnetoresistive random access，mRAM)管芯、电阻式随机存取内存(resistive randomaccess memory，rRAM)管芯等)，电源管理管芯(例如电源管理集成电路(power managementintegrated circuit，PMIC)管芯)，射频(radiofrequency，RF)管芯，传感器管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如数字信号处理(digital signal processing，DSP)管芯)、前端管芯(例如模拟前端(analog front-end，AFE)管芯)、生物医学管芯等。每个半导体管芯150也可以是系统芯片(System-on-Chip，SoC)管芯等。晶片10可包括衬底117(例如半导体衬底)、设置在衬底117上的内连线结构119、设置在内连线结构119上的接合层121以及设置在接合层121中且被暴露在晶片10的前表面的接合垫123。
晶片10的衬底117可包括晶体硅晶片。根据设计需求，衬底117可包括各种经掺杂的区域(例如p型衬底或n型衬底)。在一些实施例中，经掺杂的区域可掺杂有p型或n型掺杂物。经掺杂的区域可掺杂有p型掺杂物(例如硼或BF2)、n型掺杂物(例如磷或砷)及/或其组合。经掺杂的区域可配置用于n型鳍型场效晶体管(Fin-type Field Effect Transistor，FinFET)及/或p型FinFET。在一些替代实施例中，衬底117可包括绝缘层上半导体(semiconductor-on-insulator，SOI)衬底的有源层。衬底117可包括其他半导体材料(例如锗)、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其组合。也可使用其他衬底，例如多层或梯度衬底。
有源及/或无源装置(例如晶体管、二极管、电容、电阻器等)可形成在衬底117中及/或衬底117上。装置可通过内连线结构119互连。内连线结构119电性连接到衬底117上的装置，以形成一或多个集成电路。 内连线结构119可包括一或多个介电层(例如一或多个层间介电(interlayer dielectric，ILD)层、金属间介电(intermetal dielectric，IMD)层或其类似物以及嵌入在一或多个介电层中的内连线布线或金属化图案。一或多个介电层的材料可包括氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他合适的介电材料。 内连线布线可包括金属布线。举例来说， 内连线布线包括由一或多个单镶嵌工艺、双镶嵌工艺等形成的铜布线、铜垫、铝垫或其组合。
接合层121可包括介电层。接合垫123嵌入在接合层121中，并且接合垫123使内连线结构119连接到衬底117上的装置。接合层121的材料可为氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)、原硅酸四乙酯(tetraethylorthosilicate，TEOS)或其他合适的介电材料，并且接合垫123可包括导电接垫(例如铜垫)、导通孔(例如铜通孔)或其组合。接合层121可由以下步骤形成：使用化学气相沉积(chemical vapordeposition，CVD)工艺(例如等离子体增强CVD工艺或其他合适的工艺)在内连线结构119上沉积介电材料； 图案化介电材料以形成包括开口或通孔的接合层121；以及在接合层121中所界定的开口或通孔中填充导电材料以形成嵌入在接合层121中的接合垫123。
在一实施例中，晶片10的高度H1可以在从300μm到800μm的范围内。如下面将更详细地解释般，即使当晶片10相对较厚时(例如具有在上述范围内的厚度H1)，各种实施例允许在晶片10的单体化期间应用等离子体切割工艺。因此，晶片10的单体化可以实现高产出率和较少缺陷(例如无颗粒(particle-free)的单体化)。
在图2中，掩膜层124(例如光刻胶)形成在晶片10之上，例如在接合层121和接合垫123之上。使用合适的显影和曝光技术对掩膜层124进行图案化，以在掩膜层中形成开口，从而暴露出晶片10的顶部表面。然后执行等离子体切割工艺126以形成凹槽125，凹槽125部分地延伸穿过晶片10的被暴露出来的部分。在一实施例中，等离子体切割工艺126是包括氟等离子体的干式刻蚀工艺或可用于刻蚀窄且深的垂直沟槽其他类似者。在一实施例中，等离子体切割工艺126可以是干式等离子体工艺，例如使用包括六氟化硫(sulphurhexafluoride，SF6)、八氟环丁烷(octafluorocyclobutane，C4F8)等等离子体气体的深反应性离子刻蚀(deep reactive ion etching，DRIE)工艺。在其他实施例中，可使用包括CF4、SF4、NF3等的等离子体气体来执行等离子体切割工艺126。作为等离子体切割工艺126的结果，第一凹槽125和第二凹槽125设置在半导体管芯150的相邻的多对侧壁之间。每个凹槽125可具有在10μm到50μm范围内的深度D1和在2μm到50μm范围内的宽度W1。第一凹槽125和第二凹槽125与深度D1在10μm到50μm的范围内，便于半导体管芯150的单体化跟后续的刀片切割工艺128(如图3A所示)和随后的减薄工艺(如图4所示)。在一些实施例中，每个凹槽125可延伸穿过接合层121、内连线结构119，并且部分地穿过衬底117，其中凹槽的底部表面由衬底117的第一表面117A定义。在一些实施例中，每个凹槽125可延伸穿过接合层121和内连线结构119而不延伸到衬底117中，使得凹槽125暴露出衬底117的最上面的表面(例如图3C所示)。在一个实施例中，两个相邻的凹槽125之间的宽度W2在20μm到500μm的范围内。
在图3A中，使用可接受的灰化或剥离工艺移除掩膜层124。然后沿着切割路径129执行刀片切割工艺128(由图3A中的虚线表示)。每个切割路径129设置在相邻的半导体管芯150之间。另外，每个切割路径129可设置在两个相邻的凹槽125之间，并且切割路径129可与相邻的凹槽129部分重叠。刀片切割工艺128沿切割路径129形成沟槽，其延伸到凹槽125的底部表面以下。每个沟槽的底部表面由衬底117中的第二表面117B定义。第二表面117B可设置在比第一表面117A更低的下面。从与接合层121的顶部表面齐平的点测量到沟槽的底部表面的每个沟槽的深度D2在50μm至775μm的范围内。在一实施例中，深度D2大于深度D1。刀片切割工艺128包括使用高速旋转的研磨圆盘或刀片以沿切割路径129切割。刀片尖端可包括研磨砂砾(abrasive grit)或薄金刚石层。
图3B示出了在执行刀片切割工艺128之后载体10的一部分的俯视图。图3B示出了沿着设置在相邻的半导体管芯150之间的切割路径129的沟槽的第二表面117B。图3B还示出了围绕每个半导体管芯150设置的衬底117的第一表面117A，所述第一表面117A是在上述图2中描述形成凹槽125的等离子体切割工艺126期间所形成的。在等离子体切割工艺126中，在每个半导体管芯150中的角落区127中移除接合层121、内连线结构119和衬底117的顶部部分，从而暴露出这些角落区127中的第一表面117A。每个角落区127相邻于每个半导体管芯150的第一侧壁151A。每个第一侧壁151A可在半导体管芯150的第二侧壁151B和第三侧壁151C之间且相邻于第二侧壁151B和第三侧壁151C。在俯视图中，第一侧壁151A可以是倾斜的，使得其不相对于第二侧壁151B和第三侧壁151C设置成直角。在一实施例中，第一侧壁151A和第二侧壁151B之间的角度α1在130°到140°的范围内，并且第一侧壁151A和第三侧壁151C之间的角度α2在130°到140°的范围内。在等离子体切割工艺126期间，移除角落区127中的接合层121、内连线结构119、衬底117的顶部部分可获得优势。这些优势包括在随后形成包封体224期间每个半导体管芯150具有更好的包封(随后在图7中描述)。
图3C示出了根据其他实施例在执行刀片切割工艺128之后半导体管芯150的一部分的立体图。除非另有说明，该实施例(以及随后所讨论的实施例)中的相同附图标号表示通过相同工艺形成的图1至图3B所示的实施例中的相同构件。因此，于此不再重复工艺步骤和可适用的材料。图3C的实施例与图3B中的实施例的不同之处在于，在等离子体切割工艺126期间，每个半导体管芯150的角落区127中的接合层121和内连线结构119被移除，这暴露出这些角落区127中衬底117的顶部表面。因此，接合层121和内连线结构119可从半导体管芯150的侧壁凹陷并且不与侧壁连续。每个角落区127相邻于每个半导体管芯150的第一侧壁151A。每个第一侧壁151A相邻于半导体管芯150的第二侧壁151B，并且每个第一侧壁151A也相邻于半导体管芯150的第三侧壁151C。类似于图3B的实施例，在俯视图中，第一侧壁151A可以是倾斜的，使得其不相对于第二侧壁151B和第三侧壁151C设置成直角。在一实施例中，第一侧壁151A和第二侧壁151B之间的角度α1在130°到140°的范围内，第一侧壁151A和第三侧壁151C之间的角度α2在130°到140°的范围内。在等离子体切割工艺126期间，通过移除角落区127中的接合层121和衬底117的顶部的部分可获得优势。这些优势包括在随后形成包封体224期间每个半导体管芯150具有更好的包封(随后在图7中描述)。
在图4中，载体10(例如包括接合层121和接合垫123)的顶部表面通过使用粘合剂层(图中未示出)贴合到载体衬底130。在一实施例中，载体衬底130包括，例如硅基材料(如玻璃或氧化硅)或其他材料(例如氧化铝)、这些材料的任意组合等。然后在晶片10的背侧上执行减薄工艺，这导致半导体管芯150沿着切割路径129相互分离的单体化。可例如使用机械研磨或化学机械抛光(chemical mechanical polishing，CMP)工艺来执行减薄工艺，由此利用化学刻蚀液和研磨剂反应并研磨掉衬底117的部分，直到每个半导体管芯150与其他半导体管芯150被单体化。经单体化的半导体管芯150随后可称为顶部管芯。在一实施例中，在减薄工艺之后，晶片10中的每个半导体管芯150的高度H2可在50μm到400μm的范围内。在一实施例中，每个半导体管芯150的高度H2可大于50μm。然后可进行包含去离子水的清洗工艺或润洗。
可通过单体化包括在衬底117上的接合层124的晶片10来获得优势。执行单体化工艺以将晶片10单体化为经单体化的半导体管芯150。为了单体化晶片10，执行等离子体切割工艺126以形成第一凹槽125和第二凹槽125，第一凹槽125设置成相邻于每个半导体管芯150的第一侧壁，第二凹槽125设置成相邻于半导体管芯150的第二侧壁，其中第一侧壁与第二侧壁位于半导体管芯150的相对侧，并且其中第一凹槽125和第二凹槽125各自具有在10μm至50μm范围内的深度D1。依此方式，在晶片10的相邻的半导体管芯150之间的晶片10中形成了两个凹槽125。两个凹槽125延伸穿过接合层124。然后进行刀片切割工艺128，以在两个凹槽125之间沿着切割路径129切割晶片10并在相邻的半导体管芯150之间形成沟槽。为了完成晶片10的单体化，然后在晶片10的背侧上执行减薄工艺，这导致半导体管芯150沿着切割路径129彼此分离的单体化。本文公开的一或多个实施例的有利特征可允许具有更厚(例如大于100μm)的晶片10单体化，同时仍然使用等离子体切割工艺，从而允许使用等离子体切割工艺单体化出具有更大高度的半导体管芯150。等离子体切割允许管芯的高度平行、高产出率和无颗粒的单体化。此外，使用等离子体切割工艺126以在接合层124中形成凹槽125可减少损坏并减少对接合层124的物理影响，接合层124随后用于将每个经单体化的半导体管芯150接合到另一个封装组件(例如随后在图6中描述的晶片20)。因此，改善了每个经单体化的半导体管芯150与其他封装组件之间的接合，并且增强了装置的可靠度。
图5示出了载体衬底130的移除。在一实施例中，可通过将能量(例如UV光、激光等)导向粘着层来移除载体衬底130，从而减少其粘附性并允许从半导体管芯150移除粘着层和载体衬底130。在一实施例中，衬底117的底部部分侧向地延伸超过每个半导体管芯150的侧壁的宽度W3，其中宽度W3可达到5μm。衬底117的底部部分从衬底117的顶部部分、内连线结构119、接合层121和接合垫123延伸并偏移。
在图6中，半导体晶片20与半导体管芯150接合。晶片20随后也可称为底部管芯。晶片20包括第一封装区200A和第二封装区200B，并且在封装区200A和200B分别将一个或多个集成芯片封装件100封装以形成集成电路封装件。在晶片20中的特征的材料和形成工艺可通过以下方式找到：参照晶片10中类似特征，在晶片10中的类似特征以数字“1”开头，这些特征对应于晶片20中的特征的标号则以数字“2”开头。举例来说，晶片20可包括其上形成有装置(例如晶体管、电容、二极管、电阻器或其类似物)的衬底217和内连线结构219。内连线结构219电性连接衬底217上的装置，以形成一或多个集成电路。 内连线结构219包括一或多个介电层(例如一或多个层间介电(ILD)层、金属间介电(IMD)层或其类似物)和嵌入一或多个介电层中的内连线布线或金属化图案。
接合层221设置在内连线结构219上，并且接合垫223设置在接合层221上。接合垫223让内连线结构219连接到在衬底217上的装置。晶片20还包括可电性连接到内连线结构219中的金属图案的衬底通孔(through substrate via，TSV)211。TSV 211可通过例如刻蚀、铣削(milling)、激光技术、其组合等在衬底217中形成凹陷来形成。薄的阻障层可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合及/或类似方法共形地沉积在衬底217的前侧之上和开口中。阻障层可包括氮化物或氮氧化物，例如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、其组合及/或类似物。导电材料沉积在薄的阻障层上方和开口中。导电材料可通过电化学镀覆工艺、CVD、ALD、PVD、其组合等形成。导电材料的实例是铜、钨、铝、银、金、其组合及/或类似物。可例如通过化学机械抛光从衬底217的前侧移除多余的导电材料和阻障层。因此，在一些实施例中，TSV 211可包括导电材料和在导电材料与衬底217之间的薄的阻障层。在后续处理步骤中，衬底217可被减薄以暴露出TSV211(参见图8)。在减薄之后，TSV 211提供从衬底217的背侧到衬底217的前侧的电性连接。在各种实施例中，衬底217的背侧可以指衬底217的与装置和内连线结构219相对的一侧，而衬底217的前侧可以指衬底217上设置有装置和内连线结构219的一侧。
仍参照图6，半导体管芯150例如以混合接合配置以接合到晶片20。半导体管芯150设置成面朝下，这样半导体管芯150的前侧面向晶片20，而半导体管芯150的背侧背对晶片20。半导体管芯150接合到在晶片20的前侧的接合层221以及在接合层221中的接合垫223。举例来说，半导体管芯150的接合层121可直接接合到晶片20的接合层221，并且半导体管芯150的接合垫123可直接接合到晶片20的接合垫223。在一实施例中，接合层121和接合层221之间的键结可以是氧化物对氧化物键结等。混合接合工艺通过直接金属对金属接合进一步直接将半导体管芯150的接合垫123接合到晶片20的接合垫223。因此，半导体管芯150和晶片20之间的电性连接是由接合垫123与接合垫223的物理连接所提供的。
作为示例，混合接合工艺开始于将将半导体管芯150与晶片20对准，例如通过对接合层121或接合层221中的一或多个进行表面处理。表面处理可包括等离子体处理。等离子体处理可在真空环境中进行。在等离子体处理之后，表面处理可进一步包括清洗工艺，清洗工艺(例如用去离子水润洗等)，可对接合层121或接合层221中的一或多个进行清洗工艺。然后混合接合工艺可继续将接合垫123与接合垫223对齐。接下来，混合接合包括预先接合步骤，在此期间半导体管芯150与晶片20接触。预先接合可在室温下进行(例如在约21℃和约25℃之间)。混合接合工艺继续执行退火，例如在约150℃和约400℃之间的温度进行约0.5小时和约3小时之间的持续时间，使得接合垫123中的金属(例如铜)和接合垫223中的金属(例如铜)相互扩散，从而形成直接的金属对金属接合。虽然绘示了四个半导体管芯150接合到晶片20，但其他实施例可包括接合到晶片20的任何数量的半导体管芯150。
在图7中，包封体224形成在晶片20和半导体管芯150之上，以便包封半导体管芯150。包封体224可使用压缩成型、转移成形等形成。包封体224可以是环氧或模塑化合物树脂，例如聚酰亚胺、聚苯硫醚(polyphenylene sulfide，PPS)、聚醚醚酮(polyetheretherketone，PEEK)、聚醚砜(poly ether sulphone，PES)、耐热结晶树脂、其组合等。
图7进一步示出了包封体224的减薄工艺以便暴露出半导体管芯150的顶部表面。可例如使用机械研磨、化学方法或化学机械抛光(CMP)工艺来执行减薄工艺， 由此化学刻蚀液和研磨剂用于反应并磨掉包封体224，使得半导体管芯150的顶部表面被暴露出来。在减薄工艺之后，半导体管芯的顶部表面可具有平坦的表面，该表面也与包封体224的顶部表面共面。
在图8中，载体衬底228贴合到前面图7中所示的结构。在一实施例中，载体衬底228包括例如硅基材料(如玻璃或氧化硅)或其他材料(例如氧化铝)、这些材料的任意组合等。载体衬底228是平面的，以因应半导体装置150和包封体224的附接，其可用离型层226来附接。 离型层226可由基于聚合物的材料形成，其可在随后的步骤中与载体衬底228一起从上覆结构中移除。在一些实施例中， 离型层226是基于环氧的热离型材料，在加热时会失去其粘性，例如光热转换(light-to-heat-conversion，LTHC)离型涂布。在其他实施例中， 离型层226可为紫外线(ultra-violet，UV)胶， 当暴露在紫外线下时会失去其粘性。 离型层226可作为液体分配并固化，可以是层压到载体衬底228上的层压膜或可以是类似物。 离型层226的顶部表面可以是平整的并可具有高平整度。
在将载体衬底228附接到先前图7中所示的结构之后，执行衬底217的背侧的减薄工艺以暴露出TSV 211。衬底217的背侧的减薄工艺可通过诸如CMP、研磨或刻蚀的平坦化工艺来执行。减薄工艺可导致TSV 211的表面与衬底217的背侧的表面齐平。
在图9中，重布线结构230形成在衬底217的背侧之上。重布线结构230包括在衬底217的背侧之上与TSV 211 电性连接的一或多个重布线层(redistribution layer，RDL)。在一实施例中，可通过先在TSV 111上形成RDL 232并与TSV 111电性连接来形成重布线结构230。在一实施例中，RDL 232可先通过诸如CVD或溅镀的合适的形成工艺形成钛铜合金的晶种层(未示出)来形成。然后可形成掩膜层(例如光刻胶)以覆盖晶种层，然后可图案化掩膜层， 以暴露出晶种层中位于期望RDL 232所在位置的那些部分。
一旦已形成并图案化掩膜层之后，可通过诸如镀敷的沉积工艺等在晶种层上形成诸如铜的导电材料。任何其他合适的材料，例如AlCu或Au及任何其他合适的工艺(例如CVD或PVD)可用于形成RDL 232。一旦导电材料已形成之后，掩膜层就可通过合适的移除工艺(例如化学剥离及/或灰化)来移除。此外，在移除掩膜层之后，可通过例如移除晶种层中被掩膜层覆盖的那些部分，使用导电材料作为掩膜的合适的刻蚀工艺来进行移除。
一旦已形成RDL 232之后，就可形成重布介电层234。在一实施例中，重布介电层234可包括聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺、聚酰亚胺衍生物(例如低温固化的聚酰亚胺)等。重布介电层234可使用例如旋转涂布工艺等形成。一旦已形成重布介电层234之后，就可图案化重布介电层234以形成暴露出下面的RDL 232的部分的开口。在一实施例中，可使用例如光刻掩膜和刻蚀工艺来图案化重布介电层234。但可使用任何合适的工艺来暴露出下面的RDL 232。
虽然重布线结构230在图9中被示为具有单一RDL和单一重布介电层，但重布线结构230可包括额外的RDL和重布介电层，以提供额外的内连线选项。可使用关于RDL 232和重布介电层234的形成所描述的工艺和材料来形成任何合适数量的RDL和重布介电层。
一旦已形成并图案化重布介电层234之后，就可形成导电连接件236。在一实施例中，导电连接件236可以是导电柱，例如铜柱。在一实施例中，导电柱可通过先形成晶种层然后涂覆并图案化掩膜层(例如光刻胶)来形成，其中开口暴露出晶种层的那些期望导电柱被形成的位置处。然后可使用诸如电镀、化学镀等的工艺在掩膜层内形成诸如铜、钨、其他导电金属等的导电材料。一旦形成之后，移除掩膜层并使用导电材料作为掩膜对晶种层进行图案化。导电连接件236电性连接到重布线结构230的RDL 232。
在形成导电连接件236之后，可在导电连接件236之上形成导电连接件238。形成导电连接件238以便用焊料材料盖住导电连接件236，先通过任何合适的方法(例如蒸镀、电镀、印刷、焊料转移等)形成一层锡，以放置覆盖的材料。一旦放好之后，可执行回焊工艺以便将材料塑造成所需的凸块形状并形成导电连接件238。
仍参照图9，然后执行载体衬底228的分离以从半导体管芯150和包封体224分离(或去除接合)载体衬底228。根据一些实施例，去除接合(de-bonding)包括将光(例如激光或UV光)投射到离型层226上，使得离型层226在光的热能下分解。然后可将载体衬底228从集成芯片封装件100上机械地移除。
在图10中，通过沿切割道区202(例如在第一封装区200A和第二封装区200B之间(先前在图9中示出))进行锯切来执行单体化工艺。所述锯切将第一封装区200A从第二封装区200B单体化。由此产生的单个设备堆叠来自第一封装区200A或第二封装区200B之一。
在图11中，封装衬底240从前面图10中所示的第一封装区200A或第二封装区200B之一耦合到经单体化的设备堆叠。封装衬底240可包括中介物、封装件、芯衬底、无芯衬底、印刷电路板(printed circuit board，PCB)等。在一实施例中，封装衬底240包括衬底芯260和在衬底芯260之上的接合垫246。衬底芯260可由诸如硅、锗、金刚石等的半导体材料制成。做为另一种选择，也可使用硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、其组合和类似者等化合物材料。另外，衬底芯260可以是SOI衬底。通常，SOI衬底包括一层半导体材料，例如磊晶硅、锗、硅锗、SOI、SGOI或其组合。在一替代实施例中，衬底芯260是基于绝缘芯，例如玻璃纤维增强树脂芯。一示例的芯材料是玻璃纤维树脂，例如FR4。芯材料的替代物包括双马来酰亚胺三嗪(bismaleimide-triazine，BT)树脂或其他的PCB材料或膜。增层膜(如ABF或其他层压膜)可用于衬底芯260。
衬底芯260可包括有源和无源装置(未示出)。各种装置(如晶体管、电容、电阻器、其组合和类似者)可用于产生设备堆叠设计的结构和功能需求。装置可使用任何合适的方法形成。
衬底芯260还可包括金属层和通孔(未示出)，其中接合垫246物理及/或电性耦合到金属层和通孔。金属层可形成在有源和无源装置之上并设计成用于连接各种装置以形成功能电路。金属层可由交替的介电材料(例如低介电常数介电材料)和导电材料(例如铜)层和内连线导电材料层的通孔来形成，并可通过任何合适的工艺(例如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，衬底芯260实质上不具有有源和无源装置。
在一些实施例中，回焊导电连接件238以将重布线结构230连接到接合垫246。导电连接件238将封装衬底240(包括衬底芯260中的金属层)电性耦合及/或物理耦合到重布线结构230。在一些实施例中，在衬底芯260上形成阻焊剂248。导电连接件238可设置在阻焊剂248的开口中，以电性和机械耦合到接合垫246。阻焊剂248可用于保护衬底芯260的区域免受外部损坏。
在回焊之前，导电连接件238可在其上形成环氧助熔剂(未示出)，环氧助熔剂中至少一些环氧部分在重布线结构230贴合到封装衬底240之后被保留下来。被保留下来的环氧部分可充当底部填充剂以减少压力并保护因回焊导电连接件238而产生的接头。在一些实施例中，底部填充剂250可形成在重布线结构230和封装衬底240之间并围绕导电连接件236和238。底部填充剂250可在重布线结构230与封装衬底240耦合之后由毛细工艺形成或可在封装衬底240与重布线结构230耦合之前通过合适的沉积方法形成。
在一实施例中，封装衬底240可包含在衬底芯260之上的接合垫252。导电连接件254可耦合到接合垫252以允许封装衬底240电性耦合到外部电路或装置。导电连接件254可以是球栅阵列(ball grid array，BGA)连接件、焊球、金属柱、可控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、化学镀镍-化学镀钯-浸金(electroless nickel-electroless palladium-immersiongold，ENEPIG)技术所形成的凸块等。导电连接件254可包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等或其组合。在一些实施例中，阻焊剂248形成在衬底芯260上并且导电连接件254可设置在阻焊剂248的开口中以电性耦合和机械耦合到接合垫252。阻焊剂248可用于保护衬底芯260的区域免受外部损坏。
在一些实施例，无源装置(例如表面安装组件(surface mount device，SMD)，未示出)也可贴合到封装衬底240(例如贴合到接合垫246)。举例来说，无源装置可接合至封装衬底240的与导电连接件238相同的表面。
本实用新型的实施例具有一些优势特征。实施例包括一种用于形成集成芯片封装件的方法。为了形成集成芯片封装件，将包括多个半导体管芯(例如顶部管芯)的晶片单体化以获得经单体化的半导体管芯。晶片包括在半导体衬底之上的接合层。为了单体化晶片，执行第一等离子体切割工艺，以在晶片的相邻的半导体管芯之间形成两个凹槽在晶片中。这两个凹槽可延伸穿过接合层。然后执行第二刀片切割工艺，以沿着两个凹槽之间的切割区域切割晶片并在相邻的半导体管芯之间形成沟槽，其中沟槽延伸到比两个凹槽中的任一个更深的深度。由此，这允许使用对更厚的(例如大于100μm)晶片进行单体化， 同时仍使用等离子体切割工艺。等离子体切割让管芯具有高度平行、高产出量和无颗粒的单体化。此外，使用第一等离子体切割工艺以在接合层中形成凹槽，使损坏减少并且对接合层的物理影响较小，所述接合层随后用于将每个单体化的半导体管芯(例如顶部管芯)接合到底部管芯。因此，改善了每个经单体化的半导体管芯与底部管芯之间的接合，并且增强了装置的可靠度。
根据一实施例，一种制造半导体装置的方法包括：在第一晶片的衬底之上形成第一接合层，第一晶片包括第一半导体管芯和第二半导体管芯；执行第一切割工艺，以形成延伸穿过第一接合层的两个凹槽，两个凹槽设置在第一半导体管芯和第二半导体管芯之间；执行第二切割工艺，以形成延伸穿过第一接合层并部分地穿过第一晶片的衬底的沟槽，其中沟槽设置在两个凹槽之间； 以及减薄第一晶片的衬底的背侧直到第一半导体管芯与第二半导体管芯被单体化。在一实施例中，所述方法还包括将第一半导体管芯和第二半导体管芯接合到第二晶片，其中第一晶片包括在第一接合层中的第一接合垫，其中第二晶片包括在第二接合层中的第二接合垫，并且其中所述接合包括使用直接金属对金属接合将第一接合垫接合到第二接合垫； 以及使用直接氧化物对氧化物接合以将第一接合层接合到第二接合层。在一实施例中，两个凹槽也部分地延伸穿过第一晶片的衬底。在一实施例中，两个凹槽具有第一深度，所述第一深度是从与第一接合层的顶部表面齐平的点测量到两个凹槽的底部表面，并且沟槽具有第二深度，所述第二深度是从与第一接合层的顶部表面齐平的点测量到沟槽的底部表面，其中第二深度大于第一深度。在一实施例中，第一深度在10μm到50μm的范围内。在一实施例中，第一切割工艺包括等离子体切割工艺，第二切割工艺包括刀片切割工艺。在一实施例中，第一切割工艺包括使用氟等离子体的深度反应离子刻蚀(deep reactive ion etching，DRIE)。
根据一实施例，一种制造半导体装置的方法包括：在第一晶片的衬底之上形成第一接合层，第一晶片包括多个管芯； 以及单体化第一晶片以将多个顶部管芯中的每一个与多个顶部管芯中的其他顶部管芯分开，其中单体化第一晶片包括执行等离子体切割工艺，以形成延伸穿过第一接合层的两个凹槽，这两个凹槽设置在多个顶部管芯中的相邻的顶部管芯之间；执行刀片切割工艺，以沿着切割路径形成沟槽，该沟槽延伸穿过第一接合层并部分地穿过第一晶片的衬底，其中切割路径延伸到两个凹槽中的部分；以及研磨第一晶片的衬底的背侧，以移除第一晶片的衬底的材料，所述材料在沟槽之下。在一实施例中，在等离子体切割工艺期间，在多个顶部管芯中的每一个的角落区中移除第一接合层和第一晶片的顶部部分。在一实施例中，每个角落区相邻于多个管芯中的相应的顶部管芯的第一侧壁，其中相应的顶部管芯的每个第一侧壁相邻于相应的顶部管芯的第二侧壁，其中相应的顶部管芯的每个第一侧壁也相邻于是相应的顶部管芯的第三侧壁，并且其中在俯视图中，相应的顶部管芯的第一侧壁是倾斜的，使得其不相对于相应的顶部管芯的第二侧壁和相应的顶部管芯的第三侧壁成直角设置。在一实施例中，相应的顶部管芯的第一侧壁与相应的顶部管芯的第二侧壁之间的第一角度在130°到140°的范围内，相应的顶部管芯的第一侧壁与相应的顶部管芯的第三侧壁之间的第二角度在130°到140°的范围内。在一实施例中，等离子体切割工艺包括使用氟等离子体作为刻蚀液的刻蚀工艺。在一实施例中，第一凹槽和第二凹槽中的每一个的宽度在从10μm到50μm的范围内。在一实施例中，进行等离子体切割工艺包括形成两个凹槽中的第一凹槽，所述第一凹槽相邻于多个顶部管芯中的第一顶部管芯的第一侧壁； 以及形成相邻于第一顶部管芯的第二侧壁的第二凹槽，其中第一顶部管芯的第一侧壁与第一顶部管芯的第二侧壁位于第一顶部管芯的相对侧。
根据一实施例，一种封装件包括在晶片之上并接合到晶片的第一管芯，其中第一管芯的第一介电层直接接合到晶片的第二介电层，其中第一管芯包括第一管芯的底部部分以及第一管芯的顶部部分，其中顶部部分侧向地延伸超过第一管芯的底部部分的侧壁达5μm的宽度，其中第一管芯的底部部分的角落区包括第一侧壁；连接到第一侧壁的第二侧壁；以及连接到第一侧壁的第三侧壁，第一侧壁与第二侧壁之间的第一角度大于90°；衬底通孔(TSV)延伸穿过晶片的部分；以及在晶片的背侧上的重布线结构，其中重布线结构通过TSV电性连接到第一管芯。在一实施例中，封装件还包括使用导电连接件耦合到重布线结构的封装衬底。在一实施例中，第一管芯的底部部分的高度在10μm至50μm的范围内。在一实施例中，封装件还包括围绕第一管芯的底部部分和第一管芯的顶部部分的模塑化合物，其中模塑化合物设置在第二介电层和第一管芯的顶部部分的底部表面之间。在一实施例中，第一管芯顶部部分的材料与第一管芯的底部部分的材料不同。在一实施例中，第一管芯的底部部分的第一侧壁与第一管芯的底部部分的第二侧壁之间的第一角度在130°到140°的范围内，其中第一管芯的底部部分的第一侧壁与第一管芯的底部部分的第三侧壁之间的第二角度在130°到140°的范围内。
最后应说明的是： 以上各实施例仅用以说明本实用新型的实施例的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型的实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换； 而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型的实施例各实施例技术方案的范围。

Claims (10)

1.一种封装件，其特征在于，包括：
第一管芯，在晶片之上并接合到所述晶片，其中所述第一管芯的第一介电层直接接合到所述晶片的第二介电层，其中所述第一管芯包括：
底部部分；及
顶部部分，侧向地延伸超过所述第一管芯的所述底部部分的侧壁达5微米的宽度，其中所述第一管芯的所述底部部分的角落区包括：
第一侧壁；
第二侧壁，连接到所述第一侧壁；及
第三侧壁，连接到所述第一侧壁，所述第一侧壁与所述第二侧壁之间的第一角度大于90度；
衬底通孔，延伸穿过所述晶片的一部分；以及
重布线结构，在所述晶片的背侧上，其中所述重布线结构通过所述衬底通孔电性连接到所述第一管芯。
2.根据权利要求1所述的封装件，其特征在于，还包括：
封装衬底，使用导电连接件耦合到所述重布线结构。
3.根据权利要求2所述的封装件，其特征在于，其中所述封装衬底包括：
衬底芯；以及
接合垫，在所述衬底芯之上并电耦合到所述导电连接件。
4.根据权利要求2所述的封装件，其特征在于，还包括：
底部填充剂，在所述封装衬底与所述晶片之间并包围所述导电连接件。
5.根据权利要求1所述的封装件，其特征在于，其中所述第一管芯的所述底部部分的高度在10微米到50微米的范围内。
6.根据权利要求1所述的封装件，其特征在于，还包括：
模塑化合物，围绕所述第一管芯的所述底部部分和所述第一管芯的所述顶部部分，其中所述模塑化合物设置在所述第二介电层和所述第一管芯的所述顶部部分的底部表面之间。
7.根据权利要求6所述的封装件，其特征在于，其中所述第一管芯的所述顶部部分的顶部表面与所述模塑化合物的顶部表面共面。
8.根据权利要求1所述的封装件，其特征在于，其中所述第一管芯的所述底部部分的所述第一侧壁和所述第一管芯的所述底部部分的所述第二侧壁之间的所述第一角度在130度到140度的范围内，其中所述第一管芯的所述底部部分的所述第一侧壁与所述第一管芯的所述底部部分的所述第三侧壁之间的第二角度在130度至140度的范围内。
9.根据权利要求1所述的封装件，其特征在于，还包括：
第二管芯，在所述晶片之上并接合到所述晶片，其中所述第二管芯在所述第一管芯旁并与所述第一管芯间隔开。
10.根据权利要求1所述的封装件，其特征在于，其中所述第一管芯的接合垫直接接合到所述晶片的接合垫。
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