KR102450735B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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Abstract

반도체 디바이스 및 제조 방법이 제공되는데, 반도체 디바이스는, 제1 메모리 디바이스에 결합되는 제1 시스템 온 칩 디바이스, 제1 메모리 디바이스에 결합되는 제2 시스템 온 칩 디바이스, 제1 시스템 온 칩 디바이스 및 제2 시스템 온 칩 디바이스를 둘러싸는 제1 봉지재, 제1 시스템 온 칩 디바이스, 제2 시스템 온 칩 디바이스, 및 제1 메모리 디바이스를 둘러싸는 제2 봉지재, 및 제2 봉지재의 제1 측으로부터 제1 봉지재의 제2 측으로 연장되는 관통 비아 - 관통 비아는 제1 봉지재의 외부에 위치됨 - 를 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE}
우선권 주장 및 교차 참조
본 출원은 2019년 9월 20일자로 출원된 발명의 명칭이 "Semiconductor Devices and Methods of Manufacture"인 미국 가출원 일련 번호 제62/903,439호의 이점을 주장하는데, 이 출원은 참조에 의해 본원에 통합된다.
반도체 산업은 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터, 등등)의 집적 밀도에서의 연속적인 향상에 기인하여 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도에서의 이러한 개선은 최소 피쳐 사이즈에서의 반복된 감소(예를 들면, 반도체 프로세스 노드를 20 nm 미만 노드를 향해 축소하는 것)로부터 유래하였는데, 이것은 더 많은 컴포넌트가 주어진 영역에 통합되는 것을 허용한다. 최근 소형화, 더 높은 속도 및 더 큰 대역폭뿐만 아니라, 더 낮은 전력 소비 및 레이턴시에 대한 요구가 증가함에 따라, 반도체 다이의 더 작고 더욱 창의적인 패키징 기술에 대한 요구가 증가하고 있다.
반도체 기술이 더욱 발전함에 따라, 적층된 및 결합된(bonded) 반도체 디바이스는 반도체 디바이스의 물리적 사이즈를 추가로 감소시키는 효과적인 대안으로서 출현하였다. 적층된 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 및 등등과 같은 능동 회로는, 기능성 디바이스를 형성하기 위해, 별개의 기판 상에서 적어도 부분적으로 제조되고, 그 다음, 물리적으로 그리고 전기적으로 함께 결합된다. 그러한 결합 프로세스는 정교한 기술을 활용하며, 개선이 소망된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a 및 도 1b는, 몇몇 실시형태에 따른, 제1 반도체 디바이스를 갖는 반도체 웨이퍼를 예시한다.
도 2a 및 도 2b는, 몇몇 실시형태에 따른, 제1 반도체 디바이스의 재구성된 웨이퍼를 예시한다.
도 3a 및 도 3b는, 몇몇 실시형태에 따른, 제1 반도체 디바이스에 대한 제2 반도체 디바이스의 결합을 예시한다.
도 4는, 몇몇 실시형태에 따른, 제2 반도체 디바이스의 캡슐화(encapsulation)를 예시한다.
도 5는, 몇몇 실시형태에 따른, 개별화 프로세스(singulation process)를 예시한다.
도 6은, 몇몇 실시형태에 따른, 통합 팬 아웃 프로세스(integrated fan out process)를 예시한다.
도 7은, 몇몇 실시형태에 따른, 제2 패키지를 예시한다.
도 8은, 몇몇 실시형태에 따른, 후면 대 정면 결합 구성(back-to-face bonding configuration)을 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
이제, 고성능 및 저비용 구조체를 달성하기 위해, 제1 시스템 온 칩 디바이스, 제2 시스템 온 칩 디바이스, 및 와이드 I/O 메모리 디바이스를, 시스템 온 집적 회로(system on integrated circuit) 및 통합 팬 아웃 기술과 통합하는 특정한 실시형태와 관련하여 실시형태가 설명될 것이다. 그러나, 본원에서 설명되는 실시형태는 아주 다양한 구조체 및 방법에서 적용될 수도 있으며, 그러한 모든 구조체 및 방법은 실시형태의 범위 내에 포함되도록 완전히 의도된다.
이제 도 1a 및 도 1b를 참조하면, 반도체 웨이퍼(100)는, 반도체 웨이퍼(100)와 함께 그리고 그 위에 형성되는 다수의 제1 반도체 디바이스(101)와 함께 예시되어 있다(도 1b는 라인 A-A'를 따라 도 1a의 단면도를 예시함). 특정한 실시형태에서, 제1 반도체 디바이스(101)는 많은 수의 I/O 인터페이스, 예컨대 256 개보다 더 많은 인터페이스를 갖는 넓은 I/O 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 디바이스와 같은 메모리 디바이스일 수도 있고, 그 결과, 낮은 클록 속도에서도 큰 대역폭의 데이터가 실현될 수도 있다. 그러나, 제1 반도체 디바이스(101)는 또한 높은 데이터 전송 레이트를 갖는 LPDDRn 메모리 디바이스 또는 등등과 같은, 높은 데이터 전송 레이트를 갖는 임의의 다른 적절한 타입의 메모리 디바이스일 수도 있거나, 또는 로직 다이, 중앙 프로세싱 유닛(central processing unit; CPU) 다이, 입력/출력 다이, 이들의 조합, 또는 등등과 같은 임의의 다른 적절한 디바이스일 수도 있다. 추가적으로, 반도체 웨이퍼(100)는 써드파티 제조자(third party manufacturer)로부터 제조자에 의해 수용될 수도 있거나, 또는 회사 내부에서(in house) 제조될 수도 있다.
한 실시형태에서, 제1 반도체 디바이스(101)는 제1 기판(103), 제1 능동 디바이스, 제1 금속화 층(metallization layer)(105), 제1 웨이퍼 결합 층(bond layer)(109), 및 제1 전도성 웨이퍼 결합 재료(107)를 포함할 수도 있다. 제1 기판(103)은, 도핑된 또는 도핑되지 않은 벌크 실리콘, 또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판의 활성 층을 포함할 수도 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수도 있는 다른 기판은 다층 기판, 그래디언트 기판, 또는 하이브리드 배향 기판(hybrid orientation substrate)을 포함한다.
제1 능동 디바이스는 제1 반도체 디바이스(101)에 대한 설계의 소망되는 구조적 및 기능적 요건을 생성하기 위해 사용될 수도 있는 커패시터, 저항기, 인덕터 및 등등과 같은 아주 다양한 능동 디바이스 및 수동 디바이스를 포함한다. 제1 능동 디바이스는 제1 기판(103) 내에서 그렇지 않으면 그 상에서 임의의 적절한 방법을 사용하여 형성될 수도 있다.
제1 금속화 층(metallization layer)(105)은 제1 기판(103) 및 제1 능동 디바이스 위에 형성되고, 다양한 능동 디바이스를 연결하여 기능성 회로부(functional circuitry)를 형성하도록 설계된다. 한 실시형태에서, 제1 금속화 층(105)은 유전체 및 전도성 재료의 교대하는 층으로 형성되고 임의의 적절한 프로세스(예를 들면, 퇴적, 다마신(damascene), 듀얼 다마신(dual damascene), 등등)를 통해 형성될 수도 있다. 한 실시형태에서, 적어도 하나의 층간 유전체 층(interlayer dielectric layer; ILD)에 의해 제1 기판(103)으로부터 분리되는 네 개의 금속화 층이 있을 수도 있지만, 그러나 제1 금속화 층(105)의 정확한 수는 제1 반도체 디바이스(101)의 설계에 의존한다.
제1 웨이퍼 결합 층(109)은 제1 금속화 층(105) 위의 제1 기판(103) 상에 형성될 수도 있다. 제1 웨이퍼 결합 층(109)은 하이브리드 결합(hybrid bonding) 또는 융합 결합(fusion bonding)(또한 산화물 대 산화물 결합으로 또한 칭해짐)을 위해 사용될 수도 있다. 몇몇 실시형태에 따르면, 제1 웨이퍼 결합 층(109)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 또는 등등과 같은 실리콘 함유 유전체 재료로 형성된다. 제1 웨이퍼 결합 층(109)은, 원자 층 퇴적(atomic layer deposition; ALD), CVD, 고밀도 플라즈마 화학적 기상 증착(high-density plasma chemical vapor deposition; HDPCVD), PVD, 또는 등등과 같은 임의의 적절한 방법을 사용하여 약 1 nm와 약 1000 nm 사이, 예컨대 약 5 nm의 두께로 퇴적될 수도 있다. 그러나, 임의의 적절한 재료, 프로세스, 및 두께가 활용될 수도 있다.
일단 제1 웨이퍼 결합 층(109)이 형성되면, 제1 전도성 웨이퍼 결합 재료(107)의 형성을 준비하기 위해 제1 웨이퍼 결합 층(109) 내에 결합 개구가 형성될 수도 있다. 한 실시형태에서, 결합 개구는 제1 웨이퍼 결합 층(109)의 상부 표면 위에 포토레지스트를 먼저 도포하고 패턴화하는 것에 의해 형성될 수도 있다. 그 다음, 포토레지스트는 개구를 형성하기 위해 제1 웨이퍼 결합 층(109)을 에칭하도록 사용된다. 제1 웨이퍼 결합 층(109)은 건식 에칭(예를 들면, 반응성 이온 에칭(reactive ion etching; RIE) 또는 중성 빔 에칭(neutral beam etching; NBE)), 습식 에칭, 또는 등등에 의해 에칭될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 에칭은, 제1 금속화 층(105)이 제1 웨이퍼 결합 층(109)의 개구를 통해 노출되도록, 제1 금속화 층(105) 상에서 정지된다.
일단 제1 금속화 층(105)이 노출되면, 제1 전도성 웨이퍼 결합 재료(107)는 제1 금속화 층(105)과 물리적으로 그리고 전기적으로 접촉하여 형성될 수도 있다. 한 실시형태에서, 제1 전도성 웨이퍼 결합 재료(107)는 배리어 층, 씨드 층, 충전 금속, 또는 이들의 조합(별도로 예시되지 않음)을 포함할 수도 있다. 예를 들면, 배리어 층은 제1 금속화 층(105) 위에 블랭킷 퇴적될 수도 있다. 배리어 층은 티타늄, 티타늄 질화물(titanium nitride), 탄탈룸, 탄탈룸 질화물(tantalum nitride), 또는 등등을 포함할 수도 있다. 씨드 층은 구리와 같은 전도성 재료일 수도 있고, 소망되는 재료에 따라, 스퍼터링, 증착, 또는 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD), 또는 등등과 같은 프로세스를 사용하여 배리어 층 위에 블랭킷 퇴적될 수도 있다. 충전 금속은 구리 또는 구리 합금과 같은 전도체일 수도 있으며, 전기 또는 무전해 도금과 같은 도금 프로세스를 통해 개구를 충전하도록 또는 과충전하도록 씨드 층 위에 퇴적될 수도 있다. 일단 충전 금속이 퇴적되면, 화학적 기계적 연마와 같은 평탄화 프로세스를 통해 충전 금속, 씨드 층, 및 배리어 층의 과잉 재료가 개구의 외부로부터 제거될 수도 있다. 그러나, 단일의 다마신 프로세스가 설명되었지만, 듀얼 다마신 프로세스와 같은 임의의 적절한 방법이 또한 활용될 수도 있다.
그러나, 제1 웨이퍼 결합 층(109)이 형성되어 패턴화되고, 제1 전도성 웨이퍼 결합 재료(107)가 평탄화되기 이전에 개구 안으로 도금되는 상기 설명된 실시형태는 예시적인 것으로 의도되며 실시형태를 제한하는 것으로 의도되지는 않는다. 오히려, 제1 웨이퍼 결합 층(109) 및 제1 전도성 웨이퍼 결합 재료(107)의 형성의 임의의 적절한 방법이 활용될 수도 있다. 다른 실시형태에서, 제1 전도성 웨이퍼 결합 재료(107)는, 예를 들면, 포토리소그래피 패턴화(photolithographic patterning) 및 도금 프로세스를 사용하여 먼저 형성될 수도 있고, 그 다음, CMP를 사용하여 평탄화되기 이전에, 유전체 재료가 사용되어 제1 전도성 웨이퍼 결합 재료(107) 주위의 영역을 갭 충전한다. 임의의 그러한 제조 프로세스는 실시형태의 범위 내에 포함되도록 완전히 의도된다.
도 2a 및 도 2b는, 추가적인 프로세싱을 위해 공지된 양호한 다이(known good die; KGD)만을 갖는 재구성된 웨이퍼(200)를 형성하기 위해, 제1 반도체 디바이스(101)가 테스트되고, 분리되고, 그 다음, 사용되는 옵션 사항인 프로세스를 예시한다(도 2b는 라인 B-B'를 따른 도 2a의 단면도를 예시함). 특히, 몇몇 제조 프로세스에서, 반도체 웨이퍼(100)는 낮은 수율을 가질 수도 있다(예를 들면, 반도체 웨이퍼(100) 상에 제조되는 적어도 100 개의 다이 중 10 개 이하의 양호한 다이). 그와 같이, 제1 반도체 디바이스(101)는, 제1 반도체 디바이스(101)의 각각이 소망되는 설계에 대한 소망되는 명세 모두를 충족한다는 것을 보장하기 위해 테스트될 수도 있다. 예를 들면, 테스트 프로브는 제1 반도체 디바이스(101)의 각각과 전기적으로 연결되어 배치될 수도 있고, 제1 반도체 디바이스(101)를 테스트하기 위해 신호가 제1 반도체 디바이스(101)에 입력될 수도 있고 그로부터 수신될 수도 있다.
일단 테스트가 수행되고 제1 반도체 디바이스(101)가 양호한 것으로 또는 불량인 것으로 식별되면, 반도체 웨이퍼(100)(예를 들면, 도 1 참조)는 공지된 양호한 제1 반도체 디바이스(101)를 결함이 있는 제1 반도체 디바이스(101)로부터 분리하도록 개별화될 수도 있다. 한 실시형태에서, 개별화는 톱날(도시되지 않음)을 사용하여 제1 반도체 디바이스(101) 사이에서 제1 기판(103)을 통해 슬라이스하는 것에 의해 수행될 수도 있으며, 그에 의해, 제1 반도체 디바이스(101) 중 하나를 제1 반도체 디바이스(101) 중 다른 하나로부터 분리할 수도 있다.
그러나, 기술 분야에서 통상의 지식을 가진 자가 인식할 바와 같이, 제1 반도체 디바이스(101)를 개별화하기 위해 톱날을 활용하는 것은 하나의 예시적인 실시형태에 불과하며 제한하도록 의도되는 것은 아니다. 제1 반도체 디바이스(101)를 분리하기 위해 하나 이상의 에칭을 활용하는 것과 같은, 제1 반도체 디바이스(101)를 개별화하기 위한 다른 방법이 대안적으로 활용될 수도 있다. 이들 방법 및 임의의 다른 적절한 방법은 제1 반도체 디바이스(101)를 개별화하기 위해 대안적으로 활용될 수도 있다.
일단 제1 반도체 디바이스(101)가 개별화되면, 제1 반도체 디바이스(101) 중, 테스트를 통과하고 양호한 것으로 알려지는 것이 제1 접착 층(203)을 사용하여 제1 캐리어 기판(201) 상으로 배치된다. 몇몇 실시형태에서, 제1 캐리어 기판(201)은, 예를 들면, 유리 또는 실리콘 산화물과 같은 실리콘 기반의 재료, 또는 다른 재료, 예컨대 알루미늄 산화물(aluminum oxide), 이들 재료 중 임의의 것의 조합, 또는 등등을 포함한다. 제1 캐리어 기판(201)은 제1 반도체 디바이스(101)의 부착을 수용하기 위해 평면형이다.
제1 접착 층(203)은 제1 캐리어 기판(201) 위에 배치되고, 예를 들면, 일단 제1 반도체 디바이스(101)가 부착되면, 예를 들면, 제1 반도체 디바이스(101)에 대한 보호를 제공하기 위해 활용된다. 한 실시형태에서, 제1 접착 층(203)은, 가열시 자신의 접착 속성을 상실하는 에폭시 기반의 열 방출 재료와 같은 유전체, 예컨대, 광열 변환(light-to-heat-conversion; LTHC) 이형 코팅(release coating)이다. 다른 실시형태에서, 제1 접착 층(203)은, 자외선(ultra-violet; UV) 광에 노출될 때 자신의 접착 속성을 상실하는 자외선(UV) 접착제일 수도 있다. 제1 접착 층(203)은 액체로서 분배되어 경화될 수도 있고, 제1 캐리어 기판(201) 상에 적층되는(laminated) 라미네이트 필름(laminate film)일 수도 있고, 또는 등등일 수도 있다.
일단 제1 접착 층(203)이 제1 캐리어 기판(201) 상에 배치되면, 제1 반도체 디바이스(101)의 공지된 양호한 다이는 제1 접착 층(203) 상에서 서로에게 인접하게 배치될 수도 있다. 한 실시형태에서, 양호한 것으로 알려져 있는 제1 반도체 디바이스(101)는, 예를 들면, 픽 앤 플레이스(pick-and-place) 프로세스를 사용하여 배치될 수도 있다. 그러나, 제1 반도체 디바이스(101)를 배치하기 위해 임의의 적절한 방법이 활용될 수도 있다.
한 실시형태에서, 제1 반도체 디바이스(101) 중 제1의 것은 제1 반도체 디바이스(101) 중 제2의 것으로부터 제1 거리(D1) 떨어져 배치될 수도 있다. 사용될 특정한 제1 거리(D1)는 제1 반도체 디바이스(101)의 사이즈와 같은 다수의 인자에 의존하지만, 제1 반도체 디바이스(101)가 6 mm인 실시형태에서, 제1 거리(D1)는 약 10 ㎛ 와 약 500 ㎛ 사이, 예컨대 약 80 ㎛일 수도 있다. 그러나, 임의의 적절한 거리가 활용될 수도 있다.
제1 반도체 디바이스(101)가 배치된 이후, 제1 반도체 디바이스(101)는 캡슐화될 수도 있다. 캡슐화는 몰딩 디바이스(molding device)에서 수행될 수도 있는데, 몰딩 디바이스는 상부 몰딩 부분 및 상부 몰딩 부분(top molding portion)으로부터 분리 가능한 저부 몰딩 부분(bottom molding portion)을 포함할 수도 있다. 상부 몰딩 부분이 저부 몰딩 부분에 인접하도록 하강되는 경우, 제1 캐리어 기판(201) 및 제1 반도체 디바이스(101)에 대한 몰딩 공동(molding cavity)이 형성될 수도 있다.
캡슐화 프로세스 동안, 상부 몰딩 부분은 저부 몰딩 부분에 인접하게 배치될 수도 있고, 그에 의해, 몰딩 공동 내에 제1 캐리어 기판(201) 및 제1 반도체 디바이스(101)를 엔클로징할 수도 있다. 일단 엔클로징되면, 상부 몰딩 부분 및 저부 몰딩 부분은, 몰딩 공동으로부터 가스의 유입 및 유출을 제어하기 위해, 기밀 밀봉을 형성할 수도 있다. 일단 밀봉되면, 봉지재(encapsulant)(205)가 몰딩 공동 내에 배치될 수도 있다.
봉지재(205)는 폴리이미드, 폴리페닐렌 설파이드(polyphenylene sulfide; PPS), 폴리에테르에테르케톤(polyetheretherketone; PEEK), 폴리에테르 술폰(poly ether sulphone; PES), 내열성 결정 수지, 이들의 조합, 또는 등등과 같은 몰딩 화합물 수지 또는 에폭시일 수도 있다. 봉지재(205)는 상부 몰딩 부분과 저부 몰딩 부분의 정렬 이전에 몰딩 공동 내에 배치될 수도 있거나, 그렇지 않으면 압축 몰딩(compression molding), 트랜스퍼 몰딩(transfer molding), 또는 등등을 사용하여 주입 포트(injection port)를 통해 몰딩 공동 안으로 주입될 수도 있다.
일단 봉지재(205)가 제1 캐리어 기판(201) 및 제1 반도체 디바이스(101)를 캡슐화하도록 봉지재(205)가 몰딩 공동 내에 배치되면, 봉지재(205)는 최적의 보호를 위해 봉지재(205)를 단단하게 하기 위해 경화될 수도 있다. 정확한 경화 프로세스가 봉지재(205)에 대해 선택되는 특정한 재료에 적어도 부분적으로 의존하지만, 몰딩 화합물이 봉지재(205)로서 선택되는 실시형태에서, 경화는 봉지재(205)를 약 60 초 내지 약 3000 초, 예컨대, 약 600 초 동안 약 100 ℃와 약 200 ℃ 사이, 예컨대 약 125 ℃까지 가열하는 것과 같은 프로세스를 통해 발생할 수 있을 것이다. 추가적으로, 경화 프로세스를 더욱 잘 제어하기 위해 개시제 및/또는 촉매가 봉지재(205) 내에 포함될 수도 있다.
그러나, 기술 분야에서 통상의 지식을 가진 자가 인식할 바와 같이, 상기에서 설명되는 경화 프로세스는 예시적인 프로세스에 불과하며, 본 실시형태를 제한하도록 의도되는 것은 아니다. 조사(irradiation) 또는 심지어 봉지재(205)가 주위 온도(ambient temperature)에서 단단하게 되는 것을 허용하는 것과 같은 다른 경화 프로세스가 또한 사용될 수도 있다. 임의의 적절한 경화 프로세스가 사용될 수도 있으며, 그러한 모든 프로세스는 본원에서 논의되는 실시형태의 범위 내에 포함되도록 완전히 의도된다.
도 2b는 추가 프로세싱을 위해 제1 반도체 디바이스(101)를 노출시키기 위해 봉지재(205)의 박형화를 추가로 예시한다. 박형화는, 예를 들면, 기계적 연삭(mechanical grinding), 화학적 접근법, 또는 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스를 사용하여 수행될 수도 있으며, 그에 의해, 화학적 에천트 및 연마제는, 제1 반도체 디바이스(101) 상의 제1 전도성 웨이퍼 결합 재료(107)가 노출되도록, 봉지재(205) 및 제1 반도체 디바이스(101)와 반응하여 그들을 연삭하도록 활용된다. 그와 같이, 제1 반도체 디바이스(101)는, 봉지재(205)와 또한 동일 평면 상에 있는 평면의 표면을 가질 수도 있다. 다른 실시형태에서, 연삭은 생략될 수도 있다. 예를 들면, 캡슐화 이후에 제1 반도체 디바이스(101)가 이미 노출된 경우, 연삭은 생략될 수도 있다.
더구나, 상기에서 설명되는 CMP 프로세스가 하나의 예시적인 실시형태로서 제시되지만, 그것은 실시형태를 제한하도록 의도되지는 않는다. 봉지재(205) 및 제1 반도체 디바이스(101)를 박형화 하기 위해 임의의 다른 적절한 제거 프로세스가 사용될 수도 있다. 예를 들면, 일련의 화학적 에칭이 활용될 수도 있다. 이 프로세스 및 임의의 다른 적절한 프로세스는 봉지재(205) 및 제1 반도체 디바이스(101)를 평탄화하기 위해 활용될 수도 있으며, 그러한 모든 프로세스는 실시형태의 범위 내에 포함되도록 완전히 의도된다.
그러나, 공지된 양호한 다이만이 활용된다는 것을 보장하기 위해 재구성된 웨이퍼(200)의 형성이 사용될 수 있지만, 재구성된 웨이퍼(200)의 형성은 예시적인 것으로 의도되며 제한하도록 의도되는 것은 아니다. 오히려, 원래의 반도체 웨이퍼(100)는 재구성된 웨이퍼(200)를 형성하지 않고도 사용될 수 있다. 그러한 실시형태는 실시형태의 범위 내에 포함되도록 완전히 의도된다.
도 3a는, 일단 재구성된 웨이퍼(200)가 형성되면, 통합 팬 아웃 관통 비아(through integrated fan out via; TIV)(301)가 재구성된 웨이퍼(200) 상에 형성될 수도 있다는 것을 예시한다. 한 실시형태에서, TIV(301)는 재구성된 웨이퍼(200) 위에 씨드 층을 초기에 형성하는 것에 의해 형성될 수도 있다. 한 실시형태에서, 씨드 층은, 후속하는 프로세싱 단계 동안 더 두꺼운 층의 형성을 보조하는 전도성 재료의 얇은 층이다. 씨드 층은 약 1,000 Å 두께의 티타늄 층, 후속하여 약 5,000 Å 두께의 구리 층을 포함할 수도 있다. 씨드 층은, 소망되는 재료에 따라, 물리적 기상 증착, 증착, 또는 PECVD 프로세스, 또는 금속 포일 라미네이팅 프로세스, 또는 등등과 같은 프로세스를 사용하여 생성될 수도 있다. 씨드 층은 약 0.3 ㎛와 약 1 ㎛ 사이, 예컨대 약 0.5 ㎛의 두께를 가지도록 형성될 수도 있다.
씨드 층이 형성된 이후, 포토레지스트가 씨드 층 위에 배치되어 패턴화된다. 한 실시형태에서, 포토레지스트는, 약 50 ㎛와 약 250 ㎛ 사이, 예컨대 약 120 ㎛의 높이까지, 예를 들면, 스핀 코팅 기술을 사용하여 씨드 층 상에 배치될 수도 있다. 일단 제자리에 배치되면, 그 다음, 화학 반응을 유도하기 위해 포토레지스트를 패턴화된 에너지 소스(예를 들면, 패턴화된 광원)에 노출시키는 것에 의해 포토레지스트가 패턴화될 수도 있고, 그에 의해, 패턴화된 광원에 노출되는 포토레지스트의 부분에서 물리적 변화를 유도한다. 그 다음, 소망되는 패턴에 따라, 물리적 변화를 활용하고 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하기 위해 현상액(developer)이 노출된 포토레지스트에 도포된다.
한 실시형태에서, 포토레지스트로 형성되는 패턴은 TIV(301)에 대한 패턴이다. TIV(301)는 제2 반도체 디바이스(303)와 같이 후속하여 부착된 디바이스의 상이한 측(side) 상에 위치될 정도의 그러한 배치로 형성된다. 그러나, 예컨대 제2 반도체 디바이스(303)가 TIV(301)의 대향하는 측 상에 배치되도록 위치되는 것에 의해, TIV(301)의 패턴에 대한 임의의 적절한 배열이 또한 활용될 수도 있다.
한 실시형태에서, TIV(301)는 포토레지스트 내에 형성된다. 한 실시형태에서, TIV(301)는, 구리, 텅스텐, 다른 전도성 금속, 또는 등등과 같은 하나 이상의 전도성 재료를 포함하고, 예를 들면, 전기 도금, 무전해 도금, 또는 등등에 의해 형성될 수도 있다. 한 실시형태에서, 씨드 층 및 포토레지스트가 전기 도금 용액에 잠기거나 또는 침지되는 전기 도금 프로세스가 사용된다. 씨드 층 표면은, 전기 도금 프로세스에서 씨드 층이 캐소드로서 기능하도록, 외부 DC 전력 공급부의 음극 쪽(negative side)에 전기적으로 연결된다. 구리 애노드와 같은 고체 전도성 애노드도 또한 용액에 침지되어 전력 공급부의 양극 쪽(positive side)에 부착된다. 애노드로부터의 원자는 용액 안으로 용해되고, 이로부터 캐소드, 예를 들면, 씨드 층이 용해된 원자를 획득하고, 그에 의해, 포토레지스트의 개구 내에 씨드 층의 노출된 전도성 영역을 도금한다.
일단 TIV(301)가 포토레지스트 및 씨드 층을 사용하여 형성되면, 포토레지스트는 적절한 제거 프로세스를 사용하여 제거될 수도 있다. 한 실시형태에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 프로세스(plasma ashing process)가 사용될 수도 있는데, 그에 의해, 포토레지스트의 온도는, 포토레지스트가 열분해를 겪고 제거될 수도 있을 때까지 증가될 수도 있다. 그러나, 습식 스트립(wet strip)과 같은 임의의 다른 적절한 프로세스가 대안적으로 활용될 수도 있다. 포토레지스트의 제거는, 씨드 층의 기저의 부분을 노출시킬 수도 있다.
일단 노출되면, 씨드 층의 노출된 부분의 제거가 수행될 수도 있다. 한 실시형태에서, 씨드 층의 노출된 부분(예를 들면, TIV(301)에 의해 피복되지 않는 부분)은, 예를 들면, 하나 이상의 습식 또는 건식 에칭 프로세스에 의해 제거될 수도 있다. 예를 들면, 건식 에칭 프로세스에서, 반응물(reactant)은 마스크로서 TIV(301)를 사용하여 씨드 층을 향해 지향될 수도 있다. 다른 실시형태에서, 씨드 층의 노출된 부분을 제거하기 위해, 에천트는 분무될 수도 있거나 또는 다르게는 씨드 층과 접촉할 수도 있다. 씨드 층의 노출된 부분이 에칭된 이후, 재구성된 웨이퍼(200)의 일부가 TIV(301) 사이에서 노출된다.
TIV(301)가 형성된 이후, 제2 반도체 디바이스(303)가 TIV(301)에 인접하여 배치될 수도 있다. 한 실시형태에서, 제2 반도체 디바이스(303) 각각은, 제1 반도체 디바이스(101)(예를 들면, 와이드 I/O DRAM 디바이스)와 연계하여 작동하도록 의도되는 시스템 온 칩 디바이스, 예컨대 로직 디바이스일 수도 있다. 그러나, 로직 다이, 중앙 프로세싱 유닛(CPU) 다이, 입력/출력 다이, 이들의 조합, 또는 등등과 같은 임의의 적절한 기능성이 활용될 수도 있다.
도 3b는 제2 반도체 디바이스(303)의 클로즈업 뷰(close-up view)를 예시하며, 제2 반도체 디바이스(303)가 제2 기판(305), 제2 능동 디바이스, 제2 금속화 층(307), 실리콘 관통 비아(through silicon via; TSV)(309), 제2 웨이퍼 결합 층(311), 및 제2 전도성 웨이퍼 결합 재료(313)를 포함할 수도 있다는 것을 예시한다. 한 실시형태에서, 제2 기판(305), 제2 능동 디바이스, 제2 금속화 층(307), 제2 웨이퍼 결합 층(311), 및 제2 전도성 웨이퍼 결합 재료(313)는, 도 1a 및 도 1b와 관련하여 상기에서 설명되는, 제1 기판(103), 제1 능동 디바이스, 제1 금속화 층(105), 제1 웨이퍼 결합 층(109), 및 제1 전도성 웨이퍼 결합 재료(107)와 유사하게 형성될 수도 있다. 그러나, 다른 실시형태에서, 이들 구조체는 상이한 프로세스를 사용하여 형성될 수도 있다.
추가적으로, 몇몇 실시형태에서, 제2 반도체 디바이스(303)는, 제2 능동 디바이스가 제2 반도체 디바이스(303)의 후면(back side)에 배치되는 제2 반도체 디바이스(303)의 전면 측(front side)(예를 들면, 정면 측(face side))으로부터 전기적 연결성을 제공하는 TSV(309)를 포함하도록 형성될 수도 있다. 한 실시형태에서, TSV(309)는, 초기에, 제2 기판(305) 안으로 실리콘 관통 비아(TSV) 개구를, 그리고, 소망되는 경우, 임의의 위에 놓이는 제2 금속화 층(307)을 형성하는 것에 의해 형성될 수도 있다. TSV 개구는 적절한 포토레지스트를 도포 및 현상하는 것, 및 소망되는 깊이까지 노출되는 제2 기판(305)의 부분을 제거하는 것에 의해 형성될 수도 있다. TSV 개구는 제2 기판(305)의 최종 소망되는 높이보다 더 큰 깊이까지 제2 기판(305) 안으로 연장되도록 형성될 수도 있다. 따라서, 깊이가 전체 설계에 의존하지만, 깊이는 약 20 ㎛와 약 200 ㎛ 사이, 예컨대 약 50 ㎛의 깊이일 수도 있다.
일단 TSV 개구가 제2 기판(305) 및 또는 임의의 제2 금속화 층(307) 내에 형성되면, TSV 개구는 라이너로 라이닝될 수도 있다. 라이너는, 예를 들면, 임의의 적절한 유전체 재료가 사용될 수도 있지만, 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 또는 실리콘 질화물로부터 형성되는 산화물일 수도 있다. 라이너는, 물리적 기상 증착 또는 열 프로세스와 같은 다른 적절한 프로세스가 사용될 수도 있지만, 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 사용하여 형성될 수도 있다. 추가적으로, 라이너는 약 0.1 ㎛와 약 5 ㎛ 사이, 예컨대 약 1 ㎛의 두께로 형성될 수도 있다.
일단 라이너가 TSV 개구의 측벽 및 저부를 따라 형성되면, 배리어 층이 형성될 수도 있고 TSV 개구의 나머지는 제1 전도성 재료로 충전될 수도 있다. 제1 전도성 재료는 구리를 포함할 수도 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합, 및 등등과 같은 다른 적절한 재료가 활용될 수도 있다. 제1 전도성 재료는 씨드 층 상에 구리를 전기 도금하는 것, TSV 개구를 충전 및 과충전하는 것에 의해 형성될 수도 있다. 일단 TSV 개구가 충전되면, 과잉 라이너, 배리어 층, 씨드 층, 및 TSV 개구 외부의 제1 전도성 재료는 화학적 기계적 연마(CMP)와 같은 평탄화 프로세스를 통해 제거될 수도 있지만, 임의의 적절한 제거 프로세스가 사용될 수도 있다.
일단 TSV 개구가 충전되면, TSV(309)에 대한 개구를 노출시키고 제2 기판(305)을 통해 연장되는 전도성 재료로부터 TSV(309)를 형성하기 위해, 제2 기판(305)의 후면의 박형화가 수행될 수도 있다. 한 실시형태에서, 제2 기판(305)의 후면의 박형화는 TSV(309)를 노출된 상태로 남겨 둘 수도 있다. 제2 기판(305)의 후면의 박형화는 CMP 또는 에칭과 같은 평탄화 프로세스에 의해 수행될 수도 있다.
추가적으로, 소망되는 경우, 제2 기판(305)의 후면은, 그 다음, TSV(309)가 제2 기판(305)의 후면으로부터 돌출되는 것을 허용하도록 리세스될(recessed) 수도 있다. 한 실시형태에서, 리세스화(recessing)는 건식 에칭 프로세스와 같은 에칭 프로세스를 사용하여 수행될 수도 있지만, 임의의 적절한 프로세스가 활용될 수도 있다. 한 실시형태에서, TSV(309)는 제2 기판(305)의 후면으로부터 약 0.5 ㎛와 약 10 ㎛ 사이, 예컨대 약 5 ㎛의 거리 돌출될 수도 있다.
일단 TSV(309)가 제2 기판(305)으로부터 돌출되면, TSV(309)를 보호하기 위해 패시베이션 층(315)이 형성될 수도 있다. 한 실시형태에서, 패시베이션 층(315)은 실리콘 산화물, 실리콘 질화물, 폴리벤즈옥사졸(polybenzoxazole; PBO)과 같은 폴리머, 몰딩 화합물, 탄소 도핑된 산화물과 같은 저유전율(low-k) 유전체, 다공성 탄소 도핑된 실리콘 이산화물(silicon dioxide)과 같은 초저유전율(extremely low-k) 유전체, 이들의 조합, 또는 등등과 같은 하나 이상의 적절한 유전체 재료로 만들어질 수도 있다. 패시베이션 층(315)은 저온 화학적 기상 증착(low temperature chemical vapor deposition; LTCVD)을 통해 형성될 수도 있지만, CVD, PVD, ALD, 몰딩 프로세스, 이들의 조합, 또는 등등과 같은 임의의 적절한 퇴적 프로세스가 또한 활용될 수도 있다. 패시베이션 층(315)이 형성된 이후, TSV(309)를 다시 노출시키기 위해 패시베이션 층(315)도 또한 박형화될 수도 있다. 한 실시형태에서, TSV(309)가 노출될 때까지 패시베이션 층(315)을 박형화 하기 위해 화학적 기계적 연마 프로세스가 사용될 수도 있다.
일단 제2 반도체 디바이스(303)가 준비되면, 제2 반도체 디바이스(303)는, 예를 들면, 하이브리드 결합을 사용하여 제1 반도체 디바이스(101)에 결합된다. 한 실시형태에서, 제1 반도체 디바이스(101)(예를 들면, 제1 웨이퍼 결합 층(109) 및 제1 전도성 웨이퍼 결합 재료(107))의 표면 및 제2 반도체 디바이스(303)(예를 들면, 제2 웨이퍼 결합 층(311) 및 제2 전도성 웨이퍼 결합 재료(313))의 표면은 초기에 활성화될 수도 있다. 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(303)의 상부 표면을 활성화하는 것은, 예로서, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스 플라즈마에 대한 노출, H2에 대한 노출, N2에 대한 노출, O2에 대한 노출, 또는 조합을 포함할 수도 있다. 습식 처리가 사용되는 실시형태에서, 예를 들면, RCA 세정이 사용될 수도 있다. 다른 실시형태에서, 활성화 프로세스는 다른 타입의 처리를 포함할 수도 있다. 활성화 프로세스는 제1 반도체 디바이스(101)와 제2 반도체 디바이스(303)의 하이브리드 결합을 돕는다.
활성화 프로세스 이후, 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(303)는 접촉하게 배치될 수도 있다. 하이브리드 결합이 활용되는 특정한 실시형태에서, 제1 전도성 웨이퍼 결합 재료(107)는 제2 전도성 웨이퍼 결합 재료(313)와 물리적으로 접촉하게 배치되고, 한편, 제1 웨이퍼 결합 층(109)은 제2 웨이퍼 결합 층(311)과 물리적으로 접촉하게 배치된다. 표면을 화학적으로 개질하는 활성화 프로세스에서, 재료 사이의 결합 프로세스는 물리적 접촉시 시작된다.
일단 물리적 접촉이 결합 프로세스를 시작하면, 그 다음, 어셈블리를 열 처리에 노출시키는 것에 의해 결합은 보강될 수도 있다. 한 실시형태에서, 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(303)는 제1 웨이퍼 결합 층(109)과 제2 웨이퍼 결합 층(311) 사이의 결합을 보강하기 위해 약 200 ℃와 약 400 ℃ 사이의 온도에 노출될 수도 있다. 그 다음, 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(303)는, 제1 전도성 웨이퍼 결합 재료(107) 및 제2 전도성 웨이퍼 결합 재료(313)의 재료에 대한 공융 지점 이상의 온도에 노출될 수도 있다. 이러한 방식으로, 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(303)의 융합은 하이브리드 결합된 디바이스를 형성한다.
추가적으로, 제1 반도체 디바이스(101)와 제2 반도체 디바이스(303) 사이의 하이브리드 결합을 개시하고 보강하기 위한 특정한 프로세스가 설명되었지만, 이들 설명은 예시적인 것으로 의도되며 실시형태를 제한하도록 의도되는 것은 아니다. 오히려, 베이킹, 어닐링, 가압, 또는 다른 결합 프로세스의 임의의 적절한 조합 또는 프로세스의 조합이 활용될 수도 있다. 그러한 모든 프로세스는 실시형태의 범위 내에 포함되도록 완전히 의도된다.
추가적으로, 하이브리드 결합이 제1 반도체 디바이스(101)를 제2 반도체 디바이스(303)에 결합하는 하나의 방법으로서 설명되었지만, 이것은 또한 단지 예시적인 것으로 의도되며 실시형태를 제한하는 것으로 의도되지는 않는다. 오히려, 융합 결합, 구리 대 구리 결합, 또는 등등과 같은 임의의 적절한 결합 방법, 또는 심지어, 예를 들면, 볼 그리드 어레이를 사용하는 솔더 결합도 또한 활용될 수도 있다. 제1 반도체 디바이스(101)를 제2 반도체 디바이스(303)에 결합하는 임의의 적절한 방법이 활용될 수도 있다.
도 4는, 일단 제2 반도체 디바이스(303)가 제1 반도체 디바이스(101)에 결합되면, 제2 반도체 디바이스(303), 제1 반도체 디바이스(101), 및 TIV(301)는 제2 봉지재(401)로 캡슐화될 수도 있다는 것을 예시한다. 한 실시형태에서, 제2 반도체 디바이스(303), 제1 반도체 디바이스(101), 및 TIV(301)는, 도 2a 및 도 2b와 관련하여 상기에서 설명되는 바와 같은 제1 반도체 디바이스(101)의 캡슐화와 유사한 프로세스를 사용하여 캡슐화될 수도 있다. 일단 캡슐화되면, 제2 반도체 디바이스(303), 제1 반도체 디바이스(101), TIV(301) 및 제2 봉지재(401)는 TIV(301) 및 TSV(309)를 노출시키도록 평탄화될 수도 있다.
다른 실시형태에서, 몰딩 화합물과 같은 봉지재를 사용하여 제2 반도체 디바이스(303) 및 TIV(301)를 캡슐화하는 대신, 제2 반도체 디바이스(303) 및 TIV(301)는 갭 충전 유전체 재료를 사용하여 캡슐화될 수 있다(이 경우 TIV(301)는 유전체 관통 비아(through dielectric via; TDV)로 간주될 수 있음). 몇몇 실시형태에서, 갭 충전 유전체 재료는 임의의 적절한 프로세스를 사용하여 퇴적되는, 다른 산화물 또는 질화물과 같은 실리콘 이산화물, 실리콘 질화물, 또는 등등과 같은 비 폴리머(non-polymer)를 포함할 수도 있다. 예를 들면, 갭 충전 재료는 CVD, PECVD 또는 ALD 퇴적 프로세스, FCVD, 또는 스핀 온 글래스(spin-on-glass) 프로세스에 의해 형성될 수도 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 퇴적 프로세스가 활용될 수도 있다.
제2 봉지재(401)의 형성 및/또는 배치 이전에 TIV(301)를 형성하는 대신, 갭 충전 재료가 제2 봉지재(401)에 대해 활용되는 여전히 다른 실시형태에서, TIV(301)(또는 TDV)는, 제2 봉지재(401)의 형성 및/또는 배치 이후에 형성될 수도 있다. 그러한 실시형태에서, 제2 반도체 디바이스(303)가 배치될 수도 있고 갭 충전 재료가 제2 반도체 디바이스(303)를 캡슐화하도록 배치될 수도 있다. 일단 갭 충전 재료가 배치되면, 기저의 제1 전도성 웨이퍼 결합 재료(107)를 노출시키기 위해, 포토리소그래피 마스킹 및 에칭 프로세스가 사용되어 제2 반도체 디바이스(303) 사이의 갭 충전 재료를 통해 개구를 형성할 수도 있다.
일단 개구가 형성되면, 개구는, 몇몇 실시형태에서, 라이너를 포함하는 전도성 재료로 충전될 수도 있다. 라이너는, 예를 들면, 임의의 적절한 유전체 재료가 사용될 수도 있지만, 테트라에틸오르쏘실리케이트(TEOS) 또는 실리콘 질화물로부터 형성되는 산화물일 수도 있다. 라이너는, 물리적 기상 증착 또는 열 프로세스와 같은 다른 적절한 프로세스가 사용될 수도 있지만, 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 사용하여 형성될 수도 있다. 추가적으로, 라이너는 약 0.1 ㎛와 약 5 ㎛ 사이, 예컨대 약 1 ㎛의 두께로 형성될 수도 있다.
일단 라이너가 개구의 측벽 및 저부를 따라 형성되면, 배리어 층이 형성될 수도 있고 개구의 나머지는 전도성 재료로 충전될 수도 있다. 전도성 재료는 구리를 포함할 수도 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합, 및 등등과 같은 다른 적절한 재료가 활용될 수도 있다. 전도성 재료는 씨드 층 상에 구리를 전기 도금하는 것, TSV 개구를 충전 및 과충전하는 것에 의해 형성될 수도 있다. 일단 개구가 충전되면, 과잉 라이너, 배리어 층, 씨드 층, 및 개구 외부의 전도성 재료는 화학적 기계적 연마(CMP)와 같은 평탄화 프로세스를 통해 제거될 수도 있지만, 임의의 적절한 제거 프로세스가 사용될 수도 있다.
도 4는, 제2 봉지재(401) 위에 하나 이상의 층을 갖는 재배선 구조체(redistribution structure)(403)의 형성을 추가적으로 예시한다. 몇몇 실시형태에서, 재배선 구조체(403)는, 처음에, 제2 봉지재(401) 위에 제1 재배선 패시베이션 층(404)을 형성하는 것에 의해 형성될 수도 있다. 한 실시형태에서, 제1 재배선 패시베이션 층(404)은 폴리벤즈옥사졸(PBO)일 수도 있지만, 폴리이미드 또는 폴리이미드 유도체, 예컨대 저온 경화 폴리이미드와 같은 임의의 적절한 재료가 대안적으로 활용될 수도 있다. 제1 재배선 패시베이션 층(404)은, 예를 들면, 스핀 코팅 프로세스를 사용하여 약 5 ㎛와 약 17 ㎛사이, 예컨대 약 7 ㎛의 두께로 배치될 수도 있지만, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수도 있다.
일단 제1 재배선 패시베이션 층(404)이 형성되면, 제2 반도체 디바이스(303) 및 TIV(301)에 전기적 연결을 행하기 위해, 제1 재배선 비아(405)는 제1 재배선 패시베이션 층(404)을 통해 형성될 수도 있다. 한 실시형태에서, 제1 재배선 비아(405)는, 예를 들면, 제1 재배선 패시베이션 층(404)이, 초기에, 예를 들면, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 개구를 형성하도록 패턴화되는 다마신 프로세스를 사용하는 것, 또는 제1 재배선 패시베이션 층(404)의 재료가 감광성인 경우, 제1 재배선 패시베이션 층(404)의 재료를 노출시키고 현상하는 것에 의해 형성될 수도 있다. 일단 패턴화되면, 개구는 구리와 같은 전도성 재료로 충전되고 임의의 과잉 재료는, 예를 들면, 화학적 기계적 연마와 같은 평탄화 프로세스를 사용하여 제거된다. 그러나, 임의의 적절한 프로세스 또는 재료가 활용될 수도 있다.
제1 재배선 비아(405)가 형성된 이후, 제1 재배선 층(407)이 제1 재배선 비아(405) 위에 형성되어 그와 전기적으로 연결된다. 한 실시형태에서, 제1 재배선 층(407)은 제2 재배선 패시베이션 층(408)을 초기에 형성하는 것에 의해 형성될 수도 있다. 한 실시형태에서, 제2 재배선 패시베이션 층(408)은 폴리벤즈옥사졸(PBO)일 수도 있지만, 폴리이미드 또는 폴리이미드 유도체, 예컨대 저온 경화 폴리이미드와 같은 임의의 적절한 재료가 대안적으로 활용될 수도 있다. 제2 재배선 패시베이션 층(408)은, 예를 들면, 스핀 코팅 프로세스를 사용하여 약 5 ㎛와 약 17 ㎛사이, 예컨대 약 7 ㎛의 두께로 배치될 수도 있지만, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수도 있다.
일단 제2 재배선 패시베이션 층(408)이 형성되면, 제1 재배선 비아(405)를 노출시키기 위해, 예를 들면, 포토리소그래피 에칭 프로세스를 사용하여 제2 재배선 패시베이션 층(408)을 통해 개구가 패턴화될 수도 있다. 일단 노출되면, CVD 또는 스퍼터링과 같은 적절한 형성 프로세스를 통해 티타늄 구리 합금의 씨드 층(도시되지 않음)이 형성될 수도 있다. 그 다음, 씨드 층을 덮도록 포토레지스트(또한 도시되지 않음)가 형성될 수도 있고, 그 다음, 포토레지스트는, 제1 재배선 층(407)이 위치되도록 소망되는 곳에 위치되는 씨드 층의 부분을 노출시키도록 패턴화될 수도 있다.
일단 포토레지스트가 형성되어 패턴화되면, 구리와 같은 전도성 재료가 도금과 같은 퇴적 프로세스를 통해 씨드 층 상에 형성될 수도 있다. 전도성 재료는 약 1 ㎛와 약 10 ㎛사이, 예컨대 약 4 ㎛의 두께를 가지도록 형성될 수도 있다. 그러나, 논의되는 재료 및 방법이 전도성 재료를 형성하기에 적절하지만, 이들 재료는 예시적인 것에 불과하다. AlCu 또는 Au와 같은 임의의 다른 적절한 재료, 및 CVD 또는 PVD와 같은 임의의 다른 적절한 형성 프로세스가 사용되어 제1 재배선 층(407)을 형성할 수도 있다.
일단 전도성 재료가 형성되면, 포토레지스트는 화학적 스트리핑 및/또는 애싱(ashing)과 같은 적절한 제거 프로세스를 통해 제거될 수도 있다. 추가적으로, 포토레지스트를 제거한 이후, 포토레지스트에 의해 피복되었던 씨드 층의 부분은, 예를 들면, 전도성 재료를 마스크로서 사용하는 적절한 에칭 프로세스를 통해 제거될 수도 있다.
일단 전도성 재료가 형성되면, 제3 재배선 패시베이션 층(410)이 형성될 수도 있다. 한 실시형태에서, 제3 재배선 패시베이션 층(410)은 폴리벤즈옥사졸(PBO)일 수도 있지만, 폴리이미드 또는 폴리이미드 유도체, 예컨대 저온 경화 폴리이미드와 같은 임의의 적절한 재료가 대안적으로 활용될 수도 있다. 제3 재배선 패시베이션 층(410)은, 예를 들면, 스핀 코팅 프로세스를 사용하여 약 5 ㎛와 약 17 ㎛사이, 예컨대 약 7 ㎛의 두께로 배치될 수도 있지만, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수도 있다.
일단 재분배 구조체(403)가 형성되면, 콘택 패드(409)가 형성될 수도 있다. 콘택 패드(409)는 알루미늄을 포함할 수도 있지만, 그러나 구리와 같은 다른 재료도 또한 사용될 수도 있다. 콘택 패드(409)는 스퍼터링과 같은 퇴적 프로세스를 사용하여 형성되어 재료의 층(도시되지 않음)을 형성할 수도 있고, 그 다음, 재료의 층의 일부는 적절한 프로세스(예컨대 포토리소그래피 마스킹 및 에칭)를 통해 제거되어 콘택 패드(409)를 형성할 수도 있다. 그러나, 임의의 다른 적절한 프로세스가 활용될 수도 있다. 콘택 패드(409)는 약 0.5 ㎛와 약 4 ㎛ 사이, 예컨대 약 1.45 ㎛의 두께를 가지도록 형성될 수도 있다. 그러나, 임의의 적절한 두께가 사용될 수도 있다.
콘택 패드(409) 위에 패시베이션 층(411)이 형성될 수도 있다. 패시베이션 층(411)은, 패시베이션 층(411)을 형성하기 위해, 예를 들면, 경화성 수지 또는 폴리이미드 코팅(예를 들면, 폴리이미드(polyimide; PI), 폴리벤즈옥사졸(PBO), 에폭시 필름, 또는 등등)을 사용하여 웨이퍼 위에 퇴적된다. 패시베이션 층(411)은 스핀 온 기술을 통해 퇴적되고, 그 다음, 예를 들면, 저온 경화 기술을 사용하여 경화될 수도 있다. 그러나, 임의의 적절한 코팅, 임의의 적절한 퇴적 기술, 및 임의의 적절한 경화 기술이 또한 사용될 수도 있다.
일단 패시베이션 층(411)이 형성되면, 언더범프 금속화부(underbump metallization; UBM)(412) 및 제1 외부 커넥터(413)가 형성될 수도 있다. 한 실시형태에서, UBM(412)은, 티타늄의 층, 구리의 층, 및 니켈의 층과 같은, 전도성 재료의 세 개의 층을 포함할 수도 있다. 그러나, 기술 분야에서 통상의 지식을 가진 자는, 크롬/크롬-구리 합금/구리/금의 배치, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, UBM(412)의 형성에 적절한 재료 및 층의 많은 적절한 배열이 존재한다는 것을 인식할 것이다. UBM(412)에 대해 사용될 수도 있는 임의의 적절한 재료 또는 재료의 층은, 실시형태의 범위 내에 포함되도록 완전히 의도된다.
한 실시형태에서, UBM(412)은, 콘택 패드(409)와의 물리적 및 전기적 접촉을 행하도록 패시베이션 층(411) 위에 그리고 패시베이션 층(411)을 통해 각각의 층을 형성하는 것에 의해 생성된다. 각각의 층의 형성은, 전기화학 도금과 같은 도금 프로세스를 사용하여 수행될 수도 있지만, 소망되는 재료에 따라 스퍼터링, 증착, 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 대안적으로 사용될 수도 있다. UBM(412)는 약 0.7 ㎛와 약 10 ㎛ 사이, 예컨대 약 5 ㎛의 두께를 가지도록 형성될 수도 있다.
제1 외부 커넥터(413)는 구리 필라(pillar)와 같은 전도성 필라일 수도 있다. 한 실시형태에서, 전도성 필라는, 초기에, 씨드 층을 형성하는 것, 그 다음, 전도성 필라가 위치되도록 소망되는 곳에 씨드 층을 노출시키는 개구를 갖는 포토레지스트를 도포하고 패턴화하는 것에 의해 형성될 수도 있다. 구리, 텅스텐, 다른 전도성 금속, 또는 등등과 같은 전도성 재료는, 그 다음, 전기 도금, 무전해 도금, 또는 등등과 같은 프로세스를 사용하여 포토레지스트 내에 형성될 수도 있다. 일단 형성되면, 포토레지스트는 제거되고 씨드 층은 전도성 재료를 마스크로서 사용하여 패턴화된다.
일단 제1 외부 커넥터(413)가 형성되면, 제1 외부 커넥터(413)를 보호하기 위해 제2 패시베이션 층(415)이 형성된다. 한 실시형태에서, 제2 패시베이션 층(415)은, CVD, PVD, ALD, 이들의 조합, 또는 등등과 같은 프로세스를 사용하여, 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 저유전율 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 초저유전율 유전체, 이들의 조합, 또는 등등과 같은 하나 이상의 적절한 유전체 재료로 이루어질 수도 있다. 그러나, 임의의 적절한 재료 및 프로세스가 활용될 수도 있다.
도 5는 제1 반도체 구조체(500)를 형성하기 위한 제1 캐리어 기판(201) 및 제1 접착제 층(203)의 제거 및 재구성된 웨이퍼(200)의 개별화를 예시한다. 한 실시형태에서, 제1 캐리어 기판(201)은 제1 접착 층(203)에서 지향된 에너지에 의해 제거될 수도 있고, 그에 의해, 그것의 접착력을 감소시키고 제1 접착 층(203) 및 제1 캐리어 기판(201) 둘 모두가 제거되는 것을 허용할 수도 있다.
일단 제1 캐리어 기판(201)으로부터 분리되면, 재구성된 웨이퍼(200)는 개별화된다. 한 실시형태에서, 개별화는 톱날(도시되지 않음)을 사용여 제1 반도체 디바이스(101) 사이에서 재구성된 웨이퍼(200)를 슬라이싱하는 것에 의해 수행될 수도 있고, 그에 의해, 제1 반도체 디바이스(101) 중 하나(제2 반도체 디바이스(303)의 각각이 그것에 결합되어 있음)를 제1 반도체 디바이스(101) 중 다른 하나(제2 반도체 디바이스(303)의 각각이 그것에 결합되어 있음)로부터 분리할 수도 있다.
도 6은, 제2 캐리어 기판(601), 제2 접착 층(603), 폴리머 층(605), 제1 재배선 층(607), 및 제2 통합 팬 아웃 관통 비아(TIV)(609)를 활용하는 다른 통합 팬 아웃 프로세스를 예시한다. 한 실시형태에서, 제2 캐리어 기판(601)은, 예를 들면, 유리 또는 실리콘 산화물과 같은 실리콘 기반의 재료, 또는 다른 재료, 예컨대 알루미늄 산화물, 이들 재료 중 임의의 것의 조합, 또는 등등을 포함한다. 제2 캐리어 기판(601)은 제1 반도체 구조체(500)와 같은 디바이스의 부착을 수용하기 위해 평면형이다.
제2 접착 층(603)은, 제2 캐리어 기판(601)에 대한 위에 놓이는 구조체의 부착을 보조하기 위해, 제2 캐리어 기판(601) 위에 배치될 수도 있다. 한 실시형태에서, 제2 접착 층(603)은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 충전제, 또는 이들의 조합과 같은 다이 부착 필름(die attached film; DAF)이고, 라미네이션 기술(lamination technique)을 사용하여 도포된다. 그러나, 임의의 다른 적절한 재료 및 형성 방법이 활용될 수도 있다.
폴리머 층(605)은 초기에 제2 접착 층(603) 위에 형성된다. 한 실시형태에서, 폴리머 층(605)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 저유전율 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 초저유전율 유전체, 이들의 조합, 또는 등등과 같은 하나 이상의 적절한 유전체 재료로 만들어질 수도 있다. 폴리머 층(605)은 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수도 있지만, 임의의 적절한 프로세스가 활용될 수도 있고, 약 0.5 ㎛와 약 5 ㎛ 사이의 두께를 가질 수도 있다.
일단 폴리머 층(605)이 형성되면, 언더범프 금속화 층 및 제1 재배선 층(607)이 폴리머 층(605) 위에 형성될 수도 있다. 한 실시형태에서, 언더범프 금속화 층은, 티타늄의 층, 구리의 층, 및 니켈의 층과 같은, 전도성 재료의 세 개의 층을 포함할 수도 있다. 그러나, 기술 분야에서 통상의 지식을 가진 자는, 크롬/크롬-구리 합금/구리/금의 배치, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 언더범프 금속화 층의 형성에 적절한 재료 및 층의 많은 적절한 배열이 존재한다는 것을 인식할 것이다. 언더범프 금속화 층에 대해 사용될 수도 있는 임의의 적절한 재료 또는 재료의 층은, 실시형태의 범위 내에 포함되도록 완전히 의도된다.
한 실시형태에서, 언더 범프 금속화 층은 폴리머 층(605) 위에 각각의 층을 형성하는 것에 의해 생성된다. 각각의 층의 형성은, 전기화학 도금과 같은 도금 프로세스를 사용하여 수행될 수도 있지만, 소망되는 재료에 따라 스퍼터링, 증착, 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 대안적으로 사용될 수도 있다. 언더범프 금속화 층은 약 0.7 ㎛와 약 10 ㎛ 사이, 예컨대 약 5 ㎛의 두께를 가지도록 형성될 수도 있다.
한 실시형태에서, 제1 재배선 층(607)은 일련의 유전체 층 내에 임베딩되는 일련의 전도성 층을 포함한다. 한 실시형태에서, 일련의 유전체 층 중 제1의 것은 폴리머 층(605) 위에 형성되고, 일련의 유전체 층 중 제1의 것은 폴리벤즈옥사졸(PBO)과 같은 재료일 수도 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적절한 재료가 활용될 수도 있다. 일련의 유전체 층 중 제1의 것은, 예를 들면, 스핀 코팅 프로세스를 사용하여 배치될 수도 있지만, 임의의 적절한 방법이 사용될 수도 있다.
일련의 유전체 층 중 제1의 것이 유전체 층이 형성된 이후, 일련의 유전체 층 중 제1의 것의 일부를 제거하는 것에 의해 일련의 유전체 층 중 제1의 것을 통해 개구가 만들어질 수도 있다. 개구는 적절한 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 형성될 수도 있지만, 일련의 유전체 층 중 제1의 것을 패턴화하기 위해, 임의의 적절한 프로세스 또는 프로세스들이 사용될 수도 있다.
일단 일련의 유전체 층 중 제1의 것이 형성되고 패턴화되면, 일련의 전도성 층 중 제1의 것은 일련의 유전체 층 중 제1의 것 위에 그리고 일련의 유전체 층 중 제1의 것 내에 형성되는 개구를 통해 형성된다. 한 실시형태에서, 일련의 전도성 층 중 제1의 것은, 초기에, CVD 또는 스퍼터링과 같은 적절한 형성 프로세스를 통해 티타늄 구리 합금의 씨드 층(도시되지 않음)을 형성하는 것에 의해 형성될 수도 있다. 그 다음, 씨드 층을 덮도록 포토레지스트(또한 도시되지 않음)가 형성될 수도 있고, 그 다음, 포토레지스트는 일련의 전도성 층 중 제1의 것이 위치되도록 소망되는 곳에 위치되는 씨드 층의 부분을 노출시키도록 패턴화될 수도 있다.
일단 포토레지스트가 형성되어 패턴화되면, 구리와 같은 전도성 재료가 도금과 같은 퇴적 프로세스를 통해 씨드 층 상에 형성될 수도 있다. 전도성 재료는 약 1 ㎛와 약 10 ㎛사이, 예컨대 약 5 ㎛의 두께를 가지도록 형성될 수도 있다. 그러나, 논의되는 재료 및 방법이 전도성 재료를 형성하기에 적절하지만, 이들 재료는 예시적인 것에 불과하다. AlCu 또는 Au와 같은 임의의 다른 적절한 재료, 및 CVD 또는 PVD와 같은 임의의 다른 적절한 형성 프로세스가 사용되어 일련의 전도성 층 중 제1의 것을 형성할 수도 있다. 일단 전도성 재료가 형성되면, 포토레지스트는 애싱과 같은 적절한 제거 프로세스를 통해 제거될 수도 있다. 추가적으로, 포토레지스트를 제거한 이후, 포토레지스트에 의해 피복되었던 씨드 층의 부분은, 예를 들면, 전도성 재료를 마스크로서 사용하는 적절한 에칭 프로세스를 통해 제거될 수도 있다.
일단 일련의 전도성 층 중 제1의 것이 형성되면, 일련의 유전체 층 중 제2의 것 및 일련의 전도성 층 중 제2의 것은, 일련의 유전체 층 중 제1의 것 및 일련의 전도성 층 중 제1의 것과 유사한 단계를 반복하는 것에 의해 형성될 수도 있다. 이들 단계는, 일련의 전도성 층의 각각을 일련의 전도성 층 중 기저의 것에 전기적으로 연결하기 위해 소망에 따라 반복될 수도 있고, 일련의 전도성 층 중 최상부의 것 및 일련의 유전체 층 중 최상부의 것이 형성될 때까지 소망에 따라 종종 반복될 수도 있다. 한 실시형태에서, 일련의 전도성 층 및 일련의 유전체 층의 퇴적 및 패턴화는, 제1 재배선 층(607)이 소망되는 수의 층을 가질 때까지 계속될 수도 있지만, 임의의 적절한 수의 개개의 층이 활용될 수도 있다.
일단 제1 재배선 층(607)이 제2 캐리어 기판(601) 위에 형성되면, 제2 TIV(609)는 제1 재배선 층(607)과 전기적으로 연결되어 형성된다. 한 실시형태에서, 제2 TIV(609)는, 초기에, 씨드 층(별도로 예시되지 않음)을 형성하는 것에 의해 형성될 수도 있다. 한 실시형태에서, 씨드 층은, 후속하는 프로세싱 단계 동안 더 두꺼운 층의 형성을 보조하는 전도성 재료의 얇은 층이다. 씨드 층은 약 1,000 Å 두께의 티타늄 층, 후속하여 약 5,000 Å 두께의 구리 층을 포함할 수도 있다. 씨드 층은, 소망되는 재료에 따라, 스퍼터링, 증착, 또는 PECVD 프로세스와 같은 프로세스를 사용하여 생성될 수도 있다. 씨드 층은 약 0.3 ㎛와 약 1 ㎛ 사이, 예컨대 약 0.5 ㎛의 두께를 가지도록 형성될 수도 있다.
일단 씨드 층이 형성되면, 포토레지스트(또한 예시되지 않음)가 씨드 층 위에 배치된다. 한 실시형태에서, 포토레지스트는, 약 50 ㎛와 약 250 ㎛ 사이, 예컨대 약 120 ㎛의 높이까지, 예를 들면, 스핀 코팅 기술을 사용하여 씨드 층 상에 배치될 수도 있다. 일단 제자리에 배치되면, 그 다음, 화학 반응을 유도하기 위해 포토레지스트를 패턴화된 에너지 소스(예를 들면, 패턴화된 광원)에 노출시키는 것에 의해 포토레지스트가 패턴화될 수도 있고, 그에 의해, 패턴화된 광원에 노출되는 포토레지스트의 부분에서 물리적 변화를 유도한다. 그 다음, 소망되는 패턴에 따라, 물리적 변화를 활용하고 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하기 위해 현상액이 노출된 포토레지스트에 도포된다. 한 실시형태에서, 포토레지스트 안으로 형성되는 패턴은 제2 TIV(609)에 대한 패턴이다. 제2 TIV(609)는, 후속하여 부착된 디바이스의 상이한 측 상에 위치될 정도의 그러한 배치로 형성된다. 그러나, 제2 TIV(609)의 패턴에 대한 임의의 적절한 배열이 활용될 수도 있다.
한 실시형태에서, 제2 TIV(609)는, 구리, 텅스텐, 다른 전도성 금속, 또는 등등과 같은 하나 이상의 전도성 재료로부터 포토레지스트 내에서 형성되고, 예를 들면, 전기 도금, 무전해 도금, 또는 등등에 의해 형성될 수도 있다. 예를 들면, 씨드 층 및 포토레지스트가 전기 도금 용액에 잠기거나 또는 침지되는 전기 도금 프로세스가 사용된다. 씨드 층 표면은, 전기 도금 프로세스에서 씨드 층이 캐소드로서 기능하도록, 외부 DC 전력 공급부의 음극 쪽에 전기적으로 연결된다. 구리 애노드와 같은 고체 전도성 애노드도 또한 용액에 침지되어 전력 공급부의 양극 쪽에 부착된다. 애노드로부터의 원자는 용액 안으로 용해되고, 이로부터 캐소드, 예를 들면, 씨드 층이 용해된 원자를 획득하고, 그에 의해, 포토레지스트의 개구 내에 씨드 층의 노출된 전도성 영역을 도금한다.
일단 제2 TIV(609)가 포토레지스트 및 씨드 층을 사용하여 형성되면, 포토레지스트는 적절한 제거 프로세스를 사용하여 제거될 수도 있다. 한 실시형태에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 프로세스(plasma ashing process)가 사용될 수도 있는데, 그에 의해, 포토레지스트의 온도는, 포토레지스트가 열분해를 겪고 제거될 수도 있을 때까지 증가될 수도 있다. 그러나, 습식 스트립과 같은 임의의 다른 적절한 프로세스가 활용될 수도 있다. 포토레지스트의 제거는, 씨드 층의 기저의 부분을 노출시킬 수도 있다.
일단 노출되면, 씨드 층의 노출된 부분의 제거가 수행될 수도 있다. 한 실시형태에서, 씨드 층의 노출된 부분(예를 들면, 제2 TIV(609)에 의해 피복되지 않는 부분)은, 예를 들면, 습식 또는 건식 에칭 프로세스에 의해 제거될 수도 있다. 예를 들면, 건식 에칭 프로세스에서, 반응물은 마스크로서 제2 TIV(609)를 사용하여 씨드 층을 향해 지향될 수도 있다. 다른 실시형태에서, 씨드 층의 노출된 부분을 제거하기 위해, 에천트는 분무될 수도 있거나 또는 다르게는 씨드 층과 접촉할 수도 있다. 씨드 층의 노출된 부분이 에칭된 이후, 제1 재배선층(607)의 일부가 제2 TIV(609) 사이에서 노출된다.
일단 제2 TIV(609)가 형성되면, 제1 재배선층(607) 상에 제1 반도체 구조체(500)가 배치될 수도 있다. 한 실시형태에서, 제1 반도체 구조체(500)는, 예를 들면, 픽 앤 플레이스(pick and place) 프로세스를 사용하여 배치될 수도 있다. 그러나, 제1 반도체 구조체(500)를 배치하는 임의의 다른 방법이 사용될 수도 있다.
도 6은, 일단 제1 반도체 구조체(500)가 배치되면, 제1 반도체 구조체(500) 및 제2 TIV(609)가 제3 봉지재(611)로 캡슐화될 수 있다는 것을 추가적으로 예시한다. 한 실시형태에서, 제1 반도체 구조체(500) 및 제2 TIV(609)는 도 2a 및 도 2b와 관련하여 상기에서 설명되는 바와 같은 제1 반도체 디바이스(101)의 캡슐화와 유사한 프로세스를 사용하여 캡슐화될 수도 있다. 일단 캡슐화되면, 제1 반도체 구조체(500) 및 제2 TIV(609) 및 제3 봉지재(611)는 제1 반도체 구조체(500) 및 제2 TIV(609)를 노출시키도록 평탄화될 수도 있다.
도 7은, 일단 제1 반도체 구조체(500)와 제2 TIV(609)가 캡슐화되면, 제1 반도체 구조체(500) 및 제2 TIV(609)를 인터커넥트하기 위해, 제2 재배선 층(701)이 형성된다는 것을 예시한다. 한 실시형태에서, 제2 재배선 층(701)은 (도 6과 관련하여 상기에서 설명되는) 제1 재배선 층(607)의 형성과 유사하게 형성될 수도 있다. 예를 들면, 일련의 패시베이션 층 및 전도성 층은 전도성 라우팅의 하나 이상의 층을 형성하도록 퇴적 및 평탄화된다. 그러나, 임의의 적절한 방법 및 재료가 활용될 수도 있다.
특정한 실시형태에서, 세 개의 전도성 층이 형성될 수도 있다. 그러나, 세 개의 전도성 층의 사용은 예시적인 것으로 의도되며 제한하도록 의도되는 것은 아니다. 오히려, 임의의 적절한 수의 전도성 층 및 패시베이션 층이 활용될 수도 있고, 그러한 모든 수의 층은 실시형태의 범위 내에 완전히 포함되도록 의도된다.
도 7은 제2 재배선 층(701)과 전기적으로 접촉하기 위한 제3 외부 커넥터(703)의 형성을 추가로 예시한다. 한 실시형태에서, 제3 외부 커넥터(703)는 제2 재배선 층(701) 상에 배치될 수도 있고, 솔더와 같은 공융 재료를 포함하는 볼 그리드 어레이(ball grid array; BGA)일 수도 있지만, 임의의 적절한 재료가 사용될 수도 있다. 옵션 사항으로, 제3 외부 커넥터(703)와 제2 재배선 층(701) 사이에 언더범프 금속화부가 활용될 수도 있다. 제3 외부 커넥터(703)가 솔더 범프인 한 실시형태에서, 제3 외부 커넥터(703)는 다이렉트 볼 드랍(direct ball drop) 프로세스와 같은 볼 드랍 방법을 사용하여 형성될 수도 있다. 다른 실시형태에서, 솔더 범프는, 초기에, 증착, 전기 도금, 인쇄, 솔더 전사(solder transfer)와 같은 임의의 적절한 방법을 통해 주석 층을 형성하는 것, 및, 그 다음, 재료를 소망되는 범프 형상으로 성형하기 위해 리플로우(reflow)를 수행하는 것에 의해 형성될 수도 있다. 일단 제3 외부 커넥터(703)가 형성되면, 그 구조체가 추가 프로세싱에 적합하다는 것을 보장하기 위한 테스트가 수행될 수도 있다.
도 7은 또한 제1 반도체 구조체(500)로부터의 제2 캐리어 기판(601)의 결합 해제(debonding)를 예시한다. 한 실시형태에서, 제3 외부 커넥터(703) 및, 따라서, 제1 반도체 구조체(500)를 포함하는 구조체는 링 구조체에 부착될 수도 있다. 링 구조체는, 결합 해제 프로세스 동안 그리고 그 이후에 구조체에 대한 지지 및 안정성을 제공하도록 의도되는 금속 고리일 수도 있다. 한 실시형태에서, 제3 외부 커넥터(703)는, 예를 들면, 자외선 테이프를 사용하여 링 구조체에 부착되지만, 임의의 다른 적절한 접착제 또는 연결 장치(attachment)가 사용될 수도 있다. 일단 부착되면, 제2 접착 층(603)이 조사될 수도 있고 제2 접착 층(603) 및 제2 캐리어 기판(601)이 물리적으로 제거될 수도 있다.
일단 제2 캐리어 기판(601)이 제거되고 폴리머 층(605)이 노출되면, 예를 들면, 폴리머 층(605)은 레이저 드릴링 방법을 사용하여 패턴화될 수도 있는데, 그에 의해, 기저의 제1 재배선 층(607)을 노출시키기 위해 제거되도록 소망되는 폴리머 층(605)의 부분을 향해 레이저가 지향된다. 레이저 드릴링 프로세스 동안, 드릴 에너지는 0.1 mJ에서부터 약 60 mJ까지의 범위 내에 있을 수도 있고, 드릴 각도는, 폴리머 층(605)의 법선에 대해 약 0도(폴리머 층(605)에 수직임) 내지 약 85도일 수도 있다.
도 7은 제4 외부 연결부(707)의 배치를 추가적으로 예시한다. 한 실시형태에서, 제4 외부 연결부(707)는 마이크로범프 또는 붕괴 제어식 칩 연결(controlled collapse chip connection; C4) 범프와 같은 콘택 범프일 수도 있고 주석과 같은 재료, 또는 과거의 솔더, 은 또는 구리와 같은 다른 적절한 재료를 포함할 수도 있다. 제4 외부 연결부(707)가 주석 솔더 범프인 한 실시형태에서, 제4 외부 연결부(707)는, 초기에, 증착, 전기 도금, 인쇄, 솔더 전사, 볼 배치, 등등과 같은 임의의 적절한 방법을 통해 주석의 층을, 예를 들면, 약 100 ㎛의 두께로 형성하는 것에 의해 형성될 수도 있다. 일단 주석의 층이 구조체 상에 형성되면, 재료를 소망되는 범프 형상으로 성형하기 위해 리플로우가 수행된다.
도 7은 제1 패키지(710)에 대한 제4 외부 연결부(707)의 결합을 추가적으로 예시한다. 한 실시형태에서, 제1 패키지(710)는 제3 기판(709), 제3 반도체 디바이스(711), (제3 반도체 디바이스(711)에 결합되는) 제4 반도체 디바이스(713), (제4 외부 연결부(707)에 대한 전기적 연결을 위한) 제3 콘택 패드(715), 및 제2 봉지재(717)를 포함할 수도 있다. 한 실시형태에서, 제3 기판(709)은, 예를 들면, 제3 반도체 디바이스(711) 및 제4 반도체 디바이스(713)를 제4 외부 연결부(707)에 연결하기 위해 (예를 들면, 기판 비아를 통한) 내부 인터커넥트부를 포함하는 패키징 기판일 수도 있다.
다른 실시형태에서, 제3 기판(709)은 제3 반도체 디바이스(711) 및 제4 반도체 디바이스(713)를 제4 외부 연결부(707)에 연결하기 위해 중간 기판으로서 사용되는 인터포저일 수도 있다. 이 실시형태에서, 제3 기판(709)은, 예를 들면, 도핑된 또는 도핑되지 않은 실리콘 기판, 또는 실리콘 온 인슐레이터(SOI) 기판의 활성 층일 수도 있다. 그러나, 제3 기판(709)은 또한 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적절한 보호 및/또는 상호 배선 기능성(interconnection functionality)을 제공할 수도 있는 임의의 다른 기판일 수도 있다. 이들 및 임의의 다른 적절한 재료가 제3 기판(709)에 대해 사용될 수도 있다.
제3 반도체 디바이스(711)는, 로직 다이, 중앙 프로세싱 유닛(CPU) 다이, 메모리 다이(예를 들면, DRAM 다이), 이들의 조합, 또는 등등과 같은 의도된 목적을 위해 설계되는 반도체 디바이스일 수도 있다. 한 실시형태에서, 제3 반도체 디바이스(711)는, 특정한 기능성에 대해 소망될 때, 트랜지스터, 커패시터, 인덕터, 저항기, 제1 금속화 층(도시되지 않음), 및 등등과 같은 집적 회로 디바이스를 내부에 포함한다. 한 실시형태에서, 제3 반도체 디바이스(711)는 제1 반도체 구조체(500)와 연계하여 또는 동시에 작동하도록 설계되고 제조된다.
제4 반도체 디바이스(713)는 제3 반도체 디바이스(711)와 유사할 수도 있다. 예를 들면, 제4 반도체 디바이스(713)는 의도된 목적(예를 들면, DRAM 다이)을 위해 설계되며 소망되는 기능성을 위한 집적 회로 디바이스를 포함하는 반도체 디바이스일 수도 있다. 한 실시형태에서, 제4 반도체 디바이스(713)는 제1 반도체 구조체(500) 및/또는 제3 반도체 디바이스(711)와 연계하여 또는 동시에 작동하도록 설계된다.
제4 반도체 디바이스(713)는 제3 반도체 디바이스(711)에 결합될 수도 있다. 한 실시형태에서, 제4 반도체 디바이스(713)는, 예컨대 접착제를 사용하는 것에 의해, 제3 반도체 디바이스(711)와 물리적으로만 결합된다. 이 실시형태에서, 제4 반도체 디바이스(713) 및 제3 반도체 디바이스(711)는, 예를 들면, 와이어 결합(719)을 사용하여 제3 기판(709)에 전기적으로 연결될 수도 있지만, 임의의 적절한 전기적 결합이 활용될 수도 있다.
다른 실시형태에서, 제4 반도체 디바이스(713)는 물리적 그리고 전기적 둘 모두로 제3 반도체 디바이스(711)에 결합될 수도 있다. 이 실시형태에서, 제4 반도체 디바이스(713)는, 제4 반도체 디바이스(713)를 제3 반도체 디바이스(711)와 인터커넥트하기 위해, 제3 반도체 디바이스(711) 상의 제5 외부 연결부(도 7에서 별도로 예시되지 않음)와 연결되는 제4 외부 연결부(도 7에서 또한 별도로 예시되지 않음)를 포함할 수도 있다.
제3 콘택 패드(715)는, 제3 반도체 디바이스(711)와, 예를 들면, 제4 외부 연결부(707) 사이의 전기적 연결을 형성하기 위해, 제3 기판(709) 상에 형성될 수도 있다. 한 실시형태에서, 제3 콘택 패드(715)는 제3 기판(709) 내의 전기 라우팅 위에 형성되고 (예를 들면, 기판 비아를 통해) 그와 전기적으로 접촉할 수도 있다. 제3 콘택 패드(715)는 알루미늄을 포함할 수도 있지만, 그러나 구리와 같은 다른 재료가 또한 사용될 수도 있다. 제3 콘택 패드(715)는, 스퍼터링과 같은 퇴적 프로세스를 사용하여, 재료의 층(도시되지 않음)을 형성하도록 형성될 수도 있고, 그 다음, 재료의 층의 일부가 적절한 프로세스(예컨대, 포토리소그래피 마스킹 및 에칭)를 통해 제거되어 제3 콘택 패드(715)를 형성할 수도 있다. 그러나, 임의의 다른 적절한 프로세스가 제3 콘택 패드(715)를 형성하기 위해 활용될 수도 있다. 제3 콘택 패드(715)는 약 0.5 ㎛와 약 4 ㎛ 사이, 예컨대 약 1.45 ㎛의 두께를 가지도록 형성될 수도 있다.
제2 봉지재(717)는 제3 반도체 디바이스(711), 제4 반도체 디바이스(713), 및 제3 기판(709)을 캡슐화하고 보호하기 위해 사용될 수도 있다. 한 실시형태에서, 제2 봉지재(717)는 몰딩 화합물일 수도 있고 몰딩 디바이스(도 7에서 예시되지 않음)를 사용하여 배치될 수도 있다. 예를 들면, 제3 기판(709), 제3 반도체 디바이스(711), 및 제4 반도체 디바이스(713)는 몰딩 디바이스의 공동 내에 배치될 수도 있고, 공동은 기밀하게 밀봉될 수도 있다. 제2 봉지재(717)는, 공동이 기밀하게 밀봉되기 이전에 공동 내에 배치될 수도 있거나 그렇지 않으면 주입 포트를 통해 공동 안으로 주입될 수도 있다. 한 실시형태에서, 제2 봉지재(717)는, 수지, 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합, 또는 등등과 같은 몰딩 화합물 수지일 수도 있다.
일단 제2 봉지재(717)가 제3 기판(709), 제3 반도체 디바이스(711), 및 제4 반도체 디바이스(713) 주위의 영역을 캡슐화하도록 제2 봉지재(717)가 공동 안으로 배치되면, 제2 봉지재(717)는, 최적의 보호를 위해 제2 봉지재(717)를 단단하게 하기 위해 경화될 수도 있다. 정확한 경화 프로세스가 제2 봉지재(717)에 대해 선택되는 특정한 재료에 적어도 부분적으로 의존하지만, 몰딩 화합물이 제2 봉지재(717)로서 선택되는 실시형태에서, 경화는 제2 봉지재(717)를 약 60 초 내지 약 3000 초, 예컨대, 약 600 초 동안 약 100 ℃와 약 130 ℃ 사이, 예컨대 약 125 ℃까지 가열하는 것과 같은 프로세스를 통해 발생할 수 있을 것이다. 추가적으로, 경화 프로세스를 더욱 잘 제어하기 위해 개시제 및/또는 촉매가 제2 봉지재(717) 내에 포함될 수도 있다.
그러나, 기술 분야에서 통상의 지식을 가진 자가 인식할 바와 같이, 상기에서 설명되는 경화 프로세스는 예시적인 프로세스에 불과하며, 본 실시형태를 제한하도록 의도되는 것은 아니다. 조사 또는 심지어 제2 봉지재(717)가 주위 온도에서 단단하게 되는 것을 허용하는 것과 같은 다른 경화 프로세스가 또한 사용될 수도 있다. 임의의 적절한 경화 프로세스가 사용될 수도 있으며, 그러한 모든 프로세스는 본원에서 논의되는 실시형태의 범위 내에 포함되도록 완전히 의도된다.
일단 제4 외부 연결부(707)가 형성되면, 제4 외부 연결부(707)는 제3 콘택 패드(715)와 정렬되어 물리적 접촉하게 배치되고, 결합이 수행된다. 예를 들면, 제4 외부 연결부(707)가 솔더 범프인 실시형태에서, 결합 프로세스는, 제4 외부 연결부(707)의 온도가 제4 외부 연결부(707)가 액화되어 유동할 지점까지 상승되는 리플로우 프로세스를 포함할 수도 있으며, 그에 의해, 일단 제4 외부 연결부(707)가 재고화되면 제1 패키지(710)를 제4 외부 연결부(707)에 결합한다.
도 7은 또한 제1 패키지(710)와 제2 재배선 층(705) 사이에서의 언더필 재료(underfill material)(721)의 배치를 예시한다. 한 실시형태에서, 언더필 재료(721)는, 동작 동안 열의 발생에 의해 야기되는 응력과 같은 동작 및 환경 열화로부터 제1 패키지(710)를 보호하고 지지하기 위해 사용되는 보호 재료이다. 언더필 재료(721)는 제1 패키지(710)와 제2 재배선 층(705) 사이의 공간에서 주입되거나 또는 다르게는 형성될 수도 있고, 예를 들면, 제1 패키지(710)와 제2 재배선 층(705) 사이에 분배되는 액체 에폭시를 포함할 수도 있고, 그 다음, 단단하게 되도록 경화된다.
도 7은 개별화를 추가적으로 예시한다. 한 실시형태에서, 개별화는 톱날(별도로 예시되지 않음)을 사용하여 언더필 재료(721) 및 제3 봉지재(611)를 슬라이싱하는 것에 의해 수행될 수도 있다. 그러나, 기술 분야에서 통상의 지식을 가진 자가 인식할 바와 같이, 개별화를 위해 톱날을 활용하는 것은 하나의 예시적인 실시형태에 불과하며 제한하도록 의도되는 것은 아니다. 하나 이상의 에칭을 활용하는 것과 같은, 개별화를 수행하기 위한 임의의 방법이 활용될 수도 있다. 이들 방법 및 임의의 다른 적절한 방법이 구조체를 개별화하기 위해 활용될 수도 있다.
본원에서 논의되는 바와 같은 실시형태를 활용하는 것에 의해, 고성능 및 저비용 구조체가 제조될 수도 있다. 특히, 예를 들면, 하이브리드 결합을 사용하여 시스템 온 칩 디바이스를 와이드 I/O DRAM 디바이스와 통합하는 것에 의해, 디바이스 사이의 통로가 단축되어, 더 높은 성능을 허용한다. 추가적으로, 통합 팬 아웃 기술을 활용하는 것에 의해, 구조체는 또한 다른 패키지를 통합될 수 있어서, 디바이스가 소망되는 성능에 기초하여 상이한 디바이스 사이에서 소망되는 기능성(예를 들면, 메모리 분배)을 더욱 양호하게 라우팅하는 것을 허용할 수 있다.
도 8은, 제2 반도체 디바이스(303)가 후면 대 정면 구성으로 제1 반도체 디바이스(101)에 부착되는 다른 실시형태를 예시한다. 이 실시형태에서, (도 4와 관련하여 상기에서 설명되는 바와 같이) 제2 웨이퍼 결합 층(311) 및 제2 전도성 웨이퍼 결합 재료(313)를 제1 반도체 디바이스(101)에 결합하는 대신, TSV(309) 및 패시베이션 층(315)은 제1 반도체 디바이스(101)에 결합된다. 한 실시형태에서, TSV(309) 및 패시베이션 층(315)은, 예를 들면, 도 4와 관련하여 상기에서 설명되는 바와 같이, 하이브리드 결합 프로세스를 사용하여 제1 반도체 디바이스(101)에 결합될 수도 있다. 예를 들면, 패시베이션 층(315) 및 TSV(309)의 표면이 활성화될 수도 있고, 패시베이션 층(315) 및 TSV(309)는 제1 반도체 디바이스(101)와 물리적으로 접촉하도록 배치되고, 가열 프로세스가 수행된다. 그러나, 임의의 적절한 결합 프로세스가 활용될 수도 있다.
추가적으로, 일단 제2 반도체 디바이스(303)가 후면 대 정면 구성으로 결합되면, 프로세스 단계의 나머지는 도 4 내지 도 7과 관련하여 상기에서 설명되는 바와 같이 수행될 수도 있다. 특히, 제2 봉지재(401)가 배치되고(예를 들면, 도 4 참조), 제1 외부 커넥터(413)가 형성되고(예를 들면, 도 4 참조), 제1 반도체 구조체(500)가 배치되고 제2 TIV(609)로 캡슐화될 수도 있고(예를 들면, 도 6 참조), 제1 패키지(710)가 결합될 수도 있다(예를 들면, 도 7 참조). 그러나, 임의의 적절한 단계가 활용될 수도 있다.
후면 대 정면 구성 또는 정면 대 정면 및 후면 대 정면 구성의 임의의 적절한 조합을 활용하는 것에 의해, 제조를 위한 프로세스 윈도우는 열린 상태로 유지될 수 있다. 특히, 조합의 수를 가능한 한 넓게 유지하는 것은, 설계자가 수율, 비용, 및 시간에 대해 가장 적절한 방법으로 제조 프로세스를 재설계하는 것을 허용한다.
한 실시형태에 따르면, 반도체 디바이스는: 제1 메모리 디바이스에 결합되는 제1 시스템 온 칩 디바이스; 제1 메모리 디바이스에 결합되는 제2 시스템 온 칩 디바이스; 제1 시스템 온 칩 디바이스 및 제2 시스템 온 칩 디바이스를 둘러싸는 제1 봉지재; 제1 시스템 온 칩 디바이스, 제2 시스템 온 칩 디바이스, 및 제1 메모리 디바이스를 둘러싸는 제2 봉지재; 및 제2 봉지재의 제1 측으로부터 제1 봉지재의 제2 측으로 연장되는 관통 비아 - 관통 비아는 제1 봉지재의 외부에 위치됨 - 를 포함한다. 한 실시형태에서, 반도체 디바이스는 제1 시스템 온 칩 디바이스 및 관통 비아 둘 모두와 물리적으로 접촉하는 제1 재배선 층을 더 포함한다. 한 실시형태에서, 반도체 디바이스는 관통 비아와 물리적으로 접촉하는 제2 재배선 층을 더 포함하되, 제2 재배선 층은 제1 재배선 층과는 제1 메모리 디바이스의 반대 측 상에 있다. 한 실시형태에서, 제1 시스템 온 칩 디바이스는 하이브리드 결합을 사용하여 제1 메모리 디바이스에 결합된다. 한 실시형태에서, 제1 시스템 온 칩 디바이스는 정면 대 정면 구성으로 제1 메모리 디바이스에 결합된다. 한 실시형태에서, 제1 시스템 온 칩 디바이스는 후면 대 정면 구성으로 제1 메모리 디바이스에 결합된다. 한 실시형태에서, 제1 봉지재는 몰딩 화합물이다.
다른 실시형태에 따르면, 반도체 디바이스는: 관통 비아에 전기적으로 연결되는 제1 패키지; 관통 비아에 전기적으로 연결되는 제1 재배선 층; 제1 재배선 층에 전기적으로 연결되는 제1 시스템 온 칩 디바이스; 제1 재배선 층에 전기적으로 연결되는 제2 시스템 온 칩 디바이스; 제1 시스템 온 칩 디바이스 및 제2 시스템 온 칩 디바이스에 결합되는 메모리 디바이스; 제1 시스템 온 칩 디바이스 및 제2 시스템 온 칩 디바이스를 둘러싸는 제1 봉지재; 및 관통 비아, 제1 시스템 온 칩 디바이스, 제2 시스템 온 칩 디바이스, 메모리 디바이스, 및 제1 봉지재를 둘러싸는 제2 봉지재를 포함한다. 한 실시형태에서, 메모리 디바이스는 와이드 I/O 메모리 디바이스이다. 한 실시형태에서, 제1 시스템 온 칩 디바이스는 로직 디바이스이다. 한 실시형태에서, 반도체 디바이스는 제1 봉지재를 통해 연장되며 메모리 디바이스와 물리적으로 접촉하는 제2 인터포저 관통 비아(second through interposer via)를 더 포함한다. 한 실시형태에서, 메모리 디바이스는 정면 대 정면 구성으로 제1 시스템 온 칩 디바이스에 결합된다. 한 실시형태에서, 메모리 디바이스는 후면 대 정면 구성으로 제1 시스템 온 칩 디바이스에 결합된다. 한 실시형태에서, 메모리 디바이스는 하이브리드 결합을 사용하여 제1 시스템 온 칩 디바이스에 결합된다.
여전히 다른 실시형태에서, 반도체 디바이스를 제조하는 방법이 제공되는데, 그 방법은: 메모리 디바이스를 제공하는 것; 메모리 디바이스에 제1 시스템 온 칩 디바이스를 결합하는 것; 메모리 디바이스에 제2 시스템 온 칩 디바이스를 결합하는 것; 제1 시스템 온 칩 디바이스 및 제2 시스템 온 칩 디바이스를 제1 봉지재를 사용하여 캡슐화하는 것; 캡슐화 이후, 제1 시스템 온 칩 디바이스 및 제2 시스템 온 칩 디바이스를 재배선 층 - 재배선 층은 관통 비아에 전기적으로 연결됨 - 에 결합하는 것; 및 관통 비아, 제1 시스템 온 칩 디바이스 및 제2 시스템 온 칩 디바이스를 제2 봉지재를 사용하여 캡슐화하는 것을 포함한다. 한 실시형태에서, 메모리 디바이스를 제공하는 것은 제조자로부터 메모리 디바이스를 수용하는 것을 포함한다. 한 실시형태에서, 메모리 디바이스를 제공하는 것은 재구성된 웨이퍼를 형성하는 것을 포함한다. 한 실시형태에서, 제1 시스템 온 칩 디바이스를 결합하는 것은 제1 시스템 온 칩 디바이스를 메모리 디바이스에 하이브리드 결합하는 것을 포함한다. 한 실시형태에서, 하이브리드 결합은: 제1 시스템 온 칩 디바이스의 표면을 활성화시키는 것; 및 제1 시스템 온 칩 디바이스의 표면을 메모리 디바이스와 물리적으로 접촉시키는 것을 포함한다. 한 실시형태에서, 제1 봉지재는 유전체 재료이다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 인식해야 한다.
실시예
1. 반도체 디바이스로서,
제1 메모리 디바이스에 결합되는 제1 시스템 온 칩 디바이스;
상기 제1 메모리 디바이스에 결합되는 제2 시스템 온 칩 디바이스;
상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 둘러싸는 제1 봉지재(encapsulant);
상기 제1 시스템 온 칩 디바이스, 상기 제2 시스템 온 칩 디바이스, 및 상기 제1 메모리 디바이스를 둘러싸는 제2 봉지재; 및
상기 제2 봉지재의 제1 측(side)으로부터 상기 제1 봉지재의 제2 측으로 연장되는 관통 비아(through via) - 상기 관통 비아는 상기 제1 봉지재의 외부에 위치됨 - 를 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 제1 시스템 온 칩 디바이스 및 상기 관통 비아 둘 모두와 물리적으로 접촉하는 제1 재배선 층(redistribution layer)을 더 포함하는, 반도체 디바이스.
3. 제2항에 있어서,
상기 관통 비아와 물리적으로 접촉하는 제2 재배선 층을 더 포함하되, 상기 제2 재배선 층은 상기 제1 재배선 층과는 제1 메모리 디바이스의 반대 측 상에 있는, 반도체 디바이스.
4. 제1항에 있어서,
상기 제1 시스템 온 칩 디바이스는 하이브리드 결합(hybrid bond)을 사용하여 상기 제1 메모리 디바이스에 결합되는, 반도체 디바이스.
5. 제4항에 있어서,
상기 제1 시스템 온 칩 디바이스는 정면 대 정면 구성(face-to-face configuration)으로 상기 제1 메모리 디바이스에 결합되는, 반도체 디바이스.
6. 제4항에 있어서,
상기 제1 시스템 온 칩 디바이스는 후면 대 정면 구성(back-to-face configuration)으로 상기 제1 메모리 디바이스에 결합되는, 반도체 디바이스.
7. 제1항에 있어서,
상기 제1 봉지재는 몰딩 화합물인, 반도체 디바이스.
8. 반도체 디바이스로서,
관통 비아에 전기적으로 연결되는 제1 패키지;
상기 관통 비아에 전기적으로 연결되는 제1 재배선 층;
상기 제1 재배선 층에 전기적으로 연결되는 제1 시스템 온 칩 디바이스;
상기 제1 재배선 층에 전기적으로 연결되는 제2 시스템 온 칩 디바이스;
상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스에 결합되는 메모리 디바이스;
상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 둘러싸는 제1 봉지재; 및
상기 관통 비아, 상기 제1 시스템 온 칩 디바이스, 상기 제2 시스템 온 칩 디바이스, 상기 메모리 디바이스, 및 상기 제1 봉지재를 둘러싸는 제2 봉지재를 포함하는, 반도체 디바이스.
9. 제8항에 있어서,
상기 메모리 디바이스는 와이드 I/O 메모리 디바이스인, 반도체 디바이스.
10. 제9항에 있어서,
상기 제1 시스템 온 칩 디바이스는 로직 디바이스인, 반도체 디바이스.
11. 제8항에 있어서,
상기 제1 봉지재를 통해 연장되며 상기 메모리 디바이스와 물리적으로 접촉하는 제2 인터포저 관통 비아(second through interposer via)를 더 포함하는, 반도체 디바이스.
12. 제8항에 있어서,
상기 메모리 디바이스는 정면 대 정면 구성으로 상기 제1 시스템 온 칩 디바이스에 결합되는, 반도체 디바이스.
13. 제8항에 있어서,
상기 메모리 디바이스는 후면 대 정면 구성으로 상기 제1 시스템 온 칩 디바이스에 결합되는, 반도체 디바이스.
14. 제8항에 있어서,
상기 메모리 디바이스는 하이브리드 결합을 사용하여 상기 제1 시스템 온 칩 디바이스에 결합되는, 반도체 디바이스.
15. 반도체 디바이스를 제조하는 방법으로서,
메모리 디바이스를 제공하는 단계;
상기 메모리 디바이스에 제1 시스템 온 칩 디바이스를 결합하는 단계;
상기 메모리 디바이스에 제2 시스템 온 칩 디바이스를 결합하는 단계;
상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 제1 봉지재를 사용하여 캡슐화하는 단계;
상기 캡슐화 단계 이후, 상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 재배선 층 - 상기 재배선 층은 관통 비아에 전기적으로 연결됨 - 에 결합하는 단계; 및
상기 관통 비아, 상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 제2 봉지재를 사용하여 캡슐화하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
16. 제15항에 있어서,
상기 메모리 디바이스를 제공하는 단계는 제조자로부터 상기 메모리 디바이스를 수용하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
17. 제15항에 있어서,
상기 메모리 디바이스를 제공하는 단계는 재구성된 웨이퍼를 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
18. 제15항에 있어서,
상기 제1 시스템 온 칩 디바이스를 결합하는 단계는 상기 제1 시스템 온 칩 디바이스를 상기 메모리 디바이스에 하이브리드 결합하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
19. 제18항에 있어서,
상기 하이브리드 결합 단계는:
상기 제1 시스템 온 칩 디바이스의 표면을 활성화시키는 단계; 및
상기 제1 시스템 온 칩 디바이스의 상기 표면을 상기 메모리 디바이스와 물리적으로 접촉시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
20. 제15항에 있어서,
상기 제1 봉지재는 유전체 재료인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 메모리 디바이스에 결합되는 제1 시스템 온 칩 디바이스;
    상기 제1 메모리 디바이스에 결합되는 제2 시스템 온 칩 디바이스;
    상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 둘러싸는 제1 봉지재(encapsulant) - 상기 제1 봉지재는 상기 제1 메모리 디바이스의 측벽과 동일 평면 상에 있는 외부 표면을 갖고, 상기 외부 표면은 상기 제1 시스템 온 칩 디바이스 및 상기 제1 메모리 디바이스 사이의 경계면에 수직임 - ;
    상기 제1 시스템 온 칩 디바이스, 상기 제2 시스템 온 칩 디바이스, 및 상기 제1 메모리 디바이스를 둘러싸는 제2 봉지재;
    상기 제2 봉지재의 제1 측(side)으로부터 상기 제2 봉지재의 제2 측으로 연장되는 관통 비아(through via) - 상기 관통 비아는 상기 제1 봉지재의 외부에 위치됨 - ;
    상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스에 전기적으로 연결되는 제1 재배선 층(redistribution layer); 및
    패시베이션 층 내의 외부 커넥터 - 상기 외부 커넥터는 상기 제1 재배선 층을 상기 제1 시스템 온 칩 디바이스에 연결하고, 상기 패시베이션 층, 상기 제1 봉지재, 및 상기 제1 메모리 디바이스는 서로 동일 평면 상에 있음 -
    를 포함하는, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 관통 비아와 물리적으로 접촉하는 제2 재배선 층을 더 포함하되, 상기 제2 재배선 층은 상기 제1 재배선 층과는 제1 메모리 디바이스의 반대 측 상에 있는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 시스템 온 칩 디바이스는 하이브리드 결합(hybrid bond)을 사용하여 상기 제1 메모리 디바이스에 결합되는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 시스템 온 칩 디바이스는 정면 대 정면 구성(face-to-face configuration) 또는 후면 대 정면 구성(back-to-face configuration)으로 상기 제1 메모리 디바이스에 결합되는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 봉지재는 몰딩 화합물인, 반도체 디바이스.
  7. 반도체 디바이스로서,
    관통 비아에 전기적으로 연결되는 제1 패키지;
    상기 관통 비아에 전기적으로 연결되는 제1 재배선 층;
    상기 제1 재배선 층에 전기적으로 연결되는 제1 시스템 온 칩 디바이스;
    상기 제1 재배선 층에 전기적으로 연결되는 제2 시스템 온 칩 디바이스;
    상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스에 결합되는 메모리 디바이스;
    패시베이션 층 내의 외부 커넥터;
    상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 둘러싸는 제1 봉지재; 및
    상기 관통 비아, 상기 제1 시스템 온 칩 디바이스, 상기 제2 시스템 온 칩 디바이스, 상기 메모리 디바이스, 및 상기 제1 봉지재를 둘러싸는 제2 봉지재를 포함하고,
    상기 외부 커넥터는 상기 제1 재배선 층을 상기 제1 시스템 온 칩 디바이스에 연결하고, 상기 패시베이션 층, 상기 제1 봉지재, 및 상기 메모리 디바이스는 서로 동일 평면 상에 있는, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 봉지재를 통해 연장되며 상기 메모리 디바이스와 물리적으로 접촉하는 제2 인터포저 관통 비아(second through interposer via)를 더 포함하는, 반도체 디바이스.
  9. 반도체 디바이스를 제조하는 방법으로서,
    메모리 디바이스를 제공하는 단계;
    상기 메모리 디바이스에 제1 시스템 온 칩 디바이스를 결합하는 단계;
    상기 메모리 디바이스에 제2 시스템 온 칩 디바이스를 결합하는 단계;
    상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 제1 봉지재 - 상기 제1 봉지재는 상기 메모리 디바이스의 측벽과 동일 평면 상에 있는 외부 표면을 갖고, 상기 외부 표면은 상기 제1 시스템 온 칩 디바이스 및 상기 메모리 디바이스 사이의 경계면에 수직임 - 를 사용하여 캡슐화하는 단계;
    상기 캡슐화 단계 이후, 상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 재배선 층 - 상기 재배선 층은 관통 비아에 전기적으로 연결됨 - 에 결합하는 단계; 및
    상기 관통 비아, 상기 제1 시스템 온 칩 디바이스 및 상기 제2 시스템 온 칩 디바이스를 제2 봉지재를 사용하여 캡슐화하는 단계를 포함하고,
    상기 반도체 디바이스는 패시베이션 층 내의 외부 커넥터를 포함하고, 상기 외부 커넥터는 상기 재배선 층을 상기 제1 시스템 온 칩 디바이스에 연결하고, 상기 패시베이션 층, 상기 제1 봉지재, 및 상기 메모리 디바이스는 서로 동일 평면 상에 있는 것인, 반도체 디바이스를 제조하는 방법.
  10. 제9항에 있어서,
    상기 제1 시스템 온 칩 디바이스를 결합하는 단계는 상기 제1 시스템 온 칩 디바이스를 상기 메모리 디바이스에 하이브리드 결합하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
KR1020200068487A 2019-09-20 2020-06-05 반도체 디바이스 및 제조 방법 KR102450735B1 (ko)

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