KR20210134868A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210134868A
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

방법이 기판에 관통 비아 세트 - 관통 비아 세트는 기판의 두께를 부분적으로 관통함 - 를 형성하는 단계를 포함한다. 제1 커넥터들이 기판의 제1 면에서 관통 비아 세트 위에 형성된다. 기판은 다이들을 형성하도록 개별화된다. 다이들의 제1 면은 캐리어에 부착된다. 다이들은 관통 비아 세트를 노출시키기 위해 제2 면에서 시닝된다. 제2 커넥터들은 다이들의 제2 면에서 관통 비아 세트 위에 형성된다. 디바이스 다이가 제2 커넥터들에 본딩된다. 다이들과 디바이스 다이들은 다수의 패키지들로 개별화된다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
우선권 주장 및 교차 참조
본 출원은 2020년 5월 1일자로 출원되고 발명의 명칭이 "반도체 패키지 및 그 제조 방법(Semiconductor Package and Method of Manufacturing the Same)"인 가출원된 미국 특허 출원인 제63/018,595호르 우선권 주장하며, 이는 참조로 본 명세서에 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도에서의 개선은 최소 특징부(feature) 사이즈의 반복적인 감소의 결과였고, 이는 더 많은 컴포넌트들 주어진 영역에 통합되는 것을 허용한다. 전자 디바이스들을 축소시키는 것에 대한 수요가 증가함에 따라, 반도체 다이들의 더 작고 더 창의적인 패키징 기법들에 대한 요구가 출현하였다. 이러한 패키징 시스템들 일 예가 PoP(Package-on-Package) 기술이다. PoP 디바이스에서, 상단 반도체 패키지가 하단 반도체 패키지의 상단에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 보드(printed circuit board)(PCB) 상에 향상된 기능들 및 작은 풋프린트들을 갖는 반도체 디바이스들의 생산을 가능하게 한다.
본 개시의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의한다. 사실, 다양한 특징부들의 치수들은 논의의 명료화를 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1 내지 도 11, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 및 도 16c는 일부 실시예들에 따른, 칩릿(chiplet) 다이 스택의 형성에서의 중간 스테이지들의 단면도들을 예시한다.
도 17 내지 도 20은 일부 실시예들에 따른 통합 팬 아웃 패키지(integrated fan out package)의 형성에서의 중간 스테이지들의 단면도들을 예시한다.
도 21은 일부 실시예들에 따른 플립 칩 패키지(flip chip package)를 예시한다.
도 22는 일부 실시예들에 따른 기판 패키지 상의 웨이퍼 상의 칩을 예시한다.
도 23은 일부 실시예들에 따른 칩릿 다이 스택을 형성하는 공정 흐름을 예시한다.
도 24는 일부 실시예들에 따른 칩릿 다이 스택을 포함하는 통합 팬 아웃 패키지를 형성하기 위한 공정 흐름을 예시한다.
다음의 개시내용은 본 발명의 상이한 특징부들을 구현하기 위한 상이한 많은 실시형태들, 또는 예들을 제공한다. 본 개시를 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접 접촉으로 형성되는 실시예들을 포함할 수도 있고 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 특징부들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, 공간적으로 상대적인 용어들, 이를테면 "밑에 있는", "아래", "하부", "위에 있는", "상부" 등은 하나의 엘리먼트 또는 특징부의 도면들에서 예시된 바와 같은 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계에 대한 설명의 편의를 위해 본 개시에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 작업 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 (90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 개시에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
다이 스택과 다이 스택을 형성하기 위한 공정들이 일부 실시예들에 따라 제공된다. 기술이 발전함에 따라, 디바이스 다이들의 사이즈들은 유사한 컴포넌트들을 더 작은 공간들에 끼워맞춤으로써 적어도 부분적으로 감소하였다. 디바이스 다이들은 패키지의 상이한 기능성 양태들, 예컨대, 프로세서들, 메모리, 센서들, 안테나들 등이 물리적으로 가깝게 단일 패키지로 만들어지도록 패키지 포맷으로 결합될 수도 있다. 하나의 이러한 패키지 포맷은 칩릿이라고 지칭될 수도 있다. 본 개시에서 사용되는 바와 같이, 다양한 디바이스 다이들의 특정 기능들을 함께 모으는 다양한 디바이스 다이들의 패키지인 특정 유형의 다이 스택인 것으로 칩릿이 이해될 수도 있다. 결과적인 칩릿은 그러면 디바이스 다이가 사용될 수도 있는 것과 거의 동일한 방식으로 사용될 수 있다. 본 개시에서 설명되는 실시예들에 의해 만들어진 결과적인 구조체들이 칩릿이라고 하더라도, 실시예들은 임의의 다이 스택에 적용될 수도 있다는 것이 이해되어야 한다.
첨단 기술 노드들에서의 디바이스 다이들의 다운사이징 때문에, 이러한 디바이스 다이들(또는 상이한 기술 노드들로부터의 디바이스 다이들의 혼합체)을 사용하여 칩릿을 형성하는 것은 제조 허용오차들에 대한 제어를 증가시키는 것을 요구한다. 본 개시의 실시예들은 관통 비아(through-vias)의 세트의 3 μm 미만의 총 두께 변동을 성취하기 위해 전측 평탄화 기법(front side planarization technique)을 이용한다. 디바이스 다이들이 인터포저의 전측에 장착될 수도 있다는 사실에서 보면, 인터포저의 반대측은 관통 실리콘 비아의 세트를 노출시키도록 얇아졌지만, 대신에 실시예들은 인터포저를 뒤집고, 인터포저를 얇게 하여 실리콘 관통 비아들을 노출시키고, 그 다음에 인터포저의 뒤(현재 전측)에 디바이스 다이를 장착시킨다. 이 공정에 의해, 3 μm 미만의 총 두께 변동은 성취될 수도 있다. 본 개시의 실시예들은 본 개시의 발명의 주제를 만들거나 또는 사용하는 것을 가능하게 하는 예들을 제공하는데 사용되고, 본 기술분야의 통상의 기술자는 상이한 실시예들의 생각된 범위들 내에 남아 있는 동안 만들어질 수 있는 수정들을 곧바로 이해할 것이다. 다양한 도면들 및 예시적인 실시예들의 전체에 걸쳐, 유사한 참조 번호들이 유사한 엘리먼트들을 지정하기 위해 사용된다. 방법 실시예들이 특정 순서로 수행되고 있는 것으로서 논의될 수도 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수도 있다.
도 1 내지 도 11, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 및 도 16c는 본 개시의 일부 실시예들에 따른 칩릿 다이 스택의 형성에서의 중간 스테이지들의 단면도들을 예시한다. 대응하는 공정들은 도 23에 도시된 바와 같은 공정 흐름(800)에서 개략적으로 반영된다.
도 1은 웨이퍼(120)의 단면도를 예시한다. 웨이퍼(120)는 그 안에 복수의 디바이스 다이들(122)을 포함할 수도 있으며, 일련의 세 개의 디바이스 다이들(122)이 일 예로서 예시된다. 복수의 디바이스 다이들(122)은 동일한 설계들을 가질 수도 있다. 본 개시의 일부 실시예들에 따라, 웨이퍼(120)는 인터포저 웨이퍼이고 각각의 디바이스 다이들(122)은 인터포저들이다. 인터포저 디바이스 다이들(122)은 선택적인 액티브 및/또는 패시브 디바이스들을 포함할 수도 있으며, 이들 디바이스들은 집적 회로 디바이스들(126)로서 예시된다. 집적 회로 디바이스들(126)의 도면들은 다른 도면들에서 단순화를 위해 생략된다.
일부 실시예들에 따라, 디바이스 다이들(122)은 로직 다이들이며, 이것들은 주문형 집적회로(Application Specific Integrated Circuit)(ASIC) 다이들, 현장 프로그램가능 게이트 어레이(Field Programmable Gate Array)(FPGA) 다이들 등일 수도 있다. 예를 들어, 디바이스 다이들(122)은 중앙 프로세싱 유닛(Central Processing Unit)(CPU) 다이들, 그래픽 프로세싱 유닛(Graphic Processing Unit)(GPU) 다이들 등일 수도 있다.
본 개시의 일부 실시예들에 따라, 디바이스 다이(122)는 반도체 기판(124)을 포함한다. 반도체 기판(124)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 또는 GaN, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V 화합물 반도체로 형성될 수도 있다. 반도체 기판(124)은 또한 벌크 반도체 기판 또는 SOI(Semiconductor-On-Insulator) 기판일 수도 있다. STI(Shallow Trench Isolation) 영역들(도시되지 않음)이 반도체 기판(124)에서 액티브 영역들을 분리시키기 위해 반도체 기판(124)에 형성될 수도 있다.
관통 비아들(때때로 실리콘 관통 비아들 또는 관통 반도체 비아들이라고 함)(125)이 반도체 기판(24) 안으로 연장하도록 형성되는데, 관통 비아들(125)은 디바이스 다이(122)의 서로 반대측에 있는 측부(side)들의 특징부들을 전기적으로 상호 커플링하는데 사용된다. 관통 비아들(125)은 위에 있는 본드 패드들(132)에 전기적으로 연결된다.
본 개시의 일부 실시예들에 따라, 집적 회로 디바이스들(126)은 일부 실시예들에 따른 상보성 금속산화물 반도체(Complementary Metal-Oxide Semiconductor)(CMOS) 트랜지스터들, 저항기들, 커패시터들, 다이오드들 등을 포함할 수도 있다. 집적 회로 디바이스들(126)의 일부는 반도체 기판(124)의 상단 표면에 형성될 수도 있다. 집적 회로 디바이스들(126)의 세부사항들은 본 개시에서 예시되지 않는다.
상호연결 구조체(128)는 반도체 기판(124) 위에 형성된다. 일부 실시예들에 따라, 상호연결 구조체(128)는 반도체 기판(124) 위에 있고 집적 회로 디바이스들(126)에서의 트랜지스터들(도시되지 않음)의 게이트 스택들 사이의 공간을 충전하는 층간 유전체(Inter-Layer Dielectric)(ILD)(128a)를 포함한다. 일부 실시예들에 따라, ILD(128a)는 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-doped Phospho Silicate Glass), (FSG(Fluorine-doped Silicate Glass), 실리콘 산화물 등으로 형성된다. 본 개시의 일부 실시예들에 따라, ILD는 플라즈마 강화 화학 기상 증착(Plasma-Enhanced Chemical Vapor Deposition)(PECVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition)(LPCVD), 스핀 온 코팅, 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition)(FCVD) 등과 같은 퇴적 방법을 사용하여 형성된다.
접촉 플러그들(128b)은 ILD 안에 형성되고, 집적 회로 디바이스들(126)과 관통 비아들(125)을 위에 있는 금속 라인들 및 비아들에 전기적으로 연결하는데 사용된다. 본 개시의 일부 실시예들에 따라, 접촉 플러그들은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 합금들로부터 선택된 전도성 재료와 그러므로 그리고/또는 그것들의 다층들로 형성된다. 접촉 플러그들의 형성은 ILD 안에 접촉 개구부들을 형성하는 것, 전도성 재료(들)를 접촉 개구부들 속에 충전하는 것, 및 접촉 플러그들의 상단 표면들을 ILD의 상단 표면과 동일한 높이로 하기 위해 평탄화 공정(이를테면 화학 기계적 연마(Chemical Mechanical Polish)(CMP) 공정 또는 기계적 연삭 공정)을 수행하는 것을 포함할 수도 있다.
상호연결 구조체(128)는 ILD 및 접촉 플러그들 위에 복수의 유전체층들을 더 포함할 수도 있다. 금속 라인들(128c)과 비아들(128d)은 유전체층들(또한 금속간 유전체들(Inter-Metal Dielectrics)(IMD들)이라 지칭됨)에 형성된다. 동일한 레벨의 금속 라인들은 이후로는 금속층이라고 총칭된다. 본 개시의 일부 실시예들에 따라, 상호연결 구조체(128)는 각각의 금속층이 동일한 레벨에서 복수의 금속 라인들(128c)을 포함하는 복수의 금속층들을 포함한다. 이웃하는 금속층들의 금속 라인들(128c)은 비아들(128d)을 통해 상호연결된다. 금속 라인들(128c)과 비아들(128d)은 또는 구리 합금들로 형성될 수도 있고, 그것들은 다른 금속들로 또한 형성될 수 있다. 본 개시의 일부 실시예들에 따라, IMD들은 저 k 유전체 재료들로 형성된다. 저 k 유전체 재료들의 유전 상수들(k 값들)은, 예를 들어, 약 3.0 미만일 수도 있다. 유전체층들은 탄소 함유 저 k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수도 있다. 본 개시의 일부 실시예들에 따라, 유전체층들의 형성은 포로젠(porogen) 함유 유전체 재료를 퇴적하는 것과 그 다음의 포로젠을 몰아내기 위해 경화 공정을 수행하는 것을 포함하고, 그래서 나머지 유전체층들은 다공성이다.
상단 금속층(131)이 상호연결 구조체(128) 위에 형성된다. 일부 실시예들에 따라, 상단 금속층(131)은 금속 라인들(128c)의 형성에서 사용되는 것들과 유사한 재료들 및 공정들을 사용하여 형성된다. 표면 유전체층(130)은 상호연결 구조체(128)와 상단 금속층(131) 위에 형성된다. 일부 실시예들에 따라, 표면 유전체층(130)은 폴리머로 형성되며, 이 폴리머는 which 폴리벤족사졸(polybenzoxazole)(PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene)(BCB) 등을 포함할 수도 있다.
본드 패드들(132)은 디바이스 다이들(122)의 상단 표면 상에 그리고 상단 금속층(131) 상에 형성된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 802로서 예시된다. 일부 실시예들에 따라, 본드 패드들(132)은 집적 회로 디바이스들(126)에 (사용된다면), 그리고 관통 비아들(125)에 전기적으로 및 신호적으로 연결된다. 일부 실시예들에 따라, 본드 패드들(132)은 측방향 치수(lateral dimension) W1과 피치 P1을 갖는 마이크로 범프들이다. W1은 16 μm와 30 μm 사이에 있을 수도 있고 P1은 19 μm와 36 μm 사이에 있을 수도 있지만, 다른 치수들이 생각되고 사용될 수도 있다.
솔더 영역들(134)이 본드 패드들(132)의 상단에 형성될 수도 있다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 802로서 또한 예시된다. 본드 패드들(132) 및 솔더 영역들(134)의 형성은 금속 시드층을 퇴적하는 것, 포토 레지스트와 같은 도금 마스크를 형성하고 패터닝하는 것, 및 패터닝된 도금 마스크로 개구부들 안에 본드 패드들(132)과 솔더 영역들(134)을 도금하는 것을 포함할 수도 있다. 금속 시드층은 구리층, 또는 티타늄층 및 티타늄층 위의 구리층을 포함할 수도 있다. 도금된 본드 패드들(132)은 구리, 니켈, 팔라듐, 또는 그 복합층들을 포함할 수도 있다. 패터닝된 도금 마스크는 그 다음에 제거되며, 이어서 에칭 공정에 의해 도금 마스크에 의해 이전에 덮였던 금속 시드층의 부분들이 제거된다. 리플로우 공정이 그 다음에 솔더 영역들(134)을 리플로우하기 위해 수행된다.
도 1을 더 참조하면, 디바이스 다이들(122)은, 예를 들어, 프로브 카드(141)의 핀들을 솔더 영역들(134)과 접촉하게 함으로써 프로빙(probing)된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 804로서 예시된다. 프로브 카드(141)는 프로빙 디바이스(도시되지 않음)에 연결되며, 프로빙 디바이스는 디바이스 다이들(122)의 연결 및 기능을 결정하도록 구성되는 도구(도시되지 않음)에 전기적으로 연결된다. 디바이스 다이들(122)의 프로빙을 통해, 디바이스 다이들(122) 중 어느 것이 결함 다이들인지와, 디바이스 다이들(122) 중 어느 것이 기능하는 (양호한) 다이들인지가 결정될 수 있다. 솔더 영역들(134)은 밑에 있는 본드 패드들(132)보다 연성이라서, 프로브 카드(141)의 핀들은 본드 패드들(132)에 대해 더 나은 전기적 연결을 가질 수 있다. 일부 실시예들에서, 솔더 영역들(134)은 생략될 수도 있다. 일부 실시예들에서, 디바이스 다이들(122)은 개별화(singulation) 전이 아니라 개별화 후에 프로빙될 수도 있다(도 4 참조).
도 2를 참조하면, 프로빙 공정 후 솔더 영역들(134)은 일부 실시예들에 따라 에칭을 통해 제거된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 806으로서 예시된다. 다른 실시예들에 따라, 솔더 영역들(134)은 이때 에칭되지 않고, 최종 패키지에 남겨지거나 또는 공정의 나중의 스테이지에서 제거될 수도 있다. 후속 도면들에서, 솔더 영역들(134)은 예시되지 않는다. 그러나, 솔더 영역들(134)은 이들 도면들에서 여전히 존재할 수도 있(거나 또는 존재하지 않을 수도 있)다.
유전체층(136)이 본드 패드들(132) 위에 퇴적되고 본드 패드들(132) 사이의 공간들을 충전한다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 806으로서 예시된다. 유전체층(136)은 임의의 적절한 재료 및 퇴적 기법을 사용하여 퇴적될 수도 있다. 일부 실시예들에서, 유전체층(136)은 폴리머층이다. 유전체층(136)은 웨이퍼(120) 위에 용매에 용해되는 용질(예컨대, 폴리머)을 포함하는 용액을 퇴적함으로써 형성될 수도 있으며, 여기서 폴리머는 폴리이미드(polyimide)(PI), 폴리벤족사졸(PBO), 폴리아크릴레이트 등, 또는 그 조합들을 포함하고, 용매는 N-메틸-2-피롤리돈(N-Methyl-2-pyrrolidone)(NMP), 감마-부티로락톤(gamma-butyrolactone)(GBL), 에틸 락트레이트(ethyl lactate)(EL), 테트라하이드로퓨란(tetrahydrofuran)(THF), 디메틸포름아미드(dimethylformamide)(DMF) 등, 또는 그 조합들을 포함한다. 적합한 퇴적 방법, 이를테면 스핀 코팅이 유전체층(136)을 퇴적하는데 사용될 수도 있다.
일부 실시예들에서, 유전체층(136)이 웨이퍼(120) 위에 그리고 다이 커넥터들의 본드 패드들(132) 위에 퇴적된 후, 웨이퍼(120)에 대해 원위에 있는 유전체층(136)의 상부 표면(예컨대, 이 공정 스테이지에서의 용액)이 평평하다. 다음으로, 경화 공정이 유전체층(136)을 경화시키기 위해 수행된다. 경화 공정은 약 170 ℃내지 약 350 ℃의 온도에서, 약 1 시간 내지 약 4 시간의 지속시간 동안 수행될 수도 있다. 경화 후, 수축이 유발되어 유전체층(136)이 평평하지 않은(예컨대, 불균일, 비평면, 비평탄(non-level), 만곡, 또는 물결형) 표면이 될 수 있다. 예를 들어, 본드 패드들(132) 위의 (예컨대, 바로 위의) 유전체층(136)의 제1 부분의 두께가 두 개의 본드 패드들(132) 사이의 (예컨대, 표면 유전체층(130) 바로 위, 또는 본드 패드들(132)에 측방향으로(laterally) 인접한) 유전체층(136)의 제2 부분의 두께 미만이므로, 유전체층(136)의 제1 부분은 경화 후에 유전체층(136)의 제2 부분 미만으로 수축된다. 그 결과, 경화 공정 후, 유전체층(136)의 상부 표면은 밑에 있는 본드 패드들(132)의 패턴에 대응하여 오록 및 볼록 표면들 사이에서 교번하는 물결형일 수도 있다.
도 3에서, 유전체층(136)의 상부 표면은, 예를 들어 연삭 또는 화학 기계적 연마(CMP) 공정을 사용하여 평탄화됨으로써, 유전체층(136)의 상부 표면이 평평해지게 한다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 808로서 예시된다.
반도체 제조에서, 총 두께 변동(total thickness variation)(TTV)이 층 또는 디바이스의 두께의 변동을 특징화하는데 사용될 수도 있다. 예시된 실시예에서, 웨이퍼(120)(선택적인 상호연결 구조체(128) 및 본드 패드들(132)을 포함함)의 TTV는 웨이퍼(120)의 반도체 기판(124)의 하단 표면이 비교적 평평한 것으로 가정되므로 궁극적으로는 유전체층(136)의 상부 표면의 요철에 의해 결정된다. 예시된 실시예에서, 유전체층(136)의 TTV는 유전체층(136)의 최고점과 유전체층(136)의 상부 표면의 최저점 사이의 중간에 배치되는 평면으로부터의 유전체층(136)의 상부 표면에 의한 편차로서 계산될 수도 있다. 다르게 말하면, 유전체층(136)의 상부 표면의 최고점과 최저점 사이의 거리가, 일부 실시예들에서, 웨이퍼(120)의 TTV의 값의 두 배와 동일하다. 유전체층(136)의 평탄화 공정에 뒤이어, 웨이퍼(120)의 TTV는 3 μm 미만, 예를 들어, 0.3 μm와 3 μm 사이의 영이 아닌 값이다.
도 4에서, 웨이퍼(120)는 프레임(133)에 부착되고 개별화 공정(135)이 그 다음에, 예를 들어, 다이-소잉(sawing) 공정, 레이저 절단 공정 등을 사용하여 수행되어서, 웨이퍼(120)는 다이들(122)로 분리된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 810으로서 예시된다. 일부 실시예들에서, 다이들(122)은 매립(embed)된 디바이스들(126)로 인해 디바이스 다이들인 것으로 간주될 수도 있는 한편, 다른 실시예들에서, 다이들(122)은 액티브 디바이스들을 갖지 않을 수도 있지만, 패시브 디바이스들을 가질 수도 있거나 또는 인터포저일 수도 있다. 웨이퍼(120)로부터 개별화되는 공지된 알려진 양호한 다이들(known good dies)(KGD들)(122)은 후속 공정들에서 사용될 수도 있다. 다이들(122)이 테스트되지 않았으면, 그 다이들은, 예를 들어, 도 1에 관하여 위에서 논의된 것들과 유사한 공정들을 사용하여 테스트될 수도 있다. 테스트하는 공정을 통과하지 못했던 다이들(122)은 폐기(discard)되거나 또는 재활용될 수도 있다. 불합격된 다이들(122)을 제거함으로써 비용은 감소될 수 있다.
도 5에서, KGD들(122)은 뒤집혀서 캐리어 기판(148)에 장착될 수도 있다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 812로서 예시된다. 다이들(122)의 후측은 그러므로 다이들(122)의 전측이 되고 이후로는 그렇게 지칭된다. 캐리어 기판(148)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수도 있다. 캐리어 기판(148)은 웨이퍼일 수도 있어서, 다수의 패키지들이 캐리어 기판(148) 상에 동시에 형성될 수 있다.
릴리즈(release)층(도시되지 않음)이 다이들(122)의 각각과 캐리어 기판(148) 사이에 사용될 수도 있다. 릴리즈층은 폴리머계 재료로 형성될 수도 있으며, 이는 후속 단계들에서 캐리어 기판(148)과 함께 제거될 수도 있다. 일부 실시예들에서, 유전체층(136)은 릴리즈층으로서 이용될 수도 있다. 일부 실시예들에서, 릴리즈층은 가열될 때 자신의 접착제 성질을 상실하는 에폭시계 열적 릴리즈 재료, 이를테면 LTHC(light-to-heat-conversion) 릴리즈 코팅이다. 다른 실시예들에서, 릴리즈층은 UV 광들에 노출될 때 자신의 접착제 성질을 상실하는 자외선(UV) 접착제일 수도 있다. 릴리즈층은 액체로서 투입되고 경화될 수도 있으며, 캐리어 기판(148) 상에 적층되는 라미네이트 막일 수도 있다는 등등이다. 릴리즈층의 상단 표면은 평탄화될 수도 있고 높은 평탄도를 가질 수도 있다.
또한 도 5에서, 봉지재(encapsulant)(137)가 다이들(122) 위와 사이에 퇴적되어, 다이들(122)을 내부에 봉지(encapsulate)한다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 814로서 예시된다. 봉지재(137)는 이웃하는 다이들(122) 사이의 갭들을 충전한다. 봉지재(137)는 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지일 수도 있거나 또는 그러한 것을 포함할 수도 있고, 임의의 적합한 공정을 사용하여 퇴적될 수도 있다. 봉지 후, 봉지재(137)의 상단 표면은 다이들(122)의 상단 표면들보다 높다. 봉지재(137)는 하나의 층 또는 다수의 층들을 포함할 수도 있다.
다음으로, 도 6에서, 시닝 공정(thinning process)이 다이들(122)의 전측들에 수행된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 816으로서 예시된다. 시닝 공정은 관통 비아들(125)을 노출시키기 위해 다이들(122)의 반도체 기판(124)의 부분들을 제거하는 연삭 공정을 이용하여 수행될 수도 있다. 다이들(122) 위의 봉지재(137)는 또한 제거되고 다이들(122)을 측방향으로 둘러싸는 봉지재(137)는 기판(124)과 동일한 높이가 된다. 관통 비아(125) 돌출부를 먼저(디바이스 다이를 부착하기 전에) 형성함으로써, 다이들(122)의 총 두께 변동(TTV)은 감손된다. 반도체 기판(124) 위에 추가되는 각각의 구조체는 다이들(122)의 TTV가 0으로부터 더 멀어지게 할 것인데, 왜냐하면 퇴적 속도들 및 에칭 속도들이 다이들(122)의 표면들 전체에 걸쳐 상이하기 때문이다. 일반적으로, 평탄화 공정들은 구조체의 상부 표면을 평평하게 하는데 이용될 수도 있지만, 전체 캐리어 기판(148)을 가로지르는 것과 같이 표면이 더 넓을수록, 평탄화 결과로 생기는 높이 변동은 더 크다.
첨단 기술 노드들에서, 시닝 후의 관통 비아들(125)은 짧아져서, 15 μm 미만, 이를테면 약 3 μm 내지 약 10 μm이 된다. 관통 비아(125) 돌출을 공정에서 조기에(임의의 다이들이 다이들(122)에 부착되기 전에) 수행함으로써, TTV는 감소되는데, 디바이스 다이들의 부착에 의해 도입될 수 있는 두께 변동이 회피되기 때문이다. 감소된 TTV를 갖는 것은 그렇지 않으면 시닝 공정이 단축된 관통 비아들(125)에서 불량들을 유발할 수도 있기 때문에 유리하다.
다이들(122)의 뒤집음으로 인해, 관통 비아들(125)은 더 좁은 제1 폭에서 더 넓은 제2 폭으로 상단에서 하단으로 테이퍼(taper)질 수도 있다.
도 7에서, 시닝 공정 후, 선택적인 상호연결 구조체(138)가 관통 비아들(125) 위에 형성될 수도 있다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 818로서 예시된다. 상호연결 구조체(138)는 상호연결 구조체(128)의 형성과 유사하게 공정들 및 재료들을 사용하여 형성될 수도 있다. 언더 범프 금속화물들(under bump metallizations)(UBM들)(140)이 전측 상호연결 구조체(138)에 대한 외부 연결을 위해 형성된다. UBM들(140)은 상호연결 구조체(138)의 최상부 유전체층의 주 표면 위에 범프 부분들을 가지고 그 주 표면을 따라 연장하고, 상호연결 구조체(138)의 금속층들을 물리적으로 및 전기적으로 커플링하기 위해 상호연결 구조체(138)의 최상부 유전체층을 통해 연장되는 비아 부분들을 갖는다. 그 결과, UBM들(140)은 관통 비아들(125)에 전기적으로 커플링된다. UBM들(140)은 상호연결 구조체(138)의 금속 라인들과 동일한 재료로 그리고 유사한 공정들을 사용하여 형성될 수도 있다.
전도성 커넥터들(144)은 다음으로 UBM들(140) 상에 형성될 수도 있다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 818로서 또한 예시된다. 전도성 커넥터들(144)은 볼 그리드 어레이(ball grid array)(BGA) 커넥터들, 솔더 볼들, 금속 필러들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성 범프들 등일 수도 있다. 전도성 커넥터들(144)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 그것들의 조합과 같은 전도성 재료를 포함할 수도 있다. 일부 실시예들에서, 전도성 커넥터들(144)은 증발, 전기도금, 인쇄, 솔더 전사(solder transfer), 볼 배치 등을 통해 솔더의 층을 초기에 형성함으로써 형성된다. 일단 솔더층이 구조체 상에 형성되면, 재료를 원하는 범프 형상들로 성형하기 위해 리플로우가 수행될 수도 있다. 다른 실시예에서, 전도성 커넥터들(144)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러들(이를테면 구리 필러)을 포함한다. 금속 필러들은 솔더가 없을 수도 있고 실질적으로 수직 측벽들을 가질 수도 있다. 일부 실시예들에서, 금속 캡층이 금속 필러들의 상단에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 그것들의 조합을 포함할 수도 있고 도금 공정에 의해 형성될 수도 있다.
후속 공정에서, 하나 이상의 디바이스 다이가 전도성 커넥터들(144)에 부착될 수도 있다.
도 8은 일부 실시예들에 따라 웨이퍼에서 집적 회로 다이들(150)의 단면도를 예시한다. 집적 회로 다이들(150)은 집적 회로 패키지 또는 칩릿을 형성하기 위해 후속 가공에서 패키징될 것이다. 집적 회로 다이(150)는 로직 다이(예컨대, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), SoC(system-on-a-chip), 애플리케이션 프로세서(application processor)(AP), 마이크로제어기, 등) 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory)(SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(power management integrated circuit)(PMIC) 다이), 무선 주파수(radio frequency)(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, 디지털 신호 프로세싱(digital signal processing)(DSP) 다이), 프런트 엔드 다이(예컨대, 아날로그 프런트 엔드(analog front-end)(AFE) 다이들) 등, 또는 그 조합들일 수도 있다. 집적 회로 다이들(150)은 디바이스 다이들(122)을 형성하기 위해 사용되는 것과 동일한 기술 노드 또는 상이한 기술 노드에서의 기법들을 사용하여 형성될 수도 있다.
집적 회로 다이들(150)은 웨이퍼에 형성될 수도 있으며, 웨이퍼는 복수의 집적 회로 다이들을 형성하기 위해 후속 단계들에서 개별화되는 상이한 디바이스 영역들을 포함할 수도 있다. 집적 회로 다이들(150)은 집적 회로들을 형성하기 위해 적용 가능한 제조 공정들에 따라 가공될 수도 있다. 예를 들어, 집적 회로 다이들(150)은 반도체 기판(152), 이를테면 실리콘, 도핑된 또는 비도핑된 반도체 기판, 또는 SOI(semiconductor-on-insulator) 기판의 액티브층을 포함한다. 반도체 기판(152)은 다른 반도체 재료들, 이를테면 게르마늄; 탄화 실리콘, 갈륨 비소, 갈륨 인화물, 인화인듐, 인듐 비소화물, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합들을 포함할 수도 있다. 다른 기판들, 이를테면 다층 또는 경사도 기판들이 또한 사용될 수도 있다. 반도체 기판(152)은 때때로 전측이라 불리는 액티브 표면(예컨대, 도 7에서 위쪽을 향하는 표면)과, 때때로 후측이라 불리는 비활성 표면(예컨대, 도 7에서 아래쪽을 향하는 표면)을 갖는다.
디바이스들(트랜지스터로 대표됨)(154)은 반도체 기판(152)의 전면(front surface)에 형성될 수도 있다. 디바이스들(154)은 액티브 디바이스들(예컨대, 트랜지스터들, 다이오드들 등), 커패시터들, 저항기들 등일 수도 있다. 층간 유전체(ILD)(156)가 반도체 기판(152)의 전면 위에 있다. ILD(156)는 디바이스들(154)을 둘러싸고 덮을 수도 있다. ILD(156)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass)와 같은 재료들로 형성되는 하나 이상의 유전체층을 포함할 수도 있다.
전도성 플러그들(158)은 ILD(156)를 통해 연장되어 디바이스들(154)에 전기적으로 및 물리적으로 커플링된다. 예를 들어, 디바이스들(154)이 트랜지스터들일 때, 전도성 플러그들(158)은 트랜지스터들의 게이트들 및 소스/드레인 영역들을 커플링할 수도 있다. 전도성 플러그들(158)은 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 그 조합들로 형성될 수도 있다. 상호연결 구조체(160)가 ILD(156) 및 전도성 플러그들(158) 위에 있다. 상호연결 구조체(160)는 집적 회로를 형성하기 위해 디바이스들(154)을 상호연결시킨다. 상호연결 구조체(160)는, 예를 들어, ILD(156) 상의 유전체층들에서 금속화 패턴들에 의해 형성될 수도 있다. 금속화 패턴들은 금속 라인들 및 비아들을 포함을 포함하는데, 이들 금속 라인들 및 비아들은 하나 이상의 저 k 유전체층에 형성되며, 하나의 공정으로 형성되고 상호연결 구조체(128)에 관해 위에서 논의된 것들과 유사한 재료들을 사용한다. 상호연결 구조체(160)의 금속화 패턴들은 전도성 플러그들(158)에 의해 디바이스들(154)에 전기적으로 커플링된다.
집적 회로 다이들(150)은 외부 연결들이 이루어지는 알루미늄 패드들과 같은 패드들(162)을 더 포함한다. 패드들(162)은 집적 회로 다이(150)의 액티브측, 이를테면 상호연결 구조체(160) 안 및/또는 상에 있다. 하나 이상의 패시베이션 막(164)이 집적 회로 다이(150) 상에, 이를테면 상호연결 구조체(160) 및 패드들(162) 상에 있다. 개구부들이 패시베이션 막들(164)을 통해 패드들(162)까지 연장된다. 다이 커넥터들(166), 이를테면 전도성 필러들(예를 들어, 구리와 같은 금속으로 이루어짐)이 패시베이션 막들(164)의 개구부들을 통해 연장되고 패드들(162) 중 각각의 패드들에 물리적으로 및 전기적으로 커플링된다. 다이 커넥터들(166)은, 예를 들어, 도금 등에 의해 형성될 수도 있다. 다이 커넥터들(166)은 집적 회로 다이(150)의 각각의 집적 회로들을 전기적으로 커플링한다.
전도성 커넥터들(170)은 집적 회로 다이들(150)의 표면에 형성된다. 전도성 커넥터들(170)의 형성 공정 및 재료들은 전도성 커넥터들(144)(도 7)의 형성 공정 및 재료들과 유사할 수도 있다. 집적 회로 다이들(150)은, 예를 들어 프로브 카드(141')를 사용하여 프로빙되어서, 결함 있는 집적 회로 다이들(150)이 발견되고, KGD들(known-good-dies)이 결정된다. 프로빙은 집적 회로 다이들(150)의 각각에서 수행된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 820으로서 예시된다.
유전체층(168)은 집적 회로 다이들(150)의 액티브측에, 이를테면 패시베이션 막들(164) 및 다이 커넥터들(166) 상에 있을 수도 있다(또는 없을 수도 있다). 유전체층(168)은 다이 커넥터들(166)을 측방향으로 봉지하고, 유전체층(168)은 집적 회로 다이들(150)과 측방향으로 경계가 접해 있다. 초기에, 유전체층(168)은 다이 커넥터들(166)을 매립할 수도 있어서, 유전체층(168)의 최상단 표면은 다이 커넥터들(166)의 최상단 표면들 위에 있다. 솔더 영역들이 다이 커넥터들(166) 상에 배치되는 일부 실시예들에서, 유전체층(168)은 솔더 영역들 역시 매립할 수도 있다. 대안적으로, 솔더 영역들은 유전체층(168)을 형성하기 전에 제거될 수도 있다.
유전체층(168)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 그것들의 조합일 수도 있다. 유전체층(168)은, 예를 들어, 스핀 코팅, 라미네이션, 화학 기상 증착(CVD) 등에 의해 형성될 수도 있다. 일부 실시예들에서, 다이 커넥터들(166)은 집적 회로 다이들(150)의 형성 동안 유전체층(168)을 통해 노출된다. 일부 실시예들에서, 다이 커넥터들(166)은 매립된 채로 남아있고 집적 회로 다이(150)를 패키징하기 위한 후속 공정 동안 노출된다. 다이 커넥터들(166)을 노출시키면 다이 커넥터들(166) 상에 존재할 수도 있는 임의의 솔더 영역들을 제거할 수도 있다.
집적 회로 다이들(150)의 층들, 디바이스들, 및 커넥터들의 형성에 뒤이어, 집적 회로 다이들(150)은 다이싱 블레이드, 레이저 절단 도구 등을 사용하여 서로로부터 개별화됨으로써, 복수의 개별 집적 회로 다이들(150)을 형성할 수도 있다. KGD들은 후속 공정들에서 분리되고 사용될 수도 있는 한편 테스팅에 불합격한 다이들은 폐기될 수도 있다.
일부 실시예들에서, 집적 회로 다이(150)는 다수의 반도체 기판들(152)을 포함하는 적층된 디바이스이다. 예를 들어, 집적 회로 다이(150)는 다수의 메모리 다이들을 포함하는 하이브리드 메모리 큐브(hybrid memory cube)(HMC) 모듈, 고 대역폭 메모리(high bandwidth memory)(HBM) 모듈 등과 같은 메모리 디바이스일 수도 있다. 이러한 실시예들에서, 집적 회로 다이(150)는 기판 관통 비아들(through-substrate vias)(TSV들)에 의해 상호연결되는 다수의 반도체 기판들(152)을 포함한다. 반도체 기판들(152)의 각각은 상호연결 구조체(160)를 가질 수도 있다(갖지 않을 수도 있다).
도 9에서, KGD들인 집적 회로 다이들(150)은 캐리어 기판(148)에 부착되는 KGD들(122)에 본딩된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 820으로서 예시된다. 일부 실시예들에서, 본딩 공정은 전도성 커넥터들(144) 상에 플럭스를 도포하는 것, 다이들(122) 상에 집적 회로 다이들(150)를 배치하는 것, 및 전도성 커넥터들(144 및 170)이 용융되어 솔더 영역들(172)을 형성하도록 리플로우 공정을 수행하는 것을 포함한다. 리플로우 공정 후, 언더필(174)이 집적 회로 다이들(150) 및 각각의 밑에 있는 디바이스 다이들(122) 사이의 갭들 속으로 선택적으로 투입된 다음, 경화될 수도 있다.
다음으로, 봉지재(175)가 퇴적되어 집적 회로 다이들(150)을 측방향으로 봉지할 수도 있고 집적 회로 다이들(150) 중 각각의 집적 회로 다이의 상부 표면을 덮을 수도 있다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 824로서 예시된다. 봉지재(175)는 이웃하는 집적 회로 다이들(150) 사이의 갭들을 충전한다. 봉지재(175)는 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지일 수도 있거나 또는 그러한 것을 포함할 수도 있고, 임의의 적합한 공정을 사용하여 퇴적될 수도 있다. 봉지 후, 봉지재(175)의 상단 표면은 집적 회로 다이들(150)의 상단 표면들보다 높다. 봉지재(175)는 하나의 층 또는 다수의 층들을 포함할 수도 있다.
도 10에서, 봉지 공정 후, 평탄화 공정이 수행되어 봉지재(175)의 두께를 감소시키고, 그 봉지재의 상단 표면을 평탄화시킨다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 824로서 또한 예시된다. 집적 회로 다이들(150)의 반도체 기판(152)(도 8)의 두께는 또한 시닝될 수도 있다. 평탄화 공정에 뒤이어, 집적 회로 다이들(150)의 상부 표면은 봉지재(175)의 상부 표면과 같은 높이로 될 수도 있다. TSV들(125)의 두께가 이미 감소되었기 때문에, 봉지재(175)의 상부 표면의 평탄도에서의 에러에 대한 허용오차는 관통 비아들(125)이 시닝의 필요가 여전히 있을 때보다 더 크다. 예를 들어, 봉지재의 TTV는 300 nm보다 클 수도 있다.
도 11에서, 집적 회로 다이들(150)이 매립된 다이(122)를 갖는 작업편(workpiece)은 뒤집혀서 접착 필름인 다이 부착 필름(die attach film)(DAF)(182)을 통해 프레임(185)에 부착된다. 캐리어 기판(148)은, 예를 들어 릴리즈 막 상에 광 빔(이를테면 레이저 빔)을 투사하여, 광이 투명 캐리어 기판(148)을 투과하게 함으로써 제거된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 826으로서 예시된다. 릴리즈 막은 따라서 분해되고, 다이들(122)은 캐리어 기판(148)으로부터 릴리징된다. 도 11에 (예컨대. 우측 다이(122)로) 예시된 바와 같이, 일부 실시예들에서, 개구부들은 유전체층(136)에 형성됨으로써, 본드 패드들(132)을 노출시킬 수도 있다. 그 후, 커넥터들(180)은 개구부들에 형성될 수도 있다. 커넥터들(180)은 전도성 커넥터들(144)(도 7)에 관해 위에서 논의된 것들과 유사한 재료들 및 공정들을 사용하여 형성될 수도 있다. 다른 실시예들에서, 개구부들 및/또는 커넥터들(180)은 형성되지 않을 수도 있다.
개별화 공정(190)이 그 다음에 이를테면 다이 소잉 공정, 레이저 절단 공정 등에 의해 수행되어서, 결합된 디바이스 다이들(122) 및 집적 회로 다이들(150)은 패키지들(195)로 분리된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(800)에서 공정 828로서 예시된다. 패키지들(195)은 상이한 기술 노드들을 사용하여 형성되는 상이한 부분들을 가질 수 있다. 예를 들어, 디바이스 다이들(122)은 상이한 기술 세대들(예컨대, 기술 노드들 N5, N7 등)로부터의 패터닝 및 프로세싱 기법들을 사용하여 형성될 수도 있다. 이들 상이한 세대의 패터닝 및 프로세싱 기법들은 일반적으로 기술 노드라 지칭된다. 그 결과 디바이스 다이들(122)의 패턴 및 디바이스 밀도는 상이할 수도 있다. 마찬가지로, 집적 회로 다이들(150)은 상이한 기술 노드들로부터의 패터닝 및 프로세싱 기법들을 사용하여 또한 형성될 수도 있다. 패키지들(195)은 동일한 기술 노드 공정들을 사용하여 형성된 상이한 부분들을 또한 가질 수도 있다. DAF(182)는 세정 공정으로 제거되어, 프레임(185)으로부터 패키지들(195)이 제거된다. 결과적인 구조체는 도 12a 및 도 12b에 도시된다. 패키지들(195)은 다이들(105)을 측방향으로 둘러싸는 측벽들 상의 봉지재(137)와 집적 회로 다이들(150)을 측방향으로 둘러싸는 측벽들 상의 봉지재(175)를 갖는다. 상호연결부(138)는 상호연결부(138)에 유전체 재료의 측벽들을 갖는다.
도 12a 및 도 12b에서, 패키지(195A)는 일부 실시예들에 따라 예시된다. 도 12a는 도 12b의 A-A 선을 따르는 패키지(195A)의 단면도이다. 도 12b 패키지(195A)의 평면도이다. 도 12a 및 도 12b에서 언급된 바와 같이, 패키지(195A)는 칩릿을 형성하기 위한 하나의 집적 회로 다이(150) 및 하나의 다이(122)를 포함할 수도 있다. 일부 실시예들에서, 집적 회로 다이(150)는 다이(122)의 측방향 범위들 내에 있을 수도 있는 한편, 다른 실시예들에서 집적 회로 다이(150)의 하나 이상의 에지는 다이(122)의 에지와 중첩될 수도 있다.
도 13a 및 도 13b에서, 패키지(195B)는 일부 실시예들에 따라 도시된다. 도 13a는 도 13b의 A-A 선을 따르는 패키지(195B)의 단면도이다. 도 13b는 도 13a의 패키지(195B)의 평면도이다. 도 13a 및 도 13b에 예시된 바와 같이, 패키지(195B)는 도 12a 및 도 12b의 패키지(195A 및 12B)와 유사하지만, 칩릿을 형성하기 위한 하나의 다이(122) 및 둘 이상의 집적 회로 다이들(150)을 포함할 수도 있다. 두 개의 집적 회로 다이들(150)은 동일한 기능 또는 상이한 기능들을 가질 수도 있고 다이(122)는 하나의 집적 회로 다이(150)의 접촉들을 다른 집적 회로 다이(150)에 연결시키는 역할을 할 수도 있다. 일부 실시예들에서, 집적 회로 다이들(150)은 다이(122)의 측방향 범위들 내에 있을 수도 있는 한편, 다른 실시예들에서 집적 회로 다이들(150)의 하나 이상의 에지는 도 14a 및 도 14b에 예시된 바와 같이 다이(122)의 하나 이상의 에지와 중첩될 수도 있다.
도 14a 및 도 14b에서, 패키지(195C)는 일부 실시예들에 따라 도시된다. 도 14a는 도 14b의 A-A 선을 따르는 패키지(195C)의 단면도이다. 도 14b는 도 14a의 패키지(195C)의 평면도이다. 도 14a 및 도 14b에 예시된 바와 같이, 패키지(195C)는 도 12a 및 도 12b의 패키지(195A 및 12B)와 유사하지만, 칩릿을 형성하기 위한 하나의 다이(122) 및 다수의 집적 회로 다이들(150)(예시된 실시예에서, 4 개)을 포함할 수도 있다. 다양한 집적 회로 다이들(150)은 동일한 기능들 또는 상이한 기능들 또는 그 조합들을 가질 수도 있다. 다이(122)는 하나의 집적 회로 다이(150)의 접촉들을 다른 집적 회로 다이(150)에 연결시키는 역할을 할 수도 있다. 일부 실시예들에서, 집적 회로 다이들(150)은 다이(122)의 측방향 범위들 내에 있을 수도 있는 한편, 다른 실시예들에서 집적 회로 다이들(150)의 하나 이상의 에지는 예시된 바와 같이 다이(122)의 에지와 중첩될 수도 있다.
도 15a, 도 15b, 및 도 15c에서, 패키지(195D)는 일부 실시예들에 따라 예시된다. 도 15a는 도 15b의 A-A 선을 따르는 패키지(195D)의 단면도이다. 도 15b는 도 15a의 패키지(195D)의 평면도이다. 도 15c는 도 15b의 B-B 선을 따르는 패키지(195D)의 단면도이다. 도 15a, 도 15b, 및 도 15c에 예시된 바와 같이, 패키지(195D)는 도 12a 및 도 12b의 패키지(195A)와 유사하지만, 칩릿을 형성하기 위해 다수의 다이들(122) 및 하나의 집적 회로 다이(150)를 포함할 수도 있다. 다양한 다이들(122)은 상이할 수도 있거나 또는 동일할 수도 있다. 일부 실시예들에서, 집적 회로 다이(150)는 다이들(122) 중 하나의 다이의 측방향 범위들 내에 있을 수도 있거나, 다이들(122)은 집적 회로 다이들(150)의 측방향 범위들 내에 있을 수도 있거나, 또는 집적 회로 다이(150)의 하나 이상의 에지는 도 15b에 예시된 바와 같이 다이들(122)의 하나 이상의 에지와 중첩될 수도 있다.
도 16a, 도 16b, 및 도 16c에서, 패키지(195E)는 일부 실시예들에 따라 예시된다. 도 16a는 도 16b의 A-A 선을 따르는 패키지(195E)의 단면도이다. 도 16b는 도 16a의 패키지(195E)의 평면도이다. 도 16c는 도 16b의 B-B 선을 따르는 패키지(195E)의 단면도이다. 도 16a, 도 16b, 및 도 16c에 예시된 바와 같이, 패키지(195E)는 도 12a 및 도 12b의 패키지(195A)와 유사하지만, 칩릿을 형성하기 위해 다수의 다이들(122) 및 다수의 집적 회로 다이들(150)을 포함할 수도 있다. 다양한 집적 회로 다이들(150) 및 다양한 다이들(122)은 상이할 수도 있거나 또는 동일할 수도 있다. 일부 실시예들에서, 집적 회로 다이들(150)의 각각은 다이들(122) 중 하나의 다이의 측방향 범위들 내에 있을 수도 있거나, 다이들(122)의 각각은 집적 회로 다이들(150)의 측방향 범위들 내에 있을 수도 있거나, 또는 집적 회로 다이들(150)의 하나 이상의 에지는 도 16b에 예시된 바와 같이 다이들(122)의 하나 이상의 에지와 중첩될 수도 있다.
도 17 내지 도 20은 (패키지(195A), 패키지(195B), 패키지(195C), 패키지(195D), 또는 패키지(195E)에서 이전에 논의된 구성들 중 임의의 구성 하의) 패키지(195)를 InFO(integrated fan-out) 패키지의 칩릿 디바이스 다이로서 사용하여 InFO 패키지의 형성의 중간 스테이지들을 예시한다. 단순화를 위해, 이들 패키지들의 임의의 변형은 단순히 패키지(195)라고 지칭될 것이다. 대응 공정들은 도 24에 도시된 바와 같은 공정 흐름(900)에서 개략적으로 반영된다.
도 17에서, 캐리어 기판(202)이 제공되고, 릴리즈층(204)이 캐리어 기판(202) 상에 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 902로서 예시된다. 캐리어 기판(202)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수도 있다. 캐리어 기판(202)은 웨이퍼일 수도 있어서, 다수의 패키지들은 캐리어 기판(202) 상에 동시에 형성될 수 있다.
릴리즈층(204)은 폴리머계 재료로 형성될 수도 있으며, 그 재료는 후속 단계들에서 형성될 위에 놓인 구조체들로부터 캐리어 기판(202)과 함께 제거될 수도 있다. 일부 실시예들에서, 릴리즈층은 가열될 때 자신의 접착제 성질을 상실하는 에폭시계 열적 릴리즈 재료, 이를테면 LTHC(light-to-heat-conversion) 릴리즈 코팅이다. 다른 실시예들에서, 릴리즈층(204)은 UV 광들에 노출될 때 자신의 접착제 성질을 상실하는 자외선(UV) 접착제일 수도 있다. 릴리즈층(204)은 액체로서 투입되고 경화될 수도 있으며, 캐리어 기판(202) 상에 적층되는 라미네이트 막일 수도 있다는 등등이다. 릴리즈층(204)의 상단 표면은 평탄화될 수도 있고 높은 평탄도를 가질 수도 있다.
도 17에서 후측 재배선 구조체(back-side redistribution structure)(206)가 릴리즈층(204) 상에 형성될 수도 있다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 902로서 또한 예시된다. 도시된 실시예에서, 후측 재배선 구조체(206)는 유전체층(208), 금속화 패턴(210)(때때로 재배선층들 또는 재배선 라인들이라 지칭됨), 및 유전체층(212)을 포함한다. 후측 재배선 구조체(206)는 선택적이다. 일부 실시예들에서, 금속화 패턴들이 없는 유전체층이 후측 재배선 구조체(206) 대신에 릴리즈층(204) 상에 형성된다.
유전체층(208)은 릴리즈층(204) 상에 형성될 수도 있다. 유전체층(208)의 하단 표면은 릴리즈층(204)의 상단 표면과 접촉할 수도 있다. 일부 실시예들에서, 유전체층(208)은 폴리머, 이를테면 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등으로 형성된다. 다른 실시예들에서, 유전체층(208)은 실리콘 질화물; 산화물 such as 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 질화물로 형성된다. 유전체층(208)은 임의의 허용가능 퇴적 공정, 이를테면 스핀 코팅, CVD, 라미네이팅 등, 또는 그것들의 조합에 의해 형성될 수도 있다.
금속화 패턴(210)은 유전체층(208) 상에 형성될 수도 있다. 금속화 패턴(210)을 형성하기 위한 일 예로서, 시드층이 유전체층(208) 위에 형성된다. 일부 실시예들에서, 시드층은 금속층이며, 이는 단일층 또는 상이한 재료들로 형성되는 복수의 서브-층들을 포함하는 복합층일 수도 있다. 일부 실시예들에서, 시드층은 티타늄층과 티타늄층 위의 구리층을 포함한다. 시드층은, 예를 들어 물리적 기상 증착(physical vapor deposition)(PVD) 등을 사용하여 형성될 수도 있다. 포토레지스트(도시되지 않음)가 그 다음에 시드층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수도 있고 패터닝을 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 금속화 패턴(210)에 해당한다. 패터닝은 시드층을 노출시키기 위해 포토레지스트를 통해 개구부들을 형성한다. 전도성 재료가 포토레지스트의 개구부들 안에 그리고 시드층의 노출된 부분들 상에 형성된다. 전도성 재료는 도금, 이를테면 전기도금 또는 무전해 도금 등에 의해 형성될 수도 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수도 있다. 그 다음에, 포토레지스트와, 전도성 재료가 형성되지 않은 시드층의 부분들이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하여 허용가능 애싱 또는 박리(stripping) 공정에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분들은, 이를테면 허용가능 에칭 공정을 사용함으로써, 이를테면 습식 또는 건식 에칭에 의해 제거된다. 시드층 및 전도성 재료의 남아있는 부분들은 금속화 패턴(210)을 형성한다.
유전체층(212)은 금속화 패턴(210) 및 유전체층(208) 상에 형성될 수도 있다. 일부 실시예들에서, 유전체층(212)은 폴리머로 형성되며, 폴리머는 리소그래피 마스크를 사용하여 패터닝될 수도 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수도 있다. 다른 실시예들에서, 유전체층(212)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전체층(212)은 스핀 코팅, 라미네이션, CVD 등, 또는 그것들의 조합에 의해 형성될 수도 있다. 유전체층(212)은 그 다음에 금속화 패턴(210)의 부분들을 노출시키는 개구부들을 형성하도록 패터닝된다. 패터닝은 허용가능 공정에 의해, 이를테면 유전체층(212)이 감광성 재료일 때 유전체층(212)을 빛에 노출시킴으로써 또는, 예를 들어, 비등방성 에치를 사용하여 에칭함으로써 형성될 수도 있다. 유전체층(212)이 감광성 재료이면, 유전체층(212)은 노출 후 현상될 수 있다.
일부 실시예들에서, 후측 재배선 구조체(206)는 임의의 수의 유전체층들과 금속화 패턴들을 포함할 수도 있다. 더 많은 유전체층들 및 금속화 패턴들이 형성되어야 하면, 위에서 논의된 단계들 및 공정들이 반복될 수도 있다. 금속화 패턴들은 하나 이상의 전도성 엘리먼트를 포함할 수도 있다. 전도성 엘리먼트들은 밑에 있는 유전체층의 표면 위에 그리고 밑에 있는 유전체층의 개구부 안에 시드층과 금속화 패턴의 전도성 재료를 형성하는 것에 의해 금속화 패턴의 형성 동안 형성됨으로써, 다양한 전도성 라인들을 상호연결시키고 전기적으로 커플링할 수도 있다.
관통 비아들(216)이 재배선 구조체(206)의 개구부들 안에 형성되고 후측 재배선 구조체(206)의 최상단 유전체층(예컨대, 유전체층(212))으부터 멀리 연장된다. 관통 비아들(216)을 형성하기 위한 일 예로서, 시드층(도시되지 않음)이 후측 재배선 구조체(206) 위에, 예컨대, 유전체층(212)과 개구부들(214)에 의해 노출된 금속화 패턴(210)의 부분들 상에 형성된다. 일부 실시예들에서, 시드층은 금속층이며, 이는 단일층 또는 상이한 재료들로 형성되는 복수의 서브-층들을 포함하는 복합층일 수도 있다. 특정 실시예에서, 시드층은 티타늄층과 티타늄층 위의 구리층을 포함한다. 시드층은, 예를 들어, PVD 등을 사용하여 형성될 수도 있다. 포토레지스트가 시드층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수도 있고 패터닝을 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 전도성 비아들에 대응한다. 패터닝은 시드층을 노출시키기 위해 포토레지스트를 통해 개구부들을 형성한다. 전도성 재료가 포토레지스트의 개구부들 안에 그리고 시드층의 노출된 부분들 상에 형성된다. 전도성 재료는 도금, 이를테면 전기도금 또는 무전해 도금 등에 의해 형성될 수도 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수도 있다. 포토레지스트와, 전도성 재료가 형성되지 않은 시드층의 부분들이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하여 허용가능 애싱 또는 박리 공정에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 시드층의 노출된 부분들은, 이를테면 허용가능 에칭 공정을 사용함으로써, 이를테면 습식 또는 건식 에칭에 의해 제거된다. 시드층 및 전도성 재료의 남아있는 부분들은 관통 비아들(216)을 형성한다.
칩릿 패키지들(195)이 유전체층(212)에 접착제(218)에 의해 부착된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 904로서 예시된다. 접착제(218)는 패키지들(195)의 후측들 상에 있고 패키지들(195)을 후측 재배선 구조체(206)에, 이를테면 유전체층(212)에 접착시킨다. 접착제(218)는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(die attach film)(DAF) 등일 수도 있다. 접착제(218)는 패키지들(195)의 후측들에 도포될 수도 있거나, 후측 재배선 구조체(206)가 이용되지 않으면 캐리어 기판(202)의 표면 위에 도포될 수도 있거나, 또는 적용 가능하면 후측 재배선 구조체(206)의 상부 표면에 도포될 수도 있다. 예를 들어, 접착제(218)는 패키지들(195)(도 11)을 분리하기 위해 다이들(122)을 개별화하기 전에 패키지들(195)의 후측들에 도포될 수도 있다. 패키지들(195) 중 하나의 패키지가 각각의 패키지 컴포넌트(200)에 대해 (예컨대, 패키지 컴포넌트(200A)에 대응하는 패키지 영역에서) 예시되지만, 다수의 패키지들(195)이 임의의 조합으로 사용될 수도 있다(예컨대, 도 20 참조)는 것이 이해되어야 한다.
다음으로, 봉지재(220)는 다양한 컴포넌트들 상에 및 그 주위에 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 906으로서 예시된다. 형성 후, 봉지재(220)는 관통 비아들(216) 및 패키지들(195)을 봉지한다. 봉지재(220)는 몰딩 화합물, 에폭시 등일 수도 있다. 봉지재(220)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수도 있고, 관통 비아들(216) 및/또는 패키지들(195)이 매립되거나 또는 덮이도록 캐리어 기판(202) 위에 형성될 수도 있다. 봉지재(220)는 패키지들(195) 사이의 갭 영역들에 추가로 형성된다. 봉지재(220)는 액체 또는 반액체 형태로 도포된 다음 그 뒤에 경화될 수도 있다. 봉지재(220)는 패키지들(195)을 측방향으로 둘러싸고 패키지들(195)의 다양한 특징부들의 측방향 범위들보다 큰 측방향 범위들을 갖는다.
평탄화 공정이 그 다음에 봉지재(220)에 대해 수행되어 관통 비아들(216)과 본드 패드들(132)올 노출시킨다(예컨대, 도 12a 참조). 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 906으로서 또한 예시된다. 평탄화 공정은 본드 패드들(132)과 관통 비아들(216)이 노출되기까지 관통 비아들(216), 유전체층(136), 및/또는 본드 패드들(132)의 재료를 또한 제거할 수도 있다. 관통 비아들(216), 본드 패드들(132), 유전체층(136), 및 봉지재(220)의 상단 표면들은 공정 변동들 내의 평탄화 공정 후 실질적으로 공면(coplanar)이다. 평탄화 공정은, 예를 들어, 화학 기계적 연마(CMP), 연삭 공정 등일 수도 있다. 일부 실시예들에서, 평탄화는, 예를 들어 관통 비아들(216) 및/또는 본드 패드들(132)이 이미 노출된다면, 생략될 수도 있다.
다음으로, 전측 재배선 구조체(222)가 봉지재(220), 관통 비아들(216), 및 패키지들(195) 위에 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 908로서 예시된다. 전측 재배선 구조체(222)는 유전체층들(224, 228, 232, 및 236); 그리고 금속화 패턴들(226, 230, 및 234)을 포함한다. 금속화 패턴들은 재배선층들 또는 재배선 라인들이라고 또한 지칭될 수도 있다. 전측 재배선 구조체(222)는 금속화 패턴들의 세 개의 층들을 갖는 일 예로서 도시된다. 더 많거나 더 적은 유전체층들 및 금속화 패턴들이 전측 재배선 구조체(222)에 형성될 수도 있다. 전측 재배선 구조체(222)는 재배선 구조체(206)에 관해 위에서 논의된 것들과 유사한 공정들 및 재료들을 사용하여 형성될 수도 있다. 더 적은 유전체층들 및 금속화 패턴들이 형성되어야만 하면, 위에서 논의된 단계들 및 공정은 생략 또는 반복될 수도 있다.
UBM들(238)은 전측 재배선 구조체(222)에의 외부 연결을 위해 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 910으로서 예시된다. UBM들(238)은 유전체층(236)의 주 표면 상의 그리고 이러한 주 표면을 따라 연장되는 범프 부분들을 가지고, 금속화 패턴(234)을 물리적으로 및 전기적으로 커플링하기 위해 유전체층(236)을 통해 연장되는 비아 부분들을 갖는다. 그 결과, UBM들(238)은 관통 비아들(216) 및 패키지(195)에 전기적으로 커플링된다. UBM들(238)은 금속화 패턴(226)과 동일한 재료로 형성될 수도 있다. 일부 실시예들에서, UBM들(238)은 금속화 패턴들(226, 230, 및 234)과 상이한 사이즈를 갖는다.
전도성 커넥터들(250)은 UBM들(238) 상에 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 910으로서 또한 예시된다. 전도성 커넥터들(250)은 볼 그리드 어레이(ball grid array)(BGA) 커넥터들, 솔더 볼들, 금속 필러들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성 범프들 등일 수도 있다. 전도성 커넥터들(250)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 그것들의 조합과 같은 전도성 재료를 포함할 수도 있다. 일부 실시예들에서, 전도성 커넥터들(250)은 증발, 전기도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 솔더의 층을 초기에 형성함으로써 형성된다. 일단 솔더층이 구조체 상에 형성되면, 재료를 원하는 범프 형상들로 성형하기 위해 리플로우가 수행될 수도 있다. 다른 실시예에서, 전도성 커넥터들(250)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러들(이를테면 구리 필러)을 포함한다. 금속 필러들은 솔더가 없을 수도 있고 실질적으로 수직 측벽들을 가질 수도 있다. 일부 실시예들에서, 금속 캡층이 금속 필러들의 상단에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 그것들의 조합을 포함할 수도 있고 도금 공정에 의해 형성될 수도 있다.
완성된 통합 팬 아웃 패키지 컴포넌트들(200), 이를테면 패키지 컴포넌트(200A) 및 패키지 컴포넌트(200B)는 후속 공정에서 개별화될 수도 있다. 결과적인 패키지 컴포넌트들(200)은 통합 팬 아웃 패키지들이다. 일부 실시예들에서 추가적인 패키지 컴포넌트들은 개별화 전 또는 후에 패키지 컴포넌트들(200)에 부착될 수도 있다.
도 18에서, 캐리어 기판 디본딩(de-bonding)이 캐리어 기판(202)(도 17)을 후측 재배선 구조체(206), 예컨대, 유전체층(208)으로부터 분리(또는 "디본딩(de-bond)")하기 위해 수행된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 912로서 예시된다. 일부 실시예들에 따라, 디본딩은 릴리즈층(204)이 광의 열 하에서 분해되고 캐리어 기판(202)이 제거될 수 있도록 레이저 광 또는 UV 광과 같은 광을 릴리즈층(204) 상에 투사하는 것을 포함한다. 구조체는 그 다음에 뒤집히고 테이프(255) 상에 배치된다.
제2 패키지 컴포넌트(300)를 패키지 컴포넌트들(200)에 부착하기 위해, 먼저, 전도성 커넥터들(252)이 금속화 패턴(210)에 접촉하도록 유전체층(208)을 통해 연장되게 형성되거나, 또는 재배선 구조체(206) 없는 실시예들에서, 전도성 커넥터들은 비아들(216)과 접촉할 수도 있다. 제2 패키지 컴포넌트들(300)은 패키지 컴포넌트들(200)에 커플링된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 914로서 예시된다. 제2 패키지 컴포넌트들(300) 중 하나는 제1 패키지 영역들(400A) 및 제2 패키지 영역들(400B)의 각각에 커플링되어 패키지 컴포넌트들(200)의 각각의 영역에 집적 회로 디바이스 스택(400)을 형성한다. 집적 회로 디바이스 스택(400)은 패키지 구조체 상의 통합 팬 아웃 패키지이다.
제2 패키지 컴포넌트들(300)은, 예를 들어, 기판(302)과 기판(302)에 커플링되는 하나 이상의 적층된 다이(310)(예컨대, 310A 및 310B)를 포함한다. 하나의 적층 다이들(310)(310A 및 310B)의 세트가 예시되지만, 다른 실시예들에서, 복수의 적층된 다이들(310)(각각은 하나 이상의 적층된 다이를 가짐)은 기판(302)의 동일한 표면에 나란히 배치될 수도 있다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 이루어질 수도 있다. 일부 실시예들에서, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 인듐 비소화물, 인화인듐, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인화인듐, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수도 있다. 덧붙여, 기판(302)은 SOI(silicon-on-insulator) 기판일 수도 있다. 일반적으로, SOI 기판이 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 그 조합들과 같은 반도체 재료의 층을 포함한다. 기판(302)은, 하나의 대체 실시예에서, 섬유유리 강화 수지 코어와 같은 절연 코어에 기초한다. 예시적인 하나의 코어 재료는 FR4와 같은 섬유유리 수지이다. 코어 재료에 대한 대안들은 BT(bismaleimide-triazine) 수지, 또는 대안적으로, 다른 인쇄 회로 보드(PCB) 재료들 또는 막들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 빌드업 막들이 기판(302)을 위해 사용될 수도 있다.
기판(302)은 액티브 및 패시브 디바이스들(도시되지 않음)을 포함할 수도 있다. 트랜지스터들, 커패시터들, 저항기들, 이들의 조합들 등과 같은 매우 다양한 디바이스들이 제2 패키지 컴포넌트들(300)에 대한 구조적 및 기능적 설계 요건들을 생성하는데 사용될 수도 있다. 디바이스들은 임의의 적합한 방법들을 사용하여 형성될 수도 있다. 기판(302)은 금속화층들(도시되지 않음)과 전도성 비아들(308)을 또한 포함할 수도 있다. 일부 실시예들에서, 기판(302)에는 액티브 및 패시브 디바이스들이 실질적으로 없다.
기판(302)은 적층된 다이들(310)에 커플링하기 위해 기판의 제1 측부(302)에 본드 패드들(304)을 그리고 전도성 커넥터들(252)에 커플링하기 위해 기판(302)의 제1 측부 반대측에 있는 제2 측부인, 기판(302)의 제2 측부에 본드 패드들(306)을 가질 수도 있다. 예시된 실시예에서, 적층된 다이들(310)은 기판(302)에 와이어 본드들(312)에 의해 커플링되지만, 다른 연결들, 이를테면 전도성 범프들이 사용될 수도 있다. 일 실시예에서, 적층된 다이들(310)은 적층된 메모리 다이들이다. 예를 들어, 적층된 다이들(310)은 저전력(low-power)(LP) 더블 데이터 레이트(double data rate)(DDR) 메모리 모듈들, 이를테면 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈들과 같은 메모리 다이들일 수도 있다.
적층된 다이들(310) 및 와이어 본드들(312)은 몰딩 재료(314)에 의해 봉지될 수도 있다. 몰딩 재료(314)는, 예를 들어 압축 몰딩을 사용하여, 적층된 다이들(310) 및 와이어 본드들(312) 상에 몰딩될 수도 있다. 일부 실시예들에서, 몰딩 재료(314)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전제 재료 등, 또는 그것들의 조합이다. 경화 공정이 몰딩 재료(314)를 경화시키기 위해 수행될 수도 있으며; 경화 공정은 열 경화, UV 경화 등, 또는 그것들의 조합일 수도 있다.
제2 패키지 컴포넌트들(300)가 형성된 후, 제2 패키지 컴포넌트들(300)은 전도성 커넥터들(252), 본드 패드들(306), 및 후측 재배선 구조체(206)의 금속화 패턴에 의해 패키지 컴포넌트(200)에 기계적으로 및 전기적으로 본딩된다. 일부 실시예들에서, 적층된 다이들(310)은 와이어 본드들(312), 본드 패드들(304 및 306), 전도성 비아들(308), 전도성 커넥터들(252), 후측 재배선 구조체(206), 관통 비아들(216), 및 전측 재배선 구조체(222)를 통해 패키지들(195)에 커플링될 수도 있다.
일부 실시예들에서, 언더필(도시되지 않음)이 패키지 컴포넌트들(200)과 제2 패키지 컴포넌트들(300) 사이에 형성되어, 전도성 커넥터들(252)을 둘러싼다. 언더필은 스트레스를 줄이고 전도성 커넥터들(252)의 리플로우로부터 생기는 조인트들을 보호할 수도 있다. 언더필은 제2 패키지 컴포넌트들(300)이 부착된 후의 모세관 흐름 공정에 의해 형성될 수도 있거나, 또는 제2 패키지 컴포넌트들(300)이 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수도 있다.
개별화 공정이, 예컨대, 임의의 적합한 개별화 기법을 사용하여, 이를테면 소잉, 레이저 절단 등에 의해 제1 패키지 영역(400A)과 제2 패키지 영역(400B) 사이에서 스크라이브 라인 영역들을 따라 절단함으로써 수행된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 916으로서 예시된다. 절단은 제1 패키지 영역(400A)을 제2 패키지 영역(400B)으로부터 개별화한다. 결과적인 개별화된 집적 회로 디바이스 스택(400)은 제1 패키지 영역(400A) 또는 제2 패키지 영역(400B) 중 하나로부터이다. 일부 실시예들에서, 개별화 공정은 제2 패키지 컴포넌트들(300)이 패키지 컴포넌트들(200)에 커플링된 후에 수행된다. 다른 실시예들에서, 개별화 공정은 제2 패키지 컴포넌트들(300)이 패키지 컴포넌트들(200)에 커플링되기 전에, 이를테면 캐리어 기판(202)이 디본딩되고 전도성 커넥터들(252)이 형성된 후 수행된다.
도 19에서, 각각의 집적 회로 디바이스 스택(400)은 그 다음에 3D 패키지(600)를 형성하기 위해 전도성 커넥터들(250)을 사용하여 패키지 기판(500)에 장착될 수도 있다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(900)에서 공정 918로서 또한 예시된다. 패키지 기판(500)은 기판 코어(502)와 기판 코어(502) 위의 본드 패드들(504)을 포함한다. 기판 코어(502)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 이루어질 수도 있다. 대안적으로, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 인듐 비소화물, 인화인듐, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인화인듐, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수도 있다. 덧붙여, 기판 코어(502)는 SOI 기판일 수도 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 그 조합들과 같은 반도체 재료의 층을 포함한다. 기판 코어(502)는 유기 기판일 수도 있다. 기판 코어(502)는, 하나의 대체 실시예에서, 섬유유리 강화 수지 코어와 같은 절연 코어에 기초한다. 예시적인 하나의 코어 재료는 FR4와 같은 섬유유리 수지이다. 코어 재료에 대한 대안들은 BT(bismaleimide-triazine) 수지, 또는 대안적으로, 다른 PCB 재료들 또는 막들을 포함한다. ABF 또는 다른 라미네이트들과 같은 빌드업 막들이 기판 코어(502)를 위해 사용될 수도 있다.
기판 코어(502)는 액티브 및 패시브 디바이스들(도시되지 않음)을 포함할 수도 있다. 트랜지스터들, 커패시터들, 저항기들, 이들의 조합들 등과 같은 매우 다양한 디바이스들이 디바이스 스택에 대한 구조적 및 기능적 설계 요건들을 생성하는데 사용될 수도 있다. 디바이스들은 임의의 적합한 방법들을 사용하여 형성될 수도 있다. 기판 코어(502)는 금속화층들 및 비아들을 포함하는 재배선 구조체(510)을 또한 포함할 수도 있으며, 본드 패드들(504)은 금속화층들 및 비아들에 물리적으로 및/또는 전기적으로 커플링된다.
일부 실시예들에서, 전도성 커넥터들(250)은 패키지 컴포넌트(200)를 본드 패드들(504)에 부착하기 위해 리플로우된다. 전도성 커넥터들(250)은 패키지 컴포넌트(200)에, 기판 코어(502)의 금속화층들을 포함하여, 패키지 기판(500)을 전기적으로 및/또는 물리적으로 커플링한다. 일부 실시예들에서, 솔더 레지스트(506)가 기판 코어(502) 상에 형성된다. 전도성 커넥터들(250)은 솔더 레지스트(506)의 개구부들 안에 본드 패드들(504)에 전기적으로 및 기계적으로 커플링되도록 배치될 수도 있다. 솔더 레지스트(506)는 기판 코어(502)의 영역들을 외부 손상으로부터 보호하는데 사용될 수도 있다.
전도성 커넥터들(250)은 그것들이 패키지 컴포넌트(200)가 패키지 기판(500)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로우되기 전에 자신들 상에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수도 있다. 이 남아 있는 에폭시 부분은 언더필로서 역할을 하여 스트레스를 감소시키고 전도성 커넥터들(250)을 리플로우한 결과로 생기는 조인트들을 보호할 수도 있다. 일부 실시예들에서, 선택적인 언더필(520)이 패키지 컴포넌트(200)와 패키지 기판(500) 사이와 전도성 커넥터들(250) 주위에 형성될 수도 있다. 언더필(520)은 패키지 컴포넌트(200)가 부착된 후에 모세관 흐름 공정에 의해 형성될 수도 있거나 또는 패키지 컴포넌트(200)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수도 있다.
도 20은 통합 팬 아웃 패키지 컴포넌트(200)를 사용하여 다수의 패키지들(195)이 내부에 매립되는 3D 패키지(600)를 예시한다. 도 20의 3D 패키지(600)를 위한 공정은 도 17 내지 도 19에 관하여 위에서 설명된 공정들과 유사하며, 이는 반복되지 않는다.
도 21은 플립 칩 패키지(600')를 형성하기 위해 기판(700)에 본딩된 패키지들(195)을 예시한다. 패키지들(195)(패키지들(195A, 195B, 195C, 195D, 및 195E)을 포함함) 중 하나가 기판(700)에 본딩되어 있는 것으로서 예시되지만, 다수의 패키지들(195)이 임의의 조합으로 사용될 수도 있다는 것이 이해되어야 한다. 패키지들(195)은 솔더에 의해 또는 본드 패드들(132)의 기판(700)과의 직접 금속 대 금속 본딩에 의해, 또는 임의의 다른 적합한 공정에 의해 본딩될 수도 있다. 언더필(520)과 유사한 선택적인 언더필(720)이 본드 패드들(132)의 조인트들을 둘러싸도록 형성될 수도 있다.
기판(700)은 임의의 적합한 기판일 수도 있고 유사한 구조체들을 지정하는 유사한 참조 번호들을 갖는 패키지 기판(500)과 유사할 수도 있다. 재배선 구조체(510)는 패키지들(195)을 수용하기 위한 접촉 패드들(706)을 포함할 수도 있다. 기판(700)은 재배선 구조체(510)보다 기판 코어(502)의 반대측에 배치된 제2 재배선 구조체(710)를 또한 포함할 수도 있다. 제2 재배선 구조체(710)는 재배선 구조체(510)를 형성하는데 사용된 것들과 유사한 공정들 및 재료들을 사용하여 형성될 수도 있다. 기판 코어(502)는 재배선 구조체(510)를 제2 재배선 구조체(710)에 전기적으로 커플링하는 관통 비아들(704)을 포함한다. 관통 비아들(704)은 에칭 또는 레이저 드릴링 또는 다른 적합한 공정에 의해 기판 코어(502)에 개구부들을 형성한 다음 개구부들을 전도성 재료로 충전함으로써 형성될 수도 있다. 개구부들에서 전도성 재료를 둘러싸도록 전도성 재료를 퇴적하기 전에 장벽층 재료가 개구부들에 또한 사용될 수도 있다.
기판(700)은 제2 재배선 구조체(710)에 커플링되는 접촉 패드들(712)을 또한 포함할 수도 있다. 접촉 패드들(712)의 각각은 기판(700)의 하단에 볼 그리드 어레이를 형성하기 위해 자신 상에 배치되는 솔더 볼 또는 솔더 범프(714)을 또한 포함할 수도 있다. 볼 그리드 어레이는 플립 칩 본딩을 위해 사용될 수도 있다. 솔더 범프들(714)은 패드들 상에 솔더 재료를 퇴적하고 솔더 재료를 리플로우함으로써 형성될 수도 있다.
도 22는 CoWoS(chip on wafer on substrate) 패키지(600")를 형성하기 위해 패키지들(195)이 인터포저(750)에 본딩되고 그 다음에 그 인터포저가 기판(700)에 본딩된 것을 예시한다. 패키지들(195)(패키지들(195A, 195B, 195C, 195D, 및 195E)을 포함함) 중 하나가 인터포저(750)에 본딩되어 있는 것으로서 예시되지만, 다수의 패키지들(195)이 임의의 조합으로 사용될 수도 있다는 것이 이해되어야 한다. 패키지들(195)은 솔더에 의해 또는 본드 패드들(132)의 인터포저(750)와의 직접 금속 대 금속 본딩에 의해, 또는 임의의 다른 적합한 공정에 의해 본딩될 수도 있다. 언더필(520)과 유사한 선택적인 언더필(720)이 본드 패드들(132)의 조인트들을 둘러싸도록 형성될 수도 있다.
인터포저(750)는 기판 코어(755)를 포함한다. 기판 코어(755)는 유기 기판, 세라믹 기판, 실리콘 기판 등일 수도 있다. 기판 코어(755)는 유리 섬유, 수지, 충전제, 다른 재료들, 및/또는 그 조합들로 형성될 수도 있다. 일부 실시예들에서, 기판 코어(755)는 내부에 매립되는 하나 이상의 패시브 컴포넌트(도시되지 않음)를 포함한다. 다른 실시예에서, 기판 코어(755)는 다른 재료들 또는 컴포넌트들을 포함할 수도 있다.
전도성 비아들(760)이 기판 코어(755)를 통해 연장된다. 전도성 비아들(760)은 구리, 구리 합금, 또는 다른 도체들과 같은 전도성 재료를 포함하고, 일부 실시예들에서, 장벽층, 라이너, 시드층, 및 /또는 충전 재료를 포함할 수도 있다. 전도성 비아들(760)은 기판 코어(755)의 한 측부로부터 기판 코어(755)의 다른 측부로 수직 전기 연결부들을 제공한다. 예를 들어, 전도성 비아들(760)의 일부는 기판 코어(755)의 일측에 있는 전도성 특징부들(770)과 기판 코어(755)의 반대측에 있는 전도성 특징부들(775) 사이에 전기적으로 연결된다. 전도성 비아들(760)을 위한 홀들은 예들로서 천공 공정, 포토리소그래피 기법들, 레이저 공정 또는 다른 방법들을 사용하여 형성될 수도 있고, 전도성 비아들(760)의 홀들은 그 다음에 전도성 재료로 충전된다.
전도성 특징부들(775)은, 예를 들어, 전도성 패드들 또는 UMB들(under bump metallurgies)일 수도 있다. 전도성 특징부들(770)은, 예를 들어, 볼 그리드 어레이 또는 다른 적합한 전도성 구조체일 수도 있다. 인터포저(750)는 기판 코어(755)의 서로 반대측에 있는 측부들 상에 재배선 구조체들(780A 및 780B)을 또한 포함할 수도 있다. 재배선 구조체들(780A 및 780B)은 전도성 비아들(760)에 의해 전기적으로 연결된다. 재배선 구조체들(780A 및 780B) 각각은 도 17의 재배선 구조체들(206)에 관해 위에서 논의된 것들과 유사한 유전체층들 및 금속화 패턴들을 포함한다. 각각의 개별 금속화 패턴은 각각의 유전체층의 주 표면 상에서 해당 주 표면을 따라 연장되는 라인 부분들을 갖고, 각각의 유전체층을 통해 연장되는 비아 부분들을 갖는다.
예시된 인터포저(750)는 다이 쏘(saw) 공정으로 개별화되는 패키지들(195)을 부착하기 위한 예시된 인터포저(750)와 유사한 다수의 부위들을 포함하는 인터포저 웨이퍼의 부분이다. 일부 실시예들에서, 패키지들(195)은 인터포저 웨이퍼에 본딩될 수도 있으며, 인터포저 웨이퍼는 그 다음에 패키지들(195) 및 인터포저(750)의 조합들로 개별화되고, 그 조합들은 그 다음에 기판(700)에 본딩된다. 다른 실시예들에서, 인터포저 웨이퍼는 먼저 인터포저들(750)로 개별화될 수도 있으며, 인터포저들에는 그 다음에 패키지들(195)이 본딩되고, 그 다음에 기판(700)에 본딩된다. 또 다른 실시예들에서, 인터포저(750)는 기판(700)에 본딩되고 그 다음에 패키지들(195)은 인터포저(750)에 본딩된다.
일부 실시예들에서, 기판(700)은 21에 관해 위에서 논의된 것들과 유사한 특징부들을 포함할 수도 있으며, 유사한 참조 번호들이 유사한 구조체들에 지정된다. 다른 실시예들은 관통 비아들(704), 제2 재배선 구조체(710), 접촉 패드들(712), 또는 솔더 범프들(714) 중 하나 이상을 생략할 수도 있고, 도 19의 패키지 기판(500)에 관해 위에서 논의된 것들과 유사한 특징부들을 가질 수도 있다. 언더필(520)과 유사한 선택적인 언더필(790)은 전도성 특징부들(770)의 조인트들을 둘러싸도록 형성될 수도 있다.
위에서 예시된 실시예들에서, 일부 공정들 및 특징부들은 3차원(3D) 패키지를 형성하기 위해 본 개시의 일부 실시예들에 따라 논의된다. 다른 특징부들 및 공정들이 또한 포함될 수도 있다. 예를 들어, 테스팅 구조체들이 3D 패키징 또는 3DIC 디바이스들의 검증 테스팅을 돕기 위해 포함될 수도 있다. 테스팅 구조체들은, 예를 들어, 3D 패키징 또는 3DIC의 테스팅, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는, 재배선층에 또는 기판 상에 형성된 테스트 패드들을 포함할 수도 있다. 검증 테스팅은 중간 구조체들 뿐만 아니라 최종 구조체에 대해 수행될 수도 있다. 덧붙여, 여기에 개시된 구조체들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스팅 수법들과 연계하여 사용될 수도 있다.
본 개시의 실시예들은 일부 유리한 특징들을 갖는다. 집적 회로 디바이스 다이들을 부착하기 전에 TSV를 시닝함으로써, 총 두께 변동이 감소된다. 총 두께 변동의 감소는 더 나은 수율로 이어지고 그에 따라, 제조 비용이 줄어든다. 칩릿 디바이스 패키지는 첨단 기술 노드들(즉, 고밀도 패터닝 및 디바이스 공정들)을 사용하여 형성될 수도 있고 덜 첨단인 기술 노드에서의 통합 디바이스 다이와 유사한 방식으로 사용될 수도 있다. 예를 들어, 칩릿 디바이스 패키지는 연결부를 통해 적층되는 둘 이상의 다이들을 포함하는 다이 스택 상에 상호연결 구조체를 형성하기 위해 InFO 공정에서 사용될 수도 있다. 그에 따라, InFO 상호연결 구조체는 기존의 패키지 기판을 대체할 수도 있다. 칩릿 디바이스 패키지는 플립 칩 패키지 또는 기판 패키지 상의 웨이퍼 상의 칩을 형성하는데 또한 사용될 수 있다. 장점들은 테스트를 통과한 다이들로만 진행함으로써 비용을 감소시키도록 다이 테스팅을 사용하는 것을 또한 포함한다. 테스트를 통과한 다이들은 캐리어 기판에 부착된 테스트에 불합격한 다이들로부터 개별화될 수 있고, 3D 패키지(칩릿)를 형성하기 위해 공지된 양호한 다이들을 부착하는데 사용될 수 있다. 수율이 증가되고 비용은 감소된다.
하나의 실시예는 기판에 관통 비아의 세트 - 관통 비아의 세트는 기판의 두께를 부분적으로 관통함 - 를 형성하는 단계를 포함하는 방법이다. 그 방법은 기판의 제1 측부 상의 관통 비아의 세트 위에 제1 커넥터들을 형성하는 단계를 또한 포함한다. 그 방법은 기판으로부터 제1 다이를 개별화하는 단계를 또한 포함한다. 그 방법은 캐리어에 제1 다이의 제1 측부를 부착하는 단계를 또한 포함한다. 그 방법은 제1 봉지재로 상기 제1 다이를 측방향으로 봉지하는 단계와 관통 비아의 세트를 노출시키기 위해 제1 다이의 제2 측부를 시닝하는 단계를 또한 포함한다. 그 방법은 제1 다이의 제2 측부 - 제2 측부는 제1 측부 반대측에 있음 - 에서 관통 비아의 세트 위에 제2 커넥터들을 형성하는 단계를 또한 포함한다. 그 방법은 제2 커넥터들에 디바이스 다이를 본딩하는 단계를 또한 포함한다. 그 방법은, 제1 다이 및 디바이스 다이를 패키지로 개별화하기 위해 제1 봉지재를 관통하여 절단하는 단계를 또한 포함한다. 일 실시예에서, 제1 다이는 기판의 복수의 다이들 중 하나의 다이이며, 그 방법은 복수의 다이들을 테스트하는 단계; 제1 다이가 테스트를 통과했다고 결정하는 단계; 및 제1 다이를 유지(retain)하고 복수의 다이들 중 하나 이상의 거부된 다이를 폐기하는 단계를 더 포함한다. 일 실시예에서, 복수의 다이들을 테스트하는 단계는 기판으로부터 제1 다이를 개별화하기 전에 수행된다. 일 실시예에서, 제1 상호연결부가 관통 비아의 세트 위에 형성되며, 제1 상호연결부는 관통 비아의 세트와 제2 커넥터들 사이에 개재(interpose)되고, 제1 상호연결부는 제1 봉지재와의 계면을 가진다. 일 실시예에서, 제1 상호연결부는 제2 다이와의 계면을 가지며, 제1 다이 및 디바이스 다이를 패키지로 개별화하기 위해 제1 봉지재를 관통하여 절단하는 단계 뒤에, 패키지는 제2 다이를 포함한다. 일 실시예에서, 제1 다이 및 디바이스 다이를 패키지로 개별화하기 위해 제1 봉지재를 관통하여 절단하는 단계 후에, 패키지는 다수의 디바이스 다이들을 포함한다. 일 실시예에서, 그 방법은 캐리어에 패키지를 부착하는 단계; 패키지 위에 재배선 구조체를 형성하는 단계; 재배선 구조체 위에 제3 커넥터들을 형성하는 단계; 및 패키지 및 재배선 구조체를 통합 팬 아웃 패키지로 개별화하는 단계를 더 포함한다. 일 실시예에서, 제1 다이 및 디바이스 다이를 패키지로 개별화하기 위해 제1 봉지재를 관통하여 절단하는 단계 후에, 패키지는 다수의 디바이스 다이들을 포함한다. 일 실시예에서, 패키지는 플립 칩 패키지를 형성하기 위해 기판에 부착된다. 일 실시예에서, 패키지는 인터포저 웨이퍼에 부착되며, 인터포저 웨이퍼는 기판에 본딩되며; 그리고 인터포저 웨이퍼, 기판, 및 패키지는 기판 패키지 상의 웨이퍼 상의 칩으로 개별화된다.
다른 실시예는 제1 커넥터들에 의해, 제1 기판의 제1 다이와 제1 기판의 제2 다이를 테스트하는 단계를 포함하는 방법이다. 그 방법은 테스트하는 단계를 통과하는 것으로 제1 다이와 제2 다이를 결정하는 단계를 또한 포함한다. 그 방법은 제1 기판의 제2 다이로부터 제1 기판의 제1 다이를 분리하는 단계를 또한 포함한다. 그 방법은 캐리어에 제1 다이의 제1 측부와 제2 다이의 제1 측부 - 상기 제1 다이의 제1 측부와 제2 다이의 제1 측부는 상기 제1 커넥터들을 포함함 - 을 부착하는 단계를 또한 포함한다. 그 방법은 갭 충전 재료로 제1 다이와 제2 다이 사이의 갭을 충전하는 단계 - 갭 충전 재료는 제1 다이와 제2 다이를 둘러쌈 - 를 또한 포함한다. 그 방법은 비아 구조체의 제1 세트를 노출시키기 위해 제1 다이의 제2 측부를 시닝하는 단계를 또한 포함한다. 그 방법은 비아 구조체의 제1 세트 위에 상호연결부를 형성하는 단계를 또한 포함한다. 그 방법은 상호연결부에 하나 이상의 디바이스 다이를 전기적으로 커플링하는 단계를 또한 포함한다. 그 방법은 제1 패키지를 형성하기 위해 제1 다이 및 제2 다이를 갭 충전 재료 내에 매립된 다른 다이들로부터 개별화하도록 갭 충전 재료를 관통하여 절단하는 단계를 또한 포함한다. 일 실시예에서, 비아 구조체의 제1 세트는 테이퍼져, 디바이스 다이에 가까울수록 더 좁고 디바이스 다이로부터 멀수록 더 넓다. 일 실시예에서, 제1 패키지는 제1 다이와 제2 다이를 포함한다. 일 실시예에서, 제1 패키지는 플립 칩 패키지를 형성하기 위해 볼 그리드 어레이로부터 기판의 반대측 상에 기판에 부착된다. 일 실시예에서, 제1 패키지는 인터포저 웨이퍼에 부착되며, 인터포저 웨이퍼는 기판에 본딩되고, 인터포저 웨이퍼, 기판, 및 패키지는 기판 패키지 상의 웨이퍼 상의 칩으로 개별화된다.
다른 실시예는 구조체이며, 그 구초제는, 제1 다이로서, 제1 재료층, 제1 재료층 내에 매립된 관통 비아의 제1 세트 - 관통 비아의 제1 세트는 상단에서 하단으로 더 넓게 확장되는 폭을 가짐 - , 제1 재료층의 제1 측부 위에 배치되는 커넥터의 제1 세트, 및 제1 재료층의 제2 측부 아래에 배치되는 커넥터의 제2 세트를 포함하는, 제1 다이; 커넥터의 제1 세트에 커플링되는 제1 반도체 디바이스; 제1 반도체 디바이스를 측방향으로 둘러싸는 제1 봉지재; 및 제1 다이를 측방향으로 둘러싸는 제2 봉지재를 포함한다. 그 구조체는 제1 커넥터 세트에 커플링되는 제1 반도체 디바이스를 또한 포함한다. 그 구조체는 제1 반도체 디바이스를 측방향으로 둘러싸는 제1 봉지재를 또한 포함한다. 그 구조체는 제1 다이를 측방향으로 둘러싸는 제2 봉지재를 또한 포함한다. 일 실시예에서, 상호연결 구조체가 제1 다이와 제1 반도체 디바이스 사이에 개재되며, 상호연결 구조체는 유전체 재료와 유전체 재료 내에 배치되는 금속 라인들을 포함하며, 제1 다이의 측벽들은 제1 봉지재, 유전체 재료, 및 제2 봉지재를 포함한다. 일 실시예에서, 하나 이상의 추가적인 반도체 디바이스가 제1 봉지재 내에 매립되거나, 또는 하나 이상의 추가적인 다이가 제2 봉지재 내에 매립된다. 일 실시예에서, 디바이스 기판이 커넥터의 제2 세트에 전기적으로 커플링되며, 디바이스 기판은 볼 그리드 어레이를 포함하며 볼 그리드 어레이는 플립 칩 패키지를 포함한다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 개시에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시를 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 정신 및 범위로부터 벗어남 없이 본 개시 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
기판에 관통 비아(through-via)들의 세트를 형성하는 단계 - 상기 관통 비아들의 세트는 상기 기판의 두께를 부분적으로 관통함 - ;
상기 기판의 제1 측부(side) 상의 상기 관통 비아들의 세트 위에 제1 커넥터들을 형성하는 단계;
상기 기판으로부터 제1 다이를 개별화(singulate)하는 단계;
캐리어에 상기 제1 다이의 제1 측부를 부착하는 단계;
제1 봉지재(encapsulant)로 상기 제1 다이를 측방향으로(laterally) 봉지(encapsulate)하는 단계;
상기 관통 비아들의 세트를 노출시키기 위해 상기 제1 다이의 제2 측부를 시닝(thinning)하는 단계;
상기 제1 다이의 제2 측부 상의 상기 관통 비아들의 세트 위에 제2 커넥터들을 형성하는 단계 - 상기 제2 측부는 상기 제1 측부 반대측에 있음 - ;
상기 제2 커넥터들에 디바이스 다이를 본딩하는 단계; 및
상기 제1 다이 및 상기 디바이스 다이를 패키지로 개별화하기 위해 상기 제1 봉지재를 관통하여 절단하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 다이는 상기 기판의 복수의 다이들 중 하나이고, 상기 방법은,
상기 복수의 다이들을 테스트하는 단계;
상기 제1 다이가 상기 테스트를 통과했다고 결정하는 단계; 및
상기 제1 다이를 유지(retain)하고 복수의 다이들 중 하나 이상의 거부된 다이를 폐기(discard)하는 단계
를 더 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 복수의 다이들을 테스트하는 단계는, 상기 기판으로부터 제1 다이를 개별화하는 단계 전에 수행되는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 관통 비아들의 세트 위에 제1 상호연결부를 형성하는 단계 - 상기 제1 상호연결부는 상기 관통 비아들의 세트와 상기 제2 커넥터들 사이에 개재(interpose)되고, 상기 제1 상호연결부는 상기 제1 봉지재와의 계면을 가짐 - 를 더 포함하는, 방법.
실시예 5. 실시예 4에 있어서,
상기 캐리어에 제2 다이의 제1 측부를 부착하는 단계 - 상기 제1 상호연결부는 상기 제2 다이와의 계면을 갖고, 상기 제1 다이 및 상기 디바이스 다이를 패키지로 개별화하기 위해 상기 제1 봉지재를 관통하여 절단하는 단계 뒤에, 상기 패키지는 상기 제2 다이를 포함함 - 를 더 포함하는, 방법.
실시예 6. 실시예 5에 있어서,
상기 제2 커넥터들에 다수의 디바이스 다이들을 본딩하는 단계 - 상기 제1 다이 및 상기 디바이스 다이를 패키지로 개별화하기 위해 상기 제1 봉지재를 관통하여 절단하는 단계 후에, 상기 패키지는 다수의 디바이스 다이들을 포함함 - 를 더 포함하는, 방법.
실시예 7. 실시예 1에 있어서,
캐리어에 상기 패키지를 부착하는 단계;
상기 패키지 위에 재배선 구조체(redistribution structure)를 형성하는 단계;
상기 재배선 구조체 위에 제3 커넥터들을 형성하는 단계; 및
상기 패키지 및 재배선 구조체를 통합 팬 아웃 패키지(integrated fan out package)로 개별화하는 단계
를 더 포함하는, 방법.
실시예 8. 실시예 1에 있어서,
상기 제2 커넥터들에 다수의 디바이스 다이들을 본딩하는 단계 - 상기 제1 다이 및 상기 디바이스 다이를 패키지로 개별화하기 위해 상기 제1 봉지재를 관통하여 절단하는 단계 후에, 상기 패키지는 다수의 디바이스 다이들을 포함함 - 를 더 포함하는, 방법.
실시예 9. 실시예 1에 있어서,
플립 칩 패키지(flip chip package)를 형성하기 위해 기판에 상기 패키지를 부착하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서,
인터포저 웨이퍼에 상기 패키지를 부착하는 단계;
기판에 상기 인터포저 웨이퍼를 본딩하는 단계; 및
상기 인터포저 웨이퍼, 상기 기판, 및 상기 패키지를 기판 패키지 상의 웨이퍼 상의 칩으로 개별화하는 단계
를 더 포함하는, 방법.
실시예 11. 방법에 있어서,
제1 커넥터들에 의해, 제1 기판의 제1 다이 및 상기 제1 기판의 제2 다이를 테스트하는 단계;
상기 제1 다이 및 상기 제2 다이를 상기 테스트를 통과한 것으로 결정하는 단계;
상기 제1 기판의 제2 다이로부터 상기 제1 기판의 제1 다이를 분리하는 단계;
캐리어에 상기 제1 다이의 제1 측부 및 상기 제2 다이의 제1 측부를 부착하는 단계 - 상기 제1 다이의 제1 측부 및 상기 제2 다이의 제1 측부는 상기 제1 커넥터들을 포함함 - ;
갭 충전 재료로 상기 제1 다이와 상기 제2 다이 사이의 갭을 충전하는 단계 - 상기 갭 충전 재료는 상기 제1 다이 및 상기 제2 다이를 둘러쌈 - ;
비아 구조체들의 제1 세트를 노출시키기 위해 상기 제1 다이의 제2 측부를 시닝하는 단계;
상기 비아 구조체들의 제1 세트 위에 상호연결부를 형성하는 단계;
상기 상호연결부에 하나 이상의 디바이스 다이를 전기적으로 커플링하는 단계; 및
상기 제1 다이 및 상기 제2 다이를 상기 갭 충전 재료 내에 매립(embed)된 다른 다이들로부터 개별화하하여 제1 패키지를 형성하기 위해 상기 갭 충전 재료를 관통하여 절단하는 단계
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 비아 구조체들의 제1 세트는 테이퍼(taper)져, 상기 디바이스 다이에 가까울수록 더 좁고 상기 디바이스 다이로부터 멀수록 더 넓은 것인, 방법.
실시예 13. 실시예 11에 있어서, 상기 제1 패키지는 상기 제1 다이 및 상기 제2 다이를 포함하는 것인, 방법.
실시예 14. 실시예 11에 있어서,
플립 칩 패키지를 형성하기 위해 볼 그리드 어레이로부터 기판의 반대측 상의 기판에 상기 제1 패키지를 부착하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 11에 있어서,
인터포저 웨이퍼에 상기 제1 패키지를 부착하는 단계;
기판에 상기 인터포저 웨이퍼를 본딩하는 단계; 및
상기 인터포저 웨이퍼, 상기 기판, 및 상기 패키지를 기판 패키지 상의 웨이퍼 상의 칩으로 개별화하는 단계
를 더 포함하는, 방법.
실시예 16. 구조체에 있어서,
제1 다이로서, 상기 제1 다이는,
제1 재료층,
상기 제1 재료층 내에 매립된 관통 비아들의 제1 세트 - 상기 관통 비아들의 제1 세트는 상단으로부터 하단으로 더 넓게 확장된 폭을 가짐 - ,
상기 제1 재료층의 제1 측부 위에 배치된 커넥터들의 제1 세트, 및
상기 제1 재료층의 제2 측부 아래에 배치된 커넥터들의 제2 세트
를 포함하는 것인, 상기 제1 다이;
상기 커넥터들의 제1 세트에 커플링된 제1 반도체 디바이스;
상기 제1 반도체 디바이스를 측방향으로 둘러싼 제1 봉지재; 및
상기 제1 다이를 측방향으로 둘러싼 제2 봉지재
를 포함하는, 구조체.
실시예 17. 실시예 16에 있어서,
상기 제1 다이와 상기 제1 반도체 디바이스 사이에 개재된 상호연결 구조체 - 상기 상호연결 구조체는 유전체 재료 및 유전체 재료 내에 배치된 금속 라인들을 포함하고, 상기 제1 다이의 측벽들은 상기 제1 봉지재, 상기 유전체 재료, 및 상기 제2 봉지재를 포함함 - 를 더 포함하는, 구조체.
실시예 18. 실시예 16에 있어서,
상기 제1 봉지재 내에 매립된 하나 이상의 추가적인 반도체 디바이스; 또는
상기 제2 봉지재 내에 매립된 하나 이상의 추가적인 다이
를 더 포함하는, 구조체.
실시예 19. 실시예 16에 있어서,
상기 커넥터들의 제2 세트에 전기적으로 커플링된 디바이스 기판 - 상기 디바이스 기판은 플립 칩 패키지를 포함하는 볼 그리드 어레이를 포함함 - 을 더 포함하는, 구조체.
실시예 20. 실시예 19에 있어서, 상기 커넥터들의 제2 세트와 상기 디바이스 기판 사이에 개재된 인터포저 기판을 더 포함하는, 구조체.

Claims (10)

  1. 방법에 있어서,
    기판에 관통 비아(through-via)들의 세트를 형성하는 단계 - 상기 관통 비아들의 세트는 상기 기판의 두께를 부분적으로 관통함 - ;
    상기 기판의 제1 측부(side) 상의 상기 관통 비아들의 세트 위에 제1 커넥터들을 형성하는 단계;
    상기 기판으로부터 제1 다이를 개별화(singulate)하는 단계;
    캐리어에 상기 제1 다이의 제1 측부를 부착하는 단계;
    제1 봉지재(encapsulant)로 상기 제1 다이를 측방향으로(laterally) 봉지(encapsulate)하는 단계;
    상기 관통 비아들의 세트를 노출시키기 위해 상기 제1 다이의 제2 측부를 시닝(thinning)하는 단계;
    상기 제1 다이의 제2 측부 상의 상기 관통 비아들의 세트 위에 제2 커넥터들을 형성하는 단계 - 상기 제2 측부는 상기 제1 측부 반대측에 있음 - ;
    상기 제2 커넥터들에 디바이스 다이를 본딩하는 단계; 및
    상기 제1 다이 및 상기 디바이스 다이를 패키지로 개별화하기 위해 상기 제1 봉지재를 관통하여 절단하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 다이는 상기 기판의 복수의 다이들 중 하나이고, 상기 방법은,
    상기 복수의 다이들을 테스트하는 단계;
    상기 제1 다이가 상기 테스트를 통과했다고 결정하는 단계; 및
    상기 제1 다이를 유지(retain)하고 복수의 다이들 중 하나 이상의 거부된 다이를 폐기(discard)하는 단계
    를 더 포함하는 것인, 방법.
  3. 제2항에 있어서, 상기 복수의 다이들을 테스트하는 단계는, 상기 기판으로부터 제1 다이를 개별화하는 단계 전에 수행되는 것인, 방법.
  4. 제1항에 있어서,
    상기 관통 비아들의 세트 위에 제1 상호연결부를 형성하는 단계 - 상기 제1 상호연결부는 상기 관통 비아들의 세트와 상기 제2 커넥터들 사이에 개재(interpose)되고, 상기 제1 상호연결부는 상기 제1 봉지재와의 계면을 가짐 - 를 더 포함하는, 방법.
  5. 제1항에 있어서,
    캐리어에 상기 패키지를 부착하는 단계;
    상기 패키지 위에 재배선 구조체(redistribution structure)를 형성하는 단계;
    상기 재배선 구조체 위에 제3 커넥터들을 형성하는 단계; 및
    상기 패키지 및 재배선 구조체를 통합 팬 아웃 패키지(integrated fan out package)로 개별화하는 단계
    를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 제2 커넥터들에 다수의 디바이스 다이들을 본딩하는 단계 - 상기 제1 다이 및 상기 디바이스 다이를 패키지로 개별화하기 위해 상기 제1 봉지재를 관통하여 절단하는 단계 후에, 상기 패키지는 다수의 디바이스 다이들을 포함함 - 를 더 포함하는, 방법.
  7. 제1항에 있어서,
    플립 칩 패키지(flip chip package)를 형성하기 위해 기판에 상기 패키지를 부착하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    인터포저 웨이퍼에 상기 패키지를 부착하는 단계;
    기판에 상기 인터포저 웨이퍼를 본딩하는 단계; 및
    상기 인터포저 웨이퍼, 상기 기판, 및 상기 패키지를 기판 패키지 상의 웨이퍼 상의 칩으로 개별화하는 단계
    를 더 포함하는, 방법.
  9. 방법에 있어서,
    제1 커넥터들에 의해, 제1 기판의 제1 다이 및 상기 제1 기판의 제2 다이를 테스트하는 단계;
    상기 제1 다이 및 상기 제2 다이를 상기 테스트를 통과한 것으로 결정하는 단계;
    상기 제1 기판의 제2 다이로부터 상기 제1 기판의 제1 다이를 분리하는 단계;
    캐리어에 상기 제1 다이의 제1 측부 및 상기 제2 다이의 제1 측부를 부착하는 단계 - 상기 제1 다이의 제1 측부 및 상기 제2 다이의 제1 측부는 상기 제1 커넥터들을 포함함 - ;
    갭 충전 재료로 상기 제1 다이와 상기 제2 다이 사이의 갭을 충전하는 단계 - 상기 갭 충전 재료는 상기 제1 다이 및 상기 제2 다이를 둘러쌈 - ;
    비아 구조체들의 제1 세트를 노출시키기 위해 상기 제1 다이의 제2 측부를 시닝하는 단계;
    상기 비아 구조체들의 제1 세트 위에 상호연결부를 형성하는 단계;
    상기 상호연결부에 하나 이상의 디바이스 다이를 전기적으로 커플링하는 단계; 및
    상기 제1 다이 및 상기 제2 다이를 상기 갭 충전 재료 내에 매립(embed)된 다른 다이들로부터 개별화하하여 제1 패키지를 형성하기 위해 상기 갭 충전 재료를 관통하여 절단하는 단계
    를 포함하는, 방법.
  10. 구조체에 있어서,
    제1 다이로서, 상기 제1 다이는,
    제1 재료층,
    상기 제1 재료층 내에 매립된 관통 비아들의 제1 세트 - 상기 관통 비아들의 제1 세트는 상단으로부터 하단으로 더 넓게 확장된 폭을 가짐 - ,
    상기 제1 재료층의 제1 측부 위에 배치된 커넥터들의 제1 세트, 및
    상기 제1 재료층의 제2 측부 아래에 배치된 커넥터들의 제2 세트
    를 포함하는 것인, 상기 제1 다이;
    상기 커넥터들의 제1 세트에 커플링된 제1 반도체 디바이스;
    상기 제1 반도체 디바이스를 측방향으로 둘러싼 제1 봉지재; 및
    상기 제1 다이를 측방향으로 둘러싼 제2 봉지재
    를 포함하는, 구조체.
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