KR20160063241A - 집적 회로 패키지 및 그 형성 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
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    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2225/06503—Stacked arrangements of devices
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Abstract

패키지 및 그 제조 방법이 기술된다. 패키지는 제1 패키지와 제1 패키지 위에 배치된 다이 구조체를 포함하다. 제1 패키지는 제1 봉지재와, 제1 봉지재 내의 제1 비아 구조체와, 제1 봉지재 내의 제1 다이와, 제1 봉지재 내의 제2 다이와, 제1 봉지재 내의 제1 비아 칩을 포함하며, 제1 비아 구조체는 제1 봉지재의 제1 측과 제1 봉지재의 제1 측과 반대측에 있는 제1 봉지재의 제2 측 사이에서 연장되며, 제1 봉지재의 적어도 일부는 제1 다이의 측벽과 제1 비아 구조체의 측벽 사이에 배치되며, 제2 다이의 능동측은 제1 다이의 능동측과 마주하며, 제1 비아 칩은 하나 이상의 관통 비아를 포함하며, 제1 비아 칩은 제1 다이의 상기 능동측에 그리고 제2 다이와 제1 비아 구조체 사이에 배치된다.

Description

집적 회로 패키지 및 그 형성 방법{INTEGRATED CIRCUIT PACKAGES AND METHODS OF FORMING SAME}
반도체 산업은 다양한 전자 성분(예, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 계속적인 개량에 따라 급속한 성장을 경험하고 있다. 대부분의 경우, 집적 밀도의 이러한 개선은 더 많은 성분이 주어진 면적으로 집적되게 하는 최소 선폭 크기(예, 반도체 공정 노드를 20 nm 이하의 노드로 축소)의 반복적인 감소로부터 유래된 것이다. 최근 낮은 전력 소비와 지연 시간(latency)은 물론, 소형화, 고속 및 큰 대역폭에 대한 요구가 커짐에 따라, 반도체 다이에 대한 더 작고 더 창조적인 패키징 기술에 대한 요구도 커지고 있다.
반도체 기술이 더 발전됨에 따라, 반도체 소자의 물리적 크기를 더 줄이기 위한 효과적인 대안으로서 적층형 반도체 소자, 즉 3D 집적 회로(3DIC)가 출현되었다. 적층형 반도체 소자의 경우, 웨이퍼/다이가 서로 위에 적층되고 관통 비아(TVs)와 같은 관통 연결부를 사용하여 상호 연결된다. 예컨대 3DIC의 잇점 중 일부는 작은 점유 면적을 나타내고, 신호 배선의 길이를 줄이는 것에 의해 전력 소비를 감소시키고, 개별 다이들이 조립 전에 별도로 테스트되는 경우 수율과 제조 비용을 개선하는 것을 포함한다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 적층형 소자의 단면도를 나타낸다.
도 2a-2d는 일부 실시예에 따른 관통 비아(TV) 칩의 제조 중의 다양한 처리 단계의 단면도이다.
도 3a-3d는 일부 실시예에 따른 칩 적층체의 제조 중의 다양한 처리 단계의 단면도이다.
도 4a-4h는 일부 실시예에 따른 적층형 소자의 제조 중의 다양한 처리 단계의 단면도이다.
도 5는 일부 실시예에 따른 칩 적층체의 형성 방법을 나타낸 흐름도이다.
도 6은 일부 실시예에 따른 적층형 소자의 형성 방법을 나타낸 흐름도이다.
다음의 설명은 제시된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
실시예들은 특정 문맥, 즉 패키지-온-패키지(PoP) 소자, 칩-온-패키지(CoP) 등과 같은 적층형 소자의 실시예를 참조로 설명한다. 적층형 소자를 형성하는 다양한 중간 단계들이 예시된다. 실시예의 일부 변형도 논의된다.
도 1은 일부 실시예에 따른 적층형(stacked) 소자(100)의 단면도를 나타낸다. 적층형 소자(100)는 제1 패키지(101)와 해당 패키지(101) 위에 배치된 다이 구조체(103)를 포함한다. 적층형 소자(100)가 PoP 소자인 실시예에서, 다이 구조체(103)는 제2 패키지 등이다. 적층형 소자(100)가 CoP 소자인 실시예에서, 다이 구조체(103)는 다이, 다이의 적층체 등이다. 적층형 소자(100)는 제1 패키지(101)와 다이 구조체(103) 사이에 배치된 제1 접속부(105)를 더 포함한다. 제1 접속부(105)는 제1 패키지(101)를 다이 구조체(103)에 전기적 및 기계적으로 결합하거나 전기적 및 기계적으로 연결시킨다. 예시된 실시예에서, 예로서 2개의 제1 접속부(105)가 예시되지만, 제1 접속부(105)의 개수는 일부 실시예에 따르면 임의의 개수일 수 있다. 도 1에 예시된 실시예에서, 제1 접속부(105)는 구 형상(예컨대 공)을 갖는다. 그러나, 다른 실시예에서, 제1 접속부(105)는 필라, 포스트, 범프, 캡 등의 다양한 형태를 가질 수 있다.
적층형 소자(100)가 PoP 소자인 실시예에서, 제1 접속부(105)는 볼 그리드 어레이(BGA) 볼이다. 적층형 소자(100)가 CoP 소자인 실시예에서, 제1 접속부(105)는 C4(controlled collapse chip connection) 범프 및/또는 마이크로 범프를 포함할 수 있다. 제1 접속부(105)는 전기 전도성 재료(예, 금속 또는 금속 합금)를 포함할 수 있다. 일부 실시예에서, 제1 접속부(105)는 땝납 재료를 포함할 수 있다. 적절한 땜납 재료는 PbSn 조성물과 같은 납을 기초로 하는 땜납, InSb, 주석, 은, 구리("SAC") 조성물을 포함하는 무연(lead-free) 땜납, 및 공동의 융점을 가지고 전기적 적용례에서 전도성 땜납 접속부를 형성하는 다른 공정(eutectic) 재료일 수 있다. 무연 땜납의 경우, 예컨대 SAC 105(Sn 98.5%, Ag 1.0%, Cu 05%), SAC 305, 및 SAC 405와 같은 가변 조성의 SAC 땜납이 사용될 수 있다. 무연 땜납은 은(Ag)을 사용하지 않는 SnCu 화합물과 구리(Cu)를 사용하지 않는 SnAg 화합물도 포함한다. 다른 실시예에서, 제1 접속부(105)는 땜납 재료를 포함하지 않을 수 있다.
추가로 도 1을 참조하면, 제1 패키지(101)는 제1 봉지재(encapsulant)(109) 내에 배치된 칩 적층체(107)를 포함한다. 칩 적층체(107)는 제1 측(107a)과 해당 제1 측(107a)과 반대측에 있는 제2 측(107b)을 포함한다. 칩 적층체(107)의 제1 측(107a)은 다이 구조체(103)와 마주하고, 칩 적층체(107)의 제2 측(107b)은 다이 구조체(103)로부터 떨어져서 마주한다. 제1 봉지재(109)는 제1 측(109a)과 해당 제1 측(109a)과 반대측에 있는 제2 측(109b)을 포함한다. 제1 봉지재(109)의 제1 측(109a)은 다이 구조체(103)와 마주하고, 제1 봉지재(109)의 제2 측(109b)은 다이 구조체(103)로부터 떨어져서 마주한다. 예시된 실시예에서, 칩 적층체(107)의 제2 측(107b)은 제1 봉지재(109)의 제2 측(109b)과 실질적으로 동평면(coplanar)이고, 칩 적층체(107)의 제1 측(107a)은 제1 봉지재(109)의 제1 측(109a)보다 낮다. 일부 실시예에서, 제1 봉지재(109)는 에폭시, 수지, 성형 가능한 중합체 등과 같은 성형 화합물을 포함할 수 있다. 성형 화합물은 실리카 필러, 유리 필러 또는 이와 유사한 필러와 같은 필러 입자로 충전될 수 있다.
제1 패키지(101)는 칩 적층체(107)의 제2 측(107b) 상과 제1 봉지재(109)의 제2 측(109b) 상에 형성된 재배선층(RDL)(redistribution layer)(111)을 더 포함한다. 아래에 더 상세히 설명되는 바와 같이, RLD(111)은 하나 이상의 제1 유전층(113)과 해당 하나 이상의 제1 유전층(113) 내에 배치된 하나 이상의 제2 전도성 특징부(115)를 포함한다. 일부 실시예에서, 하나 이상의 제1 유전층(113)은 폴리이미드, 벤조시클로부텐(BCB), 폴리벤족사졸(PBO) 등등 또는 그 조합과 같은 광-패턴화 가능한 유전 재료를 포함할 수 있다. 다른 실시예에서, 하나 이상의 제1 유전층(113)은 실리콘 질화물, 실리콘 카바이드, 실리콘 산화물, 실리콘 산질화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소-도핑된 실리콘 이산화물과 같은 극저-k 유전체 등등 또는 그 조합과 같은 광-패턴화 가능하지 않은 유전 재료를 포함할 수 있다.
하나 이상의 제1 전도성 특징부(115)는 다양한 라인/트래이스(trace)(하나 이상의 제1 유전층(113)의 주요면에 "수평으로" 평향하게 연장됨) 및/또는 비아(하나 이상의 제1 유전층(113) 내로 "수직으로" 연장됨)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 제1 전도성 특징부(115)는 구리, 텅스텐, 알루미늄, 은, 금 등등 또는 이들의 조합과 같은 전기 전도성 재료를 포함한다.
예시된 실시예에서, RDL(111)의 제1 측(111a)은 칩 적층체(107)의 제2 측(107b)과 제1 봉지재(109)의 제2 측(109b)과 물리적으로 접촉된 상태이다. RDL(111)의 제2 측(111b) 위에는 제2 접속부(117)가 형성된다. 제2 접속부(117)는 적층형 소자(100)를 패키지 기판, 인쇄 회로 기판(PCB), 다이, 다른 패키지 등과 같은 외부 시스템에 전기적 및 기계적으로 결합하거나 전기적 및 기계적으로 연결할 수 있다. 예시된 실시예에서, 예로서 4개의 제2 접속부(117)가 예시되지만, 제2 접속부(117)의 개수는 일부 실시예에 따르면 임의의 개수일 수 있다. 도 1에 도시된 실시예에서, 제2 접속부(117)는 구형 형상(예, 볼)을 가진다. 그러나, 다른 실시예에서, 제2 접속부(117)는 필라, 포스트, 범프, 캡 등과 같은 다양한 형태를 가질 수 있다. 예시된 실시예에서, 제2 접속부(117)는 볼 그리드 어레이(BGA) 볼이다. 다른 실시예에서, 제2 접속부(117)는 C4 범프 및/또는 마이크로 범프를 포함할 수 있다. 제2 접속부(117)는 제1 접속부(105)와 유사한 재료로 형성될 수 있다.
일부 실시예에서, RDL(111)과 제2 접속부(117) 사이에 언더 범프 배선(UBM)(under bump metallization)(119)이 형성된다. UBM(119)은 하나 이상의 층을 포함할 수 있고, 하나 이상의 제1 전도성 특징부(115)와 유사한 재료로 형성될 수 있다.
제1 패키지(101)는 칩 적층체(107)의 제1 측(107a)과 제1 봉지재(109)의 제1 측(109a) 상에 형성된 하나 이상의 제2 유전층(121)을 더 포함한다. 도 1에 도시된 바와 같이, 하나 이상의 제2 유전층(121) 내에 형성된 개구 내에 제1 접속부(105)가 배치된다. 일부 실시예에서, 하나 이상의 제2 유전층(121)은 하나 이상의 제1 유전층(113)과 유사한 재료를 포함할 수 있다. 일부 실시예에서, 칩 적층체(107)의 제1 측(107a)과 하나 이상의 제2 유전층(121) 사이에 접착층(123)이 배치된다. 접착층(123)은 다이 부착 필름(DAF)(die attach film) 또는 임의의 적절한 접착제, 에폭시, 자외선(UV) 접착제(UV 방사에 노출시 접착성을 잃음) 등일 수 있다.
추가로 도 1을 참조하면, 제1 패키지(101)는 제1 관통 비아(TV)(125)를 더 포함하는데, 해당 관통 비아는 제1 봉지재(109)의 적어도 일부가 제1 TV(125)의 측벽과 칩 적층체(107)의 측벽 사이에 배치되도록 제1 봉지재(109) 내에 배치된다. 제1 TV(125)는 관통 몰드 비아(TMV) 또는 관통 패키지 비아(TPV)로도 지칭될 수 있다. 추가로, 제1 TV(125)는 RDL(111)의 하나 이상의 제1 전도성 특징부(115)와, 대응하는 제1 접속부(105)를 물리적으로 접촉시켜, RDL(111)과 제1 접속부(105) 사이에 전기적 연결을 제공한다. 다른 실시예에서, 이들 다양한 전도성 특징부 사이에 다른 전도성 성분이 배치될 수 있다.
예시된 실시예에서, 2개의 제1 TV(125) 사이에 칩 적층체(107)가 배치된다. 그러나, 다른 실시예에서, 위에서 볼 때 제1 TV(125)가 칩 적층체(107)를 둘러싸도록 제1 봉지재(109) 내에 2개보다 많은 제1 TV(125)가 형성된다. 추가로, 도 1은 칩 적층체(107)의 각각의 측벽으로부터 측방으로 떨어져 인접하게 배치된 하나의 제1 TV(125)를 보여준다. 그러나, 다른 실시예에서, 제1 패키지(101)의 설계 사양에 따라 칩 적층체(107)의 각각의 측벽으로부터 측방으로 떨어져 인접하게 1개보다 많은 제1 TV(125)가 형성될 수 있다. 일부 실시예에서, 제1 TV(125)는 약 60 ㎛~약 400 ㎛의 제1 폭(W1)과 약 100 ㎛~약 500 ㎛의 제1 피치(P1)를 가진다.
추가로 도 1을 참조하면, 칩 적층체(107)는 제1 다이(127)를 포함한다. 제1 다이(127)는 복수의 다이를 포함하는 웨이퍼로부터 단편화된(singulated) 다이일 수 있다. 제1 다이(127)는 하나 이상의 적용예에 사용될 수 있다. 예를 들면, 일부 실시예에서, 제1 다이(127)는 마이크로전자기계 시스템(MEMS), 로직, 메모리, 전력, 아날로그 또는 RF 통신 애플리케이션에 사용될 수 있지만, 다른 실시예에 따르면 다른 애플리케이션도 가능할 수 있다. 예로서, 로직 및 메모리 애플리케이션에서 제1 다이(127)는 로직 칩을 포함할 수 있다.
제1 다이(127)는 기판(예, 반도체 기판)과, 기판 상의 다양한 능동 및 수동 소자(예, 트랜지스터, 커패시터, 저항기, 다이오드, 광-다이오드, 퓨즈 및/또는 등등)와, 기판 위의 다양한 배선 구조체(예, 층간 절연막(ILD) 및/또는 금속간 절연막(IMD)과 같은 하나 이상의 유전층과, 해당 하나 이상의 유전층 내에 배치된 금속 라인 및/또는 비아와 같은 하나 이상의 전도성 특징부)와, 해당 배선 구조체 위의 접촉 패드(예, 알루미늄 패드 등)를 포함할 수 있는데, 이들 성분들은 그 존재가 하기의 다양한 실시예를 이해함에 있어 필수적인 것은 아니므로 도 1에는 분명히 예시되지 않는다. 제1 다이(127)는 제1 측(127a)과 해당 제1 측(127a)과 반대측에 있는 제2 측(127b)을 포함한다. 예시된 실시예에서, 제1 다이(127)의 제2 측(127b)은 제1 다이(127)의 능동측(소자측)이다. 제1 다이(127)의 제1 측(127a)은 칩 적층체(107)의 제1 측(107a)과 일치한다. 제1 다이(127)는 해당 제1 다이(127)의 제2 측(127b) 상에 형성된 제1 패시베이션 층(129)을 더 포함한다. 일부 실시예에서, 제1 패시베이션 층(129)은 실리콘 질화물, 실리콘 카바이드, 실리콘 산화물, 실리콘 산질화물 등등 또는 이들의 조합과 같은 유전 재료를 포함할 수 있다.
칩 적층체(107)는 제1 다이(127) 아래에 배치된 제2 다이(131)를 더 포함한다. 제2 다이(131)의 폭은 제1 다이(127)의 폭보다 작고, 제1 다이(127)의 적어도 일부는 제2 다이(131)의 측벽 너머로 측방으로 연장된다. 제2 다이(131)는 복수의 다이를 포함하는 웨이퍼로부터 단편화된(singulated) 다이일 수 있다. 제2 다이(131)는 하나 이상의 적용예에 사용될 수 있다. 예를 들면, 일부 실시예에서, 제2 다이(131)는 마이크로전자기계 시스템(MEMS), 로직, 메모리, 전력, 아날로그 또는 RF 통신 애플리케이션에 사용될 수 있지만, 다른 실시예에 따르면 다른 애플리케이션도 가능할 수 있다. 예로서, 로직 및 메모리 애플리케이션에서 제2 다이(131)는 로직 칩, 메모리 칩 또는 적층형 메모리 칩 등을 포함할 수 있다. 예로서, 제2 다이(131)는 랜덤 액세스 메모리 칩 및/또는 와이드 입력-출력(I/O) 메모리 칩을 포함할 수 있다. 추가의 예로서, 제2 다이(131)는 주문형 집적 회로(ASIC)일 수 있다.
제2 다이(131)는 제1 측(131a)과 해당 제1 측(131a)과 반대측에 있는 제2 측(131b)을 포함한다. 제2 다이(131)의 제1 측(131a)은 제2 다이(131)의 능동측(소자측)이고, 제2 다이(131)의 제2 측(131b)은 칩 적층체(107)의 제2 측(107b)과 제1 봉지재(109)의 제2 측(109b)과 실질적으로 동평면이다. 일부 실시예에서, 제2 다이(131)의 제1 측(131a)은 도 1에 예시된 바와 같이 제1 다이(127)의 제2 측(127b)과 마주본다. 제2 다이(131)의 제1 측(131a)과 제1 다이(127)의 제2 측(127b)은 능동측인 실시예에서, 도 1에 도시된 제1 다이(127)와 제2 다이(131)의 배열은 면-대-면(face-to-face) 배열로도 지칭될 수 있다.
제2 다이(131)는 기판(예, 반도체 기판)과, 기판 상의 다양한 능동 및 수동 소자(예, 트랜지스터, 커패시터, 저항기, 다이오드, 광-다이오드, 퓨즈 및/또는 등등)와, 기판 상의 다양한 배선 구조체(예, 층간 절연막(ILD) 및/또는 금속간 절연막(IMD)과 같은 하나 이상의 유전층과 해당 하나 이상의 유전층 내에 배치된 금속 라인 및/또는 비아와 같은 하나 이상의 전도성 특징부)와, 해당 배선 구조체 상의 접촉 패드(예, 알루미늄 패드 등)를 포함할 수 있는데, 이들 성분들은 그 존재가 하기의 다양한 실시예를 이해함에 있어 필수적인 것은 아니므로 도 1에는 분명히 예시되지 않는다. 제2 다이(131)는 해당 제2 다이(131)의 제1 측(131a) 상에 형성된 제2 패시베이션 층(133)을 더 포함할 수 있다. 일부 실시예에서, 제2 패시베이션 층(133)은 제1 패시베이션 층(129)과 유사한 재료를 포함할 수 있다.
추가로 도 1을 참조하면, 칩 적층체(107)는 제1 다이(127) 아래에 배치된 관통 비아(TV) 칩(135)을 더 포함하되, TV 칩(135) 사이에 제2 다이(131)가 배치되도록 구성된다. 도 1의 실시예에서, 예로서 2개의 TV 칩(135)이 예시되지만, 일부 실시예에 따르면, TV 칩(135)의 개수는 임의의 개수일 수 있고 TV 칩은 위에서 볼 때 제2 다이(131)를 둘러쌀 수 있다. 다른 실시예에서, 도 1에 도시된 2개의 TV 칩(135)은 하나의 환형 TV 칩의 부분들이고, 제2 다이(131)는 환형 TV 칩의 구멍 내에 배치된다. TV 칩(135)은 RDL(111)의 하나 이상의 제1 전도성 특징부(115)와 전기적으로 접촉 상태에 있다.
TV 칩(135) 각각은 기판(137)을 포함한다. 일부 실시예에서, 기판(137)은 실리콘 또는 유리로 형성될 수 있지만, 실리콘 게르마늄, 갈륨, 비소 및 이들의 조합과 같은 다른 III족, IV족 및/또는 V족 원소로도 형성될 수 있다. 다른 실시예에서, 기판(137)은 적층형 기판일 수 있고, FR4, 비스-말레이미드 트리아진(BT) 등으로 형성될 수 있다.
각각의 TV 칩(135)은 제2 관통 비아(TV)(139)를 더 포함한다. 제2 TV(139)는 관통 기판 비아(TSV)로도 지칭될 수 있다. 제2 TV(139)는 전기 전도성 재료(141)를 포함한다. 전기 전도성 재료(141)는 하나 이상의 제1 전기 전도성 특징부(115)와 유사한 재료를 포함할 수 있다. 일부 실시예에서, 제2 TV(139) 각각은 각각의 제2 TV(139)를 둘러싸는 라이너 층(143)에 의해 기판(137)으로부터 전기적으로 절연된다. 일부 실시에에서, 라이너 층(143)은 실리콘 산화물을 포함한다. 그러나, 다른 실시예에서, 라이너 층(143)의 형성에 임의의 적절한 유전 재료가 사용될 수 있다.
일부 실시예에서, 각각의 제2 TV(139)는 기판(137)을 확산으로부터 보호하기 위해 전기 전도성 재료의 측벽 상에 형성된 장벽/부착 층(145)을 더 포함한다. 장벽/부착 층(145)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 또는 다른 대체물의 하나 이상의 층을 포함할 수 있다. 장벽/부착 층(145)은 전기 전도성 재료(141)와 라이너 층(142) 사이에 배치된다. 일부 실시예에서, 제2 TV(139)는 약 5 ㎛~약 60 ㎛의 제2 폭(W2)과 약 10 ㎛~약 80 ㎛의 제2 피치(P2)를 가진다.
각각의 TV 칩(135)은 기판(137)과 제2 TV(139) 위에 배치된 제3 패시베이션 층(147)을 더 포함한다. 일부 실시예에서, 제3 패시베이션 층(147)은 제1 패시베이션 층(129)과 유사한 재료를 포함할 수 있다. 일부 실시예에서, TV 칩(135)은 능동 및/또는 수동 소자를 가지고 있지 않다. 다른 실시예에서, TV 칩(135)은 칩 적층체(107)의 설계 사양에 따라 다양한 능동 및/또는 수동 소자를 포함할 수 있다.
칩 적층체(107)는 제2 다이(131) 주변과 제2 다이(131)와 TV 칩(135) 사이에 배치된 제2 봉지재(149)를 더 포함한다. 일부 실시예에서, 제2 봉지재(149)는 제1 봉지재(109)와 유사한 재료를 포함할 수 있다.
추가로 도 1을 참조하면, 제1 다이(127)와 제2 다이(131) 사이에 제1 접속부 조인트(151)가 배치되고, 제1 다이(127)와 TV 칩(135) 사이에 제2 접속부 조인트(153)가 배치된다. 제1 접속부 조인트(151)는 제1 다이(127)의 접촉 패드(도시 생략)를 제2 다이(131)의 접촉 패드(도시 생략)에 전기적으로 연결시킴으로써 제1 다이(127)를 제2 다이(131)에 전기적으로 연결시킨다. 제2 접속부 조인트(153)는 제1 다이(127)의 접촉 패드를 TV 칩(135)의 제2 TV(139)에 전기적으로 연결시킴으로써 제1 다이(127)를 TV 칩(135)에 전기적으로 연결시킨다.
각각의 제1 접속부 조인트(151)는 제4 접속부(157a/157b) 중 하나에 물리적으로 접촉된 제3 접속부(155a/155b) 중 하나를 포함한다. 제3 접속부(155a/155b)는 제1 패시베이션 층(129) 위에 형성되어 제1 패시베이션 층(129)을 통해 연장됨으로써 제1 다이(127)의 접촉 패드와 전기적으로 접촉된다. 제4 접속부(157a/157b)는 제2 패시베이션 층(133) 위에 형성되어 제2 패시베이션 층(133)을 통해 연장됨으로써 제2 다이(131)의 접촉 패드와 전기적으로 접촉된다. 각각의 제2 접속부 조인트(153)는 제5 접속부(159a/159b) 중 하나에 물리적으로 접촉된 제3 접속부(155a/155b) 중 하나를 포함한다. 제5 접속부(159a/159b)는 TV 칩(135) 위에 형성되어 제3 패시베이션 층(147)을 통해 연장됨으로써 제2 TV(139)와 전기적으로 접촉된다.
예시된 실시예에서, 제3 접속부(155), 제4 접속부(157) 및 제5 접속부(159)는 비-땜납형 금속 필라(155a, 157a, 159a)(예, 구리 필라)와 해당 비-땜납형 금속 필라 위에 땜납 캡(155b, 157b, 159b)을 포함한다. 도 1에 예시된 바와 같이, 땜납 캡(155b)은 땜납 캡(157b)과 물리적으로 접촉되어 비-땜납형 금속 필라(155a, 157a) 사이에 하나의 땜납 층을 형성한다. 땜납 캡(155b)은 땜납 캡(159b)과 물리적으로 접촉되어 비-땜납형 금속 필라(155a, 159a) 사이에 하나의 땜납 층을 형성한다. 다른 실시예에서, 접속부는 오직 비-땜납형 금속 필라만을 포함할 수 있다.
칩 적층체(107)는 제1 패시베이션 층(129)과 제2 패시베이션 층(133) 사이에 배치된 언더필 층(161)을 더 포함하여 제1 접속부 조인트(151)와 제2 접속부 조인트(153)의 개별 조인트 사이의 공동을 채운다. 언더필 층(161)은 제1 접속부 조인트(151)와 제2 접속부 조인트(153)를 피복하여 제1 접속부 조인트(151)와 제2 접속부 조인트(153)를 수분 또는 오염물로부터 보호한다.
추가로 도 1을 참조하면, 일부 실시예에서, 일부 실시예에서, 다이 구조체(103)는 제1 패키지(101)와 유사한 제2 패키지일 수 있고, 하나 이상의 다이(도시 생략)를 포함할 수 있다. 예를 들면, 소정의 실시예에서, 하나 이상의 다이는 마이크로전자기계 시스템(MEMS), 로직, 메모리, 전력, 아날로그 또는 RF 통신 애플리케이션에 사용될 수 있지만, 다른 실시예에 따르면 다른 애플리케이션도 가능할 수 있다. 예로서, 로직 및 메모리 애플리케이션에서 하나 이상의 다이는 동적 랜덤 액세스 메모리 칩, 와이드 I/O DRAM 칩, 플래시 메모리 칩, 저전력 2배속(LPDDR) 칩과 플래시 메모리 칩의 하이브리드 칩(또는 조합체), LPDDR3/4 메모리 다이 등과 같은 메모리 칩을 포함할 수 있다. 이러한 실시예의 예에서, 다이 구조체9103)는 LPDDR3/4 패키지, 와이드 I/O 칩 또는 와이드 I/O 칩 패키지일 수 있다. 추가의 예로서, 하나 이상의 다이는 예컨대 하부의 제1 패키지(101)에 대한 RF 연결성을 제공할 수 있는 다이일 수 있다. 대안적인 실시예에서, 다이 구조체(103)는 단일 다이 또는 다이 적층체일 수 있다.
도 1에 예시된 적층형 소자(100)에 의해 여러 가지 장점 및 효과가 제공된다. 예를 들면, 제1 다이(127)가 로직 다이이고 제2 다이(131)가 SRAM 및/또는 와이드 I/O DRAM 다이인 실시예에서, 제1 패키지(101)에 예시된 배열은 제1 다이(127)와 제2 다이(131)의 면-대-면 접합을 허용한다. 또한, 다이 구조체(103)가 LPDDR3/4 패키지인 실시예에서, TV 칩(135)은 LPDDR3/4 패키지와 통신(예, 전기적 통신)을 허용한다. 더욱이, 팬-아웃(fan-out)을 위해 TV 칩(135)을 사용하는 것은 다양한 장점을 제공한다. 예를 들면, TV 칩(135)은 제1 봉지재(109) 내에 직접 형성된 TV(예, 제1 TV(125))보다 작은 폭과 피치를 갖는 TV(예, 제2 TV(139))를 포함하므로 제1 다이(127)와 RDL(111) 간에 더 많은 I/O 접속을 제공한다.
도 2a-4h는 일부 실시예에 따른 적층형 소자(100)와 같은 적층형 소자의 제조 중의 다양한 처리 단계의 단면도이다. 구체적으로, 도 2a-2d는 일부 실시예에 따른 TV 칩(135)의 제조 중의 다양한 처리 단계의 단면도이다. 도 3a-3d는 일부 실시예에 따라 TV 칩(135)을 사용하여 칩 적층체(107)와 같은 칩 적층체의 제조 중의 다양한 처리 단계의 단면도이다. 도 4a-4h는 일부 실시예에 따라 칩 적층체(107)를 사용하여 적층형 소자(100)와 같은 적층형 소자의 제조 중의 다양한 처리 단계의 단면도이다.
먼저 도 2a를 참조하면, 기판(137)의 일부가 예시된다. 기판(137)은 개구(201)를 형성하도록 패턴화된다. 아래 더 상세히 설명되는 바와 같이, 개구(201)는 이후 전기 전도성 재료로 충전됨으로써 제2 TV(139)(도 1 참조)를 형성한다. 예시된 실시예에서, TV 칩(135)은 웨이퍼 레벨로 형성된다. 이러한 실시예에서, 기판(137)은 웨이퍼이고, 웨이퍼 내에 복수의 TV 칩(135)이 형성된 후 개별 TV 칩(135)으로 단편화된다. 도 2a는 예로서 2개의 개구(201)를 예시한다. 그러나, 당업자는 개구(201)의 개수가 3개 이상일 수 있고 TV 칩(135)에 대한 설계 사양에 따라 달라질 수 있음을 알 것이다.
일부 실시예에서, 기판(137)은 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료를 증착하는 것을 포함하는데, 포토레지스트 재료는 후속으로 조사(노광) 및 현상됨으로써 그 일부가 제거된다. 나머지 포토레지스트 재료는 기판(137)과 같은 하부의 재료를 식각과 같은 후속 처리 단계로부터 보호한다. 기판(137)의 노출된 부분을 제거하기 위해 반응성 이온 식각(RIE) 등의 이방성 건식 식각, 등방성 또는 이방성 습식 식각 또는 임의의 다른 적절한 식각과 같은 적절한 식각 공정 또는 패턴화 공정이 적용될 수 있다.
도 2b를 참조하면, 기판(137) 위와 개구(201) 내에 동형으로 라이너 층(143)이 형성된다. 일부 실시예에서, 라이너 층(143)은 적절한 유전 재료를 포함할 수 있고, 화학적 기상 증착(CVD), 플라즈마 증강형 CVD(PECVD), 부압(sub atmospheric) CVD(SACVD), 원자층 증착(ALD) 등 또는 이들의 조합을 이용하여 형성될 수 있다. 라이너 층(143)은 후속으로 형성된 TV를 기판(137)으로부터 전기적으로 절연하도록 구성된다.
일부 실시예에서, 라이너 층(143) 위에 동형으로 장벽/부착 층(145)이 형성된다. 장벽/부착 층(145)은 스퍼터링, 물리적 기상 증착(PVD), CVD, ALD 등 또는 이들의 조합을 이용하여 형성될 수 있다. 장벽/부착 층(145)은 확산 장벽으로서 작용하여 기판을 금속 확산으로부터 보호하도록 구성된다.
추가로 도 2b를 참조하면, 전기 전도성 재료(141)로 개구(201)를 충전하는 것에 의해 제2 TV(139)가 형성된다. 일부 실시예에서, 전기 전도성 재료(141)는 전기-화학적 도금 공정, 무전해 도금 공정, ALD, PVD 등등 또는 이들의 조합을 이용하여 증착된다. 일부 실시예에서, 전기 전도성 재료(141)로 개구(201)를 충전하기 전에, 장벽/부착 층(145) 위에 동형으로 박막 시드층(도시 생략)이 형성되며, 해당 박막 시드층 위에 전기 전도성 재료(141)가 증착된다. 박막 시드층은 구리, 티타늄, 니켈, 금, 망간 등등 또는 이들의 조합을 포함할 수 있고, ALD, PVD, 스퍼터링 등등 또는 이들의 조합에 의해 형성될 수 있다.
일부 실시예에서, 개구(201)는 전기 전도성 재료(141)로 과충전되는데, 과충전된 해당 재료는 기판(137)의 최상부 면이 노출되도록 식각 공정, 평탄화 공정(예, 화학적 기계적 연마(CMP) 공정) 등을 이용하여 제거될 수 있다. 예시된 실시예에서, 기판(137)의 최상부 면은 전기 전도성 재료(141), 장벽/부착 층(145) 및 라이너 층(143)의 최상부 표면과 실질적으로 동평면이다.
도 2c를 참조하면, 기판(137)과 제2 TV(139) 위에 제3 패시베이션 층(147)이 형성된다. 일부 실시예에서, 제3 패시베이션 층(147)은 스핀-온 코팅, CVD, PECVD, ALD 등등 또는 이들의 조합을 이용하여 형성될 수 있다. 제3 패시베이션 층(147)은 하부의 전기 전도성 재료(141)를 노출시키도록 패턴화된다. 일부 실시예에서, 제3 패시베이션 층(147)은 기판(137)과 유사한 방법으로 이용하여 패턴화될 수 있으므로 여기서 그 설명을 반복하지 않는다.
추가로 도 2c를 참조하면, TV 칩(135) 위에 제5 접속부(159a/159b)가 형성되다. 제5 접속부(159a/159b)는 대응하는 제2 TV(139)와 접촉되게 형성된다. 일부 실시예에서, 패턴화된 제3 패시베이션 층(147) 위와 노출된 하부의 전기 전도성 재료(141) 위에 동형으로 박막 시드층(도시 생략)이 형성된다. 박막 시드층은 구리, 티타늄, 니켈, 금, 망간 등등 또는 이들의 조합을 포함할 수 있으며, ALD, PVD, 스퍼터링 등등 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 박막 시드층 위에 포토레지스트 층과 같은 희생층(도시 생략)이 형성되며, 해당 희생층 내에 개구를 형성하도록 패턴화된다. 개구는 전기 전도성 재료(141) 위에 형성된 박막 시드층의 일부를 노출시킨다. 개구 내에 비-땜납형 금속성 재료가 증착되어 비-납땜형 금속 필라(159a)가 형성된다. 이어서, 비-땜납형 금속성 재료 위에 땜납 재료가 증착되어 땜납 캡(159b)이 형성된다. 일부 실시예에서, 비-땜납형 금속성 재료와 땜납 재료는 전기-화학적 도금 공정, 무전해 도금 공정 등등 또는 이들의 조합을 이용하여 증착될 수 있다. 제5 접속부(159a/159b)를 형성한 후, 희생층이 제거된다. 일부 실시예에서, 희생층은 예컨대, 포토레지스트 재료로 형성된 경우 애쉬(ash) 및/또는 스트리핑 공정을 이용하여 제거될 수 있다. 이어서, 예컨대 적절한 식각 공정 등을 이용하여 박막 시드층의 노출된 부분이 제거된다.
일부 실시예에서, 땜납 캡(159b)의 땜납 재료를 리플로 땜납하기 위해 땜납 리플로(reflow) 공정이 수행될 수 있다. 일부 실시예에서, 제5 접속부(159a/159b)의 형성은 제5 접속부(159a/159b)와 제2 TV(139) 사이에 배치된 언더 범프 배선(UBM)(도시 생략)의 형성을 더 포함할 수 있다. 일부 실시예에서, UBM은 적절한 전도성 재료의 하나 이상의 층을 포함할 수 있다.
도 2d를 참조하면, 제2 TV(139)의 최저면이 노출되도록 기판(137)의 후면이 박편화된다(thinned). 일부 실시예에서, 기판(137)의 후면은 예컨대, 기계적 연삭 공정, CMP 공정, 식각 공정 등을 이용하여 박편화될 수 있다. 예시된 실시예에서, 제2 TV(139)의 최저면은 기판의 최저면과 실질적으로 동평면이다. 이어서, 기판(137)은 단편화되어 개별 TV 칩(135)을 형성한다. 일부 실시예에서, 기판(137)은 절단, 레이저 융삭 등에 의해 개별 TV 칩(135)으로 단편화될 수 있다.
도 3a-3d는 일부 실시예에 따라 TV 칩(135)을 사용하여 칩 적층체(107)(도 1 참조)를 제조하는 중의 다양한 처릴 단계의 단면도이다. 먼저 도 3a를 참조하면, 적층 구조체(300)는 웨이퍼(301)를 포함한다. 웨이퍼(301)는 내부에 형성된 제1 다이(127)를 포함한다. 적층 구조체(300)는 웨이퍼(301)의 상부면 위에 형성된 제1 패시베이션 층(129)을 더 포함한다. 예시된 실시예에서, 웨이퍼(301)의 상부면은 제1 다이(127)의 제2 측(127b)과 일치한다. 일부 실시예에서, 제1 패시베이션 층(129)은 제3 패시베이션 층(147)과 유사한 방법을 이용하여 형성될 수 있으므로 그 설명은 여기에 반복하지 않는다.
추가로 도 3a를 참조하면, 제3 접속부(155a/155b)는 제5 접속부(159a/159b)와 유사한 방법을 이용하여 형성되므로, 그 설명은 여기에 반복하지 않는다. 일부 실시예에서, 땜납 캡(155b)의 땜납 재료를 리플로 땜납하기 위해 땜납 리플로 공정이 수행될 수 있다. 일부 실시예에서, 제3 접속부(155a/155b)의 형성은 제3 접속부(155a/155b)와 제1 다이(127)의 접촉 패드 사이에 배치된 언더 범프 배선(UBM)(도시 생략)의 형성을 더 포함할 수 있다. 일부 실시예에서, UBM은 적절한 전도성 재료의 하나 이상의 층을 포함할 수 있다.
도 3b를 참조하면, 칩 적층체(107)를 형성하기 위해 제2 다이(131)와 TV 칩(135)이 제1 다이(127)에 플립-칩 접합된다. 각각의 제2 다이(131)는 각각의 제2 다이(131)의 제1 측(131a) 위에 형성된 제2 패시베이션 층(133)과 해당 제2 패시베이션 층(133) 위에 형성된 제4 접속부(157a/157b)를 포함한다. 제2 패시베이션 층(133)은 제3 패시베이션 층(147)과 유사한 방법으로 형성될 수 있으므로 그 설명은 여기에 반복하지 않는다. 일부 실시예에서, 제4 접속부(157a/157b)는 제5 접속부(159a/159b)와 유사한 방법으로 형성되므로, 그 설명은 여기에 반복하지 않는다. 일부 실시예에서, 땜납 캡(157b)의 땜납 재료를 리플로 땜납하기 위해 땜납 리플로 공정이 수행될 수 있다. 일부 실시예에서, 제4 접속부(157a/157b)의 형성은 제4 접속부(157a/157b)와 제2 다이(131)의 접촉 패드 사이에 배치된 언더 범프 배선(UBM)(도시 생략)의 형성을 더 포함할 수 있다. 일부 실시예에서, UBM은 적절한 전도성 재료의 하나 이상의 층을 포함할 수 있다.
일부 실시예에서, 땜납 캡(155b, 157b, 159b)을 용융시켜 제1 접속부 조인트(151)와 제2 접속부 조인트(153)를 형성하기 위해 리플로 공정이 수행된다. 리플로 공정은 땜납 캡(155b, 157b)과 땜납 캡(155b, 159b)을 용융시켜 단일의 땜납 층을 형성한다. 제1 접속부 조인트(151)는 제1 다이(127)를 제2 다이(131)에 기계적 및 전기적으로 연결하고, 제2 접속부 조입트(153)는 제1 다이(127)를 TV 칩(135)에 기계적 및 전기적으로 연결한다.
도 3c를 참조하면, 제1 다이(127)와 제2 다이(131) 사이와 제1 다이(127)와 TV 칩(135) 사이와 개별적인 제1 접속부 조인트(151)와 제2 접속부 조인트(153) 간의 공동 내에 언더필 층(161)이 형성된다. 일부 실시예에서, 인더필 층(161)은 언더필 재료가 분배된 후 경화됨으로써 형성된다. 이어서, 제1 다이(127), 제2 다이(131) 및 TV 칩(135) 위와 제2 다이(131)와 TV 칩(135) 주변에 제2 봉지재(149)가 형성된다. 제2 봉지재(149)는 실질적으로 액화한 후 화학 반응을 통해 경화시키면서 에폭시 또는 수지와 같은 성형 화합물을 제공하는 것에 의해 형성될 수 있다. 다른 실시예에서, 성형 화합물은 제2 다이(131)와 TV 칩(135) 주변에 배치될 수 있는 겔 또는 늘일 수 있는 고체로서 적용되는 자외선(UV) 또는 열 경화되는 중합체일 수 있다. 또 다른 실시예에서, 성형 화합물은 성형 화합물을 개구와 공동 내포 가압하여 성형 화합물 내의 에어 포켓 등을 제거하도록 몰드(도시 생략)를 사용하여 가압 성형될 수 있다.
추가로 도 3c를 참조하면, 일부 실시예에서, 예컨대 기계적 연삭 공정, CMP 공정, 식각 공정 등을 이용하여 제2 봉지재(149)의 상부면이 박편화될 수 있다. 예시된 실시예에서, 적층 구조체(300)를 추가의 처리 단계로부터 보호하기 위해 제2 봉지재(149)는 적어도 일부가 제2 다이(131) 위에 남겨진다. 일부 실시예에서, 웨이퍼(301)의 후면이 박편화된다. 웨이퍼(301)의 후면은 예컨대 기계적 연삭 공정, CMP 공정 및 식각 공정 등을 이용하여 박편화될 수 있다.
이어서, 적층 구조체(300)는 단편화됨으로써 도 3d에 도시된 칩 적층체(107)와 같은 개별 칩 적층체(107)가 형성된다. 일부 실시예에서, 적층 구조체(300)는 절단, 레이저 융삭 등에 의해 개별 칩 적층체(107)로 단편화될 수 있다. 예시된 실시예에서, 칩 적층체(107)는 2개의 다이(예, 제1 다이(127)와 제2 다이(131))를 포함한다. 그러나, 다른 실시예에서, 칩 적층체(107)는 3개 이상의 다이를 포함할 수 있다. 또 다른 실시예에서, 칩 적층체(107)는 2개 이상의 제1 다이(127)와 2개 이상의 제2 다이(131)를 포함할 수 있다.
도 4a-4h는 일부 실시예에 따라 칩 적층체(107)를 사용하여 적층형 소자(100)와 같은 적층형 소자를 제조하는 중의 다양한 처리 단계의 단면도이다. 먼저 도 4a를 참조하면, 캐리어(401) 위에 하나 이상의 제2 유전층(121)이 형성되다. 캐리어(401)는 석영, 유리 등으로 형성될 수 있고, 이어지는 동작에 대해 기계적 지지를 제공한다. 하나 이상의 제2 유전층(121)은 스핀-온 코팅, CVD, PECVD, ALD 등등 또는 이들의 조합을 이용하여 형성될 수 있다. 일부 실시예에서, 캐리어(401) 위에 릴리스 층(403)이 형성될 수 있다. 릴리스 층(403)은 후에 모든 패키징 처리가 완료된 후 적층형 소자(100)로부터 캐리어(401)를 분리하는데 사용된다. 일부 실시예에서, 릴리스 층(403)은 광-열 변환(LTHC) 재료, UV 접착제 등을 포함할 수 있다. 릴리스 층(403)은 증착 공정, 스핀 코팅, 인쇄 공정, 적층 공정 등을 이용하여 형성될 수 있다. 일부 실시예에서, 릴리스 층(403)은 노광시 부분적으로 또는 완전히 그 접착 강도를 잃는 LTHC 재료로 형성되므로 캐리어(401)는 적층형 소자(100)의 후면으로부터 쉽게 제거될 수 있다.
추가로 도 4a를 참조하면, 하나 이상의 제2 유전층(121) 위에 제1 TV(125)가 형성된다. 일부 실시예에서, 하나 이상의 제2 유전층(121) 위에 박막 시드층(도시 생략)이 형성된다. 박막 시드층은 구리, 타타늄, 니켈, 금, 망간 등등 또는 이들의 조합을 포함할 수 있으며, ALD, PVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 박막 시드층 위에 희생층(도시 생략)이 형성된다. 희생층은 예컨대 제1 TV(125)가 형성된 후 제거되도록 구성된 포토레지스트 재료 또는 임의의 적절한 재료를 포함할 수 있다. 희생층은 이후 희생층 내에 개구를 형성하도록 패턴화된다. 희생층 내의 개구는 예컨대, 전기-화학적 도금 공정, 무전해 도금 공정 등등 또는 이들의 조합을 이용하여 적절한 전기 전도성 재료로 충전된다. 이어서, 희생층은 임의의 적절한 제거 공정을 이용하여 제거된다. 예를 들면, 포토레지스트 재료로 형성된 희생층은 애싱(ashing) 후 습식 세척 공정을 이용하여 제거될 수 있다. 이어서, 예컨대 적절한 식각 공정 등을 이용하여 박막 시드층의 노출된 부분이 제거된다.
도 4b를 참조하면, 칩 적층체(107)의 제1 측(107a) 위에 형성된 접착층(123)을 사용하여 하나 이상의 제2 유전층(121)에 칩 적층체(107)가 부착된다. 일부 실시예에서, 접착층(123)은 스핀 코팅 공정, 인쇄 공정, 적층 공정 등을 이용하여 형성될 수 있다.
도 4c를 참조하면, 하나 이상의 제2 유전층(121), 제1 TV(125) 및 칩 적층체(107) 위에 제1 봉지재(109)가 형성된다. 예시된 실시예에서, 제1 봉지재9109)는 각각의 칩 적층체(107)와 각각의 제1 TV(125)를 둘러싼다. 일부 실시예에서, 제1 봉지재(109)는 제2 봉지재(149)와 유사한 방법으로 형성될 수 있으므로 그 설명은 여기서 반복하지 않는다.
도 4d를 참조하면, 일부 실시예에서, 제1 TV(125)의 상부면, 제1 봉지재9109)의 제2 측(109b) 및 칩 적층체(107)의 제2 측(107b)이 실질적으로 동평면이 되도록 제1 봉지재9109), 칩 적층체9107) 및 제1 TV(125)가 평탄화된다. 평탄화 공정은 기계적 연삭 공정, CMP 공정, 식각 공정 등을 포함할 수 있다.
도 4e를 참조하면, 제1 봉지재(109)의 제2 측(109b), 칩 적층체(107)의 제2 측(107b) 및 제1 TV(125)의 상부면 위에 RDL(111)이 형성된다. RDL(111)은 하나 이상의 제1 유전층(113)과 해당 하나 이상의 제1 유전층(113) 내에 배치된 하나 이상의 제1 전도성 특징부(115)를 포함한다. 일부 실시예에서, 하나 이상의 제1 유전층(113)은 하나 이상의 제2 유전층(121)과 유사한 방법으로 형성되므로 그 설명은 여기서 반복하지 않는다. 일부 실시예에서, 하나 이상의 제1 유전층(113) 각각은 하부의 전도성 특징부를 노출시키도록 패턴화될 수 있다. 예를 들면, 제1 TV(125)와 제2 TV(139)를 노출시키기 위해 하나 이상의 제1 유전층(113) 중 최저 유전층(개별적으로 예시되지 않음)이 패턴화된다. 일부 실시예에서, 광-패턴화 가능한 재료를 포함하는 하나 이상의 제1 유전층(113)은 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 예를 들면, 하나 이상의 제1 유전층(113) 중 최저 유전층이 노광된 후 현상 및/또는 경화된다. 일부 실시예에서, 패턴화된 최저 유전층 위에 시드층(도시 생략)이 증착된다. 시드층은 구리, 티타늄, 니켈, 금, 망간 등등 또는 이들의 조합을 포함할 수 있으며, ALD, PVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 시드층 위에 포토레지스트 재료(도시 생략)가 증착된 후 패턴화됨으로써 하나 이상의 제1 전도성 특징부(115) 중의 제1 전도성 특징부(개별적으로 예시되지 않음)에 대한 원하는 패턴이 형성된다. 전기-화학적 도금 공정, 무전해 도금 공정, ALD, PVD 등등 또는 이들의 조합에 의해 시드층 위에 구리, 텅스텐, 알루미늄, 은, 금 등등 또는 이들의 조합과 같은 전도성 재료가 형성된다. 제1 전도성 특징부는 다양한 라인/트레이스(최저 유전층의 상부면을 가로질러 "수평으로" 연장됨) 및/또는 비아(최저 유전층을 통해 "수직으로" 연장되어 제1 TV(125)와 제2 TV(139)를 접촉시킴)를 포함할 수 있다. 포토레지스트 재료는 애싱 후 습식 세척 공정과 같은 적절한 포토레지스트 스트리핑 공정을 이용하여 제거된다. 이어서, 최저 유전층의 시드층의 노출된 부분이 예컨대 습식 또는 건식 식각을 이용하여 제거된다. 전술한 공정은 RDL(111)의 형성이 완료될 때까지 하나 이상의 제1 유전층(113) 중 다른 유전층에 적용된다.
추가로 도 4e를 참조하면, RDL(111) 위에 제2 접속부(117)가 형성된다. 적층형 소자가 PoP 소자인 일부 실시예에서, 제2 접속부(117)는 BGA 볼을 포함하고, 예컨대, 적절한 볼 드롭 공정을 이용하여 형성될 수 있다. 적층형 소자가 CoP 소자인 다른 실시예에서, 제2 접속부(117)는 C4 범프를 포함하고, 예컨대, 적절한 볼 드롭 공정을 이용하여 형성될 수 있다. 제2 접속부(117)가 땜납 재료를 포함하는 일부 실시예에서, 제2 접속부(117)의 땜납 재료를 리플로 땜납하기 위해 땜납 리플로 공정이 수행될 수 있다. 일부 실시예에서, RDL(111)과 제2 접속부(117) 사이에 UBM(119)이 형성된다. UBM(119)은 적절한 증착 및 패턴화 공정을 이용하여 형성될 수 있다. 예시된 실시에에서, 도 4e의 반도체 구조체는 제1 패키지(101)와 같은 복수의 패키지를 포함한다.
도 4f를 참조하면, 도 4e의 반도체 구조체로부터 캐리어(401)가 제거된다. 일부 실시예에서, LTHC 재료로 형성된 릴리스 층(403)이 노광됨으로써 도 4e의 반도체 구조체로부터 캐리어(401)가 안전하게 제거된다. 이어서, 추가의 처리를 위해 다이싱(dicing) 테이프(405) 위에 도 4e의 반도체 구조체가 배치된다. 다른 실시예에서, 도 4e의 반도체 구조체는 해당 도 4e의 반도체 구조체에 대해 수행되는 공정 단계에 따라 임의의 적절한 지지부 상에 배치될 수 있다.
도 4f를 참조하면, 하나 이상의 제2 유전층(121) 내에 개구(407)가 형성된다. 예시된 실시예에서, 개구는 제1 TV(125)를 노출시킨다. 일부 실시예에서, 개구(407)는 예컨대, 적절한 식각 공정, 레이저 천공 공정 등을 이용하여 형성된다. 예시된 실시예에서, 하나 이상의 제2 유전층(121)은 캐리어(401)로부터 도 4e의 반도체 구조체를 분리하기 전에 형성된다. 다른 실시예에서, 하나 이상의 제2 유전층(121)은 캐리어(401)로부터 도 4e의 반도체 구조체를 분리한 후에 형성된다. 이러한 실시예에서, 광-패턴화 가능한 재료를 포함하는 하나 이상의 제2 유전층(121)은 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 예를 들면, 하나 이상의 제2 유전층(121)이 노광 후 현상 및/또는 경화됨으로써 개구(407)가 형성된다.
도 4g를 참조하면, 제1 접속부(105)를 사용하여 도 4f의 반도체 구조체에 다이 구조체(103)가 접합된다. 예시된 실시예에서, 다이 구조체(103) 각각은 적층형 소자(100)를 형성하도록 대응하는 제1 패키지(101) 위에 배치된다. 일부 실시예에서, 각각의 제1 패키지(101)에 다이 구조체(103)가 접합되기 전에 개구(407)에 제1 접속부9105)가 형성된다. 해당 실시예에서, 제1 접속부(105)는 다이 구조체(103)를 접합하기 전에 다이 구조체(103) 상에 미리 형성된 후 각각의 제1 패키지(101)에 접합된다. 예시된 실시예에서, 제1 접합부(105)는 BGA 볼을 포함하고, 예컨대 적절한 볼 드롭 공정을 이용하여 형성될 수 있다. 제1 접속부(105)가 땜납 재료를 포함하는 일부 실시예에서, 제1 접속부(105)의 땜납 재료를 리플로 땜납하기 위해 땜납 리플로 공정이 수행될 수 있다. 일부 실시예에서, 제1 TV(125)와 제2 접속부(117) 사이에 UBM(도시 생략)이 형성될 수 있다. UBM은 적절한 증착 및 패턴화 공정을 이용하여 형성될 수 있다.
도 4h를 참조하면, 도 4g의 반도체 구조체는 개별 적층형 소자(100)를 형성하도록 단편화된다. 일부 실시예에서, 도 4g의 반도체 구조체는 절단, 레이저 융삭 등에 의해 개별 적층형 소자(100)로 단편화될 수 있다. 이어서, 적층형 소자(100)는 추가의 처리를 위해 다이싱 테이프(405)로부터 제거된다.
도 5는 일부 실시예에 따른 칩 적층체의 형성 방법(500)을 나타낸 흐름도이다. 방법은 도 3a를 참조로 전술한 바와 같이 제1 다이(예, 127)를 포함하는 웨이퍼(예, 301)가 제공되는 501 단계에서 시작한다. 503 단계에서, 도 3b를 참조로 전술한 바와 같이 제1 다이의 능동측이 제2 다이의 능동측과 마주하도록 웨이퍼에 관통 비아(TV) 칩(예, 135)과 제2 다이(예, 131)가 접합된다. 더욱이, 각각의 제2 다이는 인접하는 TV 칩 사이에 배치된다. 505 단계에서, 도 3c를 참조로 전술한 바와 같이 제1 다이와 제2 다이 사이와 제1 다이와 TV 칩 사이에 언더필 층(예, 161)이 형성된다. 이어서, 507 단계에서, 제2 다이와 TV 칩 위에 봉지재(예, 제2 봉지재(149))가 형성되는데, 봉지재는 도 3c를 참조로 전술한 바와 같이 각각의 제2 다이와 각각의 TV 칩을 둘러싼다. 509 단계에서, 도 3d를 참조로 전술한 바와 같이 획득된 구조체는 다이스 절단되어 칩 적층체(예, 107)를 형성한다. 일부 실시예에서, 칩 적층체 각각은 제1 다이 중 적어도 하나, 제2 다이 중 적어도 하나 및 TV 칩 중 적어도 하나를 포함한다.
도 6은 일부 실시예에 따라 방법(500)에 의해 형성된 칩 적층체를 사용하여 적층형 소자(예, 100)를 형성하는 방법(600)을 나타낸 흐름도이다. 일부 실시예에서, 방법은 도 4a를 참조로 전술한 바와 같이 캐리어(예, 401) 위에 하나 이상의 유전층(예, 하나 이상의 제2 유전층(121))이 형성되는 601 단계에서 시작한다. 대안적인 실시예에서, 하나 이상의 유전층은 601 단계에서 형성되지 않고 추후의 단계에서 형성된다. 이어서, 도 4a를 참조로 전술한 바와 같이 하나 이상의 유전층 위에 비아 구조체(예, 제1 TV(125))가 형성된다. 603 단계에서, 도 4b를 참조로 전술한 바와 같이 인접하는 비아 구조체 사이의 하나 이상의 유전층에 칩 적층체(예, 방법(500)을 이용하여 형성된 칩 적층체)가 부착된다. 605 단계에서, 도 4c 및 도 4d를 참조로 전술한 바와 같이 비아 구조체와 칩 적층체를 피복하도록 봉지재(예, 제1 봉지재(109))가 형성된다. 607 단계에서, 피복된 비아 구조체와 칩 적층체 위에 하나 이상의 재배선층(예, RDL(111))이 형성된다. 이어서, 도 4e를 참조로 전술한 바와 같이 하나 이상의 RDL 위에 제1 접속부(예, 제2 접속부(117))가 형성된다. 609 단계에서, 도 4f를 참조로 전술한 바와 같이, 획득되는 구조체가 캐리어로부터 분리되고, 하나 이상의 유전층 내에 개구(예, 407)가 형성된다. 601 단계에서 하나 이상의 유전층이 형성되지 않는 실시예에서, 609 단계는 하나 이상의 유전층 내에 개구(예, 407)를 형성하는 것 외에 하나 이상의 유전층을 형성하는 것을 더 포함한다. 611 단계에서, 도 4g를 참조로 전술한 바와 같이 하나 이상의 유전층의 개구를 통해 연장되어 대응하는 비아 구조체를 접촉시키는 제2 접속부(예, 제1 접속부(105))를 사용하여 획득되는 구조체에 다이 구조체(예, 103)가 접합된다. 613 단계에서, 도 4h를 참조로 전술한 바와 같이 적층형 소자(예, 100)를 형성하도록 획득되는 구조체가 다이스 절단된다. 일부 실시예에서, 적층형 소자 각각은 다이 구조체(예, 103) 중 하나와 제1 패키지(예, 101) 중 하나를 포함하고, 제1 패키지는 칩 적층체 중 하나를 포함한다.
소정의 실시예에 따르면, 반도체 소자는 패키지를 포함한다. 패키지는 제1 봉지재와, 해당 제1 봉지재 내의 제1 비아 구조체와, 제1 봉지재 내의 제1 다이를 포함하며, 제1 비아 구조체는 제1 봉지재의 제1 측과 해당 제1 봉지재의 제1 측과 반대측에 있는 제1 봉지재의 제2 측 사이에서 연장되며, 제1 봉지재의 적어도 일부는 제1 다이의 측벽과 제1 비아 구조체의 측벽 사이에 배치된다. 패키지는 제1 봉지재 내의 제2 다이와 제1 봉지재 내의 제1 비아 칩을 더 포함하며, 제2 다이의 능동측은 제1 다이의 능동측과 마주하며, 제1 비아 칩은 하나 이상의 관통 비아를 포함하며, 제1 비아 칩은 제1 다이의 능동측과 마주하게 제2 다이와 제1 비아 구조체 사이에 배치된다.
다른 실시예에 따르면, 반도체 소자는 다이 구조체에 접합된 패키지를 포함한다. 패키지는 제1 측과 해당 제1 측과 반대측에 있는 제2 측을 가지는 성형 화합물과, 해당 성형 화합물 내의 제1 비아 구조체와, 성형 화합물 내의 제1 측에 배치된 제1 다이를 포함하며, 제1 비아 구조체는 성형 화합물의 제1 측과 성형 화합물의 제2 측 사이에서 연장되며, 제1 다이의 제1 측벽은 제1 비아 구조체의 측벽으로부터 떨어져 이격된다. 패키지는 성형 화합물 내의 제2 측에 배치된 제2 다이와 성형 화합물 내의 제2 측에 배치된 제1 비아 칩을 더 포함하며, 제2 다이의 능동측은 제1 다이의 능동측과 마주하며, 제1 비아 칩은 하나 이상의 관통 비아를 포함하며, 제1 비아 칩의 측벽은 제2 다이의 제1 측벽으로부터 떨어져 이격된다.
또 다른 실시예에 따르면, 반도체 소자 형성 방법은 캐리어 상에 복수의 비아 구조체를 형성하는 단계와, 복수의 비아 구조체 중 제1 비아 구조체와 복수의 비아 구조체 중 제2 비아 구조체 사이에 배치되는 칩 적층체를 캐리어 상에 배치하는 단계를 포함한다. 칩 적층체는 제1 다이와, 해당 제1 다이에 접합되는 제2 다이와, 제1 다이에 접합되는 비아 칩을 포함하고, 제1 다이의 능동측은 제2 다이의 능동측과 마주하고, 비아 칩은 제2 다이와 동일한 제1 다이의 측 상에 배치된다. 방법은 칩 적층체에 다이 구조체를 접합하는 단계를 더 포함하고, 다이 구조체는 칩 적층체의 제1 측과 마주한다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자로서,
    패키지를 포함하고, 상기 패키지는,
    제1 봉지재(encapsulant);
    상기 제1 봉지재 내의 제1 비아 구조체;
    상기 제1 봉지재 내의 제1 다이;
    상기 제1 봉지재 내의 제2 다이; 및
    상기 제1 봉지재 내의 제1 비아 칩
    을 포함하고,
    상기 제1 비아 구조체는 상기 제1 봉지재의 제1 측과 상기 제1 봉지재의 제2 측 사이에서 연장되고, 상기 제1 봉지재의 상기 제1 측은 상기 제1 봉지재의 상기 제2 측과 반대측에 있고,
    상기 제1 봉지재의 적어도 일부분은 상기 제1 다이의 측벽과 상기 제1 비아 구조체의 측벽 사이에 개재되고,
    상기 제2 다이의 능동측(active side)은 상기 제1 다이의 능동측과 마주보고,
    상기 제1 비아 칩은 하나 이상의 관통 비아를 포함하고, 상기 제1 비아 칩은 상기 제1 다이의 상기 능동측과 마주보고, 상기 제2 다이와 상기 제1 비아 구조체 사이에 배치된 것인 반도체 소자.
  2. 제1항에 있어서, 상기 패키지 상에 배치된 다이 구조체를 더 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 패키지는,
    상기 제1 다이의 상기 능동측과 상기 제2 다이의 상기 능동측 사이에, 그리고 상기 제1 다이의 상기 능동측과 상기 제2 다이의 상기 능동측 상에 배치되며, 상기 제1 다이를 상기 제2 다이에 전기적으로 연결시키는 복수의 제1 접속부 조인트; 및
    상기 제1 다이의 상기 능동측과 상기 제1 비아 칩의 능동측 사이에, 그리고 상기 제1 다이의 상기 능동측과 상기 제1 비아 칩의 능동측 상에 배치되며, 상기 제1 다이를 상기 제1 비아 칩에 전기적으로 연결시키는 복수의 제2 접속부 조인트
    를 더 포함하는 것인 반도체 소자.
  4. 제1항에 있어서, 상기 패키지는,
    상기 제1 봉지재 내의 제2 비아 구조체로서, 상기 제1 다이는 상기 제1 비아 구조체와 상기 제2 비아 구조체 사이에 배치된 것인, 제2 비아 구조체; 및
    상기 제1 봉지재 내의 제2 비아 칩으로서, 상기 제2 비아 칩의 능동측은 상기 제1 다이의 상기 능동측과 마주보고, 상기 제2 다이는 상기 제1 비아 칩과 상기 제2 비아 칩 사이에 배치된 것인, 제2 비아 칩
    을 더 포함하는 것인 반도체 소자.
  5. 제1항에 있어서, 상기 패키지는, 상기 제2 다이와 상기 제1 비아 칩 사이에 배치된 제2 봉지재를 더 포함하는 것인 반도체 소자.
  6. 제1항에 있어서, 상기 패키지는, 상기 제1 봉지재의 상기 제2 측 상에 하나 이상의 재배선층(redistribution layer)을 더 포함하는 것인 반도체 소자.
  7. 반도체 소자로서,
    다이 구조체에 접합된 패키지를 포함하고, 상기 패키지는,
    제1 측과 상기 제1 측과 반대측에 있는 제2 측을 가지는 성형 화합물(molding compound);
    상기 성형 화합물 내의 제1 비아 구조체;
    상기 성형 화합물 내에서, 상기 성형 화합물의 상기 제1 측에 배치된 제1 다이;
    상기 성형 화합물 내에서, 상기 성형 화합물의 상기 제2 측에 배치된 제2 다이; 및
    상기 성형 화합물 내에서, 상기 성형 화합물의 상기 제2 측에 배치된 제1 비아 칩
    을 포함하고,
    상기 제1 비아 구조체는 상기 성형 화합물의 상기 제1 측과 상기 성형 화합물의 상기 제2 측 사이에서 연장되고,
    상기 제1 다이의 제1 측벽은 상기 제1 비아 구조체의 측벽으로부터 떨어져 이격되고,
    상기 제2 다이의 능동측은 상기 제1 다이의 능동측과 마주보고,
    상기 제1 비아 칩은 하나 이상의 관통 비아를 포함하고, 상기 제1 비아 칩의 측벽은 상기 제2 다이의 제1 측벽으로부터 떨어져 이격된 것인 반도체 소자.
  8. 제7항에 있어서, 상기 패키지는,
    상기 성형 화합물 내의 제2 비아 구조체로서, 상기 제1 다이의 제2 측벽은 상기 제2 비아 구조체의 측벽으로부터 떨어져 이격되고, 상기 제1 다이의 상기 제1 측벽은 상기 제1 다이의 상기 제2 측벽과 반대측에 있는 것인, 제2 비아 구조체; 및
    상기 성형 화합물 내에서, 상기 성형 화합물의 상기 제2 측에 배치된 제2 비아 칩으로서, 상기 제2 비아 칩의 측벽은 상기 제2 다이의 제2 측벽으로부터 떨어져 이격되고, 상기 제2 다이의 상기 제1 측벽은 상기 제2 다이의 상기 제2 측벽과 반대측에 있는 것인, 제2 비아 칩
    을 더 포함하는 것인 반도체 소자.
  9. 반도체 소자를 형성하는 방법으로서,
    캐리어 상에 복수의 비아 구조체를 형성하는 단계;
    상기 복수의 비아 구조체 중 제1 비아 구조체와 상기 복수의 비아 구조체 중 제2 비아 구조체 사이에 배치되는 칩 적층체(chip stack)를 상기 캐리어 상에 배치하는 단계; 및
    상기 칩 적층체에 다이 구조체를 접합하는 단계
    를 포함하고,
    상기 칩 적층체는,
    제1 다이;
    상기 제1 다이에 접합되는 제2 다이로서, 상기 제1 다이의 능동측은 상기 제2 다이의 능동측과 마주보는 것인, 제2 다이; 및
    상기 제1 다이에 접합되는 비아 칩으로서, 상기 비아 칩은 상기 제2 다이와 동일한, 상기 제1 다이의 측 상에 배치된 것인, 비아 칩
    을 포함하고,
    상기 다이 구조체는 상기 칩 적층체의 제1 측과 마주보는 것인 반도체 소자 형성 방법.
  10. 제9항에 있어서, 상기 다이 구조체를 상기 칩 적층체에 접합하기 전에, 상기 칩 적층체를 봉지하는(encapsulating) 단계를 더 포함하는 반도체 소자 형성 방법.
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