KR20210038292A - 반도체 die 패키지 및 제조 방법 - Google Patents

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KR20210038292A
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/22—Structure, shape, material or disposition of high density interconnect preforms of a plurality of HDI interconnects
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

패키지는 재분배 구조물; 상기 재분배 구조물의 제 1 측 상의 다이 패키지 ― 상기 다이 패키지는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 제 2 다이에 연결된 제 1 다이, 상기 제 1 다이 및 상기 제 2 다이 위에 있고 상기 제 1 다이를 둘러싸는 유전체 재료, 및 상기 유전체 재료를 통해 연장되며 상기 제 1 다이 및 상기 재분배 구조물의 제 1 비아에 연결되는 제 1 관통 비아를 포함함 ―; 상기 재분배 구조물의 상기 제 1 측 상의 반도체 디바이스 ― 상기 반도체 디바이스는 도전성 커넥터를 포함하며, 상기 재분배 구조물의 제 2 비아는 상기 반도체 디바이스의 도전성 커넥터와 접촉함 ―; 상기 재분배 구조물 상에 있고 상기 다이 패키지 및 상기 반도체 디바이스를 둘러싸는 제 1 몰딩 재료; 및 상기 제 1 몰딩 재료를 통해 연장되어 상기 재분배 구조물의 제 3 비아와 접촉하는 패키지 관통 비아를 포함한다.

Description

반도체 DIE 패키지 및 제조 방법{SEMICONDUCTOR DIE PACKAGE AND METHOD OF MANUFACTURE}
우선권 주장 및 교차 참조
본 출원은 2019년 9월 27일자로 출원된 미국 가출원 번호 제62/906,943호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하고 있다. 대부분의 경우, 최소 피처 크기(minimum feature size)를 반복적으로 줄임으로써 집적 밀도가 개선되어 보다 많은 컴포넌트가 주어진 영역에 통합될 수 있게 된다. 전자 디바이스의 축소에 대한 요구가 증가함에 따라, 반도체 다이의 보다 작고 보다 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 일 예로는 패키지 온 패키지(Package-on-Package)(PoP) 기술이 있다. PoP 디바이스에서는, 하부 반도체 패키지의 상부에 상부 반도체 패키지가 적층되어 고레벨의 집적 및 컴포넌트 밀도를 제공하고 있다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board)(PCB) 상에서 향상된 기능성과 작은 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시 내용의 양태는 첨부 도면과 함께 읽게 되면 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들(features)의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 도시한다.
도 2 내지 도 6은 일부 실시예에 따른 다이 패키지를 형성하는 공정 동안 중간 단계의 단면도를 도시한다.
도 7 내지 도 20은 일부 실시예에 따른 패키지 컴포넌트를 형성하는 공정 동안 중간 단계의 단면도를 도시한다.
도 21 및 도 22는 일부 실시예에 따른 패키지를 형성하는 공정 동안 중간 단계의 단면도를 도시한다.
도 23은 일부 실시예에 따른 패키지 구조물을 형성하는 공정 동안 중간 단계의 단면도를 도시한다.
도 24a, 도 24b, 도 25a, 도 25b, 도 26, 도 27a, 도 28a 및 도 28b는 일부 실시예에 따른 다이 패키지 및 패키지의 단면도를 도시한다.
도 29a 내지 도 29d는 일부 실시예에 따른 다이 패키지의 단면도를 도시한다.
다음의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 설명된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 설명의 편의상 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
이제 실시예는 집적된 팬 아웃 패키지(integrated fan out package)와 함께 시스템 온 칩(system-on-a-chip)("SoC")과 관련하여 설명될 것이다. 그러나, 이들 실시예는 본원에 제한되는 것은 아니며, 다양한 실시예에서 이용될 수 있다. 일부 실시예에서, 함께 본딩된 다수의 다이를 포함하는 다이 패키지가 형성된다. 이들 다이들은, 예를 들어, 하이브리드 본딩을 사용하여 함께 본딩될 수 있다. 다이 패키지는 기판 관통 비아(through substrate via) 및/또는 유전체 관통 비아(through dielectric via)를 포함할 수 있다. 메모리 다이, I/O 다이 등과 같은 다른 반도체 디바이스 외에도 다이 패키지를 포함하는 패키지가 형성될 수 있다. 다이 패키지 및 반도체 디바이스는 단일 재분배 구조물(single redistribution structure)에 전기적으로 연결하는 데 사용되는 상이한 크기의 도전성 피처들(conductive features)을 포함할 수 있다. 본딩된 다이들의 다이 패키지들을 형성하고 다이 패키지들 및 반도체 디바이스들을 동일한 패키지 내에 통합함으로써, 패키지의 크기가 감소될 수 있고 패키지의 고속 동작이 개선될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 단면도를 도시한다. 집적 회로 다이(50)는 후속 처리에서 패키징되어 다이 패키지(100)(도 6 참조)를 형성할 것이다. 집적 회로 다이(50)는 로직 다이(예컨대, 중앙 처리 유닛(central processing unit)(CPU), 그래픽 처리 유닛(graphics processing unit)(GPU), 시스템 온 칩(system-on-a-chip)(SoC), 애플리케이션 프로세서(application processor)(AP), 마이크로컨트롤러 등), 전력 관리 다이(power management die)(예컨대, 전력 관리 집적 회로(power management integrated circuit)(PMIC) 다이), 무선 주파수(radio frequency)(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(micro-electro-mechanical-system)(MEMS) 다이, 신호 처리 다이(signal processing die)(예컨대, 디지털 신호 처리(digital signal processing)(DSP) 다이), 프론트 엔드 다이(front-end die)(예컨대, 아날로그 프론트 엔드(analog front-end)(AFE) 다이) 등 또는 이들의 조합일 수 있다. 일부 실시예에서, 집적 회로 다이(50)는 메모리 다이 또는 메모리 모듈, 예컨대, 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory)(SRAM) 다이, 자기 랜덤 액세스 메모리(magnetic random access memory)(MRAM) 다이 등을 포함한다. 일부 실시예에서, 집적 회로 다이(50)는 메모리 다이들의 스택을 포함하는 적층된 디바이스이다. 예를 들어, 집적 회로 다이(50)는 적층된 메모리 디바이스, 예컨대, 와이드 I/O 메모리 모듈(Wide I/O memory module), 하이브리드 메모리 큐브(hybrid memory cube)(HMC) 모듈, 고 대역폭 메모리(high bandwidth memory)(HBM) 모듈, 다수의 메모리 다이를 포함하는 저전력(low-power)(LP) 더블 데이터 레이트(double data rate)(DDR) 메모리 모듈(예컨대, LPDDR1, LPDDR2, LPDDR3, LPDDR4) 등일 수 있다.
집적 회로 다이(50)는 웨이퍼 내에 형성될 수 있으며, 이 웨이퍼는, 후속 단계에서 개별화(singulated)되어 복수의 집적 회로 다이를 형성하는 상이한 디바이스 영역들을 포함할 수 있다. 집적 회로 다이(50)는 적용 가능한 제조 공정에 따라 처리되어 집적 회로를 형성할 수 있게 된다. 예를 들어, 집적 회로 다이(50)는 반도체 온 인슐레이터(semiconductor-on-insulator)(SOI) 기판의 도핑되거나 도핑되지 않은 실리콘 또는 활성층과 같은 반도체 기판(42)을 포함한다. 반도체 기판(42)은 다른 반도체 재료, 예컨대, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 다른 기판, 예컨대, 다층 또는 구배 기판(multi-layered or gradient substrates)이 또한 사용될 수 있다. 반도체 기판(42)은 때때로 전면 측(front side)으로 지칭되기도 하는 활성 표면(예를 들어, 도 1에서 상방으로 향하는 표면) 및 때때로 후면 측(back-side)으로 지칭되기도 하는 비활성 표면(예를 들어, 도 1에서 하방으로 향하는 표면)을 갖는다.
일부 실시예에서, 반도체 기판(42)의 전면 표면에는 디바이스들(도 1에 도시되지 않음)이 형성될 수 있으며, 이들 디바이스는 활성 디바이스(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등을 포함할 수 있다. 일부 실시예에서, 층간 유전체(inter-layer dielectric)(ILD)(도시되지 않음)가 반도체 기판(42)의 전면 표면 위에 형성된다. ILD(56)는 디바이스를 둘러싸고 덮을 수 있다. ILD는 포스포 실리케이트 글래스(Phospho-Silicate Glass)(PSG), 보로 실리케이트 글래스(Boro-Silicate Glass)(BSG), 보론 도프트 포스포 실리케이트 글래스(Boron-Doped Phospho-Silicate Glass)(BPSG), 언도프트(Undoped Silicate Glass)(USG) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다. 도전성 플러그(도시되지 않음)는 ILD를 통해 연장되어 디바이스를 전기적으로 및 물리적으로 (예를 들어, 후술되는 상호 연결 구조물(40)에) 연결시킬 수 있다. 예를 들어, 디바이스가 트랜지스터인 경우, 도전성 플러그는 트랜지스터의 게이트 및 소스/드레인 영역을 연결할 수 있다. 도전성 플러그는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 디바이스, 모듈, 또는 다이를 연결하여 집적 회로를 형성하는 상호 연결 구조물(40)을 포함한다. 도 1은 단일 상호 연결 구조물(40)을 도시하지만, 집적 회로 다이(50)는 복수의 상호 연결 구조물(40)을 포함할 수 있다. 상호 연결 구조물(40)은, 예를 들어, 유전체 층 내에 형성된 금속화 패턴(metallization patterns)에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우 k(low-k) 유전체 층 내에 형성된 금속 라인 및 비아를 포함할 수 있다.
집적 회로 다이(50)는 외부 연결부가 형성되는 도전성 커넥터(conductive connectors)(46)를 더 포함한다. 도전성 커넥터(46)는 상호 연결 구조물(40)에 전기적으로 연결될 수 있다. 도전성 커넥터(46)는, 예를 들어, 도전성 패드(예컨대, 알루미늄 패드, 구리 패드 등), 도전성 필러(예컨대, 구리 필러, 관통 비아 등), 비아, 다른 타입의 도전성 피처(conductive features) 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 하나 이상의 패시베이션 층(도시되지 않음)이 집적 회로 다이(50) 위에 형성되고 도전성 커넥터(46)는 패시베이션 층을 통해 연장된다. 일부 실시예에서, 도전성 커넥터(46)는 약 2 ㎛ 내지 약 30 ㎛의 범위의 폭을 가질 수 있고, 약 4 ㎛ 내지 약 60 ㎛의 범위의 피치를 가질 수 있다. 일부 실시예에서, 도전성 커넥터(46)는 TSV(112) 및/또는 TDV(130)의 피치보다 큰 피치를 가질 수 있다.
도전성 커넥터(46)를 형성하기 위한 일 예로서, 시드 층(도시되지 않음)이 후면 측 상호 연결 구조물(40) 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 상이한 재료로 형성된 복수의 서브 층을 포함하는 단일 층 또는 복합 층일 수 있다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 시드 층 상에는 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 도전성 비아에 대응한다. 패터닝은 포토레지스트를 관통하여 시드 층을 노출시키는 개구부(openings)를 형성한다. 포토레지스트의 개구부 내 및 시드 층의 노출된 부분 상에는 도전성 재료가 형성된다. 도전성 재료는 도금, 예컨대, 전기 도금 또는 무전해 도금 등에 의해 형성될 수 있다. 도전성 재료는 금속, 예컨대, 구리, 티타늄, 텅스텐, 알루미늄 등을 포함할 수 있다. 도전성 재료가 형성되지 않은 시드 층의 일부 및 포토레지스트가 제거된다. 포토레지스트는 허용 가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해, 예컨대, 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어, 허용 가능한 에칭 공정, 예컨대, 습식 또는 건식 에칭을 사용함으로써 시드 층의 노출된 부분이 제거된다. 시드 층 및 도전성 재료의 나머지 부분은 도전성 커넥터(46)를 형성한다.
선택적으로, 솔더 영역(solder regions)(예컨대, 솔더 볼(solder balls) 또는 솔더 범프(solder bumps))이 도전성 커넥터(46) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에 대한 칩 프로브(chip probe)(CP) 테스팅을 수행하는 데 사용될 수 있다. CP 테스팅이 집적 회로 다이(50)에 대해 수행되어 집적 회로 다이(50)가 알려진 양호한 다이(known good die)(KGD)인지를 확인할 수 있다. 따라서, KGD인 집적 회로 다이(50)만이 후속 처리되어 패키징되고, CP 테스팅에 실패한 다이는 패키징되지 않는다. 테스팅 후, 솔더 영역은 후속 처리 단계에서 제거될 수 있다.
유전체 층(48)은 집적 회로 다이(50)의 활성 측면 상에, 예컨대, 도전성 커넥터(46) 상에 있을 수 있다(또는 그렇지 않을 수 있다). 유전체 층(48)은 도전성 커넥터(46)를 횡방향으로 캡슐화하고, 유전체 층(48)은 집적 회로 다이(50)와 횡방향으로 경계를 접하고 있다. 초기에, 유전체 층(48)은, 유전체 층(48)의 최상부 표면이 도전성 커넥터(46)의 최상부 표면 위에 있도록, 도전성 커넥터(46)를 매립할 수 있다. 솔더 영역이 도전성 커넥터 (46) 상에 배치되는 일부 실시예에서, 유전체 층(48)은 솔더 영역을 또한 매립할 수 있다. 대안적으로, 솔더 영역은 유전체 층(48)을 형성하기 전에 제거될 수 있다.
유전체 층(48)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물 등, 또는 이들의 조합일 수 있다. 유전체 층(48)은, 예를 들어, 스핀 코팅(spin coating), 라미네이션(lamination), 화학 기상 퇴적(chemical vapor deposition)(CVD) 등에 의해 형성될 수 있다. 일부 실시예에서, 도전성 커넥터(46)는 집적 회로 다이(50)의 형성 동안 유전체 층(48)을 통해 노출된다. 일부 실시예에서, 도전성 커넥터(46)는 매립된 상태로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 공정 동안에 노출된다. 도전성 커넥터(46)를 노출시키게 되면 도전성 커넥터(46) 상에 존재할 수 있는 임의의 솔더 영역이 제거될 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 다수의 반도체 기판(42)을 포함하는 적층된 디바이스이다. 예를 들어, 집적 회로 다이는 메모리 디바이스, 예컨대, 와이드 I/O 메모리 모듈, HMC 모듈, HBM 모듈, 다른 타입의 메모리 디바이스 등일 수 있다. 이러한 실시예에서, 집적 회로 다이(50)는 기판 관통 비아(through-substrate via)(TSV)에 의해 상호 연결된 다수의 반도체 기판(42)을 포함한다. 각각의 반도체 기판(42)은 상호 연결 구조물(40)을 가질 수 있다(또는 그렇지 않을 수 있다). 일부 실시예에서, 집적 회로 다이(50)에 대한 외부 연결부를 형성하는 데 사용되는 도전성 커넥터(46)는 적층된 디바이스의 최상부 반도체 기판(42) 내에 형성된 TSV이다.
도 2 내지 도 6은 일부 실시예에 따른 다이 패키지(100)(도 6 참조)의 형성의 단면도를 도시한다. 일부 실시예에서, 다이 패키지(100)는, 예를 들어, 시스템 온 칩(system-on-a-chip)(SoC) 패키지, 시스템 온 집적 회로(system-on-an-integrated-circuit)(SoIC) 패키지 등이다. 이제 도 1과 관련하여, 반도체 디바이스(102)가 예시된다. 반도체 디바이스(102)는 다이 패키지(100) 내의 다른 디바이스들과 함께 동작하도록 설계된 반도체 디바이스, 예컨대, 메모리 디바이스, 로직 디바이스, 전력 디바이스, 이들의 조합 등일 수 있다. 그러나, 임의의 적절한 기능성이 이용될 수 있다.
일 실시예에서, 반도체 디바이스(102)는 제 1 기판(104), 제 1 활성 디바이스(별도로 도시되지 않음), 제 1 금속화 층(106), 본드 층(108), 및 본드 층(108) 내의 본드 금속(110)을 포함한다. 제 1 기판(104)은 실리콘 온 인슐레이터(silicon-on-insulator)(SOI) 기판의 도핑되거나 도핑되지 않은 벌크 실리콘 또는 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator)(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 또는 하이브리드 배향 기판을 포함한다.
제 1 활성 디바이스는 반도체 디바이스(102)를 위한 설계의 원하는 구조적 및 기능적 요건을 생성하는 데 사용될 수 있는 다양한 활성 디바이스 및 수동 디바이스, 예컨대, 트랜지스터, 커패시터, 저항기, 인덕터 등을 포함한다. 제 1 활성 디바이스는 임의의 적절한 방법을 사용하여 제 1 기판(104) 내에 또는 제 1 기판(104) 상에 형성될 수 있다.
제 1 금속화 층(106)은 제 1 기판(104) 및 제 1 활성 디바이스 위에 형성되고, 다양한 활성 디바이스를 연결하여 기능 회로부를 형성하도록 설계된다. 일 실시예에서, 제 1 금속화 층(106)은 유전체 및 도전성 재료의 교번 층(alternating layers)으로 형성되고, 임의의 적절한 공정(예컨대, 퇴적(deposition), 다마신(damascene), 이중 다마신(dual damascene) 등)을 통해 형성될 수 있다. 일 실시예에서, 적어도 하나의 층간 유전체 층(ILD)에 의해 제 1 기판(104)으로부터 분리된 4 개의 금속화 층이 있을 수 있지만, 정확한 제 1 금속화 층(106)의 개수는 설계에 의존한다.
본드 층(108)은 제 1 금속화 층(106) 위에 퇴적된다. 본드 층(108)은 융합 본딩(fusion bonding)(또한 산화물 대 산화물 본딩 또는 유전체 대 유전체 본딩이라고 지칭되기도 함)용으로 사용될 수 있다. 일부 실시예에 따르면, 본드 층(108)은 실리콘 산화물, 실리콘 질화물 등과 같은 실리콘 함유 유전체 재료로 형성된다. 본드 층(108)은 임의의 적절한 방법, 예컨대, CVD, 고밀도 플라즈마 화학 기상 퇴적(high-density plasma chemical vapor deposition)(HDPCVD), PVD, 원자 층 퇴적(atomic layer deposition)(ALD) 등을 사용하여 퇴적될 수 있다. 본드 층(108)은, 예를 들어, 화학 기계적 연마(chemical mechanical polish)(CMP) 공정을 사용하여 평탄화될 수 있다.
본드 금속(110)은 본드 층(108) 내에 형성될 수 있다. 일 실시예에서, 본드 금속(110)은 먼저 포토레지스트를 본드 층(108)의 상부 표면 위에 도포하여 패터닝하는 것에 의해 본드 층(108) 내에 개구부를 형성함으로써 형성될 수 있다. 패터닝된 포토레지스트는 그 후 개구부를 형성하기 위해 본드 층(108)을 에칭하기 위한 에칭 마스크로서 사용된다. 본드 층(108)은 적절한 공정, 예를 들어, 건식 에칭(예컨대, 반응성 이온 에칭(reactive ion etching)(RIE) 또는 중성 빔 에칭(neutral beam etching)(NBE) 등), 습식 에칭 등에 의해 에칭될 수 있다. 본드 금속(110)은 또한 "본드 패드" 또는 "금속 패드"로 지칭될 수 있다.
개구부가 형성되었다면, 본드 층(108) 내의 개구부는 본드 금속(110)으로 충전된다. 일 실시예에서, 본드 금속(110)은 시드 층 및 도금 금속을 포함할 수 있다. 시드 층은 본드 층(108)의 상부 표면 위에 퇴적되는 블랭킷(blanket)일 수 있고, 예를 들어, 구리 층을 포함할 수 있다. 시드 층은 원하는 재료에 따라, 스퍼터링(sputtering), 증발(evaporation), 또는 플라즈마 강화 화학 기상 퇴적(plasma-enhanced chemical vapor deposition)(PECVD) 등과 같은 공정을 사용하여 퇴적될 수 있다. 도금 금속은 전기 또는 무전해 도금과 같은 도금 공정을 통해 시드 층 위에 퇴적될 수 있다. 도금 금속은 구리, 구리 합금 등을 포함할 수 있다. 도금 금속은, 일부 실시예에서, 충전 재료(fill material)일 수 있다. 장벽 층(별도로 도시되지 않음)은 시드 층 전에 본드 층(108)의 상부 표면 위에 퇴적되는 블랭킷일 수 있다. 장벽 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
여전히 도 2를 참조하면, 반도체 디바이스(102)는 전기 신호의 전송을 가능하게 하도록 기판(104)을 통해 연장되는 기판 관통 비아(through substrate via)(TSV)(112)를 포함할 수 있다. 다른 실시예에서, 반도체 디바이스(102)는 TSV(112)를 포함하지 않는다. 일 실시예에서, TSV(112)는 초기에 기판(104) 내로 기판 관통 비아(TSV) 개구부를 형성함으로써 형성될 수 있다. TSV 개구부는, 기판(104)의 영역을 노출시키기 위해 포토레지스트(도시되지 않음)를 도포 및 패터닝하고, 그 후, 기판(104)의 노출된 부분을 원하는 깊이로 에칭함으로써, 형성될 수 있다. TSV 개구부는 활성 디바이스가 기판(104) 내에 및/또는 기판(104) 상에 형성되는 것보다 기판(104) 내로 적어도 더 멀리까지 연장되도록 형성될 수 있고, 최종적으로 원하는 기판(104)의 높이보다 큰 깊이로 연장될 수 있다. 따라서, 깊이는 전체 설계에 의존하지만, 그 깊이는 기판(104) 상의 활성 디바이스로부터 약 20 ㎛ 내지 약 200 ㎛의 범위 내에 있을 수 있으며, 예컨대, 기판(104) 상의 활성 디바이스로부터 약 50 ㎛의 깊이일 수 있다.
일단 TSV 개구부가 기판(104) 내에 형성되었다면, TSV 개구부는 라이너(liner)(도시되지 않음)로 라이닝(lined)될 수 있다. 라이너는, 예를 들어, 테트라에틸오르토실리케이트(tetraethylorthosilicate)(TEOS) 또는 실리콘 질화물로 형성된 산화물일 수 있지만, 임의의 적절한 유전체 재료가 대안적으로 사용될 수 있다. 라이너는 플라즈마 강화 화학 기상 퇴적(PECVD) 공정을 사용하여 형성될 수 있지만, 물리적 기상 퇴적 또는 열적 공정과 같은 다른 적절한 공정이 대안적으로 사용될 수 있다. 추가적으로, 라이너는 약 0.1 ㎛ 내지 약 5 ㎛의 범위, 예컨대, 약 1 ㎛의 두께로 형성될 수 있다.
라이너가 TSV 개구부의 측벽 및 바닥을 따라 형성되었다면, 장벽 층(또한 독립적으로 도시되지 않음)이 형성될 수 있고, TSV 개구부의 나머지는 제 1 도전성 재료로 충전되어 TSV(112)를 형성할 수 있다. 제 1 도전성 재료는 구리를 포함할 수 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등과 같은 다른 적절한 재료가 대안적으로 이용될 수 있다. 제 1 도전성 재료는 시드 층(도시되지 않음) 상에 구리를 전기 도금하고 TSV 개구부를 충전 및 과충전함으로써 형성될 수 있다. 일단 TSV 개구부가 충전되었다면, TSV 개구부 외부의 과잉 라이너, 장벽 층, 시드 층, 및 제 1 도전성 재료는 화학 기계적 연마(CMP)와 같은 평탄화 공정을 통해 제거될 수 있지만, 임의의 적절한 제거 공정이 사용될 수 있다. 일부 실시예에서, TSV(112)는 약 0.5 ㎛ 내지 10 ㎛의 범위, 예컨대, 약 2 ㎛의 폭을 갖도록 형성될 수 있다. 일부 실시예에서, TSV(112)는 약 1 ㎛ 내지 약 40 ㎛의 범위, 예컨대, 약 10 ㎛의 피치를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
일부 실시예에서, 다수의 반도체 디바이스(102)가 동일한 기판(104) 상에 형성되고, 그 후 개별화되어 개별 반도체 디바이스(102)를 형성하게 된다. 반도체 디바이스(102)는 소잉(sawing) 공정, 레이저 공정, 에칭 공정 등 또는 이들의 조합을 사용하여 개별화될 수 있다. 개별화 후에, 반도체 디바이스(102)는 약 30 ㎛ 내지 약 200 ㎛의 범위, 예컨대, 일부 실시예에서 약 100 ㎛의 두께를 가질 수 있다. 일부 실시예에서, 반도체 디바이스(102)는 약 1 mm2 내지 약 850 mm2의 범위, 예컨대, 약 30 mm2의 영역을 가질 수 있다. 반도체 디바이스(102)는 이들과는 다른 치수를 가질 수 있다. 일부 실시예에서, 알려진 양호한 다이(KGD)는 개별화 전 또는 후에 결함있는 다이로부터 분리될 수 있다.
도 3은 제 1 웨이퍼(120)에 대한 반도체 디바이스(102)의 본딩을 도시한다. 일부 실시예에서, 제 1 웨이퍼(120)는 반도체 다이(별도로 도시되지 않음)가 반도체 디바이스(102)와 함께 작동하도록 형성되는 애플리케이션 프로세서 웨이퍼일 수 있다. 그러나, 임의의 적절한 기능성, 예컨대, 추가 메모리 또는 다른 기능성이 또한 이용될 수 있다. 제 1 웨이퍼(120)는 제 2 기판(122) 및 제 2 활성 디바이스(도 3에 별도로 도시되지 않음)를 포함할 수 있다. 일 실시예에서, 제 2 기판(122) 및 제 2 활성 디바이스는 도 2와 관련하여 전술한 제 1 기판(104) 및 제 1 활성 디바이스와 유사할 수 있다. 예를 들어, 제 2 기판(122)은 반도체 기판일 수 있고, 제 2 활성 디바이스는 제 2 기판(122) 상에 또는 내에 형성된 활성 및 수동 디바이스일 수 있다. 그러나, 임의의 적절한 기판 및 활성 디바이스가 이용될 수 있다.
제 1 웨이퍼(120)는 또한 제 2 금속화 층(124), 제 2 본드 층(126), 및 제 2 본드 금속(128)을 포함할 수 있다. 일 실시예에서, 제 2 금속화 층(124), 제 2 본드 층(126), 및 제 2 본드 금속(128)은 제 1 금속화 층(106), 제 1 본드 층(108), 및 제 1 본드 금속(110)과 유사할 수 있다. 예를 들어, 제 2 본드 금속(128)은 제 2 본드 층(126)이 형성된 후 제 2 본드 층(126) 내에 배치되는 금속일 수 있다.
다른 실시예에서, 제 2 본드 금속(128) 및 제 2 본드 층(126)은 제 2 금속화 층(124)의 일부로서 형성된다. 예를 들어, 제 2 본드 층(126)은 활성 디바이스 위에 놓인 초기 유전체 층으로서 형성될 수 있는 반면, 제 2 본드 금속(128)은 제 2 본드 층(126) 내에 그리고 “via0” 구성으로서 알려진 것 내의 활성 디바이스에 인접하여 형성될 수 있다. 그러나, 제 2 본드 금속(128) 및 제 2 본드 층(126)을 위한 임의의 적절한 배열체가 이용될 수 있다.
제 2 본드 층(126) 및 제 2 본드 금속(128)이 형성된 후에, 반도체 디바이스(102)는 제 1 웨이퍼(120)에 본딩될 수 있다. 일부 실시예에서, 반도체 디바이스(102)는, 예를 들어, 하이브리드 본딩 공정을 사용하여, 제 1 웨이퍼(120)에 본딩될 수 있으며, 여기서, 제 1 본드 층(108)은 제 2 본드 층(126)에 본딩되고 제 1 본드 금속(110)은 제 2 본드 금속(128)에 본딩된다. 일부 실시예에서, 제 1 웨이퍼(120) 및 반도체 디바이스(102)의 상부 표면은 먼저, 예를 들어, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스에 대한 노출, H2에 대한 노출, N2에 대한 노출, O2에 대한 노출 등 또는 이들의 조합을 이용하여 활성화될 수 있다. 그러나, 임의의 적절한 활성화 공정이 이용될 수 있다.
활성화 공정 후에, 제 1 웨이퍼(120) 및 반도체 디바이스(102)는, 예를 들어, 화학적 린스(chemical rinse)를 사용하여 세정될 수 있고, 그 후, 반도체 디바이스(102)는 제 1 웨이퍼(120)와 물리적으로 접촉하도록 정렬 및 배치된다. 반도체 디바이스(102)는, 예를 들어, 픽 앤 플레이스(pick-and-place) 공정을 사용하여, 제 1 웨이퍼(120) 상에 배치될 수 있다. 이어서, 제 1 웨이퍼(120) 및 반도체 디바이스(102)는 열 처리 및 접촉 압력에 노출되어, 제 1 웨이퍼(120)를 반도체 디바이스(102)에 하이브리드 본딩시키게 된다. 예를 들어, 제 1 웨이퍼(120) 및 반도체 디바이스(102)는 약 200 kPa 이하의 압력, 및 약 200 ℃ 내지 약 400 ℃의 범위의 온도에 노출되어, 제 1 본드 층(108)과 제 2 본드 층(126)을 융합시킬 수 있게 된다. 이어서, 제 1 웨이퍼(120) 및 반도체 디바이스(102)는 제 1 본드 금속(110) 및 제 2 본드 금속(128)의 재료에 대한 공융점(eutectic point)의 온도 또는 그 초과의 온도, 예를 들어, 약 150 ℃ 내지 약 650 ℃의 범위의 온도에 노출되어, 금속 본드 패드들을 융합할 수 있게 된다. 이러한 방식으로, 제 1 웨이퍼(120)와 반도체 디바이스(102)의 융합은 하이브리드 본딩된 디바이스를 형성한다. 일부 실시예에서, 본딩된 다이는 베이킹(baked), 어닐링(annealed), 가압(pressed) 또는 다른 방식으로 처리되어, 본드를 강화 또는 마무리하게 된다.
추가적으로, 전술한 설명은 제 2 본딩 금속(128)이 제 2 금속화 층(124) 내에 있고 제 1 본딩 금속(110)이 제 1 금속화 층(106) 위에 있는 것으로 설명하였지만, 이는 예시를 위한 것이며 제한하려는 것이 아니다. 오히려, 제 1 금속화 층(106) 내에 (예를 들어, via0 층 내에) 위치하는 제 1 본딩 금속(110)을 포함하는 임의의 적절한 조합이 있다. 다른 실시예에서, 제 1 웨이퍼(120)는 직접 표면 본딩(direct surface bonding), 금속 대 금속 본딩(metal-to-metal bonding), 또는 다른 본딩 공정에 의해 반도체 디바이스(102)에 본딩될 수 있다. 직접 표면 본딩 공정은 세정 및/또는 표면 활성화 공정과 이에 후속하여 접합된 표면에 대해 압력, 열, 및/또는 다른 본딩 공정 단계를 적용하는 것에 의해 유전체 대 유전체 본드(dielectric-to-dielectric bond) 또는 기판 대 기판 본드(substrate-to-substrate bond)를 생성한다. 일부 실시예에서, 제 1 웨이퍼(120) 및 반도체 디바이스(102)는 도전성 요소들을 융합함으로써 달성되는 금속 대 금속 본딩(metal-to-metal bonding)에 의해 본딩된다. 임의의 적절한 본딩 공정이 이용될 수 있다.
도 4는 TSV(112)를 노출시키기 위한 반도체 디바이스(102)의 박형화(thinning)를 도시한다. 일 실시예에서, 반도체 디바이스(102)의 박형화는 화학 기계적 평탄화(CMP) 공정과 같은 평탄화 공정을 이용하여 수행될 수 있으며, 여기서 에칭제 및 연마제가 그라인딩 플래튼(grinding platen)과 함께 이용되어, 평탄한 표면이 형성되고 TSV(112)가 노출될 때까지 재료를 반응 및 마멸시키게 된다. 그러나, TSV(112)를 노출시키는 임의의 다른 적절한 방법, 예컨대, 일련의 하나 이상의 에칭 공정이 또한 이용될 수 있다.
도 5는 제 2 본드 금속(128) 상에 유전체 관통 비아(through dielectric via)(TDV)(130)를 형성하는 것을 도시한다. 다른 실시예에서, TDV(130)는 형성되지 않는다. 일 실시예에서, TDV(130)는 제 2 본드 금속(128) 위에 (또는 원하는 경우 별도로 배치된 시드 층 위에) 포토레지스트(도 5에 별도로 도시되지 않음)를 초기에 배치하고 패터닝함으로써 형성될 수 있다. 일 실시예에서, 포토레지스트에 형성된 패턴은 TDV(130)를 위한 패턴이다. TDV(130)는 반도체 디바이스(102)의 서로 다른 측면 상에 형성될 수 있다. 그러나, TDV(130)의 패턴을 위한 임의의 적절한 배열체가 또한 이용될 수 있다. 일부 실시예에서, TDV(130)는 TSV(112)의 피치보다 큰 피치를 가질 수 있다.
일단 포토레지스트가 배치 및 패터닝되었다면, 포토레지스트 내에 TDV(130)가 형성될 수 있다. 일 실시예에서, TDV(130)는 하나 이상의 도전성 재료, 예컨대, 구리, 텅스텐, 다른 도전성 금속 등을 포함하고, 예를 들어, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. TDV(130)의 도전성 재료가 형성된 후, 포토레지스트는 플라즈마 애싱(plasma ashing) 공정 또는 습식 화학적 스트리핑(wet chemical stripping)과 같은 적절한 제거 공정을 사용하여 제거될 수 있다. 일부 실시예에서, TDV(130)는 약 10 ㎛ 내지 200 ㎛의 범위, 예컨대, 약 150 ㎛의 폭을 갖도록 형성될 수 있다. 추가적으로, 약 35 ㎛ 내지 250 ㎛의 범위, 예컨대, 약 180 ㎛의 높이를 갖는 TDV(130)가 형성될 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
TDV(130)를 형성한 후에, 일부 실시예에서, 각각의 반도체 디바이스(102)의 제 1 기판(104)이 리세싱(recess)될 수 있다. 제 1 기판(104)은, 예를 들어, 하나 이상의 에칭 공정, 예컨대, 습식 에칭 공정 또는 건식 에칭 공정을 사용하여 리세싱될 수 있다. 그러나, TSV(112)가 제 1 기판(104)으로부터 멀어지게 연장되도록 제 1 기판(104)을 리세싱하는 임의의 적절한 방법이 이용될 수 있다. 이러한 방식으로, TSV(112)는 후속 처리 단계에서 외부 연결을 가능하게 하도록 다이 패키지(100)의 제 1 기판(104)으로부터 돌출될 수 있다.
도 6을 참조하면, 유전체 재료(132)가 형성되고 개별화 공정이 수행되어, 개별 다이 패키지(100)를 형성하게 된다. 개별 다이 패키지(100)가 도 6에 도시되어 있다. 제 1 기판(104)을 리세싱한 후에, 유전체 재료(132)가 반도체 디바이스(102) 및 TDV(130) 위에 형성될 수 있다. 일부 실시예에서, 유전체 재료(132)는 저온 폴리이미드 재료와 같은 재료일 수 있지만, 임의의 다른 적절한 유전체, 예컨대, PBO, 다른 폴리머, 수지, 에폭시 등 또는 이들의 조합이 또한 이용될 수 있다. 일부 경우에, 유전체 재료(132)는 경화될 수 있다.
유전체 재료(132)를 형성한 후에, 제 1 웨이퍼(120)는 박형화될 수 있고, 그 후 개별 다이 패키지(100)를 개별화하기 위한 개별화 공정이 수행될 수 있다. 일 실시예에서, 제 1 웨이퍼(120)의 후면 측은, 예를 들어, 평탄화 공정, 예컨대, CMP 공정 또는 그라인딩 공정을 이용하여 박형화될 수 있다. 그러나, 제 1 웨이퍼(120)를 박형화하는 임의의 적절한 공정, 예컨대, 일련의 하나 이상의 에칭 또는 연마(polishing) 및 에칭(etching)의 조합이 또한 이용될 수 있다. 제 1 웨이퍼(120)는 소잉(sawing) 공정, 레이저 공정, 에칭 공정 등 또는 이들의 조합을 사용하여 개별화될 수 있다.
도 7 내지 도 20은 일부 실시예에 따른 제 1 패키지 컴포넌트(200)를 형성하는 공정 동안 중간 단계의 단면도를 도시한다. 제 1 패키지 영역(200A) 및 제 2 패키지 영역(200B)이 도시되어 있고, 하나 이상의 다이 패키지(100)가 패키징되어 각각의 패키지 영역(200A 및 200B)에 집적 회로 패키지를 형성하게 된다. 집적 회로 패키지는 또한 집적된 팬 아웃(integrated fan-out)(InFO) 패키지로 지칭될 수 있다.
도 7에서, 캐리어 기판(carrier substrate)(202)이 제공되고, 방출 층(release layer)(204)이 캐리어 기판(202) 상에 형성된다. 캐리어 기판(202)은 글래스 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(202)은 웨이퍼, 패널 등일 수 있어서, 다수의 패키지가 캐리어 기판(202) 상에 동시에 형성될 수 있다.
방출 층(204)은 폴리머 기반 재료로 형성될 수 있으며, 이는 후속 단계에서 형성될 상부 구조로부터 캐리어 기판(202)과 함께 제거될 수 있다. 일부 실시예에서, 방출 층(204)은, 가열시, 접착 특성을 상실하는 에폭시 기반 열 방출 재료, 예를 들어, 광-열 변환(light-to-heat-conversion)(LTHC) 방출 코팅이다. 다른 실시예에서, 방출 층(204)은 자외선(UV) 광에 노출시 접착 특성을 상실하는 자외선(UV) 접착제(glue)일 수 있다. 방출 층(204)은 액체로서 분배되어 경화될 수 있고, 캐리어 기판(202) 상에 적층된 라미네이트 필름 등일 수 있다. 방출 층(204)의 상부 표면은 편평해질 수 있고, 높은 평탄도(degree of planarity)를 가질 수 있다.
도 8에서, 선택적인 후면 측 재분배 구조물(206)이 방출 층(204) 상에 형성될 수 있다. 도시된 실시 예에서, 후면 측 재분배 구조물(206)은 유전체 층(208), 금속화 패턴(210)(때때로 재분배 층 또는 재분배 라인으로 지칭되기도 함), 및 유전체 층(212)을 포함한다. 후면 측 재분배 구조물(206)은 선택적이며, 일부 실시예에서, 금속화 패턴이 없는 유전체 층이 후면 측 재분배 구조물(206) 대신에 방출 층(204) 상에 형성된다.
유전체 층(208)은 방출 층(204) 상에 형성될 수 있다. 유전체 층(208)의 하부 표면은 방출 층(104)의 상부 표면과 접촉할 수 있다. 일부 실시예에서, 유전체 층(208)은 폴리머, 예컨대, 폴리벤조옥사졸(polybenzoxazole)(PBO), 폴리이미드(polyimide), 벤조사이클로부텐(benzocyclobutene)(BCB) 등으로 형성된다. 다른 실시예에서, 유전체 층(208)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 글래스(phosphosilicate glass)(PSG), 보로실리케이트 글래스(BSG), 보론 도프트 포스포실리케이트 글래스(boron-doped phosphosilicate glass)(BPSG) 등과 같은 산화물 등으로 형성된다. 유전체 층(208)은 임의의 허용 가능한 퇴적 공정, 예컨대, 스핀 코팅, CVD, 라미네이팅 등 또는 이들의 조합에 의해 형성될 수 있다.
금속화 패턴(210)은 유전체 층(208) 상에 형성될 수 있다. 금속화 패턴(210)을 형성하기 위한 일 예로서, 시드 층이 유전체 층(208) 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 상이한 재료로 형성된 복수의 서브 층을 포함하는 단일 층 또는 복합 층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, 물리 기상 퇴적(PVD) 등을 사용하여 형성될 수 있다. 그 후, 시드 층 상에는 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(210)에 대응한다. 패터닝은 포토레지스트를 관통하여 시드 층을 노출시키는 개구부(openings)를 형성한다. 포토레지스트의 개구부 내 및 시드 층의 노출된 부분 상에는 도전성 재료가 형성된다. 도전성 재료는 도금, 예컨대, 전기 도금 또는 무전해 도금 등에 의해 형성될 수 있다. 도전성 재료는 금속, 예컨대, 구리, 티타늄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그 후, 도전성 재료가 형성되지 않은 시드 층의 일부 및 포토레지스트가 제거된다. 포토레지스트는 허용 가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해, 예컨대, 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어, 허용 가능한 에칭 공정, 예컨대, 습식 또는 건식 에칭을 사용함으로써 시드 층의 노출된 부분이 제거된다. 시드 층 및 도전성 재료의 나머지 부분은 금속화 패턴(210)을 형성한다.
유전체 층(212)은 금속화 패턴(210) 및 유전체 층(208) 상에 형성될 수 있다. 일부 실시예에서, 유전체 층(212)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층(212)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물 등으로 형성된다. 유전체 층(212)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 유전체 층(212)은 금속화 패턴(210)의 일부를 노출시키는 개구부(214)를 형성하도록 패터닝된다. 패터닝은 허용 가능한 공정에 의해, 예를 들어, 유전체 층(212)이 감광성 재료일 때 유전체 층(212)을 광에 노출시키는 것에 의해, 또는 예를 들어, 이방성 에칭을 사용하는 에칭에 의해 형성될 수 있다. 유전체 층(212)이 감광성 재료인 경우, 유전체 층(212)은 노출 후에 현상될 수 있다.
후면 측 재분배 구조물(206)은 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있음을 이해해야 한다. 더 많은 유전체 층 및 금속화 패턴이 형성된다면, 위에서 설명한 단계 및 공정이 반복될 수 있다. 금속화 패턴은 도전성 라인 및 도전성 비아를 포함할 수 있다. 도전성 비아는 금속화 패턴의 형성 동안 하부 유전체 층의 개구부에 시드 층 및 금속화 패턴의 도전성 재료를 형성함으로써 형성될 수 있다. 따라서, 도전성 비아는 다양한 도전성 라인을 상호 연결하고 전기적으로 연결할 수 있다.
도 9에서, 관통 비아(216)는 개구부(214) 내에 형성되고, 후면 측 재분배 구조물(206)의 최상부 유전체 층(예를 들어, 유전체 층(212))으로부터 멀어지게 연장된다. 관통 비아(216)를 형성하기 위한 일 예로서, 시드 층(도시되지 않음)이 후면 측 재분배 구조물(206) 위에, 예를 들어, 유전체 층(212), 및 개구부(214)에 의해 노출된 금속화 패턴(210)의 일부 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 상이한 재료로 형성된 복수의 서브 층을 포함하는 단일 층 또는 복합 층일 수 있다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 시드 층 상에는 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 도전성 비아에 대응한다. 패터닝은 포토레지스트를 관통하여 시드 층을 노출시키는 개구부를 형성한다. 포토레지스트의 개구부 내 및 시드 층의 노출된 부분 상에는 도전성 재료가 형성된다. 도전성 재료는 도금, 예컨대, 전기 도금 또는 무전해 도금 등에 의해 형성될 수 있다. 도전성 재료는 금속, 예컨대, 구리, 티타늄, 텅스텐, 알루미늄 등을 포함할 수 있다. 도전성 재료가 형성되지 않은 시드 층의 일부 및 포토레지스트가 제거된다. 포토레지스트는 허용 가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해, 예컨대, 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어, 허용 가능한 에칭 공정, 예컨대, 습식 또는 건식 에칭을 사용함으로써 시드 층의 노출된 부분이 제거된다. 시드 층 및 도전성 재료의 나머지 부분은 관통 비아(216)를 형성한다.
도 10에서, 집적 회로 다이(50) 및 다이 패키지(100)는 접착제(218)에 의해 유전체 층(212)에 부착된다. 원하는 타입 및 수량의 집적 회로 다이(50) 및 다이 패키지(100)가 각각의 패키지 영역(200A 및 200B)에 내에 부착된다. 도시된 실시예에서, 집적 회로 다이(50) 및 다이 패키지(100)는 각각의 패키지 영역(200A 및 200B) 내에 부착된다. 집적 회로 다이(50) 및 다이 패키지(100)는 도시된 바와 같이 인접하게 부착될 수 있거나, 다른 실시예에서 하나 이상의 관통 비아(216)에 의해 분리될 수 있다. 집적 회로 다이(50) 및 다이 패키지(100)는 도시된 것과 다르게 배열될 수 있고, 추가적인 집적 회로 다이, 다이 패키지, 또는 다른 디바이스가 또한 각각의 패키지 영역 내에 부착될 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 전술한 바와 같은 메모리 디바이스, 예컨대, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고대역폭 메모리(HBM) 모듈, 와이드 I/O 메모리 모듈 등일 수 있다. 일부 실시예에서, 다이 패키지(100)는 전술한 바와 같은 시스템 온 칩(system-on-a-chip)(SoC)일 수 있거나, 다이 패키지(100)는 로직 디바이스, 예컨대, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 마이크로컨트롤러 등일 수 있다. 집적 회로 다이(50) 및 다이 패키지(100)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 또는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다. 패키지 영역(200A 및 200B) 내의 관통 비아(216)에 이용 가능한 공간은, 특히, 집적 회로 다이(50) 또는 다이 패키지(100)가 SoC와 같은 큰 풋프린트를 갖는 디바이스를 포함할 때, 제한될 수 있다. 후면 측 재분배 구조물(206)을 사용하게 되면, 패키지 영역(200A 및 200B)이 관통 비아(216)를 위해 이용 가능한 제한된 공간을 가질 때 상호 연결 배열체의 개선이 가능하게 된다.
접착제(218)는 집적 회로 다이(50) 및 다이 패키지(100)의 후면 측 상에 형성되고, 집적 회로 다이(50) 및 다이 패키지(100)를 후면 측 재분배 구조물(206)에, 예컨대, 유전체 층(212)에 부착한다. 접착제(218)는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(die attach film)(DAF) 등일 수 있다. 접착제(218)는 집적 회로 다이(50) 및 다이 패키지(100)의 후면 측에 도포될 수 있거나, 또는 캐리어 기판(202)의 표면 위에 도포될 수 있다. 예를 들어, 접착제(118)는 개별화 전에 집적 회로 다이(50) 및 다이 패키지(100)의 후면 측에 도포될 수 있다.
도 11에서, 봉지재(encapsulant)(220)는 다양한 컴포넌트 상에 그리고 그 주위에 형성된다. 형성 후, 봉지재(220)는 관통 비아(216), 집적 회로 다이(50), 및 다이 패키지(100)를 캡슐화한다. 봉지재(220)는 몰딩 화합물, 에폭시, 수지 등일 수 있다. 봉지재(220)는 압축 몰딩(compression molding), 전사 몰딩(transfer molding) 등에 의해 도포될 수 있고, 관통 비아(216), 집적 회로 다이(50) 및/또는 다이 패키지(100)가 매립되거나 덮히도록 캐리어 기판(202) 위에 형성될 수 있다. 봉지재(220)는 집적 회로 다이(50)와 다이 패키지(100) 사이의 갭 영역 내에 추가로 형성된다. 봉지재(220)는 액체 또는 반 액체 형태로 도포된 후 경화될 수 있다.
도 12에서, 관통 비아(216), 집적 회로 다이(50)의 도전성 커넥터(46), 및 다이 패키지(100)의 TSV(112) 및 TDV(130)를 노출시키기 위해 봉지재(220)에 대한 평탄화 공정이 수행된다. 평탄화 공정은 또한 관통 비아(216), 집적 회로 다이(50)의 유전체 층(48) 및/또는 도전성 커넥터(46)의 재료, 또는 다이 패키지(100)의 유전체 재료(132), TSV(112), 및/또는 TDV(130)를 제거할 수 있다. 관통 비아(216), 도전성 커넥터(46), 유전체 층(48), 유전체 재료(132), TSV(112), TDV(130), 및/또는 봉지재(220)의 상부 표면은 평탄화 공정 후에 동일 평면에 있을 수 있다. 평탄화 공정은, 예를 들어, 화학 기계적 연마(chemical-mechanical polish)(CMP), 그라인딩 공정 등일 수 있다. 일부 실시예에서, 평탄화는, 예를 들어, 관통 비아(216), 도전성 커넥터(46), TSV(112), 및/또는 TDV(130)가 이미 노출된 경우, 생략될 수 있다.
도 13 내지 도 16에서, 전면 측 재분배 구조물(222)(도 16 참조)은 봉지재(220), 관통 비아(216), 집적 회로 다이(50), 및 다이 패키지(100) 위에 형성된다. 전면 측 재분배 구조물(222)은 유전체 층(224, 228, 232 및 236); 및 금속화 패턴(226, 230 및 234)을 포함한다. 금속화 패턴은 또한 재분배 층(redistribution layers)("RDLs") 또는 재분배 라인(redistribution lines)으로 지칭될 수 있다. 전면 측 재분배 구조물(222)은 3 개의 층의 금속화 패턴을 갖는 예로서 도시되어 있다. 전면 측 재분배 구조물(222)에는 더 많거나 더 적은 유전체 층 및 금속화 패턴이 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성된다면, 아래에서 설명되는 단계 및 공정이 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성된다면, 아래에서 설명되는 단계 및 공정이 반복될 수 있다.
도 13에서, 유전체 층(224)은 봉지재(220), 관통 비아(216), 도전성 커넥터(46), TSV(112), 및 TDV(130) 상에 퇴적된다. 일부 실시예에서, 유전체 층(224)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(224)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 유전체 층(224)이 패터닝된다. 패터닝은 관통 비아(216), 도전성 커넥터(46), TSV(112), 및 TDV(130)의 일부를 노출시키는 개구부를 형성한다. 패터닝은 허용 가능한 공정에 의해, 예를 들어, 유전체 층(224)이 감광성 재료일 때 유전체 층(224)을 광에 노출시키는 것에 의해, 또는 예를 들어, 이방성 에칭을 사용하는 에칭에 의해 형성될 수 있다. 유전체 층(224)이 감광성 재료인 경우, 유전체 층(224)은 노출 후에 현상될 수 있다.
이어서, 금속화 패턴(226)이 형성된다. 금속화 패턴(226)은 유전체 층(224)의 주 표면 상에서 유전체 층(224)의 주 표면을 따라 연장되는 라인 부분(도전성 라인으로 지칭되기도 함)을 포함한다. 금속화 패턴(226)은 관통 비아(216), 집적 회로 다이(50), 및 다이 패키지(100)를 물리적으로 그리고 전기적으로 연결시키기 위해 유전체 층(224)을 관통해 연장되는 비아 부분(도전성 비아라고 지칭되기도 함)을 더 포함한다. 금속화 패턴(226)을 형성하기 위한 일 예로서, 시드 층이 유전체 층(224) 위에 그리고 유전체 층(224)을 관통해 연장되는 개구부 내에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 상이한 재료로 형성된 복수의 서브 층을 포함하는 단일 층 또는 복합 층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 그 후, 시드 층 상에는 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(226)에 대응한다. 패터닝은 포토레지스트를 관통하여 시드 층을 노출시키는 개구부를 형성한다. 이어서, 포토레지스트의 개구부 내 및 시드 층의 노출된 부분 상에는 도전성 재료가 형성된다. 도전성 재료는 도금, 예컨대, 전기 도금 또는 무전해 도금 등에 의해 형성될 수 있다. 도전성 재료는 금속, 예컨대, 구리, 티타늄, 텅스텐, 알루미늄 등을 포함할 수 있다. 도전성 재료와 시드 층의 하부 부분의 조합은 금속화 패턴(226)을 형성한다. 도전성 재료가 형성되지 않은 시드 층의 일부 및 포토레지스트가 제거된다. 포토레지스트는 허용 가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해, 예컨대, 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어, 허용 가능한 에칭 공정, 예컨대, 습식 또는 건식 에칭을 사용함으로써 시드 층의 노출된 부분이 제거된다. 일부 실시예에서, 금속화 패턴(226)의 비아 부분은 약 0.8 ㎛ 내지 약 20 ㎛의 범위의 피치를 가질 수 있다.
금속화 패턴(226)의 비아 부분은 도 13에 도시된 바와 같이, 도전성 피처, 예컨대, 관통 비아(216), 도전성 커넥터(46), TSV(112), 및 TDV(130)에 대한 전기적 연결부를 형성하도록 형성될 수 있다. 금속화 패턴(226)의 비아 부분은 이러한 도전성 피처가 상이한 크기 또는 상이한 피치를 갖는 경우에도 이러한 도전성 피처에 대한 전기적 연결부를 형성하도록 패터닝될 수 있다. 예를 들어, 도전성 커넥터(46)는 TDV(130) 또는 TSV(112)보다 더 큰 폭 또는 더 큰 피치를 가질 수 있다. 일부 경우에, 일부 도전성 피처는 금속화 패턴(226)의 비아 부분의 피치와 비교하여 비교적 작은 피치를 가질 수 있거나, 또는 그 도전성 피처는 금속화 패턴(226)의 비아 부분의 피치보다 작은 피치를 가질 수 있다. 이와 같은 경우에, 금속화 패턴(226)의 단일 비아 부분은 일부 실시예에서, 2 개 이상의 인접한 도전성 피처를 가로 질러 연장되도록 형성될 수 있다. 이러한 방식으로, 비아 부분은 다수의 도전성 피처와 전기적 연결부를 형성할 수 있다. 예를 들어, 도 13에서, 금속화 패턴(226)의 단일 비아 부분은 2 개의 TSV(112)를 가로 질러 연장되어, 2 개의 TSV(112)에 대한 전기적 연결부를 형성하는 것으로 도시되어 있다. 이러한 방식으로 금속화 패턴(226)을 형성함으로써, 상이한 크기, 피치, 또는 타입의 도전성 피처를 갖는 디바이스들이 금속화 패턴(226)에 의해 연결될 수 있다. 예를 들어, 금속화 패턴(226)은, 상이한 기술 노드들의 공정을 사용하여 형성되고 전기적 연결부를 형성하는 데 사용되는 상이한 타입의 도전성 피처를 갖는 다수의 디바이스를 연결할 수 있다.
도 14에서, 유전체 층(228)은 금속화 패턴(226) 및 유전체 층(224) 상에 퇴적된다. 유전체 층(228)은 유전체 층(224)과 유사한 방식으로 형성될 수 있으며, 유전체 층(224)과 유사한 재료로 형성될 수 있다. 이어서, 금속화 패턴(230)이 형성된다. 금속화 패턴(230)은 유전체 층(228)의 주 표면 상에서 유전체 층(228)의 주 표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(230)은 금속화 패턴(226)을 물리적으로 그리고 전기적으로 연결시키기 위해 유전체 층(228)을 관통해 연장되는 비아 부분을 더 포함한다. 금속화 패턴(230)은 금속화 패턴(226)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(230)은 금속화 패턴(226)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(230)의 도전성 라인 및/또는 비아는 금속화 패턴(226)의 도전성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(230)은 금속화 패턴(226)보다 더 큰 피치로 형성될 수 있다.
도 15에서, 유전체 층(232)은 금속화 패턴(230) 및 유전체 층(228) 상에 퇴적된다. 유전체 층(232)은 유전체 층(224)과 유사한 방식으로 형성될 수 있으며, 유전체 층(224)과 유사한 재료로 형성될 수 있다.
이어서, 금속화 패턴(234)이 형성된다. 금속화 패턴(234)은 유전체 층(232)의 주 표면 상에서 유전체 층(232)의 주 표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(234)은 금속화 패턴(230)을 물리적으로 그리고 전기적으로 연결시키기 위해 유전체 층(232)을 관통해 연장되는 비아 부분을 더 포함한다. 금속화 패턴(234)은 금속화 패턴(226)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 금속화 패턴(234)은 전면 측 재분배 구조물(222)의 최상부 금속화 패턴이다. 이와 같이, 전면 측 재분배 구조물(222)의 모든 중간 금속화 패턴(예를 들어, 금속화 패턴(226 및 230))은 금속화 패턴(234)과 집적 회로 다이(50)와 다이 패키지(100) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(234)은 금속화 패턴(226 및 230)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(234)의 도전성 라인 및/또는 비아는 금속화 패턴(226 및 230)의 도전성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(234)은 금속화 패턴(230)보다 더 큰 피치로 형성될 수 있다.
도 16에서, 유전체 층(236)은 금속화 패턴(234) 및 유전체 층(232) 상에 퇴적된다. 유전체 층(236)은 유전체 층(224)과 유사한 방식으로 형성될 수 있으며, 유전체 층(224)과 동일한 재료로 형성될 수 있다. 유전체 층(236)은 전면 측 재분배 구조물(222)의 최상부 유전체 층이다. 이와 같이, 전면 측 재분배 구조물(222)의 모든 금속화 패턴(예를 들어, 금속화 패턴(226, 230, 및 234))은 유전체 층(236)과 집적 회로 다이(50)와 다이 패키지(100) 사이에 배치된다. 또한, 전면 측 재분배 구조물(222)의 모든 중간 유전체 층(예를 들어, 유전체 층(224, 228, 및 232)은 유전체 층(236)과 집적 회로 다이(50)와 다이 패키지(100) 사이에 배치된다.
도 17에서, UBM(238)은 전면 측 재분배 구조물(222)에 대한 외부 연결부용으로 형성된다. UBM(238)은 유전체 층(236)의 주 표면 상에서 유전체 층(236)의 주 표면을 따라 연장되는 범프 부분(bump portions)을 가지며, 금속화 패턴(234)을 물리적으로 그리고 전기적으로 연결시키기 위해 유전체 층(236)을 관통해 연장되는 비아 부분(via portions)을 갖는다. 그 결과, UBM(238)은 관통 비아(216), 집적 회로 다이(50), 및 다이 패키지(100)에 전기적으로 연결된다. UBM(238)은 금속화 패턴(226)과 동일한 재료로 형성될 수 있거나, 또는 상이한 재료 또는 재료들의 조합으로 형성될 수 있다. 일부 실시예에서, UBM(238)은 금속화 패턴(226, 230, 또는 234)과는 상이한 크기를 갖는다. 일부 실시예에서, UBM(240)은 또한 전면 측 재분배 구조물(222)에 대한 표면 디바이스(242)(후술됨) 연결부의 외부 연결부용으로 형성된다.
도 18에서, 도전성 커넥터(250)는 UBM(238) 상에 형성된다. 도전성 커넥터(250)는 볼 그리드 어레이(ball grid array)(BGA) 커넥터, 솔더 볼(solder balls), 금속 필러(metal pillars), 제어형 붕괴 칩 커넥션(controlled collapse chip connection)(C4) 범프, 마이크로 범프(micro bumps), 무전해 니켈-무전해 팔라듐-침지 금 기술(electroless nickel-electroless palladium-immersion gold technique)(ENEPIG)로 형성된 범프 등일 수 있다. 도전성 커넥터(250)는 도전성 재료, 예컨대, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 등 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(250)는 증발(evaporation), 전기 도금(electroplating), 프린팅(printing), 솔더 전사(solder transfer), 볼 배치(ball placement) 등을 통해 솔더 층을 초기에 형성함으로써 형성된다. 일단 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(250)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예컨대, 구리 필러)를 포함한다. 금속 필러는 솔더가 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층은 금속 필러의 상부에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금, 등 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
여전히 도 18을 참조하면, 하나 이상의 표면 디바이스(242)는 재분배 구조물(222)과의 전기적 연결부를 형성하는 UBM(240)에 부착된다. 표면 디바이스(242)는, 예를 들어, 하나 이상의 수동 디바이스, 예컨대, 커패시터, 저항기, 인덕터 등을 포함하는 반도체 디바이스 또는 다른 디바이스일 수 있다. 표면 디바이스(242)는, 예를 들어, 집적된 수동 디바이스(integrated passive devices)(IPD)일 수 있다. 재분배 구조물(222)에 부착된 집적된 표면 디바이스(242)는 유사한 디바이스일 수 있거나 상이한 타입의 디바이스일 수 있다. 도 18은 2 개의 표면 디바이스(242)의 배치를 도시하지만, 다른 실시예에서는 더 많거나 적은 표면 디바이스(242)가 부착될 수 있다.
다른 실시예에서, 표면 디바이스(242)는 도전성 커넥터(250)의 형성 전에 부착될 수 있다. 표면 디바이스(242)는, 예를 들어, 솔더 볼과 같은 표면 디바이스(242)의 커넥터(예를 들어, 도전성 범프 또는 패드)를 순차적으로 플럭스(flux)에 디핑(dipping), 그 후, 픽 앤 플레이스 툴(pick-and-place tool)을 사용하여 표면 디바이스(242)의 커넥터를 대응하는 UBM(240)과 물리적으로 정렬시킴으로써 부착될 수 있다. 일부 경우에, 리플로우 공정이 표면 디바이스(242)의 커넥터를 본딩하도록 수행될 수 있다. 일부 경우에, 리플로우 공정은 표면 디바이스(242) 및 도전성 커넥터(250) 모두에 대해 수행될 수 있다.
일부 실시예에서, 언더필(underfill)은 각 표면 디바이스(242)와 재분배 구조물(222) 사이에 형성되어 표면 디바이스(242)의 커넥터를 둘러싼다. 언더필은 응력을 줄일 수 있고 리플로우 공정으로 인한 손상으로부터 접합부(joints)를 보호할 수 있다. 언더필은 표면 디바이스(242)가 부착된 후 모세관 플로우(capillary flow) 공정에 의해 형성될 수 있거나, 표면 디바이스(242)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 플럭스가 표면 디바이스(242)를 부착하는 데 사용되는 일부 실시예에서, 그 플럭스는 언더필로서 기능할 수 있다.
도 19에서, 캐리어 기판 디 본딩(carrier substrate de-bonding)은 후면 측 재분배 구조물(206), 예컨대, 유전체 층(208)으로부터 캐리어 기판(202)을 분리(또는 "디 본딩")하기 위해 수행된다. 일부 실시예에 따르면, 디 본딩(de-bonding)은, 방출 층(204)이 광의 열 하에서(under the heat of the light) 분해되고 캐리어 기판(202)이 제거될 수 있도록, 방출 층(204) 상에 레이저 광 또는 UV 광과 같은 광을 투영하는 것을 포함한다. 이어서, 구조물은 뒤집어져 테이프 상에 배치될 수 있다.
도 20에서, 도전성 커넥터(252)는 금속화 패턴(210)과 접촉하도록 유전체 층(208)을 관통해 연장되도록 형성된다. 개구부는 금속화 패턴(210)의 일부를 노출시키기 위해 유전체 층(208)을 관통하도록 형성된다. 개구부는, 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 개구부에는 도전성 커넥터(252)가 형성된다. 일부 실시예에서, 도전성 커넥터(252)는 플럭스를 포함하고, 플럭스 디핑(flux dipping) 공정에서 형성된다. 일부 실시예에서, 도전성 커넥터(252)는 도전성 페이스트(conductive paste), 예컨대, 솔더 페이스트(solder paste), 은 페이스트(silver paste) 등을 포함하고, 프린팅 공정(printing process)에서 분배된다. 일부 실시예에서, 도전성 커넥터(252)는 도전성 커넥터(250)와 유사한 방식으로 형성되며, 도전성 커넥터(250)와 유사한 재료로 형성될 수 있다.
도 21 및 도 22는 일부 실시예에 따른 패키지(300)의 형성 및 구현을 도시한다. 패키지(300)는 제 1 패키지 컴포넌트(200)에 형성된 집적 회로 패키지(예컨대, 집적 회로 다이(50) 및 다이 패키지(100))로부터 형성된다. 패키지(300)는 또한 패키지 온 패키지(package-on-package)(PoP) 구조물 또는 디바이스 스택으로 지칭될 수 있다.
도 21에서, 제 2 패키지 컴포넌트(350)는 제 1 패키지 컴포넌트(200)에 연결된다. 제 2 패키지 컴포넌트(350) 중 하나는 각 패키지 영역(200A 및 200B)에 연결되어, 제 1 패키지 컴포넌트(200)의 각 영역에 디바이스 스택을 형성하게 된다. 제 2 패키지 컴포넌트(350)는 기판(302) 및 기판(302)에 연결된 하나 이상의 적층된 다이(310)(예컨대, 310A 및 310B)를 포함한다. 비록 한 세트의 적층된 다이(310)(예컨대, 310A 및 310B)가 도시되어 있지만, 다른 실시예에서, (각각이 하나 이상의 적층된 다이를 갖는) 복수의 적층된 다이(310)는 기판(302)의 동일한 표면에 나란히 연결되도록 배치될 수 있다. 일 실시예에서, 적층된 다이(310)는 적층된 메모리 다이이다. 예를 들어, 적층된 다이(310)는 메모리 다이, 예를 들어, 저전력(low-power)(LP) 더블 데이터 레이트(DDR) 메모리 모듈(예컨대, LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈)일 수 있다.
기판(302)은 반도체 재료, 예를 들어, 실리콘, 게르마늄, 다이아몬드 등으로 형성될 수 있다. 일부 실시예에서, 화합물 재료, 예를 들어, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 및 이들의 조합 등이 또한 사용될 수 있다. 추가적으로, 기판(302)은 실리콘 온 인슐레이터(silicon-on-insulator)(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘(epitaxial silicon), 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator)(SGOI), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판(302)은, 하나의 대안적인 실시예에서, 파이버글래스 강화 수지 코어(fiberglass reinforced resin core)와 같은 절연 코어(insulating core)에 기반하고 있다. 일 예의 코어 재료는 FR4와 같은 파이버글래스 수지(fiberglass resin)이다. 코어 재료에 대한 대안은 비스말레이미드-트리아진(bismaleimide-triazine)(BT) 수지를 포함하거나, 또는 대안적으로 다른 인쇄 회로 기판(printed circuit board)(PCB) 재료 또는 필름을 포함한다. 아지노모토 빌드업 필름(Ajinomoto build-up film)(ABF) 또는 다른 라미네이트와 같은 빌드업 필름이 기판(302)용으로 사용될 수 있다.
기판(302)은 활성 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스는 제 2 패키지 컴포넌트(350)를 위한 설계의 구조적 및 기능적 요건을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다. 기판(302)은 또한 금속화 층(도시되지 않음) 및 도전성 비아(308)를 포함할 수 있다. 금속화 층은 활성 및 수동 디바이스 위에 형성될 수 있고, 다양한 활성 디바이스들을 연결하여 기능 회로부를 형성하도록 설계된다. 금속화 층은 도전성 재료의 층들을 상호 연결하는 비아와 함께 유전체(예컨대, 로우 k 유전체 재료) 및 도전성 재료(예컨대, 구리)의 교번 층으로 형성될 수 있으며, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판(302)에는 활성 및 수동 디바이스가 실질적으로 존재하지 않는다.
기판(302)은 적층된 다이(310)에 연결하기 위한 기판(302)의 제 1 측 상의 본드 패드(304), 및 도전성 커넥터(252)에 연결하기 위한 기판(302)의 제 2 측 상의 본딩 패드(306)를 가질 수 있으며, 상기 제 2 측면은 상기 기판(302)의 상기 제 1 측면에 대향된다. 일부 실시예에서, 본드 패드(304 및 306)는 기판(302)의 제 1 측면 및 제 2 측 상의 유전체 층(도시되지 않음) 내로 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 본드 패드(304 및 306)가 유전체 층 내에 매립되도록 형성될 수 있다. 다른 실시예에서, 본드 패드(304 및 306)가 유전체 층 상에 형성될 수 있으므로 리세스가 생략된다. 일부 실시예에서, 본드 패드(304 및 306)는 구리, 티타늄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 형성된 얇은 시드 층(도시되지 않음)을 포함한다. 본드 패드(304 및 306)의 도전성 재료는 얇은 시드 층 위에 퇴적될 수 있다. 도전성 재료는 전기 화학 도금 공정, 무전해 도금 공정, CVD, 원자 층 퇴적(atomic layer deposition)(ALD), PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 본드 패드(304 및 306)의 도전성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다. 본드 패드(306)는 일부 실시예에서 "컨택 패드"로 지칭될 수 있다.
일 실시예에서, 본드 패드(304) 및 본드 패드(306)는 티타늄 층, 구리 층, 및 니켈 층과 같은 3 개의 층의 도전성 재료를 포함하는 UBMs이다. 크롬/크롬-구리 합금/구리/금의 배열체, 티타늄/티타늄 텅스텐/구리의 배열체, 또는 구리/니켈/금의 배열체와 같은 재료 및 층의 다른 배열체가 본드 패드(304 및 306)의 형성에 이용될 수 있다. 본드 패드(304 및 306)용으로 사용될 수 있는 임의의 적절한 재료 또는 재료 층은 본 출원의 범위 내에 완전히 포함되도록 의도된다. 일부 실시예에서, 도전성 비아(308)는 기판(302)을 관통하게 연장되고, 본드 패드(304) 중 적어도 하나를 본드 패드(306) 중 적어도 하나에 연결한다.
예시된 실시예에서, 적층된 다이(310)는 와이어 본드(312)에 의해 기판(302)에 연결되지만, 도전성 범프와 같은 다른 연결부가 사용될 수 있다. 적층된 다이(310) 및 와이어 본드(312)는 몰딩 재료(314)에 의해 캡슐화될 수 있다. 몰딩 재료(314)는, 예를 들어, 압축 몰딩을 사용하여 적층된 다이(310) 및 와이어 본드(312) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 재료(314)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전재 재료 등, 또는 이들의 조합이다. 몰딩 재료(314)를 경화시키기 위해 경화 공정이 수행될 수 있고; 경화 공정은 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층된 다이(310) 및 와이어 본드(312)는 몰딩 재료(314) 내에 매립되고, 몰딩 재료(314)의 경화 후에, 그라인딩과 같은 평탄화 단계가 수행되어, 몰딩 재료(314)의 과잉 부분을 제거하고 제 2 패키지 컴포넌트(350)에 대해 실질적으로 평면인 표면을 제공하게 된다.
제 2 패키지 컴포넌트(350)가 형성된 후, 제 2 패키지 컴포넌트(350)는 도전성 커넥터(252), 본드 패드(306), 및 후면 측 재분배 구조물(206)의 금속화 패턴을 통해 제 1 패키지 컴포넌트(200)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예에서, 적층된 다이(310)는 와이어 본드(312), 본드 패드(304 및 306), 도전성 비아(308), 도전성 커넥터(252), 후면 측 재분배 구조물(206), 관통 비아(216), 및 전면 측 재분배 구조물(222)을 통해 집적 회로 다이(50) 및 다이 패키지(100)에 연결될 수 있다.
일부 실시예에서, 솔더 레지스트는 적층된 다이(310)와 대향하는 기판(302)의 측면 상에 형성된다. 도전성 커넥터(252)는 솔더 레지스트의 개구부 내에 배치되어, 기판(302)의 도전성 피처(예컨대, 본드 패드(306))에 전기적으로 그리고 기계적으로 연결될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(302)의 영역을 보호하는 데 사용될 수 있다. 일부 실시예에서, 도전성 커넥터(252)는, 제 2 패키지 컴포넌트(350)가 제 1 패키지 컴포넌트(200)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분 중의 적어도 일부로 리플로우되기 전에, 상부에 에폭시 플럭스(도시되지 않음)를 형성한다.
일부 실시예에서, 제 1 패키지 컴포넌트(200)와 제 2 패키지 컴포넌트(350) 사이에 언더필이 형성되어, 도전성 커넥터(252)를 둘러싸게 된다. 언더필은 응력을 줄일 수 있고 도전성 커넥터(252)의 리플로잉으로부터 유래한 접합부(joints)를 보호할 수 있다. 언더필은 제 2 패키지 컴포넌트(350)가 부착된 후 모세관 플로우(capillary flow) 공정에 의해 형성될 수 있거나, 제 2 패키지 컴포넌트(350)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예에서, 이 에폭시 플럭스는 언더필로서 기능할 수 있다.
도 22에서, 스크라이브 라인(scribe line)을 따라, 영역, 예컨대, 제 1 패키지 영역(200A)과 제 2 패키지 영역(200B) 사이의 영역을 소잉(sawing)함으로써 개별화 공정이 수행된다. 소잉(sawing)은 제 2 패키지 영역(200B)으로부터 제 1 패키지 영역(200A)을 개별화한다. 최종의 개별화된 패키지(300)는 제 1 패키지 영역(200A) 또는 제 2 패키지 영역(200B) 중 하나로부터 나온 것이다. 일부 실시예에서, 개별화 공정은 제 2 패키지 컴포넌트(350)가 제 1 패키지 컴포넌트(200)에 연결된 후에 수행된다. 다른 실시예(도시되지 않음)에서, 개별화 공정은, 제 2 패키지 컴포넌트(350)가 제 1 패키지 컴포넌트(200)에 연결되기 전에, 예컨대, 캐리어 기판(202)이 디 본딩되고 도전성 커넥터(252)가 형성된 후에, 수행된다. 이러한 방식으로, 패키지(300)가 일부 실시예에 따라 형성될 수 있다.
다이 패키지(100)에 인접한 집적 회로 다이(50)를 갖는 제 1 패키지 컴포넌트(200)를 형성하게 되면, 패키지 크기를 보다 작게 감소시킬 수 있고 처리 비용을 감소시킬 수 있다. 추가적으로, 집적 회로 다이(50) 및 다이 패키지(100)가 동일한 재분배 구조물(예를 들어, 222)에 부착되면, 집적 회로 다이(50)와 다이 패키지(100) 사이의 라우팅 거리가 감소될 수 있고, 따라서 패키지(300)의 고속 동작이 개선될 수 있다. 본원에 설명된 기술을 사용하게 되면, 집적 회로 다이(50) 및 다이 패키지(100)는 상이한 크기 또는 피치의 도전성 커넥터를 사용하여 재분배 구조물(222)에 연결될 수 있으며, 이는 설계의 유연성을 허용한다. 추가적으로, 패키지(300)의 크기 및 비용은 제 1 웨이퍼(120)와 본딩된 2 개 이상의 반도체 디바이스(102)로부터 SoIC 구조물 등 내에 다이 패키지(100)를 형성함으로써 감소될 수 있다.
도 23을 참조하면, 패키지(300)는, 일부 실시예에 따라, 패키지 기판(450)에 장착되어 패키지 구조물(400)을 형성하게 된다. 패키지(300)는 도전성 커넥터(250)를 사용하여 패키지 기판(450)에 장착될 수 있다. 패키지 기판(450)은 기판 코어(402) 및 기판 코어(402) 위의 본드 패드(404)를 포함할 수 있다. 기판 코어(402)는 반도체 재료, 예를 들어, 실리콘, 게르마늄, 다이아몬드 등으로 형성될 수 있다. 대안적으로, 화합물 재료, 예를 들어, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 및 이들의 조합 등이 또한 사용될 수 있다. 추가적으로, 기판 코어(402)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판 코어(402)는, 하나의 대안적인 실시예에서, 파이버글래스 강화 수지 코어와 같은 절연 코어에 기반하고 있다. 일 예의 코어 재료는 FR4와 같은 파이버글래스 수지이다. 코어 재료에 대한 대안은 비스말레이미드-트리아진(bismaleimide-triazine)(BT) 수지를 포함하거나, 또는 대안적으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드업 필름이 기판 코어(402)용으로 사용될 수 있다.
기판 코어(402)는 활성 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 본 기술 분야의 통상의 기술자가 인식할 수 있는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스는 패키지 구조물(400)을 위한 설계의 구조적 및 기능적 요건을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판 코어(402)는 또한 금속화 층 및 비아(도시되지 않음)를 포함할 수 있으며, 본드 패드(404)는 금속화 층 및 비아에 물리적으로 및/또는 전기적으로 연결된다. 금속화 층은 활성 및 수동 디바이스 위에 형성될 수 있고, 다양한 활성 디바이스들을 연결하여 기능 회로부를 형성하도록 설계된다. 금속화 층은 도전성 재료의 층들을 상호 연결하는 비아와 함께 유전체(예컨대, 로우 k 유전체 재료) 및 도전성 재료(예컨대, 구리)의 교번 층으로 형성될 수 있으며, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(402)에는 활성 및 수동 디바이스가 실질적으로 존재하지 않는다.
일부 실시예에서, 도전성 커넥터(250)는 제 1 패키지 컴포넌트(200)를 본드 패드(404)에 부착하도록 리플로우된다. 도전성 커넥터(250)는 기판 코어(402) 내의 금속화 층을 포함하는 패키지 기판(450)을 제 1 패키지 컴포넌트(200)에 전기적으로 및/또는 물리적으로 연결시킨다. 일부 실시예에서, 솔더 레지스트(406)는 기판 코어(402) 상에 형성된다. 도전성 커넥터(250)는 솔더 레지스트(406)의 개구부 내에 배치되어, 본드 패드(404)에 전기적으로 그리고 기계적으로 연결될 수 있다. 솔더 레지스트(406)는 외부 손상으로부터 기판(402)의 영역을 보호하는 데 사용될 수 있다.
도전성 커넥터(250)는, 제 1 패키지 컴포넌트(200)가 패키지 컴포넌트(450)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분 중의 적어도 일부로 리플로우되기 전에, 상부에 에폭시 플럭스(도시되지 않음)를 형성할 수 있다. 이렇게 남아있는 에폭시 부분은 언더필로서 기능하여, 응력을 감소시킬 수 있고, 도전성 커넥터(250)를 리플로잉한 것으로부터 유래한 접합부를 보호할 수 있다. 일부 실시예에서, 제 1 패키지 컴포넌트(200)와 패키지 기판(450) 사이에서, 도전성 커넥터(250)를 둘러싸는 언더필(408)이 형성될 수 있다. 언더필(408)은 제 1 패키지 컴포넌트(200)가 부착된 후 모세관 플로우(capillary flow) 공정에 의해 형성될 수 있거나 제 1 패키지 컴포넌트(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
일부 실시예에서, 수동 디바이스(예컨대, 표면 장착 디바이스(surface mount devices)(SMDs))(도시되지 않음)가 또한 패키지 기판(450)(예컨대, 본드 패드(404))에 부착될 수 있다. 예를 들어, 수동 디바이스는 도전성 커넥터(250)와 동일한 패키지 기판(450)의 표면에 본딩될 수 있다. 수동 디바이스는 패키지 기판(450) 상에 제 1 패키지 컴포넌트(200)를 장착하기 전 또는 후에 패키지 기판(450)에 부착될 수 있다.
제 1 패키지 컴포넌트(200)는 다른 디바이스 스택, 패키지, 또는 패키지 구조물로 구현될 수 있음을 이해해야 한다. 예를 들어, PoP 구조물이 도시되어 있지만, 제 1 패키지 컴포넌트(200)는 또한 플립 칩 볼 그리드 어레이(Flip Chip Ball Grid Array)(FCBGA) 패키지로 구현될 수 있다. 이러한 실시예에서, 제 1 패키지 컴포넌트(200)는 패키지 기판(450)과 같은 기판에 장착되지만, 제 2 패키지 컴포넌트(300)는 생략된다. 대신에, 덮개 또는 열 확산기가 제 1 패키지 컴포넌트(200)에 부착될 수 있다. 제 2 패키지 컴포넌트(350)가 생략될 경우, 후면 측 재분배 구조물(206) 및 관통 비아(216)가 또한 생략될 수 있다.
도 24a 및 도 24b 내지 도 28a 내지 도 28d는 본원에 설명된 바와 같은 제 1 패키지 컴포넌트(200), 패키지(300), 또는 패키지 구조물(400)에 통합될 수 있는 다이 패키지(100)의 추가 실시예를 도시한다. 도 24a 및 도 24b를 참조하면, 다이 패키지(100) 및 제 1 패키지 컴포넌트(200)가 도시되어 있다. 다이 패키지(100) 및 제 1 패키지 컴포넌트(200)는, 다이 패키지(100)가 TDV(130)가 아닌 TSV(112)를 포함한다는 점을 제외하고는, 도 6에 도시된 다이 패키지(100) 및 도 20에 도시된 제 1 패키지 컴포넌트(200)와 유사하다. 도 24a 및 도 24b에 도시된 다이 패키지(100)는, TDV(130)를 형성하는 단계가 생략되는 것을 제외하고는, 도 2 내지 도 6에 설명된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 제 1 웨이퍼(120)는 TSV(112)에 의해 전면 측 재분배 구조물(222)에 전기적으로 연결된다. 제 1 웨이퍼(120)는 TSV(112)에 직접 연결될 수 있거나, 또는 반도체 디바이스(102)의 라우팅 또는 디바이스를 통해 간접적으로 연결될 수 있다. TDV(130)는, 예를 들어, 처리 비용을 절감하기 위해 생략될 수 있다.
도 25a 및 도 25b를 참조하면, 다이 패키지(100) 및 제 1 패키지 컴포넌트(200)가 도시되어 있다. 다이 패키지(100) 및 제 1 패키지 컴포넌트(200)는, 다이 패키지(100)가 TSV(112)가 아닌 TDV(130)를 포함한다는 점을 제외하고는, 도 6에 도시된 다이 패키지(100) 및 도 20에 도시된 제 1 패키지 컴포넌트(200)와 유사하다. 도 25a 및 도 25b에 도시된 다이 패키지(100)는, TSV(112)를 형성하는 단계가 생략되는 것을 제외하고는, 도 2 내지 도 6에 설명된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 반도체 디바이스(102)는 TDV(130)에 의해 전면 측 재분배 구조물(222)에 전기적으로 연결된다. 반도체 디바이스(102)는, 예를 들어, 제 1 웨이퍼(120)의 제 2 금속화 층(124)에 의해 TDV(130)에 연결될 수 있다. TSV(112)는, 예를 들어, 처리 비용을 절감하기 위해 생략될 수 있다.
도 26을 참조하면, 일부 실시예에 따라, 다이 패키지(100)의 유전체 재료(132)가 몰딩 재료 등으로 형성되는 제 1 패키지 컴포넌트(200)가 도시되어 있다. 다이 패키지(100) 및 제 1 패키지 컴포넌트(200)는, 다이 패키지(100)의 유전체 재료(132)가 몰딩 재료 등으로 형성되는 점을 제외하고는, 도 6에 도시된 다이 패키지(100) 및 도 20에 도시된 제 1 패키지 컴포넌트(200)와 유사하다. 예를 들어, 유전체 재료(132)는 봉지재(220)에 대해 전술한 것과 유사한 몰딩 재료로 형성될 수 있다. 유전체 재료(132)는 봉지재(220)와 동일한 타입의 재료일 수 있거나, 상이한 재료일 수 있다. 몰딩 재료로부터 유전체 재료(132)를 형성함으로써, 다이 패키지(100)는 평탄화 단계 동안 개선된 구조적 강성 및 감소된 손상 가능성을 가질 수 있다. 추가적으로, 유전체 재료(132)의 몰딩 재료는 제 1 패키지 컴포넌트(200)의 열 특성을 개선하도록 선택될 수 있다. 예를 들어, 유전체 재료(132)의 몰딩 재료는 봉지재(220)와 동일한 재료로 선택될 수 있으며, 그에 따라 유전체 재료(132)의 열 팽창 계수(coefficient of thermal expansion)(CTE)는 봉지재(220)와 매칭하게 된다. 이러한 방식으로, 유전체 재료(132)와 봉지재(220) 간의 CTE 미스매칭으로 인한 문제(예컨대, 크래킹(cracking), 디라미네이션(delamination), 접합부 결함(joint defects) 등)는 덜 발생할 수 있다. 일부 실시예에서, 유전체 재료(132)의 재료는 반도체 디바이스(102) 및/또는 제 1 웨이퍼(120)의 CTE에 더 가까운 CTE를 갖도록 선택되어, 유전체 재료(132)와 다이 패키지(100)의 다른 컴포넌트 간의 CTE 미스매칭으로 인한 문제의 가능성을 감소시킬 수 있다. 이러한 방식으로, 다이 패키지(100) 또는 제 1 패키지 컴포넌트(200)는 특정 애플래케이션에 적합한 재료로 형성될 수 있다. 몰딩 재료로 형성된 유전체 재료(132)는 본원에 설명된 다른 실시예와 함께 사용될 수 있다.
도 27a 및 도 27b는 다이 패키지(100) 및 다이 패키지(100) 내에 보호층(140)이 형성된 제 1 패키지 컴포넌트(200)를 도시한다. 다이 패키지(100) 및 제 1 패키지 컴포넌트(200)는, 다이 패키지(100)가 제 2 본드 층(126), 제 1 기판(104), 및 TSV(112) 위에 형성된 보호층(140)을 포함한다는 점을 제외하고는, 도 24a에 도시된 다이 패키지(100) 및 도 24b에 도시된 제 1 패키지 컴포넌트(200)와 유사하다. 도 27a 및 도 27b에 도시된 다이 패키지(100)는, 보호층(140)이 제 1 기판(104)이 리세싱된 후에 그리고 유전체 재료(132)를 형성하기 전에 퇴적된다는 점을 제외하고는, 도 2 내지 도 6 및 도 24a 및 도 24b에 설명된 것과 유사한 방식으로 형성될 수 있다. 보호층(140)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 실리콘 탄화물, 실리콘 옥시카바이드(oxycarbide) 등 또는 이들의 조합으로 형성될 수 있다. 보호층(140)은 CVD, PVD, ALD 등과 같은 퇴적 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 보호층(140)은 약 0.5 ㎛ 내지 약 3 ㎛의 범위의 두께를 갖도록 형성된다. 일부 경우에, 보호층(140)은 평탄화 공정 동안, 예컨대, 도 12에 대해 설명된 TSV(112)의 평탄화 동안 평탄성을 개선할 수 있고 반도체 디바이스(102)에 대한 손상을 감소시킬 수 있다. 일부 경우에, 보호층(140)은 후속 처리 단계 동안 반도체 디바이스(102) 또는 제 1 웨이퍼(120) 내로의 도펀트, 이온, 원자 등의 확산을 감소시키는 확산 장벽으로서 기능할 수 있다. 예를 들어, 보호층(140)은 전면 측 재분배 구조물(222)의 형성 동안 확산 장벽으로서 기능할 수 있다. 이러한 방식으로, 제 1 패키지 컴포넌트(200)의 수율이 개선될 수 있다.
도 28a 및 도 28a와 도 29a 내지 도 29d는 일부 실시예에 따른 단일 다이 패키지(100) 내에 다수의 반도체 디바이스(102)를 통합시키는 것을 도시한다. 도 28a 및 도 28b는 다이 패키지(100) 및 두 개의 반도체 디바이스(102A 및 102B)가 제 1 웨이퍼(120)에 본딩된 제 1 패키지 컴포넌트(200)를 도시한다. 반도체 디바이스(102A 및 102B)는 도 3에 대해 설명된 것과 유사한 방식으로 제 1 웨이퍼(120)에 본딩될 수 있다. 예를 들어, 반도체 디바이스(102A 및 102B)는 하이브리드 본딩 공정을 사용하여 본딩될 수 있다. 반도체 디바이스(102A 및 102B)는, 일부 실시예에서, 도 2에서 설명된 반도체 디바이스(102)와 유사할 수 있다. 반도체 디바이스(102A 및 102B)는 유사한 반도체 디바이스일 수 있거나, 또는 상이한 크기 또는 형상을 가질 수 있는 상이한 반도체 디바이스일 수 있다. 둘 초과의 반도체 디바이스(102)가 다른 실시예에서 제 1 웨이퍼(120)에 부착될 수 있고 다이 패키지(100)에 통합될 수 있다. 일부 실시예에서, TDV(130)는 도 5에 대해 설명된 것과 유사한 방식으로 하나 이상의 반도체 디바이스(102A 및 102B)에 인접하게 형성될 수 있다. 일부 실시예에서, 하나의 TDV(130)는 2 개의 반도체 디바이스(102A 및 102B) 사이에 형성될 수 있다. 다이 패키지(100) 내에 다수의 반도체 디바이스(102)를 본딩함으로써, 제 1 패키지 컴포넌트(200)의 크기 또는 처리 비용이 감소될 수 있다. 추가적으로, 2 개의 반도체 디바이스(102A 및 102B) 사이의 소형 분리부는 다이 패키지(100)의 고속 동작을 개선시킬 수 있다.
도 29a 내지 도 29d를 참조하면, 일부 실시예에 따라, 반도체 다이(102A 내지 102D)의 스택을 포함하는 다이 패키지(100)의 형성의 중간 단계가 도시되어 있다. 반도체 디바이스(102A 내지 102D)는, 일부 실시예에서, 도 2에서 설명된 반도체 디바이스(102)와 유사할 수 있다. 반도체 디바이스(102A 내지 102D)는 유사한 반도체 디바이스일 수 있거나, 또는 상이한 크기 또는 형상을 가질 수 있는 상이한 반도체 디바이스일 수 있다. 도 29a 내지 도 29d는 각각 2 개의 반도체 디바이스를 갖는 2 개의 스택 내에 4 개의 반도체 디바이스(102A 내지 102D)를 포함하는 다이 패키지(100)를 도시하지만, 스택 및 반도체 디바이스는 도시된 것과 다르게 배열되거나 구성될 수 있다. 예를 들어, 더 많거나 더 적은 수의 스택이 형성될 수 있고, 더 많거나 더 적은 수의 반도체 디바이스가 하나의 스택 내에 통합될 수 있으며, 그리고 스택은 다이 패키지(100) 내에 상이한 수의 반도체 디바이스를 갖도록 형성될 수 있다.
도 29a에서, 2 개의 반도체 디바이스(102A 및 102B)가 제 1 웨이퍼(120)에 본딩되고 유전체 재료(132)에 의해 덮힌다. 반도체 디바이스(102A 및 102B)는 도 3에 대해 설명된 것과 유사한 방식으로 제 1 웨이퍼(120)에 본딩될 수 있다. 예를 들어, 반도체 디바이스(102A 및 102B)는 하이브리드 본딩 공정을 사용하여 본딩될 수 있다. 도 29b를 참조하면, 유전체 재료(132)를 형성한 후, 유전체 재료를 평탄화하고 반도체 디바이스(102A 및 102B)의 TSV(112)를 노출시키기 위해 평탄화 공정(예를 들어, CMP 등)이 수행된다. 평탄화 공정은 도 12에 대해 설명된 것과 유사할 수 있다.
도 29c에서, 반도체 디바이스(102C)는 반도체 디바이스(102A)에 본딩되고 반도체 디바이스(102D)는 반도체 디바이스(102B)에 본딩된다. 반도체 디바이스(102C 및 102D)는 반도체 디바이스(102A 및 102B)와 유사한 방식으로 배치 및 본딩될 수 있다. 예를 들어, 반도체 디바이스(102C 및 102D)는 하이브리드 본딩 공정을 사용하여 반도체 디바이스(102A 및 102B)에 본딩될 수 있다. 도 29c에 도시된 바와 같이, 반도체 디바이스(102C 및 102D)의 도전성 패드는 반도체 디바이스(102A 및 102B)의 TSV(112)에 본딩되어 반도체 디바이스(102C 및 102D)와 반도체 디바이스(102A 및 102B) 사이의 전기적 연결부를 형성할 수 있다. 일부 경우에, 반도체 디바이스(102A 내지 102D)는 반도체 디바이스(102A 내지 102D)의 하이브리드 본딩을 가능하게 하기 위해 본딩 표면들에 본딩층들(개별적으로 라벨링되지 않음)을 포함할 수 있다.
도 29d에서, 반도체 디바이스(102C 및 102D)의 기판(104)은 TSV(112)를 노출시키도록 리세싱되고, 그 후, 반도체 디바이스(102C 및 102D) 위에 유전체 재료(132')가 형성된다. 이러한 공정 단계들은 도 29a에 대해 설명된 것들과 유사할 수 있다. 추가의 반도체 디바이스는 도 29a 내지 도 29d에 도시된 것과 유사한 기술을 사용하여 반도체 디바이스(102C 및 102D)에 본딩될 수 있다. 이러한 방식으로, 반도체 패키지(102)의 하나 이상의 스택을 포함하는 다이 패키지(100)가 형성될 수 있다. 반도체 디바이스(102)의 스택을 갖는 다이 패키지(100)는 본원에 설명된 제 1 패키지 컴포넌트(200), 패키지(300), 또는 패키지 구조물(400) 내에 사용될 수 있거나, 본원에 설명된 다른 다이 패키지(100) 실시예의 피처와 결합될 수 있다. 다이 패키지(100) 내에 반도체 디바이스(102)의 스택들을 본딩함으로써, 제 1 패키지 컴포넌트(200)의 크기 또는 처리 비용이 감소될 수 있다. 추가적으로, 하나의 스택 내의 반도체 디바이스들(102) 간의 본딩된 전기적 연결부는 다이 패키지(100)의 고속 동작을 개선시킬 수 있다.
다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스팅을 돕기 위한 테스팅 구조물이 포함될 수 있다. 테스팅 구조물은, 예를 들어, 재분배 층 내 또는 기판 상에 형성된 테스트 패드를 포함하여, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 할 수 있다. 검증 테스팅은 최종 구조물뿐만 아니라 중간 구조물에서도 수행될 수 있다. 추가적으로, 본원에 개시된 구조물 및 방법은 알려진 양호한 다이의 중간 검증을 포함하는 테스팅 방법과 함께 사용되어, 수율을 증가시키고 비용을 감소시킬 수 있다.
본원에 설명된 실시예는 이점을 달성할 수 있다. 본원에 설명된 패키지는 상이한 기능 또는 기술의 디바이스가 통합될 수 있게 하며, 이는 기능성을 증가시키고 비용을 감소시킬 수 있다. 반도체 다이들을 본딩하여 패키지 내에 본딩된 다이 패키지(예를 들어, 시스템 온 칩(system-on-a-chip)(SoC) 등)를 형성함으로써, 패키지의 크기가 감소될 수 있다. 패키지는 본딩된 다이 패키지 및 다른 반도체 다이, 예컨대, 메모리 다이, I/O 다이 등 모두를 포함할 수 있다. 본딩된 다이 패키지와 반도체 다이는 동일한 재분배 구조물에 연결될 수 있으며, 이는 본딩된 다이 패키지와 반도체 다이 사이의 보다 짧은 라우팅을 가능하게 할 수 있다. 재분배 구조물은 상이한 디바이스들에 연결하기 위해, 예컨대, 본딩된 다이 패키지의 관통 비아 또는 반도체 다이의 컨택 패드에 연결하기 위해 상이한 크기의 비아를 가질 수 있다. 디바이스의 연결부(예를 들어, 관통 비아 또는 도전성 패드)가 비교적 작은 피치를 갖는 일부 경우에, 재분배 구조물의 단일 비아는 다수의 연결부에 연결될 수 있다. 이러한 방식으로 본딩된 다이 패키지 또는 보다 짧은 라우팅을 사용하면 패키지의 고주파 또는 고속 동작을 개선시킬 수 있다. 본딩된 다이 패키지는 다수의 반도체 디바이스 또는 반도체 디바이스의 스택을 포함할 수 있으며, 이에 비용을 절감할 수 있고 설계의 유연성을 향상시킬 수 있다. 일부 경우에, 본딩된 다이 패키지 내에서 상이한 보호 재료를 사용하게 되면, 예를 들어, CTE 미스매칭 또는 도펀트가 본딩된 다이 패키지 내로 확산되는 것으로 인한 결함이 발생할 가능성을 감소시킬 수 있다.
본 개시 내용의 일 실시예에 따르면, 패키지는 재분배 구조물; 상기 재분배 구조물의 제 1 측 상의 다이 패키지 ― 상기 다이 패키지는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 제 2 다이에 연결된 제 1 다이; 상기 제 1 다이 및 상기 제 2 다이 위에 있고 상기 제 1 다이를 둘러싸는 제 1 유전체 재료; 및 상기 제 1 유전체 재료를 통해 연장되며 상기 제 1 다이에 연결되는 제 1 관통 비아를 포함하며, 상기 재분배 구조물의 제 1 비아는 상기 제 1 관통 비아와 접촉함 ―; 상기 재분배 구조물의 상기 제 1 측 상의 반도체 디바이스 ― 상기 반도체 디바이스는 도전성 커넥터를 포함하며, 상기 재분배 구조물의 제 2 비아는 상기 반도체 디바이스의 도전성 커넥터와 접촉함 ―; 상기 재분배 구조물 상에 있고 상기 다이 패키지 및 상기 반도체 디바이스를 둘러싸는 제 1 몰딩 재료; 및 상기 제 1 몰딩 재료를 통해 연장되어 상기 재분배 구조물의 제 3 비아와 접촉하는 패키지 관통 비아를 포함한다. 일 실시예에서, 상기 다이 패키지는 상기 제 1 유전체 재료를 통해 연장되는 제 2 관통 비아를 더 포함하고, 상기 제 2 관통 비아는 상기 제 2 다이에 연결되고, 상기 재분배 구조물의 제 1 비아는 상기 제 2 관통 비아와 접촉한다. 일 실시예에서, 상기 제 1 다이는 상기 제 2 다이보다는 상기 재분배 구조물에 더 가깝다. 일 실시예에서, 상기 다이 패키지는 상기 제 1 유전체 재료를 통해 연장되는 제 3 관통 비아를 더 포함하고, 상기 제 3 관통 비아는 상기 제 2 다이에 연결된다. 일 실시예에서, 상기 다이 패키지는 상기 제 2 다이에 연결된 제 3 다이를 더 포함하고, 상기 제 3 다이는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 상기 제 2 다이에 본딩된다. 일 실시예에서, 상기 다이 패키지는 상기 제 1 다이에 연결된 제 4 다이를 더 포함하고, 상기 제 4 다이는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 상기 제 1 다이에 본딩된다. 일 실시예에서, 상기 제 1 유전체 재료는 제 2 몰딩 재료를 포함한다. 일 실시예에서, 상기 제 2 몰딩 재료는 상기 제 1 몰딩 재료와는 상이하다. 일 실시예에서, 상기 패키지는 상기 제 1 다이 및 상기 제 2 다이 위로 연장되는 제 2 유전체 재료를 포함하고, 상기 제 2 유전체 재료는 상기 제 1 유전체 재료와 상기 제 2 다이 사이에 존재한다. 일 실시예에서, 상기 제 2 유전체 재료는 실리콘 옥시카바이드(SiOC)를 포함한다.
본 개시 내용의 일 실시예에 따르면, 반도체 패키지는 제 1 패키지 컴포넌트, 및 제 2 반도체 다이 및 컨택 패드를 포함하는 제 2 패키지 컴포넌트를 포함하며, 상기 제 1 패키지 컴포넌트는 제 2 반도체 디바이스에 본딩된 제 1 반도체 디바이스를 포함하는 시스템 온 칩(system-on-a-chip)(SoC) 디바이스 ― 상기 제 1 반도체 디바이스는 제 1 피치를 갖는 실리콘 관통 비아(through silicon via)(TSV)를 포함하고, 상기 SoC 디바이스는 상기 제 2 반도체 디바이스에 연결된 유전체 관통 비아(through dielectric via)(TDV)를 포함하고, 상기 TDV는 상기 제 1 피치보다 큰 제 2 피치를 가짐 ―; 상기 제 1 피치보다 큰 제 3 피치를 갖는 도전성 커넥터를 포함하는 제 1 반도체 다이; 상기 SoC 디바이스의 TSV 및 TDV에 연결되고 상기 제 1 반도체 다이의 도전성 커넥터에 연결된 제 1 재분배 구조물; 상기 제 1 재분배 구조물 상의 봉지재 ― 상기 봉지재는 상기 제 1 반도체 다이로부터 상기 SoC 디바이스를 분리시킴 ―; 및 상기 봉지재를 통해 연장되며 상기 제 1 재분배 구조물에 연결되는 관통 비아를 포함하며, 상기 컨택 패드는 상기 제 1 패키지 컴포넌트의 관통 비아에 연결된다. 일 실시예에서, 상기 제 1 반도체 디바이스는 제 1 본딩층 및 제 1 본드 패드를 포함하고, 상기 제 2 반도체 디바이스는 제 2 본딩층 및 제 2 본드 패드를 포함하고, 상기 제 1 본딩층은 상기 제 2 본딩층에 본딩되고, 상기 제 1 본드 패드는 상기 제 2 본드 패드에 본딩된다. 일 실시예에서, 상기 제 1 반도체 다이는 적층된 메모리 다이이다. 일 실시예에서, 상기 제 1 재분배 구조물은 상기 제 1 반도체 디바이스의 제 1 TSV 및 제 2 TSV와 접촉하는 비아 부분을 포함하고, 상기 비아 부분은 상기 제 1 TSV로부터 상기 제 2 TSV까지 연장된다. 일 실시예에서, 상기 제 1 반도체 디바이스는 상기 제 2 반도체 디바이스의 제 2 영역보다 작은 제 1 영역을 갖는다. 일 실시예에서, 상기 SoC 디바이스는 상기 제 1 반도체 다이와 동일한 두께를 갖는다.
본 개시 내용의 일 실시예에 따르면, 방법은 하이브리드 본딩 공정을 사용하여 제 1 반도체 디바이스를 웨이퍼에 본딩하는 단계 ― 상기 제 1 반도체 디바이스는 본딩 후 상기 웨이퍼에 전기적으로 연결되고, 상기 제 1 반도체 디바이스는 기판 관통 비아를 포함함 ―; 상기 제 1 반도체 디바이스의 일부를 제거함으로써 상기 기판 관통 비아를 노출시키는 단계; 상기 제 1 반도체 디바이스 및 상기 웨이퍼 위에 유전체 재료를 퇴적하는 단계; 상기 웨이퍼를 개별화하여 다이 패키지를 형성하는 단계; 상기 다이 패키지 및 제 2 반도체 디바이스를 캐리어에 부착하는 단계; 상기 캐리어 상에 관통 비아를 형성하는 단계; 봉지재로 상기 다이 패키지, 상기 제 2 반도체 디바이스, 및 상기 관통 비아를 캡슐화하는 단계; 상기 봉지재를 박형화하여 상기 기판 관통 비아를 노출시키는 단계; 및 상기 봉지재 위에 제 1 재분배 구조물을 형성하는 단계를 포함하며, 상기 제 1 재분배 구조물은 상기 기판 관통 비아, 상기 제 2 반도체 디바이스, 및 상기 관통 비아에 전기적으로 연결된다. 일 실시예에서, 상기 방법은 상기 제 1 반도체 디바이스 및 상기 웨이퍼 위에 보호층을 퇴적하는 단계를 포함하고, 상기 유전체 재료는 상기 보호층 위에 형성된다. 일 실시예에서, 상기 방법은 상기 웨이퍼에 제 3 반도체 디바이스를 본딩하는 단계를 포함하고, 상기 다이 패키지는 상기 제 3 반도체 디바이스를 포함한다. 일 실시예에서, 상기 유전체 재료는 몰딩 재료를 포함한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정 및 구조물을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
<부기>
1. 패키지에 있어서,
재분배 구조물;
상기 재분배 구조물의 제 1 측 상의 다이 패키지 ― 상기 다이 패키지는, 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 제 2 다이에 연결된 제 1 다이; 상기 제 1 다이 및 상기 제 2 다이 위에 있고 상기 제 1 다이를 둘러싸는 제 1 유전체 재료; 및 상기 제 1 유전체 재료를 통해 연장되며 상기 제 1 다이에 연결되는 제 1 관통 비아를 포함하며, 상기 재분배 구조물의 제 1 비아는 상기 제 1 관통 비아와 접촉함 ―;
상기 재분배 구조물의 상기 제 1 측 상의 반도체 디바이스 ― 상기 반도체 디바이스는 도전성 커넥터를 포함하며, 상기 재분배 구조물의 제 2 비아는 상기 반도체 디바이스의 도전성 커넥터와 접촉함 ―;
상기 재분배 구조물 상에 있고 상기 다이 패키지 및 상기 반도체 디바이스를 둘러싸는 제 1 몰딩 재료; 및
상기 제 1 몰딩 재료를 통해 연장되어 상기 재분배 구조물의 제 3 비아와 접촉하는 패키지 관통 비아
를 포함하는, 패키지.
2. 제1항에 있어서,
상기 다이 패키지는 상기 제 1 유전체 재료를 통해 연장되는 제 2 관통 비아를 더 포함하고, 상기 제 2 관통 비아는 상기 제 2 다이에 연결되고, 상기 재분배 구조물의 제 1 비아는 상기 제 2 관통 비아와 접촉하는, 패키지.
3. 제1항에 있어서,
상기 제 1 다이는 상기 제 2 다이보다는 상기 재분배 구조물에 더 가까운, 패키지.
4. 제1항에 있어서,
상기 다이 패키지는 상기 제 1 유전체 재료를 통해 연장되는 제 3 관통 비아를 더 포함하고, 상기 제 3 관통 비아는 상기 제 2 다이에 연결되는, 패키지.
5. 제1항에 있어서,
상기 다이 패키지는 상기 제 2 다이에 연결된 제 3 다이를 더 포함하고, 상기 제 3 다이는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 상기 제 2 다이에 본딩되는, 패키지.
6. 제1항에 있어서,
상기 다이 패키지는 상기 제 1 다이에 연결된 제 4 다이를 더 포함하고, 상기 제 4 다이는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 상기 제 1 다이에 본딩되는, 패키지.
7. 제1항에 있어서,
상기 제 1 유전체 재료는 제 2 몰딩 재료를 포함하는, 패키지.
8. 제7항에 있어서,
상기 제 2 몰딩 재료는 상기 제 1 몰딩 재료와는 상이한, 패키지.
9. 제1항에 있어서,
상기 제 1 다이 및 상기 제 2 다이 위로 연장되는 제 2 유전체 재료를 더 포함하고, 상기 제 2 유전체 재료는 상기 제 1 유전체 재료와 상기 제 2 다이 사이에 존재하는, 패키지.
10. 제9항에 있어서,
상기 제 2 유전체 재료는 실리콘 옥시카바이드(SiOC)를 포함하는, 패키지.
11. 반도체 패키지에 있어서,
제 1 패키지 컴포넌트; 및
제 2 반도체 다이 및 컨택 패드를 포함하는 제 2 패키지 컴포넌트
를 포함하며,
상기 제 1 패키지 컴포넌트는,
제 2 반도체 디바이스에 본딩된 제 1 반도체 디바이스를 포함하는 시스템 온 칩(system-on-a-chip)(SoC) 디바이스 ― 상기 제 1 반도체 디바이스는 제 1 피치를 갖는 실리콘 관통 비아(through silicon via)(TSV)를 포함하고, 상기 SoC 디바이스는 상기 제 2 반도체 디바이스에 연결된 유전체 관통 비아(through dielectric via)(TDV)를 포함하고, 상기 TDV는 상기 제 1 피치보다 큰 제 2 피치를 가짐 ―;
상기 제 1 피치보다 큰 제 3 피치를 갖는 도전성 커넥터를 포함하는 제 1 반도체 다이;
상기 SoC 디바이스의 TSV 및 TDV에 연결되고 상기 제 1 반도체 다이의 도전성 커넥터에 연결된 제 1 재분배 구조물;
상기 제 1 재분배 구조물 상의 봉지재 ― 상기 봉지재는 상기 제 1 반도체 다이로부터 상기 SoC 디바이스를 분리시킴 ―; 및
상기 봉지재를 통해 연장되며 상기 제 1 재분배 구조물에 연결되는 관통 비아를 포함하며,
상기 컨택 패드는 상기 제 1 패키지 컴포넌트의 관통 비아에 연결되는, 반도체 패키지.
12. 제11항에 있어서,
상기 제 1 반도체 디바이스는 제 1 본딩층 및 제 1 본드 패드를 포함하고, 상기 제 2 반도체 디바이스는 제 2 본딩층 및 제 2 본드 패드를 포함하고, 상기 제 1 본딩층은 상기 제 2 본딩층에 본딩되고, 상기 제 1 본드 패드는 상기 제 2 본드 패드에 본딩되는, 반도체 패키지.
13. 제11항에 있어서,
상기 제 1 반도체 다이는 적층된 메모리 다이인, 반도체 패키지.
14. 제11항에 있어서,
상기 제 1 재분배 구조물은 상기 제 1 반도체 디바이스의 제 1 TSV 및 제 2 TSV와 접촉하는 비아 부분을 포함하고, 상기 비아 부분은 상기 제 1 TSV로부터 상기 제 2 TSV까지 연장되는, 반도체 패키지.
15. 제11항에 있어서,
상기 제 1 반도체 디바이스는 상기 제 2 반도체 디바이스의 제 2 영역보다 작은 제 1 영역을 갖는, 반도체 패키지.
16. 제11항에 있어서,
상기 SoC 디바이스는 상기 제 1 반도체 다이와 동일한 두께를 갖는, 반도체 패키지.
17. 방법에 있어서,
하이브리드 본딩 공정을 사용하여 제 1 반도체 디바이스를 웨이퍼에 본딩하는 단계 ― 상기 제 1 반도체 디바이스는 본딩 후 상기 웨이퍼에 전기적으로 연결되고, 상기 제 1 반도체 디바이스는 기판 관통 비아를 포함함 ―;
상기 제 1 반도체 디바이스의 일부를 제거함으로써 상기 기판 관통 비아를 노출시키는 단계;
상기 제 1 반도체 디바이스 및 상기 웨이퍼 위에 유전체 재료를 퇴적하는 단계;
상기 웨이퍼를 개별화하여 다이 패키지를 형성하는 단계;
상기 다이 패키지 및 제 2 반도체 디바이스를 캐리어에 부착하는 단계;
상기 캐리어 상에 관통 비아를 형성하는 단계;
봉지재로 상기 다이 패키지, 상기 제 2 반도체 디바이스, 및 상기 관통 비아를 캡슐화하는 단계;
상기 봉지재를 박형화하여 상기 기판 관통 비아를 노출시키는 단계; 및
상기 봉지재 위에 제 1 재분배 구조물을 형성하는 단계
를 포함하며,
상기 제 1 재분배 구조물은 상기 기판 관통 비아, 상기 제 2 반도체 디바이스, 및 상기 관통 비아에 전기적으로 연결되는, 방법.
18. 제17항에 있어서,
상기 제 1 반도체 디바이스 및 상기 웨이퍼 위에 보호층을 퇴적하는 단계를 더 포함하고, 상기 유전체 재료는 상기 보호층 위에 형성되는, 방법.
19. 제17항에 있어서,
상기 웨이퍼에 제 3 반도체 디바이스를 본딩하는 단계를 더 포함하고, 상기 다이 패키지는 상기 제 3 반도체 디바이스를 포함하는, 방법.
20. 제17항에 있어서,
상기 유전체 재료는 몰딩 재료를 포함하는, 방법.

Claims (10)

  1. 패키지에 있어서,
    재분배 구조물;
    상기 재분배 구조물의 제 1 측 상의 다이 패키지 ― 상기 다이 패키지는, 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 제 2 다이에 연결된 제 1 다이; 상기 제 1 다이 및 상기 제 2 다이 위에 있고 상기 제 1 다이를 둘러싸는 제 1 유전체 재료; 및 상기 제 1 유전체 재료를 통해 연장되며 상기 제 1 다이에 연결되는 제 1 관통 비아를 포함하며, 상기 재분배 구조물의 제 1 비아는 상기 제 1 관통 비아와 접촉함 ―;
    상기 재분배 구조물의 상기 제 1 측 상의 반도체 디바이스 ― 상기 반도체 디바이스는 도전성 커넥터를 포함하며, 상기 재분배 구조물의 제 2 비아는 상기 반도체 디바이스의 도전성 커넥터와 접촉함 ―;
    상기 재분배 구조물 상에 있고 상기 다이 패키지 및 상기 반도체 디바이스를 둘러싸는 제 1 몰딩 재료; 및
    상기 제 1 몰딩 재료를 통해 연장되어 상기 재분배 구조물의 제 3 비아와 접촉하는 패키지 관통 비아
    를 포함하는, 패키지.
  2. 제1항에 있어서,
    상기 다이 패키지는 상기 제 1 유전체 재료를 통해 연장되는 제 2 관통 비아를 더 포함하고, 상기 제 2 관통 비아는 상기 제 2 다이에 연결되고, 상기 재분배 구조물의 제 1 비아는 상기 제 2 관통 비아와 접촉하는, 패키지.
  3. 제1항에 있어서,
    상기 제 1 다이는 상기 제 2 다이보다는 상기 재분배 구조물에 더 가까운, 패키지.
  4. 제1항에 있어서,
    상기 다이 패키지는 상기 제 1 유전체 재료를 통해 연장되는 제 3 관통 비아를 더 포함하고, 상기 제 3 관통 비아는 상기 제 2 다이에 연결되는, 패키지.
  5. 제1항에 있어서,
    상기 다이 패키지는 상기 제 2 다이에 연결된 제 3 다이를 더 포함하고, 상기 제 3 다이는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 상기 제 2 다이에 본딩되는, 패키지.
  6. 제1항에 있어서,
    상기 다이 패키지는 상기 제 1 다이에 연결된 제 4 다이를 더 포함하고, 상기 제 4 다이는 금속 대 금속 본딩 및 유전체 대 유전체 본딩에 의해 상기 제 1 다이에 본딩되는, 패키지.
  7. 제1항에 있어서,
    상기 제 1 유전체 재료는 제 2 몰딩 재료를 포함하는, 패키지.
  8. 제1항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이 위로 연장되는 제 2 유전체 재료를 더 포함하고, 상기 제 2 유전체 재료는 상기 제 1 유전체 재료와 상기 제 2 다이 사이에 존재하는, 패키지.
  9. 반도체 패키지에 있어서,
    제 1 패키지 컴포넌트; 및
    제 2 반도체 다이 및 컨택 패드를 포함하는 제 2 패키지 컴포넌트
    를 포함하며,
    상기 제 1 패키지 컴포넌트는,
    제 2 반도체 디바이스에 본딩된 제 1 반도체 디바이스를 포함하는 시스템 온 칩(system-on-a-chip)(SoC) 디바이스 ― 상기 제 1 반도체 디바이스는 제 1 피치를 갖는 실리콘 관통 비아(through silicon via)(TSV)를 포함하고, 상기 SoC 디바이스는 상기 제 2 반도체 디바이스에 연결된 유전체 관통 비아(through dielectric via)(TDV)를 포함하고, 상기 TDV는 상기 제 1 피치보다 큰 제 2 피치를 가짐 ―;
    상기 제 1 피치보다 큰 제 3 피치를 갖는 도전성 커넥터를 포함하는 제 1 반도체 다이;
    상기 SoC 디바이스의 TSV 및 TDV에 연결되고 상기 제 1 반도체 다이의 도전성 커넥터에 연결된 제 1 재분배 구조물;
    상기 제 1 재분배 구조물 상의 봉지재 ― 상기 봉지재는 상기 제 1 반도체 다이로부터 상기 SoC 디바이스를 분리시킴 ―; 및
    상기 봉지재를 통해 연장되며 상기 제 1 재분배 구조물에 연결되는 관통 비아를 포함하며,
    상기 컨택 패드는 상기 제 1 패키지 컴포넌트의 관통 비아에 연결되는, 반도체 패키지.
  10. 방법에 있어서,
    하이브리드 본딩 공정을 사용하여 제 1 반도체 디바이스를 웨이퍼에 본딩하는 단계 ― 상기 제 1 반도체 디바이스는 본딩 후 상기 웨이퍼에 전기적으로 연결되고, 상기 제 1 반도체 디바이스는 기판 관통 비아를 포함함 ―;
    상기 제 1 반도체 디바이스의 일부를 제거함으로써 상기 기판 관통 비아를 노출시키는 단계;
    상기 제 1 반도체 디바이스 및 상기 웨이퍼 위에 유전체 재료를 퇴적하는 단계;
    상기 웨이퍼를 개별화하여 다이 패키지를 형성하는 단계;
    상기 다이 패키지 및 제 2 반도체 디바이스를 캐리어에 부착하는 단계;
    상기 캐리어 상에 관통 비아를 형성하는 단계;
    봉지재로 상기 다이 패키지, 상기 제 2 반도체 디바이스, 및 상기 관통 비아를 캡슐화하는 단계;
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