KR20220001956A - 집적회로 소자 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20220001956A
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tsv structures
circuit device
structures
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조차제
권오국
김남훈
김효은
연승훈
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Abstract

본 개시의 기술적 사상은 반도체 기판; 상기 반도체 기판의 제1 영역을 관통하고, 제1 피치로 상호 이격된 제1 TSV(through-silicon-via) 구조들; 상기 제1 TSV 구조들 사이에 배치되고, 상기 제1 TSV 구조들로부터 제1 킵-오프 거리보다 큰 거리로 이격된 제1 개별 소자; 및 상기 반도체 기판의 제2 영역을 관통하고, 상기 제1 피치보다 작은 제2 피치로 이격된 제2 TSV 구조들;을 포함하고, 상기 제2 TSV 구조들 사이에는 상기 제1 개별 소자와 동종의 개별 소자가 배치되지 않는 집적회로 소자를 제공한다.

Description

집적회로 소자 및 이를 포함하는 반도체 패키지 {INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 개시의 기술적 사상은 집적회로 소자 및 이를 포함하는 반도체 패키지에 관한 것으로서, 보다 상세하게는 실리콘 관통 비아(through-silicon-via, TSV)를 포함하는 집적회로 소자 및 이를 포함하는 반도체 패키지에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D (3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV 기술이 매우 중요하게 인식되고 있다. 3D 패키지를 안정적으로 동작시키기 위해, TSV 구조는 치수(예를 들어, 직경)는 일정 수준 이상을 가질 것이 요구된다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 TSV 구조를 포함하는 집적회로 소자 및 상기 집적회로 소자를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 반도체 기판; 상기 반도체 기판의 제1 영역을 관통하고, 제1 피치로 상호 이격된 제1 TSV(through-silicon-via) 구조들; 상기 제1 TSV 구조들 사이에 배치되고, 상기 제1 TSV 구조들로부터 제1 킵-오프 거리보다 큰 거리로 이격된 제1 개별 소자; 및 상기 반도체 기판의 제2 영역을 관통하고, 상기 제1 피치보다 작은 제2 피치로 상호 이격된 제2 TSV 구조들;을 포함하고, 상기 제2 TSV 구조들 사이에는 상기 제1 개별 소자와 동종의 개별 소자가 배치되지 않는 집적회로 소자를 제공한다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 패키지 기판; 상기 패키지 기판 상에 배치된 제1 집적회로 소자로서, 제1 TSV 구조들 및 제1 개별 소자들을 포함하는 제1 TSV 영역 및 제2 TSV 구조들을 포함하는 제2 TSV 영역을 포함하는 상기 제1 집적회로 소자; 및 상기 제1 집적회로 소자 상에 배치되고, 상기 제1 TSV 구조들 및 상기 제2 TSV 구조들과 전기적으로 연결된 제2 집적회로 소자;를 포함하고, 상기 제1 TSV 영역 내에는 상기 제1 TSV 구조들에 전압이 인가되었을 때 상기 제1 TSV 구조들의 주변에서 발생된 응력으로 인한 상기 제1 개별 소자와 동종의 개별 소자의 특성 변화가 미리 설정된 임계값을 초과하는 영역으로 정의된 킵-오프 존이 제공되고, 상기 킵-오프 존은 상기 제1 TSV 구조들 각각의 측벽으로부터 제1 킵-오프 거리 이내에 있는 영역이고, 상기 제1 TSV 구조들 중 이웃하는 제1 TSV 구조들 사이의 간격은 상기 제1 킵-오프 거리의 2배보다 크고, 상기 제2 TSV 구조들 중 이웃하는 제2 TSV 구조들 사이의 간격은 상기 제1 킵-오프 거리의 2배 이하인 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 패키지 기판; 상기 패키지 기판 상에 배치되고, 제1 피치로 상호 이격된 제1 TSV 구조들 및 상기 제1 TSV 구조들 사이에 배치된 제1 개별 소자를 포함하는 제1 집적회로 소자; 상기 패키지 기판 상에 상기 제1 집적회로 소자로부터 수평 방향으로 이격되어 배치되고, 상기 제1 피치보다 작은 제2 피치로 상호 이격된 제2 TSV 구조들을 포함하는 제2 집적회로 소자; 및 상기 제1 집적회로 소자 및 상기 제2 집적회로 소자 상에 배치되고, 상기 제1 TSV 구조들 및 상기 제2 TSV 구조들에 전기적으로 연결된 제3 집적회로 소자;를 포함하고, 상기 제2 집적회로 소자의 상기 제2 TSV 구조들 사이에는 상기 제1 개별 소자와 동종의 개별 소자가 배치되지 않고, 상기 제2 피치는 15㎛ 이하인 반도체 패키지를 제공한다.
집적회로 소자는 TSV 구조 주변으로 작용하는 응력에 영향을 받는 소자가 없거나 응력에 영향이 거의 없는 소자가 배치된 특정 영역을 가지며, 상기 특정 영역 내에 TSV 구조들을 매우 좁은 간격으로 배치할 수 있다. 이에 따라, 제한된 면적 내에 배치될 수 있는 TSV 구조의 개수가 증가되므로, 소형의 폼 팩터를 가지면서도 고속 신호 전송이 가능한 집적회로 소자를 제공할 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 집적회로 소자의 제1 TSV 구조들 및 제2 TSV 구조들의 배치를 개략적으로 나타내는 평면도이다.
도 2는 도 1의 A-A' 선에 따른 집적회로 소자의 단면 및 도 1의 B-B'선에 따른 집적회로 소자의 단면을 보여주는 단면도이다.
도 3은 본 개시의 예시적인 실시예들에 따른 집적회로 소자를 나타내는 단면도이다.
도 4는 본 개시의 예시적인 실시예들에 따른 집적회로 소자를 나타내는 단면도이다.
도 5는 본 개시의 예시적인 실시예들에 따른 집적회로 소자를 나타내는 단면도이다.
도 6은 본 개시의 예시적인 실시예들에 따른 집적회로 소자를 나타내는 단면도이다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10a 내지 도 10k는 본 개시의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 집적회로 소자(10)의 제1 TSV 구조들(120) 및 제2 TSV 구조들(130)의 배치를 개략적으로 나타내는 평면도이다. 도 2는 도 1의 A-A' 선에 따른 집적회로 소자(10)의 단면 및 도 1의 B-B'선에 따른 집적회로 소자(10)의 단면을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 집적회로 소자(10)는 반도체 구조물(101), 반도체 구조물(101)의 제1 TSV(through-silicon-via) 영역에 배치된 복수의 제1 TSV 구조(120), 반도체 구조물(101)의 제2 TSV 영역(R2)에 배치된 복수의 제2 TSV 구조(130)를 포함할 수 있다.
도 1에 도시된 것과 같이, 복수의 제1 TSV 구조(120)는 반도체 구조물(101)의 제1 TSV 영역(R1) 내에서 2차원 어레이 형태로 배열될 수 있고, 복수의 제2 TSV 구조(130)는 반도체 구조물(101)의 제2 TSV 영역(R2) 내에서 2차원 어레이 형태로 배열될 수 있다.
예시적인 실시예들에서, 제2 TSV 영역(R2) 내에 배치된 복수의 제2 TSV 구조(130)의 밀도는 제1 TSV 영역(R1) 내에 배치된 복수의 제1 TSV 구조(120)의 밀도보다 클 수 있다. 예를 들어, 이웃하는 제1 TSV 구조들(120)의 중심 사이의 간격을 제1 TSV 피치(121)로 정의하고 이웃하는 제2 TSV 구조들(130)의 중심 사이의 간격을 제2 TSV 피치(131)로 정의할 때, 제2 TSV 피치(131)는 제1 TSV 피치(121)보다 작을 수 있다.
상기 제1 TSV 구조(120)는 반도체 구조물(101)을 적어도 부분적으로 관통할 수 있다. 예를 들어, 제1 TSV 구조(120)는 반도체 구조물(101)을 관통하도록 반도체 구조물(101)의 하면(101b)으로부터 상면(101a)까지 수직 방향으로 연장될 수 있다. 제1 TSV 구조(120)와 반도체 구조물(101) 사이에는 제1 비아 절연막(129)이 개재될 수 있다. 제1 TSV 구조(120)는 반도체 구조물(101)을 관통하는 기둥 형상의 제1 도전성 플러그와, 제1 도전성 플러그를 포위하는 제1 도전성 배리어막을 포함할 수 있다. 상기 제1 도전성 배리어막은 상기 제1 도전성 플러그를 포위하는 실린더 형상을 가질 수 있다. 예를 들어, 제1 TSV 구조(120)의 상기 제1 도전성 플러그는 Cu 또는 W을 포함할 수 있다. 예를 들어, 제1 TSV 구조(120)의 상기 제1 도전성 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상기 제1 TSV 구조(120)를 구성하는 금속과 반도체 구조물(101)을 구성하는 반도체 기판(도 3의 110 참조)은 서로 다른 열팽창 계수를 가질 수 있다. 이 경우, 제1 TSV 구조(120)에 전압이 인가되는 등으로 인하여 집적회로 소자(10) 내에서 온도 변화가 야기되었을 때, 상기 열팽창 계수 차이로 인해 제1 TSV 구조(120)가 그 주변에 있는 반도체 기판에 열적 응력 또는 물리적인 응력을 인가할 수 있다. 제1 TSV 구조(120)의 주변의 반도체 기판으로 인가되는 응력으로 인하여, 반도체 기판이 손상될 수 있다. 또한, 제1 TSV 구조들(120) 주변에서 발생된 응력은 제1 TSV 구조(120)의 주변에서 개별 소자의 특성 변화를 야기할 수 있다. 예컨대, 제1 TSV 구조들(120) 주변에서 발생된 응력은 개별 소자 내의 전자 이동도(mobility)를 변화시켜 개별 소자의 특성 변화를 야기할 수 있다.
제1 TSV 영역(R1) 내에는 제1 TSV 구조(120)와 반도체 기판의 열팽창 계수 차이로 인해 발생되는 응력에 의해 특성이 변화되는 개별 소자(예를 들어 활성 소자)의 배치가 금지되는 제1 킵-오프 존(keep-off zone)이 제공될 수 있다. 경우에 따라, 킵-오프 존은 킵-아웃 존(keep-out zone)으로 지칭될 수도 있다.
예시적인 실시예들에서, 상기 제1 킵-오프 존은 제1 TSV 구조들(120)에 전압이 인가되었을 때 제1 TSV 구조들(120) 주변에서 발생된 응력으로 인한 개별 소자의 특성 변화가 미리 설정된 임계값(threshold)을 초과하는 영역으로 정의될 수 있다. 예를 들어, 제1 킵-오프 존은 제1 TSV 구조들(120)에 전압이 인가되었을 때 제1 TSV 구조들(120) 주변에서 발생된 응력으로 인한 개별 소자 내의 전자 이동도의 변화가 미리 설정된 임계값을 초과하는 영역, 예를 들어 -5% 내지 +5%의 범위를 벗어나는 영역으로 정의될 수 있다. 예시적인 실시예들에서, 제1 킵-오프 존은 제1 TSV 구조들(120)에 인가된 전압으로 인해 발생된 전계 강도가 미리 설정된 임계값을 초과하는 영역으로 정의될 수 있다.
제1 TSV 영역(R1) 내에는 제1 개별 소자(141)가 배치될 수 있다. 상기 제1 개별 소자(141)는 제1 TSV 구조들(120) 사이에 배치되되, 제1 TSV 구조들(120) 각각 주변에 설정된 제1 킵-오프 존들로부터 떨어진 지점에 위치될 수 있다. 제1 개별 소자(141)는 상기 킵-오프 존 내에 위치된 경우에 제1 TSV 구조(120)의 주변에 발생된 응력으로 인하여 특성 변화가 있는 소자를 포함할 수도 있다. 또는, 상기 제1 개별 소자(141)는 제1 TSV 구조(120)의 주변에 발생된 응력으로 인하여 특성 변화가 없는 소자를 포함할 수도 있다.
예시적인 실시예들에서, 제1 킵-오프 존은 제1 TSV 구조(120)의 측벽으로부터 제1 킵-오프 거리(122) 이내에 있는 영역으로 정의될 수 있다. 예시적인 실시예들에서, 제1 TSV 구조(120)의 직경(120D)이 대략 4㎛ 일 때, 상기 제1 킵-오프 거리(122)는 5㎛ 이상이고 10㎛ 이하일 수 있다.
예시적인 실시예들에서, 복수의 제1 TSV 구조(120)의 제1 TSV 피치(121)는 적어도 제1 TSV 구조(120)의 직경(120D) 및 제1 킵-오프 거리(122)의 2배를 합한 값보다 클 수 있다. 예시적인 실시예들에서, 복수의 제1 TSV 구조(120)의 제1 TSV 피치(121)는 15㎛ 보다 클 수 있다.
상기 제2 TSV 구조(130)는 반도체 구조물(101)을 적어도 부분적으로 관통할 수 있다. 예를 들어, 제2 TSV 구조(130)는 반도체 구조물(101)을 관통하도록 반도체 구조물(101)의 하면(101b)으로부터 상면(101a)까지 수직 방향으로 연장될 수 있다. 제2 TSV 구조(130)와 반도체 구조물(101) 사이에는 제2 비아 절연막(139)이 개재될 수 있다. 제2 TSV 구조(130)는 반도체 구조물(101)을 관통하는 기둥 형상의 제2 도전성 플러그와, 제2 도전성 플러그를 포위하는 제2 도전성 배리어막을 포함할 수 있다. 제2 TSV 구조(130)의 제2 도전성 플러그 및 제2 도전성 배리어막은 앞서 설명된 제1 TSV 구조(120)의 제1 도전성 플러그 및 제1 도전성 배리어막과 실질적으로 동일 또는 유사한 특징을 가질 수 있다.
예시적인 실시예들에서, 제2 TSV 구조(130)는 제1 TSV 구조(120)와 동일한 치수(dimension)를 가질 수 있다. 예컨대, 제2 TSV 구조(130)와 제1 TSV 구조(120)는 동일한 직경 및 동일한 종횡비(aspect ratio)를 가질 수 있다. 예를 들어, 제2 TSV 구조(130)의 직경(130D)과 제1 TSV 구조(120)의 직경(120D)은 2㎛ 내지 6㎛ 사이일 수 있다. 예를 들어, 제2 TSV 구조(130)와 제1 TSV 구조(120)의 종횡비는 5 내지 20 사이일 수 있다. 제2 TSV 구조(130)가 제1 TSV 구조(120)와 동일한 치수를 가지는 경우, 제2 TSV 구조(130) 주변에 제공된 제2 킵-오프 존은 제1 킵-오프 존과 동일한 사이즈로 설정될 수 있다. 상기 제2 킵-오프 존 내에는, 제2 TSV 구조(130)와 반도체 기판의 열팽창 계수 차이로 인해 발생되는 응력에 의해 특성 변화가 일어나는 개별 소자의 배치가 금지될 수 있다.
예시적인 실시예들에서, 제2 TSV 영역(R2) 내에는 제2 TSV 구조들(130) 주변에서 발생된 응력으로 인하여 특성 변화가 일어나는 개별 소자는 배치되지 않는다. 예시적인 실시예들에서, 제2 TSV 구조들(130) 사이에는, 제1 TSV 영역(R1) 내에 배치된 제1 개별 소자들(141)과 동종의 개별 소자는 배치되지 않을 수 있다. 이 경우, 제2 TSV 구조들(130)의 주변에서 발생된 응력으로 인한 개별 소자의 특성 변화에 대한 이슈가 없으므로, 제2 TSV 영역(R2) 내의 복수의 제2 TSV 구조들(130)이 복수의 제1 TSV 구조들(120)과 비교하여 매우 좁은 간격으로 배열할 수 있다.
이웃하는 제2 TSV 구조들(130) 사이에는 응력에 의해 특성 변화가 일어나는 개별 소자가 배치되지 않으므로, 복수의 제2 TSV 구조(130)의 제2 TSV 피치(131)를 매우 작은 수준으로 설정할 수 있다. 예시적인 실시예들에서, 복수의 제2 TSV 구조(130)의 제2 TSV 피치(131)는 복수의 제1 TSV 구조(120)의 제1 TSV 피치(121)보다 작을 수 있으며, 예를 들어 복수의 제2 TSV 구조(130)의 제2 TSV 피치(131)는 15㎛ 이하일 수 있다. 예시적인 실시예들에서, 복수의 제2 TSV 구조(130)의 제2 TSV 피치(131)는 제1 TSV 구조(120)의 직경(120D) 및 제1 킵-오프 거리(122)의 2배를 합한 값 이하일 수 있다.
예시적인 실시예들에서, 이웃하는 제2 TSV 구조들(130)의 측벽들 사이의 거리는 제1 킵-오프 거리(122)의 2배 이하일 수 있다.
예시적인 실시예들에서, 이웃하는 제2 TSV 구조들(130)의 측벽들 사이의 거리는 2㎛ 이상이고 11㎛ 이하일 수 있다. 만약, 이웃하는 제2 TSV 구조들(130)의 측벽들 사이의 거리가 2㎛ 미만인 경우, 제2 TSV 구조들(130) 사이의 거리가 좁아 제2 TSV 구조들(130)이 의도치 않게 접촉될 염려가 있다. 만약, 이웃하는 제2 TSV 구조들(130)의 측벽들 사이의 거리가 11㎛ 초과한 경우, 제2 TSV 영역(R2)에 특성 변화에 대한 이슈가 있는 개별 소자를 배치하지 않음으로써 가지는 집적회로 소자(10)의 사이즈 감소 효과가 미미할 수 있다.
예시적인 실시예들에서, 제2 TSV 영역(R2) 내에는 제2 개별 소자(143)가 배치될 수 있다. 상기 제2 개별 소자(143)는 제2 TSV 구조들(130)에 전압이 인가되었을 때 제2 TSV 구조들(130) 주변에서 발생된 응력에 의한 특성 변화가 없거나 거의 없는 소자일 수 있다. 예를 들어, 상기 제2 개별 소자(143)는 캐패시터와 같은 수동 소자일 수 있다. 제2 개별 소자(143)는 이웃하는 제2 TSV 구조들(130) 사이에 배치될 수 있다. 제2 개별 소자(143)는 제2 TSV 구조(130)에 인접하게, 예를 들어 제2 TSV 구조(130)로부터 제1 킵-오프 거리(122)에 상응하는 거리 이내에 배치될 수 있다.
반도체 구조물(101)의 제1 면(101a) 상에는, 제1 TSV 구조들(120)에 전기적으로 연결되는 제1 상부 연결 패드들(161) 및 제2 TSV 구조들(130)에 전기적으로 연결되는 제2 상부 연결 패드들(163) 배치될 수 있다. 예를 들어, 제1 상부 연결 패드들(161) 및 제2 상부 연결 패드들(163)은 금속으로 형성될 수 있다.
반도체 구조물(101)의 제1 면(101a)에 반대된 제2 면(101b) 상에는, 제1 TSV 구조들(120)에 전기적으로 연결되는 제1 하부 도전체들(165) 및 제2 TSV 구조들(130)에 전기적으로 연결되는 제2 하부 도전체들(167)이 배치될 수 있다.
본 개시의 예시적인 실시예들에 의하면, 집적회로 소자(10)는 TSV 구조 주변으로 작용하는 응력에 영향을 받는 소자가 없거나 응력에 영향이 거의 없는 소자가 배치된 특정 영역을 가지며, 상기 특정 영역 내에 TSV 구조들을 매우 좁은 간격으로 배치할 수 있다. 이에 따라, 제한된 면적 내에 배치될 수 있는 TSV 구조의 개수가 증가되므로, 소형의 폼 팩터를 가지면서도 고속 신호 전송이 가능한 집적회로 소자(10)를 제공할 수 있다.
도 3은 본 개시의 예시적인 실시예들에 따른 집적회로 소자(10a)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 집적회로 소자(10)와의 차이점을 중심으로 설명한다.
도 3을 참조하면, 집적회로 소자(10a)는 반도체 기판(110), FEOL (front-end-of-line) 구조(130), 및 BEOL (back-end-of-line) 구조(140)를 포함할 수 있다. 제1 TSV 구조(120)는 반도체 기판(110)의 제1 TSV 영역(도 1의 R1) 내에 배치되며, 반도체 기판(110) 및 FEOL 구조(140)를 관통할 수 있다. 제1 비아 절연막(129)은 반도체 기판(110)과 제1 TSV 구조(120) 사이, 그리고 FEOL 구조(140)와 제1 TSV 구조(120) 사이에 개재될 수 있다. 제2 TSV 구조(130)는 반도체 기판(110)의 제2 TSV 영역(도 1의 R2) 내에 배치되며, 반도체 기판(110) 및 FEOL 구조(140)를 관통할 수 있다. 제2 비아 절연막(139)은 반도체 기판(110)과 제2 TSV 구조(130) 사이, 그리고 FEOL 구조(140)와 제2 TSV 구조(130) 사이에 개재될 수 있다.
반도체 기판(110)은 반도체 웨이퍼일 수 있다. 반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(110)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 FEOL 구조(140)는 반도체 기판(110)의 하면 상에 배치될 수 있다. 상기 FEOL 구조(140)는 다양한 종류의 복수의 개별 소자와 층간절연막(145)을 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 활성 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(110)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자는 각각 상기 층간절연막(145)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 FEOL 구조(140)는 제1 TSV 영역(도 1의 R1) 내에 배치된 제1 개별 소자들(141) 및 제2 TSV 영역(도 1의 R2) 내에 배치된 제2 개별 소자들(143)을 포함할 수 있다. 상기 제1 개별 소자들(141)의 적어도 일부는 제1 TSV 구조들(120)에 전기적으로 연결될 수 있고, 상기 제2 개별 소자들(143)의 적어도 일부는 제2 TSV 구조들(130)에 전기적으로 연결될 수 있다.
상기 제1 개별 소자들(141)은 제1 TSV 구조들(120)에 전압이 인가되었을 때 제1 TSV 구조들(120) 주변에서 발생된 응력으로 인하여 특성이 변화되는 소자에 해당할 수 있다. 예시적인 실시예들에서, 제1 개별 소자들(141)은 활성 소자일 수 있다. 예를 들어, 제1 개별 소자들(141)은 NMOS, PMOS 등을 포함할 수 있다. 제1 TSV 구조들(120) 주변에서 발생된 응력으로 인한 특성 변화를 방지하기 위해, 상기 제1 개별 소자(141)는 제1 TSV 구조들(120) 사이에 배치되되 상기 제1 TSV 구조들(120) 각각의 측벽으로부터 제1 킵-오프 거리(122)보다 큰 거리로 떨어지도록 배치될 수 있다.
상기 제2 개별 소자들(143)은 제2 TSV 구조들(130)에 전압이 인가되었을 때 제2 TSV 구조들(130) 주변에서 발생된 응력에 의한 특성 변화가 없거나 거의 없는 소자일 수 있다. 예시적인 실시예들에서, 제2 개별 소자(143)는 캐패시터와 같은 수동 소자를 포함할 수 있다.
다른 예시적인 실시예들에서, 제2 TSV 구조들(130) 사이에는 어떠한 개별 소자도 배치되지 않을 수 있다. 이 경우, 제2 TSV 구조들(130)의 적어도 일부는 제2 TSV 영역(도 1의 R2)과는 이격된 반도체 기판(110)의 다른 영역 내에 마련된 개별 소자와 전기적으로 연결될 수 있다. 예를 들어, 제2 TSV 구조들(130)의 적어도 일부는 반도체 기판(110)의 상기 다른 영역 내에 마련된 개별 소자의 BEOL 구조(150)의 다층 배선 구조를 통해 전기적으로 연결될 수 있다.
상기 BEOL 구조(150)는 다층 배선 구조들 및 다층 배선 구조들을 상호 절연시키는 금속층간절연막(155)을 포함할 수 있다. 다층 배선 구조들은 각각 복수의 금속 배선층 및 복수의 콘택 플러그를 포함할 수 있다. 예시적인 실시예들에서, BEOL 구조(150)는 제1 TSV 구조(120)에 연결된 제1 다층 배선 구조(151) 및 제2 TSV 구조(130)에 연결된 제2 다층 배선 구조(153)를 포함할 수 있다. 제1 다층 배선 구조(151)는 금속 배선층들(1511) 및 콘택 플러그들(1513)을 포함할 수 있고, 제2 다층 배선 구조(153)는 금속 배선층들(1531) 및 콘택 플러그들(1533)을 포함할 수 있다. 제1 TSV 구조(120)의 하면은 제1 다층 배선 구조(151)의 금속 배선층들(1511) 중 하나에 연결될 수 있고, 제2 TSV 구조(130)의 하면은 제2 다층 배선 구조(153)의 금속 배선층들(1531) 중 하나에 연결될 수 있다. 제1 다층 배선 구조(151) 및 제2 다층 배선 구조(153)는 각각 FEOL 구조(140) 내에 마련된 개별 소자에 전기적으로 연결될 수 있다.
상기 금속층간절연막(155) 상에는 하부 보호막(183)이 배치될 수 있다. 상기 하부 보호막(183)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 상기 하부 보호막(183)은 제1 다층 배선 구조(151)에 연결된 제1 연결 패드(171)를 노출시키는 제1 오프닝과, 제2 다층 배선 구조(153)에 연결된 제2 연결 패드(173)를 노출시키는 제2 오프닝을 포함할 수 있다. 상기 제1 연결 패드(171)는 제1 오프닝을 통해 제1 하부 연결 범프(175)에 연결될 수 있고, 상기 제2 연결 패드(173)는 제2 오프닝을 통해 제2 하부 연결 범프(176)에 연결될 수 있다. 예시적인 실시예들에서, 이웃하는 제1 하부 연결 범프들(175) 사이의 간격은 이웃하는 제2 하부 연결 범프들(176) 사이의 간격과 동일할 수 있다. 필요에 따라, 제1 하부 연결 범프들(175) 및 제2 하부 연결 범프들(176)은 생략될 수도 있다.
반도체 기판(110)의 상면 상에는 상부 보호막(181)이 배치될 수 있다. 상기 상부 보호막(181)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 상부 보호막(181) 상에는, 제1 TSV 구조(120)에 연결된 제1 상부 연결 패드(161) 및 제2 TSV 구조(130)에 연결된 제2 상부 연결 패드(163)가 배치될 수 있다. 제1 상부 연결 패드(161)는 상부 보호막(181)을 관통하는 제1 TSV 구조(120)에 연결될 수 있고, 제2 상부 연결 패드(163)는 상부 보호막(181)을 관통하는 제2 TSV 구조(130)에 연결될 수 있다.
예시적인 실시예들에서, 이웃하는 제1 상부 연결 패드들(161) 사이의 간격은 이웃하는 제2 상부 연결 패드들(163) 사이의 간격보다 클 수 있다. 예를 들어, 제1 상부 연결 패드들(161)은 제1 TSV 구조들(120)의 제1 TSV 피치(121)와 동일한 피치로 상호 이격되어 배열될 수 있고, 제2 상부 연결 패드들(163)은 제2 TSV 구조들(130)의 제2 TSV 피치(131)와 동일한 피치로 상호 이격되어 배열될 수 있다.
상기 BEOL 구조(150), 하부 보호막(183), 제1 하부 연결 범프(175), 제2 하부 연결 범프(176), 제1 상부 연결 패드(161), 제2 상부 연결 패드(163)의 형성 공정은 각각 제1 TSV 구조들(120) 및 제2 TSV 구조들(130)이 형성된 이후에 수행될 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 집적회로 소자(10b)를 나타내는 단면도이다. 이하에서, 도 3를 참조하여 설명된 집적회로 소자(10a)와의 차이점을 중심으로 설명한다.
도 4를 참조하면, 제1 TSV 구조들(120) 및 제2 TSV 구조들(130)은 FEOL 구조(140)과 BEOL 구조(150)를 형성한 후에 형성될 수 있다. 따라서, 제1 TSV 구조들(120) 및 제2 TSV 구조들(130)은 반도체 기판(110), FEOL 구조(140)의 층간절연막(145), 및 BEOL 구조(150)의 금속층간절연막(155)을 관통하도록 형성될 수 있다.
BEOL 구조(150) 상에는 제1 TSV 구조(120)와 제1 하부 연결 범프(175)를 연결하는 제1 재배선 연결 패턴(185)이 배치될 수 있다. 제1 TSV 구조(120)는 하부 보호막(183)을 관통하여 제1 재배선 연결 패턴(185)에 연결될 수 있고, 제1 재배선 연결 패턴(185)을 통해 제1 연결 패드(171)에 연결될 수 있다. 그리고, BEOL 구조(150) 상에는 제2 TSV 구조(130)와 제2 하부 연결 범프(176)를 연결하는 제2 재배선 연결 패턴(187)이 배치될 수 있다. 제2 TSV 구조(130)는 하부 보호막(183)을 관통하여 제2 재배선 연결 패턴(187)에 연결될 수 있고, 제2 재배선 연결 패턴(187)을 통해 제2 연결 패드(173)에 연결될 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 집적회로 소자(10c)를 나타내는 단면도이다. 이하에서, 도 3를 참조하여 설명된 집적회로 소자(10a)와의 차이점을 중심으로 설명한다.
도 5를 참조하면, 제1 TSV 구조들(120) 및 제2 TSV 구조들(130)은 반도체 기판(110)을 관통하도록 형성될 수 있다. 제1 TSV 구조들(120) 및 제2 TSV 구조들(130)을 형성한 이후, 반도체 기판(110)의 하면 상에 FEOL 구조(140) 및 BEOL 구조(150)를 차례로 형성할 수 있다. 제1 TSV 구조들(120)은 FEOL 구조(140) 내에 마련된 연결 배선(147)을 통해 BEOL 구조(150)의 제1 다층 배선 구조(151)에 연결될 수 있고, 제2 TSV 구조들(130)은 FEOL 구조(140) 내에 마련된 연결 배선(149)을 통해 BEOL 구조(150)의 제2 다층 배선 구조(153)에 연결될 수 있다.
도 6은 본 개시의 예시적인 실시예들에 따른 집적회로 소자(10d)를 나타내는 단면도이다.
도 6에 도시된 집적회로 소자(10d)는 재배선 구조물(190)을 더 포함한다는 점을 제외하고는 도 3에 도시된 집적회로 소자(10a)와 대체로 동일 또는 유사할 수 있다. 이하에서, 도 3를 참조하여 설명된 집적회로 소자(10a)와의 차이점을 중심으로 설명한다.
도 6을 참조하면, 집적회로 소자(10d)는 반도체 기판(110)의 상면 상에 배치된 재배선 구조물(190)을 포함할 수 있다. 재배선 구조물(190)은 재배선 패턴들 및 상기 재배선 패턴들을 절연시키는 재배선 절연막(195)을 포함할 수 있다. 상기 재배선 절연막(195)은 반도체 기판(110)의 상면을 덮도록 형성될 수 있다. 예를 들어, 재배선 구조물(190)은 제1 TSV 구조(120)에 연결된 제1 재배선 패턴(191) 및 제2 TSV 구조(130)에 연결된 제2 재배선 패턴(193)을 포함할 수 있다. 상기 제1 재배선 패턴(191) 및 제2 재배선 패턴(193)은 복수의 재배선 라인 패턴과 복수의 재배선 비아 패턴을 포함할 수 있다. 복수의 재배선 라인 패턴은 수직 방향으로 서로 이격될 수 있고, 복수의 재배선 라인 패턴은 복수의 재배선 비아 패턴을 통해 상호 전기적으로 연결될 수 있다.
재배선 구조물(190) 상에는, 제1 재배선 패턴(191)을 통해 제1 TSV 구조(120)에 연결된 제1 상부 연결 패드들(161) 및 제2 재배선 패턴(193)을 통해 제2 TSV 구조(130)에 연결된 제2 상부 연결 패드들(163)이 배치될 수 있다. 예시적인 실시예들에서, 제2 상부 연결 패드들(163) 사이의 간격은 제2 TSV 구조들(130) 사이의 간격보다 증가될 수 있다. 예시적인 실시예들에서, 제1 상부 연결 패드들(161) 사이의 간격과 제2 상부 연결 패드들(163) 사이의 간격은 동일할 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다.
도 7을 참조하면, 반도체 패키지(20)는 패키지 기판(210)과, 패키지 기판(210) 상에 실장된 적어도 하나의 집적회로 소자를 포함할 수 있다. 예를 들어, 반도체 패키지(20)는 패키지 기판(210) 상에 실장된 제1 집적회로 소자(11) 및 제1 집적회로 소자(11) 상에 실장된 제2 집적회로 소자(12)를 포함할 수 있다.
도 7에서는 패키지 기판(210) 상에 2개의 집적회로 소자가 실장된 반도체 패키지(20)를 예시하고 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 패키지 기판(210) 상에는 3개 이상의 집적회로 소자가 실장될 수도 있다. 예를 들어, 패키지 기판(210) 상에 3개 이상의 집적회로 소자가 수직 방향으로 적층될 수도 있다. 도 7에서는 편의를 위하여, 각 집적회로 소자의 일부 구성들을 생략하고 간략화하여 도시하였다. 도 7에서 제1 집적회로 소자(11)는 도 3을 참조하여 설명된 집적회로 소자(10a)에 해당하는 것으로 도시되었으나, 제1 집적회로 소자(11)는 도 1 및 도 2, 도 4 내지 도 6을 참조하여 설명된 집적회로 소자들(10, 10b, 10c, 10d) 중 적어도 하나에 해당할 수 있다.
일부 예시적인 실시예들에서, 수직 방향으로 적층된 복수의 집적회로 소자들은 동종의 반도체 칩일 수 있다. 예를 들면, 수직 방향으로 적층된 복수의 집적회로 소자들은 HBM(High Bandwidth Memory) 또는 HMC(Hybrid Memory Cube) 표준을 기반으로 구현된 적층형 메모리 장치일 수 있다.
일부 예시적인 실시예들에서, 수직 방향으로 적층된 복수의 집적회로 소자들은 이종의 반도체 칩일 수 있다. 예를 들면, 수직 방향으로 적층된 복수의 집적회로 소자들은 로직 칩, 메모리 칩 및 이미지 센서 칩을 포함하는 3D-CIS 스택 구조의 반도체 장치일 수 있다.
패키지 기판(210)은 예를 들어, 인쇄회로기판일 수 있다. 예를 들면, 패키지 기판(210)은 멀티 레이어 인쇄회로기판일 수 있다. 패키지 기판(210)은 기판 베이스(211), 및 기판 베이스(211)의 상면에 배치된 기판 상부 패드들(213), 기판 베이스(211)의 하면 상에 배치된 기판 하부 패드들(215)을 포함할 수 있다. 기판 베이스(211)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 하부 패드들(215) 상에는 외부 장치와 반도체 패키지(20)를 전기적으로 연결하도록 구성된 외부 연결 단자들(220)이 배치될 수 있다. 외부 연결 단자(220)는 예를 들어 솔더 볼로 형성될 수 있다. 기판 상부 패드들(213) 상에는 제1 TSV 구조들(120)에 전기적으로 연결된 제1 하부 연결 범프들(175) 또는 제2 TSV 구조들(130)에 전기적으로 연결된 제2 하부 연결 범프들(176)이 배치될 수 있다.
예시적인 실시예들에서, 제1 하부 연결 범프들(175) 사이의 간격 및 제2 하부 연결 범프들(176)의 간격은 동일할 수 있다.
제2 집적회로 소자(12)는 제1 TSV 구조들(120) 및 제2 TSV 구조들(130)에 전기적으로 연결되도록 제1 집적회로 소자(11) 상에 실장될 수 있다. 제2 집적회로 소자(12)와 제1 집적회로 소자(11) 사이에는 이들을 전기적/물리적으로 연결하기 위한 접속 구조체인 연결 범프가 배치될 수 있다. 예를 들어, 제2 집적회로 소자(12)와 제1 집적회로 소자(11) 사이에는, 제1 상부 연결 패드들(161)에 연결된 제1 상부 연결 범프들(177) 및 제2 상부 연결 패드들(163)에 연결된 제2 상부 연결 범프들(178)이 배치될 수 있다. 예를 들어, 제2 집적회로 소자(12)의 회로부는 제1 상부 연결 범프들(177)을 통해 제1 TSV 구조들(120)에 전기적으로 연결될 수 있고, 제2 집적회로 소자(12)의 다른 회로부는 제2 상부 연결 범프들(178)을 통해 제2 TSV 구조들(130)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제2 상부 연결 범프들(178) 사이의 간격은 제1 상부 연결 범프들(177) 사이의 간격보다 작을 수 있다. 예를 들어, 제1 상부 연결 범프들(177) 사이의 간격은 제1 TSV 구조들(120) 사이의 간격과 대체로 동일할 수 있고, 제2 상부 연결 범프들(178) 사이의 간격은 제2 TSV 구조들(130) 사이의 간격과 대체로 동일할 수 있다.
제2 집적회로 소자(12)와 패키지 기판(210) 사이의 전기적 연결은 제1 하부 연결 범프(175), 제1 TSV 구조(120), 및 제1 상부 연결 범프(177)를 경유하는 전기적 연결 경로 및/또는 제2 하부 연결 범프(176), 제2 TSV 구조(130), 및 제2 상부 연결 범프(178)를 경유하는 전기적 연결 경로를 통해서 이루어질 수 있다. 또한, 제2 집적회로 소자(12)와 제1 집적회로 소자(11) 사이의 전기적 연결은 제1 TSV 구조(120) 및 제1 상부 연결 범프(177)를 경유하는 전기적 연결 경로 및/또는 제2 TSV 구조(130) 및 제2 상부 연결 범프(178)를 경유하는 전기적 연결 경로를 통해서 이루어질 수 있다.
반도체 패키지(20)는 패키지 기판(210) 상에 배치되고, 제1 집적회로 소자(11) 및 제2 집적회로 소자(12)를 몰딩하는 몰딩층(230)을 포함할 수 있다. 예시적인 실시예들에서, 몰딩층(230)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 몰딩층(230)은 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20a)를 나타내는 단면도이다. 이하에서, 도 7을 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 설명한다.
도 8을 참조하면, 반도체 패키지(20a)는 패키지 기판(210)과, 패키지 기판(210) 상에 수평 방향으로 이격되어 배치된 제1 서브 집적회로 소자(11a) 및 제2 서브 집적회로 소자(11b), 및 제1 서브 집적회로 소자(11a) 및 제2 서브 집적회로 소자(11b) 상에 실장된 제2 집적회로 소자(12)를 포함할 수 있다. 도 8에서, 제1 서브 집적회로 소자(11a)는 도 7의 제1 집적회로 소자(11)에서 제1 TSV 구조들(120)이 배치된 제1 TSV 영역(도 1의 R1 참조)을 포함하는 부분이 분리된 구조와 실질적으로 동일하거나 유사할 수 있고, 제2 서브 집적회로 소자(11b)는 도 7의 제1 집적회로 소자(11)에서 제2 TSV 구조들(130)이 배치된 제2 TSV 영역(도 1의 R2 참조)을 포함하는 부분이 분리된 구조와 실질적으로 동일할 수 있다.
제2 집적회로 소자(12)는 제1 서브 집적회로 소자(11a)의 적어도 일부와 수직 방향으로 중첩되고 제2 서브 집적회로 소자(11b)의 적어도 일부와 수직 방향으로 중첩될 수 있다. 제2 집적회로 소자(12)는 제1 서브 집적회로 소자(11a)의 제1 TSV 구조들(120) 및 제2 서브 집적회로 소자(11b)의 제2 TSV 구조들(130)에 전기적으로 연결될 수 있다.
제1 서브 집적회로 소자(11a)와 제2 서브 집적회로 소자(11b)는 패키지 기판(210)을 통해 상호 전기적으로 연결될 수 있다.
도 8에서는 패키지 기판(210) 상에 하나의 제1 서브 집적회로 소자(11a)와 하나의 제1 서브 집적회로 소자(11a)가 배치되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 서브 집적회로 소자(11a) 주변에는 2개 이상의 제2 서브 집적회로 소자들(11b)이 배치될 수 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(30)를 나타내는 단면도이다.
도 9를 참조하면, 반도체 패키지(30)는 패키지 기판(210), 패키지 기판(210) 상에 실장된 인터포저(300), 인터포저(300) 상에 실장된 제1 반도체 장치(410) 및 제2 반도체 장치(450)를 포함할 수 있다.
인터포저(300)는 베이스층(310), 인터포저 재배선 구조물(320), 및 인터포저 관통 전극(330)을 포함할 수 있다.
베이스층(310)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예시적인 실시예들에서, 베이스층(310)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘 웨이퍼를 포함할 수 있다.
인터포저 재배선 구조물(320)은 베이스층(310)의 상면을 덮는 재배선 절연층(323)과, 재배선 절연층(323)에 의해 피복된 도전성 재배선 패턴(321)을 포함할 수 있다. 도전성 재배선 패턴(321)은 예를 들어, 다층 구조를 형성하는 복수의 배선층과 상기 복수의 배선층들을 상호 전기적으로 연결시키기 위해 수직 방향으로 연장된 도전성 비아들을 포함할 수 있다. 복수의 배선층의 일부는 베이스층(310)의 상면 상에 형성되어 인터포저 관통 전극(330)에 연결되는 패드를 구성할 수 있다. 그리고, 복수의 배선층의 다른 일부는 재배선 절연층(323)의 상측에 배치되어 인터포저(300) 상에 실장되는 반도체 장치들과의 전기적 접속을 위한 연결 범프에 연결되는 패드를 구성할 수 있다.
인터포저 관통 전극(330)은 베이스층(310)을 관통하도록, 베이스층(310)의 상면으로부터 하면까지 연장될 수 있다. 인터포저 관통 전극(330)은 인터포저 재배선 구조물(320)의 도전성 재배선 패턴(321)과 베이스층(310)의 하면 상에 배치된 하부 연결 패드(340)를 전기적으로 연결할 수 있다. 상기 하부 연결 패드(340) 상에는 보드-인터포저 간 연결 단자(350)가 배치될 수 있다.
상기 제1 반도체 장치(410)는 수직 방향으로 적층된 복수의 집적회로 소자를 포함할 수 있다. 예를 들면, 제1 반도체 장치(410)는 수직 방향으로 적층된 제1 내지 제4 집적회로 소자(411, 413, 415, 417)을 포함할 수 있다.
상기 제1 반도체 장치(410)에 포함된 제1 내지 제4 집적회로 소자(411, 413, 415, 417)는 각각 도 1 내지 도 6을 참조하여 설명된 소자들(10, 10a, 10b, 10c, 10d) 중 적어도 하나와 실질적으로 동일하거나 유사할 수 있다. 도 9의 제1 반도체 장치(410)는, 편의를 위하여 각 집적회로 소자의 일부 구성들을 생략하고 간략화하여 도시하였다.
예시적인 실시예들에서, 제1 반도체 장치(410)는 적층형 메모리 장치일 수 있다. 예를 들어, 제1 반도체 장치(410)는 다수의 칩들이 적층된 3차원 메모리 구조를 가질 수 있다. 예를 들어, 제1 반도체 장치(410)는 HBM(High Bandwidth Memory) 또는 HMC(Hybrid Memory Cube) 표준을 기반으로 구현될 수 있다. 이 경우, 최하층에 위치된 제1 집적회로 소자(411)는 버퍼 다이로 기능하고, 제2 내지 제4 집적회로 소자들(413, 415, 517)은 코어 다이로 기능할 수 있다. 예를 들어, 상기 버퍼 다이는 인터페이스 다이, 베이스 다이, 로직 다이, 마스터 다이 등으로도 지칭될 수 있고, 그리고 상기 코어 다이는 메모리 다이, 슬레이브 다이 등으로도 지칭될 수 있다. 도 9에서는 제1 반도체 장치(410)에 3개의 코어 다이가 포함된 것으로 예시되었으나, 코어 다이의 개수는 다양하게 변경될 수 있다. 예를 들면 제1 반도체 장치(410)는 4개, 8개, 12개 또는 16개 코어 다이들을 포함할 수 있다.
제2 반도체 장치(450)는, 예를 들어 시스템 온 칩, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제2 반도체 장치(450)는 제1 반도체 장치(410)를 이용하여 반도체 패키지(30)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 제2 반도체 장치(450)는 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
제1 반도체 장치(410) 및 제2 반도체 장치(450)는 인터포저(300)의 인터포저 재배선 구조물(320) 상에서 수평 방향으로 상호 이격되도록 실장될 수 있다. 제1 반도체 장치(410) 및 제2 반도체 장치(450)는 인터포저 재배선 구조물(320)의 도전성 재배선 패턴(321)을 통해 상호 전기적으로 연결될 수 있다. 제1 반도체 장치(410)는 제1 반도체 장치(410)의 하면 상에 배치된 제1 연결 범프(160)를 통해 인터포저(300) 상에 실장될 수 있고, 제2 반도체 장치(450)는 제2 반도체 장치(450)의 패드(451) 상에 부착된 칩 연결 범프(453)를 통해 인터포저(300) 상에 실장될 수 있다. 제1 반도체 장치(410)와 인터포저(300) 사이에는 제1 연결 범프(160)를 감싸는 제1 언더필 물질층(461)이 배치될 수 있고, 제2 반도체 장치(450)와 인터포저(300) 사이에는 칩 연결 범프(453)를 감싸는 제2 언더필 물질층(463)이 배치될 수 있다.
도 9에서는 예시적으로 2개의 반도체 장치가 인터포저(300) 상에 실장된 것으로 예시되었으나, 반도체 패키지(30)는 인터포저(300) 상에 배치된 3개 이상의 반도체 장치를 포함할 수도 있다.
반도체 패키지(30)는 인터포저(300) 상에 배치되고 제1 반도체 장치(410) 및 제2 반도체 장치(450)를 몰딩하는 패키지 몰딩층(471)을 더 포함할 수 있다. 패키지 몰딩층(471)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 예시적인 실시예들에서, 패키지 몰딩층(471)은 인터포저(300)의 상면, 제1 반도체 장치(410)의 측벽, 및 제2 반도체 장치(450)의 측벽을 덮되, 제1 반도체 장치(410)의 상면은 덮지 않을 수 있다.
반도체 패키지(30)는 제1 반도체 장치(410) 및 제2 반도체 장치(450)의 상면을 덮는 방열 부재(475)를 더 포함할 수 있다. 방열 부재(475)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 예시적인 실시예들에서, 방열 부재(475)는 패키지 기판(210)의 상면 상에서, 제1 반도체 장치(410), 제2 반도체 장치(450), 및 인터포저(300)를 포위할 수 있다.
또한, 반도체 패키지(30)는 열적 인터페이스 물질(TIM, thermal interface material, 473)를 더 포함할 수 있다. 열적 인터페이스 물질(473)은 방열 부재(475)와 제1 반도체 장치(410) 사이 및 방열 부재(475)와 제2 반도체 장치(450) 사이에 배치될 수 있다.
패키지 기판(210)은 보드-인터포저 간 연결 단자(350)를 통해 인터포저(300)와 전기적으로 연결될 수 있다. 인터포저(300)와 패키지 기판(210) 사이에는 언더필 물질층(230)이 개재될 수 있다. 언더필 물질층(230)은 보드-인터포저 간 연결 단자들(350)을 감쌀 수 있다.
본 개시의 예시적인 실시예들에 의하면, 제1 반도체 장치(410)를 구성하는 집적회로 소자들은 각각 TSV 구조 주변으로 작용하는 응력에 영향을 받는 소자가 없거나 응력에 영향이 거의 없는 소자가 배치된 특정 영역 내에 매우 좁은 간격으로 배치된 TSV 구조들을 포함할 수 있다. 이에 따라, 제1 반도체 장치(410)는 요구되는 개수의 TSV 구조를 포함하면서도 소형의 폼 팩터를 가질 수 있고, 제1 반도체 장치(410)를 포함하는 반도체 패키지(30)는 소형의 폼 팩터를 가질 수 있다.
도 10a 내지 도 10k는 본 개시의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 10a 내지 도 10k를 참조하여, 도 3에 예시된 집적회로 소자(10a)의 제조 방법을 설명한다.
도 10a를 참조하면, 반도체 기판(110)상에 FEOL 구조(140)를 형성하고, 상기 FEOL 구조(140) 상에 마스크 패턴(MP)을 형성한다. 상기 마스크 패턴(MP)에는 FEOL 구조(140)의 상면의 일부를 노출시키는 마스크 오프닝(MO)이 형성되어 있다. 상기 마스크 패턴(MP)은, 예를 들어 포토레지스트로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 마스크 패턴을 식각 마스크로 이용하여 층간절연막(145)을 식각하고, 이어서 상기 반도체 기판(110)을 식각하여 비아홀들(102)을 형성한다. 상기 비아홀들(102)은 각각, 반도체 기판(110)을 부분적으로 관통하는 형태의 하부와, 상기 층간절연막(145)을 관통하는 형태의 상부를 포함할 수 있다. 상기 비아홀들(102)이 식각 공정을 통해 형성된 것으로 설명하였으나, 이에 한정되는 것은 아니며 상기 비아홀들(102)은 레이저 드릴링(laser drilling) 공정을 통해 형성될 수도 있다.
예시적인 실시예들에서, 반도체 기판(110)은 서로 이격된 제1 TSV 영역 및 제2 TSV 영역을 포함하며, 제1 TSV 영역 및 제2 TSV 영역 각각에는 복수의 비아홀들(102)이 형성될 수 있다. 이 때, 상기 제1 TSV 영역 내에 형성된 비아홀들(102) 사이의 간격은 상기 제2 TSV 영역 내에 형성된 비아홀들(102) 사이의 간격보다 클 수 있다.
상기 비아홀들(102)을 형성한 이후, 상기 마스크 패턴(MP)을 제거할 수 있다.
도 10c를 참조하면, 상기 비아홀들(102) 각각의 내부 측벽 및 저면을 덮는 예비 비아 절연막(103p)을 형성한다. 상기 예비 비아 절연막(103p)은 상기 비아홀들(102)을 통해 노출되는 반도체 기판(110)의 표면 및 층간절연막(145)의 표면을 덮도록 형성될 수 있고, 층간절연막(145)의 상면을 덮도록 형성될 수 있다.
도 10d를 참조하면, 예비 비아 절연막(103p) 상에 도전성 물질막(105p)을 형성할 수 있다. 상기 도전성 물질막(105p)은, 예를 들어 예비 비아 절연막(103p) 상에 차례로 형성된 예비 도전성 배리어막 및 예비 금속막을 포함할 수 있다. 상기 예비 도전성 배리어막은 예를 들어 PVD 공정 또는 CVD 공정을 통해 형성되며, 예비 비아 절연막(103p)의 표면을 따라 컨포멀하게 형성될 수 있다. 상기 예비 금속막은 예를 들어 도금 공정을 통해 형성되어 비아홀들(도 10c의 102)을 채우도록 형성될 수 있다.
도 10d 및 도 10e를 참조하면, 도 10d의 결과물에 대한 연마 공정, 예를 들어 화학적 기계적 연마(chemical mechanical polishing) 공정을 수행할 수 있다. 상기 연마 공정을 통해, 층간절연막(145)의 상면을 덮고 있는 도전성 물질막(105p)의 일부 및 예비 비아 절연막(103p)의 일부가 제거되며, 비아홀들(도 10c의 102) 내에 형성된 도전성 물질막(105p)의 다른 일부 및 예비 비아 절연막(103p)의 다른 일부는 남게 된다. 상기 연마 공정 결과, 반도체 기판(110)의 상기 제1 TSV 영역 내의 비아홀들(102)에 제1 TSV 구조들(120)이 형성될 수 있고, 반도체 기판(110)의 상기 제2 TSV 영역 내의 비아홀들(102)에 제2 TSV 구조들(130)이 형성될 수 있다.
도 10f를 참조하면, FEOL 구조(140) 상에 BEOL 구조(150)를 형성한다. 상기 BEOL 구조(150)는 FEOL 구조(140) 상에 차례로 적층된 복수의 서브 절연막으로 이루어진 금속층간절연막(155)과, 금속층간절연막(155)에 의해 절연된 다층 배선 구조들을 포함한다. 상기 BEOL 구조(150)를 형성하기 위하여, 금속 배선용 홀을 포함하는 서브 절연막을 형성하는 단계 및 상기 서브 절연막의 상기 금속 배선용 홀을 채우는 서브 금속막을 형성하는 단계를 여러 번 반복할 수 있다. 복수의 서브 절연막들 각각의 금속 배선용 홀을 채우도록 형성된 서브 금속막들은 제1 다층 배선 구조(151)의 금속 배선층들(1513) 또는 콘택 플러그들(1513), 제2 다층 배선 구조(153)의 금속 배선층들(1533) 또는 콘택 플러그들(1533), 제1 연결 패드(171), 또는 제2 연결 패드(173)를 구성할 수 있다.
도 10g를 참조하면, 상기 BEOL 구조(150) 상에 제1 연결 패드(171)를 노출시키는 제1 오프닝 및 제2 연결 패드(173)를 노출시키는 제2 오프닝을 포함하는 하부 보호막(183)을 형성한 후, 상기 제1 오프닝을 통해 제1 연결 패드(171)에 연결되는 제1 하부 연결 범프(175) 및 상기 제2 오프닝을 통해 제2 연결 패드(173)에 연결되는 제2 하부 연결 범프(176)를 형성한다.
도 10h을 참조하면, 상기 반도체 기판(110)을 저면으로부터 반도체 기판(110)의 일부 제거하여, 제1 비아 절연막(129)에 의해 포위된 제1 TSV 구조(120) 및 제2 비아 절연막(139)에 의해 포위된 제2 TSV 구조(130)가 반도체 기판(110)의 저면으로부터 돌출되도록 한다.
도 10i을 참조하면, 상기 반도체 기판(110)의 저면을 덮는 상부 보호막(181)을 형성한다. 상기 상부 보호막(181)은 반도체 기판(110)의 저면으로부터 돌출된 제1 비아 절연막(129) 및 제2 비아 절연막(139)을 덮도록 형성될 수 있다.
도 10j을 참조하면, 반도체 기판(110)의 저면 측에서 평탄화된 표면이 얻어질 때까지 상부 보호막(181)의 노출 표면으로부터 연마 공정을 수행할 수 있다. 상기 연마 공정을 통해, 반도체 기판(110)의 저면 측에서 평탄화된 제1 TSV 구조(120)의 하면 및 제2 TSV 구조(130)의 하면이 노출될 수 있다.
도 10k를 참조하면, 노출된 제1 TSV 구조(120)의 하면에 연결되는 제1 상부 연결 패드(161) 및 제2 TSV 구조(130)의 하면에 연결되는 제2 상부 연결 패드(163)를 형성한다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 집적회로 소자 101: 반도체 구조물
110: 반도체 기판 120: 제1 TSV 구조
130: 제2 TSV 구조 140: FEOL 구조
150: BEOL 구조

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 제1 영역을 관통하고, 제1 피치로 상호 이격된 제1 TSV(through-silicon-via) 구조들;
    상기 제1 TSV 구조들 사이에 배치되고, 상기 제1 TSV 구조들로부터 제1 킵-오프 거리보다 큰 거리로 이격된 제1 개별 소자; 및
    상기 반도체 기판의 제2 영역을 관통하고, 상기 제1 피치보다 작은 제2 피치로 상호 이격된 제2 TSV 구조들;
    을 포함하고,
    상기 제2 TSV 구조들 사이에는 상기 제1 개별 소자와 동종의 개별 소자가 배치되지 않는 집적회로 소자.
  2. 제 1 항에 있어서,
    상기 제1 TSV 구조들로부터 상기 제1 킵-오프 거리 이내에 있는 킵-오프 존을 더 포함하고,
    상기 킵-오프 존은 상기 제1 TSV 구조들에 전압이 인가되었을 때 상기 제1 TSV 구조들의 주변에서 발생된 응력으로 인한 상기 제1 개별 소자와 동종의 개별 소자의 특성 변화가 미리 설정된 임계값을 초과하는 영역으로 정의된 집적회로 소자.
  3. 제 1 항에 있어서,
    상기 제2 피치는 15㎛ 이하인 집적회로 소자.
  4. 제 1 항에 있어서,
    상기 제2 TSV 구조들 중 이웃하는 제2 TSV 구조들의 측벽들 사이의 간격은 2㎛ 내지 11㎛ 사이인 집적회로 소자.
  5. 제 1 항에 있어서,
    상기 제1 개별 소자는 활성 소자인 집적회로 소자.
  6. 제 7 항에 있어서,
    상기 제2 TSV 구조들 사이에 배치된 제2 개별 소자를 더 포함하고, 상기 제2 개별 소자는 상기 제1 개별 소자와 다른 종류의 소자인 집적회로 소자.
  7. 제 1 항에 있어서,
    상기 반도체 기판 상에 배치되고, 층간절연막 및 상기 제1 개별 소자를 포함하는 FEOL (front-end-of-line) 구조; 및
    상기 FEOL 구조 상에 배치되고, 상기 층간절연막을 덮는 금속층간절연막을 포함하는 BEOL (back-end-of-line) 구조;
    를 더 포함하는 집적회로 소자.
  8. 패키지 기판;
    상기 패키지 기판 상에 배치된 제1 집적회로 소자로서, 제1 TSV 구조들 및 제1 개별 소자들을 포함하는 제1 TSV 영역; 및 제2 TSV 구조들을 포함하는 제2 TSV 영역;을 포함하는 상기 제1 집적회로 소자; 및
    상기 제1 집적회로 소자 상에 배치되고, 상기 제1 TSV 구조들 및 상기 제2 TSV 구조들과 전기적으로 연결된 제2 집적회로 소자;
    를 포함하고,
    상기 제1 TSV 영역 내에는 상기 제1 TSV 구조들에 전압이 인가되었을 때 상기 제1 TSV 구조들의 주변에서 발생된 응력으로 인한 상기 제1 개별 소자와 동종의 개별 소자의 특성 변화가 미리 설정된 임계값을 초과하는 영역으로 정의된 킵-오프 존이 제공되고, 상기 킵-오프 존은 상기 제1 TSV 구조들 각각의 측벽으로부터 제1 킵-오프 거리 이내에 있는 영역이고,
    상기 제1 TSV 구조들 중 이웃하는 제1 TSV 구조들 사이의 간격은 상기 제1 킵-오프 거리의 2배보다 크고,
    상기 제2 TSV 구조들 중 이웃하는 제2 TSV 구조들 사이의 간격은 상기 제1 킵-오프 거리의 2배 이하인 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1 집적회로 소자는 상기 제2 TSV 영역 내에 있고 상기 제2 TSV 구조들 사이에 배치된 제2 개별 소자들을 더 포함하고, 상기 제2 개별 소자들은 상기 제1 개별 소자들과 상이한 종류의 개별 소자인 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 제1 피치로 상호 이격된 제1 TSV 구조들 및 상기 제1 TSV 구조들 사이에 배치된 제1 개별 소자를 포함하는 제1 집적회로 소자;
    상기 패키지 기판 상에 상기 제1 집적회로 소자로부터 수평 방향으로 이격되어 배치되고, 상기 제1 피치보다 작은 제2 피치로 상호 이격된 제2 TSV 구조들을 포함하는 제2 집적회로 소자; 및
    상기 제1 집적회로 소자 및 상기 제2 집적회로 소자 상에 배치되고, 상기 제1 TSV 구조들 및 상기 제2 TSV 구조들에 전기적으로 연결된 제3 집적회로 소자;
    를 포함하고,
    상기 제2 집적회로 소자의 상기 제2 TSV 구조들 사이에는 상기 제1 개별 소자와 동종의 개별 소자가 배치되지 않고,
    상기 제2 피치는 15㎛ 이하인 반도체 패키지.
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