CN111834314B - 封装结构及其制造方法 - Google Patents

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    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08237—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
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Abstract

一种封装结构包括半导体管芯、重布线路结构及连接垫。重布线路结构位于半导体管芯上且电连接到半导体管芯。连接垫嵌入在重布线路结构中且电连接到重布线路结构，且连接垫包括障壁膜及位于障壁膜之下的导电图案，其中障壁膜的表面与重布线路结构的外表面实质上齐平。

Description

封装结构及其制造方法
技术领域
本揭露实施例是有关于一种封装结构及其制造方法。
背景技术
半导体器件及集成电路通常是在单个半导体晶片上制造。晶片的管芯可以晶片级(wafer level)来与其他半导体器件或管芯一起进行处理及封装，且已针对晶片级封装(wafer level packaging)开发了各种技术。另外，这种封装可在切割之后被进一步整合到半导体衬底或载体。因此，每一个封装内的导电端子与内部组件(例如，重布线路结构)之间的电连接的可靠性变得重要。
发明内容
本揭露实施例提供一种封装结构包括半导体管芯、重布线路结构及连接垫。重布线路结构位于半导体管芯上且电连接到半导体管芯。连接垫嵌入在重布线路结构中且电连接到重布线路结构，且连接垫包括障壁膜及位于障壁膜之下的导电图案，其中障壁膜的表面与重布线路结构的外表面实质上齐平。
本揭露实施例提供一种封装结构包括重布线路结构、半导体管芯、连接垫、钝化层、介电层及导电端子。半导体管芯位于重布线路结构的第一外表面上且电连接到重布线路结构。连接垫嵌入在重布线路结构中且电连接到重布线路结构，且连接垫包括障壁膜及位于障壁膜之下的导电图案。障壁膜的表面与重布线路结构的第二外表面实质上齐平，且第二外表面与第一外表面相对。钝化层及介电层依序位于第二外表面上且各自局部地覆盖连接垫。导电端子位于连接垫上且电连接到连接垫。
本揭露实施例提供一种制造封装结构的方法包括以下步骤：提供载体；在载体上安置连接垫，连接垫包括障壁膜及堆叠在障壁膜上的导电图案；在载体上形成重布线路结构，并将连接垫嵌入在重布线路结构中，其中障壁膜的表面与重布线路结构的外表面共面；在重布线路结构上安装半导体管芯；将半导体管芯包封在绝缘材料中；剥离载体以暴露出连接垫；在连接垫上依序形成钝化层及介电层，以覆盖被所述重布线路结构暴露出的连接垫的部分；以及在被钝化层及介电层暴露出的连接垫上安置导电端子。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。要注意的是，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图14示出根据本公开一些实施例的封装结构的制造方法中的各种阶段的示意性剖视图。
图15示出图14中所绘示封装结构的一部分的放大示意性剖视图。
图16示出根据本公开一些其他实施例的封装结构的示意性剖视图。
图17示出根据本公开一些其他实施例的封装结构的示意性剖视图。
图18示出图17中所绘示封装结构的一部分的放大示意性剖视图。
图19示出根据本公开一些其他实施例的封装结构的示意性剖视图。
图20示出图19中所绘示封装结构的一部分的放大示意性剖视图。
图21示出根据本公开一些其他实施例的封装结构的示意性剖视图。
图22示出根据本公开一些其他实施例的封装结构的示意性剖视图。
图23至图29示出根据本公开一些实施例的封装结构的制造方法中的各种阶段的示意性剖视图。
[符号的说明]
112、212、C：载体
114、214、DB：剥离层
120、120’、120”：连接垫
122、122’、122”：障壁晶种图案
122a、SL：晶种层材料
124：导电垫
130、230、240、720：重布线路结构
132、132-1、132-2、132-3、170、232、242：介电层
132a、132b：介电材料
134、134-1、134-2、134-3：图案化导电层
134a、134b：金属图案
134s：晶种层图案
134t：导电沟槽
134v、220：通孔
140、820a、820b：半导体管芯
141：半导体衬底
142、840、850：导电垫
143、160：钝化层
144：后钝化层
145：连接通孔
146：保护层
150、710、860：绝缘包封体
150a：绝缘材料
180：障壁晶种图案
190、400、600、730：导电端子
192、194：导电元件
200：电路元件
210：芯体部
234、244、530：金属化层
252a、252b：焊料掩模层
254a、254b：接合垫
300、UF：底部填充胶
500、810：衬底
510、520：接触垫
710’：平坦化绝缘包封体
722：层间介电层
724：重布线导电层
740：导电球
800：封装体
830a、830b：接合线
900：接头
CP：导电柱
DA1、DA2：连接膜
E1、E2、E3：虚线框
H122、H124、H132：厚度
IF：混合接合界面
IN：绝缘层
ML：金属材料
O：接触开口
O1、O2、O3、O4、O5、O6：开口
O1t：沟槽孔洞
O1v：通孔孔洞
P1、P1’、P2、P3、P4、P5、P6：封装结构
R1、R2、R3：区域
S1、S3、S710：顶表面
S2、S4、S122s、S124s：侧壁
S5：底表面
S6、S7、S122b、S122t、S124b、S124t、S132-1b、S132-1t、S132-3t、S132a、S150：表面
S141a：有源表面
S141b：背侧表面
U1：球下金属图案
W122、WO3、WO4：尺寸
X、Y、Z：方向
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件、值、操作、材料、排列形式等的具体实例来简化本公开。当然，这些仅为实例而并非旨在进行限制。设想还存在其他组件、值、操作、材料、排列形式等。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征、从而使得第一特征与第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简明及清晰的目的，而并非自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在……下(beneath)”、“在……下方(below)”、“下部的(lower)”、“在……上(over)”、“在……上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征相对于另一个(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
另外，为易于说明，本文中可使用例如“第一”、“第二”、“第三”等用语来阐述图中所示的相似或不同的元件或特征，且这些用语可依据存在的次序或说明的上下文而互换地使用。
还可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试垫，以使得能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率(yield)并降低成本。
图1至图14示出根据本公开一些实施例的封装结构的制造方法中的各种阶段的示意性剖视图。图15示出图14中所绘示封装结构的一部分的放大示意性剖视图，其中所述封装结构的所述一部分是由图14中所示虚线框E1标明。在一些实施例中，所述制造方法是晶片级封装工艺的一部分。应注意，本文中所述的工艺步骤涵盖用于制作封装结构的制造工艺的一部分。实施例旨在提供进一步的解释，而不是用于限制本公开的范围。在图1至图14中，示出多于一个(半导体)芯片或管芯以代表晶片的多个(半导体)芯片或管芯，且示出一个(半导体)封装结构以代表在(半导体)制造方法之后获得的多个(半导体)封装结构，然而本公开不限于此。在其他实施例中，示出一个或多于一个(半导体)芯片或管芯以代表晶片的多个(半导体)芯片或管芯，且示出一个或多于一个(半导体)封装以代表在(半导体)制造方法之后获得的多个(半导体)封装结构，本公开不限于此。
参照图1，在一些实施例中，提供载体112。在一些实施例中，载体112可为玻璃载体或任何适合于为半导体封装的制造方法承载半导体晶片或重构晶片(reconstitutedwafer)的载体。在一些实施例中，载体112涂布有剥离层114(如图1中所示)。剥离层114的材料可为任何适合于对载体112进行接合及将载体112从安置在载体112上的上方层或任何晶片剥离的材料。
在一些实施例中，剥离层114可包括由介电材料制成的介电材料层，所述介电材料包括任何适合的聚合物系介电材料(例如，苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO))。在替代实施例中，剥离层114可包括由例如光热转换(light-to-heat-conversion，LTHC)释放涂布膜等环氧树脂系热释放材料制成的介电材料层，环氧树脂系热释放材料会在受热时失去其粘着性质。在又一替代实施例中，剥离层114可包括由紫外(ultra-violet，UV)胶制成的介电材料层，UV胶会在被暴露至UV光时失去其粘着性质。在某些实施例中，剥离层114可作为液体进行分配(dispense)并进行固化，或者可为被叠层到载体112上的叠层体膜(laminate film)，或者可为类似形式。与接触载体112的底表面相对的剥离层114的顶表面可被整平(levelled)且可具有高共面度(high degree ofcoplanarity)。在某些实施例中，剥离层114为例如具有良好耐化学性的光热转换层，且这种层能够通过施加激光辐照(laser irradiation)实现从载体112进行室温剥离，然而本公开不限于此。
在替代实施例中，可在剥离层114上涂布缓冲层(图中未示出)，其中剥离层114夹置在缓冲层与载体112之间，且缓冲层的顶表面可进一步提供高共面度。在一些实施例中，缓冲层可为介电材料层。在一些实施例中，缓冲层可为聚合物层，所述聚合物层是由聚酰亚胺(polyimide，PI)、PBO、BCB或任何其他适合的聚合物系介电材料制成。在一些实施例中，缓冲层可为味之素构成膜(Ajinomoto Buildup Film，ABF)、阻焊膜(Solder Resist film，SR)等。换句话说，缓冲层是可选的且可基于需要及设计布局而被省略；本公开不限于此。
继续参照图1，在一些实施例中，在剥离层114上及载体112之上形成晶种层材料122a。举例来说，晶种层材料122a以由金属或金属合金材料制成的毯覆层(blanket layer)的方式共形地安置在剥离层114上，本公开不限于此。在一些实施例中，晶种层材料122a可为单个层或包括由不同材料形成的多个子层(sub-layers)的复合层。在一些实施例中，晶种层材料122a可包含钛、铜、钼、钨、氮化钛、钨化钛、其组合等。举例来说，晶种层材料122a可包括钛层以及位于钛层之上的铜层。在一些实施例中，晶种层材料122a是通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、高密度等离子体化学气相沉积(highdensity plasma CVD，HDPCVD)或其组合形成。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜以及含有少量例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金等。
在一些实施例中，如图1中所示，在晶种层材料122a上及载体112之上形成多个导电垫124。在一些实施例中，导电垫124可为通过电镀(electroplating)或沉积(deposition)形成的图案化铝层(例如，铝垫)。举例来说，如图1中所示，导电垫124沿堆叠方向(例如，方向Z)直接安置在晶种层材料122a上且沿X-Y平面分布在晶种层材料122a的表面之上。举例来说，方向X及方向Y垂直于方向Z，且方向X与方向Y不同。导电垫124的数目不限于此，且可基于需要来指定及选择。举例来说，导电垫124的数目可为一个或多于一个。如图1中所示，导电垫124彼此分离且彼此间隔开。
参照图2，在一些实施例中，接着通过移除未被导电垫124覆盖的晶种层材料122a的部分而分别形成直接位于导电垫124之下的多个障壁晶种图案122。在一些实施例中，使用导电垫124作为掩模，通过刻蚀工艺(etching process)移除未被导电垫124覆盖的晶种层材料122a的部分来形成障壁晶种图案122。举例来说，刻蚀工艺可包括干法刻蚀(dryetching)、湿法刻蚀(wet etching)或其组合。换句话说，例如使用导电垫124(用作刻蚀掩模)刻蚀晶种层材料122a以形成障壁晶种图案122。由此，沿堆叠方向(例如，方向Z)在载体112上的垂直投影中，一个导电垫124的投影面积与直接位于所述一个导电垫124之下的相应一个障壁晶种图案122的投影面积实质上相同。也就是说，在方向Z上，导电垫124各自与相应一个障壁晶种图案122完全交叠。在一些实施例中，导电垫124中的每一者的侧壁与障壁晶种图案122中相应一者的侧壁对准。在本文中，障壁晶种图案122的数目不受限制，且可基于需要来指定及选择，其中障壁晶种图案122的数目可通过控制导电垫124的数目来调节。举例来说，如图2中所示，障壁晶种图案122各自电连接到导电垫124中相应的一者。在本公开中，障壁晶种图案122中的每一者及与其物理地连接的相应一个导电垫124被一起称作连接垫120。
参照图3至图8，在一些实施例中，在连接垫120上及载体112之上形成重布线路结构130。在一些实施例中，重布线路结构130包括交替排列的一个或多于一个介电层132(例如，介电层132-1、介电层132-2及介电层132-3)以及一个或多于一个图案化导电层134(例如，图案化导电层134-1、图案化导电层134-2及图案化导电层134-3)。然而，在本公开中，介电层132的数目及图案化导电层134的数目不限于图3至图8。举例来说，介电层132的数目及图案化导电层134的数目可基于需要及设计布局独立地为一个或多于一个。
如图3中所示，在一些实施例中，在连接垫120上及载体112之上形成介电层132-1。在一些实施例中，介电层132-1覆盖并包覆连接垫120。如图3中所示，对于每一个连接垫120，导电图案124被介电层132-1及障壁晶种图案122环绕，且与剥离层114接触的障壁晶种图案122的表面S122b上不存在有介电层132-1，而障壁晶种图案122的侧壁S122s被介电层132-1包覆，其中导电图案124的表面S124b物理地接触障壁晶种图案122的表面S122t。详细来说，连接垫120的顶表面(例如，导电图案124的表面S124t)及侧壁(例如，导电图案124的侧壁S124s及障壁晶种图案122的侧壁S122s)物理地接触介电层132-1，而连接垫120的底表面(例如，障壁晶种图案122的表面S122b)上不存在有介电层132-1。换句话说，如图3中所示，在一些实施例中，每一个连接垫120嵌入在介电层132-1中，连接垫120的一个表面(例如，表面S122b)被介电层132-1暴露出，其中障壁晶种图案122的表面S122b与介电层132-1的表面S132-1b实质上齐平且共面(coplanar)(图12)。
在一些实施例中，介电层132-1包括依序堆叠的介电材料132a及介电材料132b。在一些实施例中，介电材料132a及介电材料132b可包括氧化硅、氮化硅、聚合物或其组合，且是通过例如旋转涂布(spin coating)、CVD等适合的工艺沉积介电材料并接着对介电材料执行平坦化工艺(planarization process)而形成。在一些实施例中，介电材料132a与介电材料132b的形成及材料可彼此相同或彼此不同，本公开不限于此。
在替代实施例中，在介电材料132a与介电材料132b之间、介电材料132a与连接垫120之间或者其组合之间可存在附加介电材料(图中未示出)。举例来说，附加介电材料的材料及形成可与介电材料132a及介电材料132b相同或相似，且因此本文中不再予以赘述。在一些实施例中，介电材料132a、介电材料132b与附加介电材料的功能及材料可彼此相同或彼此不同，本公开不限于此。举例来说，附加介电材料可为氮化硅且用于刻蚀终止层，而介电材料132a及132b可为氧化硅且用于接合。
参照图3及图4，在介电层132-1中形成多个开口O1及多个开口O2。在一些实施例中，开口O1贯穿介电层132-1以暴露出连接垫120，而开口O2形成在介电层132-1中而不暴露出连接垫120。开口O1各自可为(但不限于)双镶嵌开口(dual damascene opening)。也就是说，开口O1各自包括较窄的通孔孔洞O1v及位于较窄的通孔孔洞O1v之上的较宽的沟槽孔洞O1t。在一些实施例中，按照以下步骤(称作沟槽优先工艺(trench first process))形成开口O1。通过光刻工艺及刻蚀工艺将介电材料132b图案化以在介电材料132b中形成沟槽孔洞O1t。沟槽孔洞O1t的定位位置对应于连接垫120的定位位置。接下来，通过光刻工艺及刻蚀工艺将介电材料132a图案化以在介电材料132a中形成通孔孔洞O1v。通孔孔洞O1v的定位位置对应于沟槽孔洞O1t的定位位置及连接垫120的定位位置。如图4中所示，通孔孔洞O1v沿方向Z分别在空间上与沟槽孔洞O1t连通以形成开口O1。在一些实施例中，较窄的通孔孔洞O1v的底部宽度(或面积)小于导电图案124的表面S124t的宽度(或面积)。在一些替代实施例中，较窄的通孔孔洞O1v的底部宽度(或面积)等于导电图案124的表面S124t的宽度(或面积)。举例来说，如图4中所示，每一个开口O1对应于相应一个连接垫120，且暴露出所述相应一个连接垫120的导电图案124的表面S124t的至少部分。
另一方面，在一些实施例中，开口O2可为(但不限于)单镶嵌开口(singledamascene opening)。举例来说，开口O2各自可被称作通过将介电材料132b图案化以暴露出介电材料132a而形成的沟槽。在一些实施例中，开口O2的定位位置对应于连接垫120的定位位置，然而本公开不限于此。在其他实施例中，开口O2的定位位置不对应于连接垫120的定位位置。在又一些其他实施例中，一些开口O2的定位位置对应于连接垫120的定位位置，且一些开口O2的定位位置则不对应于连接垫120的定位位置。举例来说，如图4中所示，开口O2贯穿介电材料132b以暴露出介电材料132a的表面S132a。
在一些实施例中，可在相同的步骤处形成开口O2以及开口O1的沟槽孔洞O1t。在一些实施例中，可在不同的步骤处形成开口O2以及开口O1的沟槽孔洞O1t。开口O1及开口O2的数目在本文中不受限制，且可基于需要及设计布局来指定及选择。举例来说，开口O1及开口O2的数目可为一个或多于一个，然而本公开不限于此。在另一个实例中，开口O1的数目可为一个或多于一个，且开口O2的数目可为零。
在介电材料132a与介电材料132b之间以及介电材料132a与连接垫120之间存在附加介电材料(用作刻蚀停止层)的替代实施例中，还可通过刻蚀工艺刻蚀介电材料132a与介电材料132b之间的附加介电材料以形成暴露出介电材料132a的沟槽孔洞O1t，且还可通过刻蚀工艺刻蚀介电材料132a与连接垫120之间的附加介电材料以形成暴露出连接垫120的通孔孔洞O1v。在附加介电材料的刻蚀工艺期间，附加介电材料对介电材料132a和/或132b的刻蚀选择性(etching selectivity)是显著高的，因此在不移除介电材料132a及介电材料132b(例如，介电材料132a及介电材料132b的移除程度是显著小的且因此为可忽略的)的情况下执行附加介电材料的刻蚀工艺。
如图5中所示，在一些实施例中，在介电层132-1上及载体112之上形成晶种层材料SL。在一些实施例中，晶种层材料SL直接形成在介电层132-1上且进一步延伸到形成在介电层132-1中的开口O1及开口O2中。在一些实施例中，晶种层材料SL被形成为与具有开口O1及开口O2的介电层132-1的轮廓共形，且均匀地覆盖开口O1及开口O2的侧壁及底表面以及介电层132-1的表面S132-1t。换句话说，开口O1的侧壁及底表面以及开口O2的侧壁及底表面完全被晶种层材料SL覆盖。举例来说，如图5中所示，位于开口O1内的部分晶种层材料SL物理地接触通过开口O1而暴露出的连接垫120。晶种层材料SL的材料及形成与图1中所述晶种层材料122a的材料及形成实质上相同或相似，且因此为简明起见，本文中不再予以赘述。在一个实施例中，晶种层材料SL的材料与晶种层材料122a的材料相同，然而本公开不限于此。在替代实施例中，晶种层材料SL的材料可与晶种层材料122a的材料不同。此外，共形的晶种层材料SL可帮助降低重布线路结构130的电阻并改善重布线路结构130的电性质。
如图6中所示，在一些实施例中，在晶种层材料SL上及在介电层132-1之上形成金属材料ML以填充形成在介电层132-1中的开口O1及开口O2。在一些实施例中，金属材料ML可为铜、镍、铝、金、银、钨、其合金或其组合，且可通过电化学镀覆工艺(electro-chemicalplating process)、CVD、PVD等形成。然而，应理解，本公开的范围不限于以上所公开的材料及说明。
在一些实施例中，参照图6及图7，执行平坦化工艺以移除位于介电层132-1的表面S132-1t上方的部分金属材料ML及位于介电层132-1的表面S132-1t上方的部分晶种层材料SL。在一些实施例中，移除位于介电层132-1的表面S132-1t上方的金属材料ML及晶种层材料SL，直到暴露出介电层132-1的表面S132-1t为止。在移除位于介电层132-1的表面S132-1t上方的金属材料ML及晶种层材料SL之后，形成多个金属图案134a及多个金属图案134b，金属图案134a各自具有填充在开口O1内的晶种层图案134s、通孔134v及导电沟槽134t，金属图案134b各自具有填充在开口O2内的晶种层图案134s及导电沟槽134t。在一些实施例中，对于每一个金属图案134a，晶种层图案134s、通孔134v及导电沟槽134t彼此电耦合。在一些实施例中，对于每一个金属图案134b，晶种层图案134s与导电沟槽134t彼此电耦合。在一些实施例中，平坦化工艺包括化学机械抛光(chemical-mechanical polishing，CMP)工艺、机械研磨工艺(mechanical grinding process)、飞切工艺(fly cutting process)或回蚀工艺(etching back process)或其组合。
在连接垫120嵌入在介电材料132a中的一些实施例中，介电材料132a的厚度H132介于约0.5微米(μm)至约10μm范围内。在一些实施例中，导电图案124的厚度H124介于约5千埃
Figure BDA0002123345690000091
至约
Figure BDA0002123345690000092
范围内。举例来说，介电材料132a的厚度H132介于约0.5μm至约1.5μm范围内，而导电图案124的厚度H124小于或实质上等于约
Figure BDA0002123345690000093
另举一例，介电材料132a的厚度H132介于约1.5μm至约2.5μm范围内，而导电图案124的厚度H124大于或实质上等于约
Figure BDA0002123345690000096
本公开不特别限于此。另外，障壁晶种图案122的厚度H122介于约200埃
Figure BDA0002123345690000095
至约
Figure BDA0002123345690000094
范围内；本公开不限于此。
如图7中所示，在一些实施例中，在对金属材料ML及晶种层材料SL执行平坦化工艺之后形成图案化导电层134-1。举例来说，图案化导电层134-1包括形成在开口O1中的多个金属图案134a及形成在开口O2中的多个金属图案134b(如图7中所示)，然而本公开不限于此。在一个实施例中，图案化导电层134-1可包括一个或多于一个形成在开口O1中的金属图案134a和/或一个或多于一个形成在开口O2中的金属图案134b。在替代实施例中，图案化导电层134-1可包括一个或多于一个形成在开口O1中的金属图案134a且不包括形成在开口O2中的金属图案134b。
在一些实施例中，金属图案134a可为双镶嵌结构且与位于金属图案134a之下的连接垫120物理地连接，且金属图案134b可为单镶嵌结构且形成在介电材料132a之上。换句话说，金属图案134a可包括凸块通孔(bump via)及位于凸块通孔之上的凸块金属线(bumpmetal line)(例如，凸块导电沟槽)，且金属图案134b可包括凸块金属线。在本公开中，在图案化导电层134-1内，金属图案134a与金属图案134b可不彼此电连接或者可至少部分地彼此电连接。在本公开中，介电层132-1及图案化导电层134-1被一起称作重布线路结构130的第一构成层(first build-up layer)，其中第一构成层具有高共面度以便于形成随后形成的特征(例如膜层(例如，附加构成层)或器件(例如，半导体管芯或芯片))。举例来说，如图7中所示，图案化导电层134-1的金属图案134a电连接到连接垫120。
如图8中所示，在一些实施例中，在第一构成层(包括介电层132-1及图案化导电层134-1)上依序形成介电层132-2、图案化导电层134-2、介电层132-3及图案化导电层134-3，以形成重布线路结构130。介电层132-2及132-3的形成及材料与介电层132-1的形成及材料相同或相似，且图案化导电层134-2及134-3的形成及材料与图案化导电层134-1的形成及材料相同或相似，且因此为简明起见，本文中不再予以赘述。
在一些实施例中，图案化导电层134-2物理地连接到图案化导电层134-1，且图案化导电层134-3物理地连接到图案化导电层134-2。换句话说，重布线路结构130内的图案化导电层134-1、134-2及134-3彼此电连接。举例来说，各自形成在图案化导电层134-1、图案化导电层134-2及图案化导电层134-3中的金属图案134a和/或金属图案134b的数目可为相同的或不同的，本公开不限于此。
在本公开中，图8中所绘示介电层132-2及图案化导电层134-2被一起称作重布线路结构130的第二构成层(second build-up layer)，且图8中所绘示介电层132-3及图案化导电层134-3被一起称作重布线路结构130的第三构成层(third build-up layer)。在一些实施例中，如图8中所示，第二构成层及第三构成层可与图3至图7中所述第一构成层(包括介电层132-1及图案化导电层134-1)实质上相同或相似。然而，本公开不限于此；在替代实施例中，第二构成层及第三构成层可与第一构成层不同。在本公开中，重布线路结构130中所包括的构成层的数目不受限制。在一个实施例中，重布线路结构130中所包括的构成层(build-up layer)的数目可为一个或多于一个。举例来说，如图8中所示，重布线路结构130物理地连接到且电连接到连接垫120。
参照图9，在一些实施例中，提供至少一个半导体管芯140。此后，出于例示目的，在图9中示出两个半导体管芯140；本公开不限于此。在其他实施例中，半导体管芯140的数目可基于需要及设计布局而为一个或多于一个。举例来说，如图9中所示，将半导体管芯140拾取并放置在重布线路结构130(例如，重布线路结构130的表面S132-3t)上。
在一些实施例中，半导体管芯140各自包括：半导体衬底141，具有有源表面S141a及与有源表面S141a相对的背侧表面S141b；多个导电垫142，形成在有源表面S141a上；钝化层143，安置在导电垫142上且局部地暴露出导电垫142；后钝化层144，安置在钝化层143上且局部地暴露出导电垫142；多个连接通孔145，安置在导电垫142上；以及保护层146，覆盖后钝化层144并包覆连接通孔145的侧壁。换句话说，分布在半导体衬底141的有源表面S141a上的导电垫142被钝化层143的接触开口及后钝化层144的接触开口局部地暴露出，以物理地连接到连接通孔145。
在一些实施例中，半导体衬底141的材料可包括硅衬底，硅衬底包括形成在其中的有源组件(例如，晶体管和/或存储器(例如n沟道金属氧化物半导体(n-channel metaloxide semiconductor，NMOS)和/或p沟道金属氧化物半导体(p-channel metal oxidesemiconductor，PMOS)器件等))和/或无源组件(例如，电阻器、电容器、电感器等)。在替代实施例中，半导体衬底141可为块状硅衬底(bulk silicon substrate)，例如由单晶硅构成的块状衬底、经掺杂硅衬底、未经掺杂硅衬底或绝缘体上有硅(silicon on insulator，SOI)衬底，其中经掺杂硅衬底的掺杂剂可为N型掺杂剂、P型掺杂剂或其组合。本公开不限于此。
在一些实施例中，导电垫142可为铝垫或其他适合的金属垫。举例来说，连接通孔145可为铜柱、铜合金柱或其它适合的金属柱。在一些实施例中，钝化层143、后钝化层144和/或保护层146可为PBO层、聚酰亚胺(PI)层或其它适合的聚合物。在某些实施例中，钝化层143、后钝化层144和/或保护层146可由例如氧化硅、氮化硅、氮氧化硅或任何适合的介电材料等无机材料制成。在一个实施例中，钝化层143、后钝化层144和/或保护层146的材料可相同。在替代实施例中，钝化层143、后钝化层144和/或保护层146的材料可彼此不同，本公开不限于此。
继续参照图9，在一些实施例中，通过混合接合(hybrid bonding)(通过混合接合界面IF)将半导体管芯140接合到重布线路结构130。举例来说，混合接合工艺可包括亲水熔融接合工艺(hydrophilic fusion bonding process)或疏水熔融接合工艺(hydrophobicfusion bonding process)。在一些实施例中，半导体管芯140中的每一者的连接通孔145物理地接合到重布线路结构130的图案化导电层134的最顶层(例如，图案化导电层134-3)，图案化导电层134的所述最顶层被介电层132的最顶层(例如，介电层132-3)暴露出来，且重布线路结构130的介电层132-3的部分不被半导体管芯140覆盖。举例来说，如图9中所示，半导体管芯140物理地连接到且电连接到重布线路结构130。在一些实施例中，半导体管芯140各自通过重布线路结构130而电连接到连接垫120中的一些连接垫120。在本公开中，半导体管芯140通过重布线路结构130而彼此电连通。
在一些实施例中，本文中所述半导体管芯140中的每一者可被称作芯片或集成电路(integrated circuit，IC)。在一些实施例中，半导体管芯140可包括为相同类型的芯片或为不同类型的芯片。举例来说，半导体管芯140包括无线及射频(radio frequency，RF)芯片。举例来说，在替代实施例中，半导体管芯140包括数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路(“application-specific integrated circuit，ASIC”)芯片、传感器芯片、无线及射频(RF)芯片、存储器芯片、逻辑芯片、电压调节器芯片或其组合。在替代实施例中，半导体管芯140中的一个或全部可被称作组合型芯片或组合型集成电路。举例来说，半导体管芯140中的至少一者可为同时包括RF芯片与数字芯片二者的无线保真(wireless fidelity，WiFi)芯片。本公开不限于此。
参照图10，在一些实施例中，在半导体管芯140之上共形地形成绝缘材料150a，其中半导体管芯140被包封在绝缘材料150a中，且被半导体管芯140暴露出来的重布线路结构130被绝缘材料150a覆盖。在一些实施例中，如图10中所示，半导体管芯140中的每一者的背侧表面S141b及侧壁被绝缘材料150a环绕及覆盖。在一些实施例中，绝缘材料150a可为氧化物(例如氧化硅等)。在一些实施例中，可通过沉积形成绝缘材料150a。如图10中所示，半导体管芯140及重布线路结构130不被绝缘材料150a以可触及方式露出。
参照图11，在一些实施例中，对绝缘材料150a执行平坦化步骤以形成暴露出半导体管芯140的背侧表面S141b的绝缘包封体150。在某些实施例中，如图11中所示，在平坦化之后，半导体管芯140的背侧表面S141b被绝缘包封体150的表面S150暴露出来。也就是说，半导体管芯140的背侧表面S141b例如变得与绝缘包封体150的表面S150实质上齐平。换句话说，半导体管芯140的背侧表面S141b与绝缘包封体150的表面S150彼此实质上共面。在一些实施例中，如图11中所示，半导体管芯140被绝缘包封体150以可触及方式露出。
举例来说，可通过机械研磨或CMP工艺对绝缘材料150a进行平坦化。在平坦化步骤之后，可可选地执行清洁步骤，例如以清洁来移除从平坦化步骤产生的残留物。然而，本公开不限于此，且可通过任何其他适合的方法执行平坦化步骤。在一些替代实施例中，在对绝缘材料150a进行平坦化期间，半导体管芯140的半导体衬底141也可被平坦化。在某些实施例中，可例如对包覆模制(over-mold)绝缘材料150a执行平坦化步骤以齐平半导体管芯140的背侧表面S141b及绝缘包封体150的表面S150。由此，半导体管芯140的背侧表面S141b与绝缘包封体150的表面S150具有高共面度，以便于进行后续工艺步骤。
参照图12，在一些实施例中，将图11中所绘示的整个结构翻转(上下翻倒)并放置在涂布有剥离层214的载体212上，并将载体112从连接垫120及重布线路结构130剥离。在一些实施例中，连接垫120(例如，障壁晶种图案122)及重布线路结构130(例如，介电层132-1的介电材料132a)因剥离层114而轻易地与载体112分离，且连接垫120(例如，障壁晶种图案122的表面S122b)及重布线路结构130(例如，介电层132-1的表面S132-1b)被暴露出。在一些实施例中，通过剥离工艺将载体112从连接垫120及重布线路结构130拆离，并移除载体112及剥离层114。
在一些实施例中，载体212的材料与载体112的材料可相同，然而本公开不限于此。在替代实施例中，载体212的材料可与载体112的材料不同。在一些实施例中，剥离层214的材料及形成可与剥离层114的材料及形成相同或不同，本公开不限于此。
参照图13，在一些实施例中，在重布线路结构130上形成钝化层160，且钝化层160至少局部地暴露出连接垫120。在一些实施例中，钝化层160形成在重布线路结构130上以完全覆盖介电层132-1的表面S132-1b且形成在连接垫120上，其中形成在钝化层160中的多个开口O3局部地暴露出被重布线路结构130以可触及方式露出的连接垫120的障壁晶种图案122的表面S122b。如图13中所示，连接垫120的尺寸W122大于开口O3的尺寸WO3。换句话说，连接垫120的障壁晶种图案122中的每一者的部分物理地接触钝化层160(例如，在图15中所绘示的区域R1内)。在一些实施例中，钝化层160沿堆叠方向(例如，方向Z)与障壁晶种图案122及导电垫124交叠(例如，在图15中所绘示的区域R1内)。在一些实施例中，钝化层160可为通过旋转涂布或沉积所形成的PBO层、PI层或其它适合的聚合物层，而开口O3可通过刻蚀在钝化层160中形成。然而，应理解，本公开的范围不限于以上所公开的材料及说明。
继续参照图13，在一些实施例中，在钝化层160上形成介电层170，且介电层170至少局部地暴露出被钝化层160暴露出来的连接垫120。在一些实施例中，介电层170形成在钝化层160上且完全覆盖钝化层160，并延伸到开口O3中，而通过开口O3以可触及方式暴露出的连接垫120的部分通过形成在介电层170中的多个开口O4进一步暴露出。也就是说，开口O4的定位位置分别对应于开口O3的定位位置。在一些实施例中，连接垫120的尺寸W122大于开口O4的尺寸WO4，且开口O3的尺寸WO3大于开口O4的尺寸WO4。在一些实施例中，连接垫120的障壁晶种图案122中的每一者的部分物理地接触介电层170(例如，在图15中所绘示的区域R2内)。在一些实施例中，介电层170沿堆叠方向(例如，方向Z)与障壁晶种图案122及导电垫124交叠(例如，在图15中所绘示的区域R1及区域R2内)。在一些实施例中，介电层170可包含例如通过旋转涂布或沉积所形成的氧化硅、氮化硅、氮氧化硅或任何适合的介电材料等无机材料，而开口O4可通过刻蚀形成在介电层170中。然而，应理解，本公开的范围不限于以上所公开的材料及说明。
开口O3及开口O4的数目及形状可例如对应于随后形成的导电结构(例如导电球或导电柱)的数目及形状，本公开不限于此。
参照图14，在一些实施例中，在介电层170上依序形成多个障壁晶种图案180及多个导电端子190，其中障壁晶种图案180夹置在介电层170与导电端子190之间。在一些实施例中，障壁晶种图案180各自位于导电端子190中相应的一者与介电层170之间。由于障壁晶种图案180，导电端子190与介电层170之间的粘着力增强。在一些实施例中，障壁晶种图案180直接位于介电层170上并进一步延伸到形成在介电层170中的开口O4中，以物理地接触且电接触被形成在介电层170中的开口O4暴露出来的连接垫120的部分障壁晶种图案122。在一些实施例中，连接垫120的障壁晶种图案122中的每一者的一部分是物理地接触障壁晶种图案180中上覆在所述一部分上的相应一者(例如，在图15中所绘示的区域R3内)。在一些实施例中，障壁晶种图案180各自沿堆叠方向(例如，方向Z)与连接垫120中相应一者的障壁晶种图案122及导电垫124分别交叠(例如，在图15中所绘示的区域R1、区域R2及区域R3内)。
如图14中所示，在一些实施例中，障壁晶种图案180通过连接垫120电连接到重布线路结构130。在一些实施例中，导电端子190通过障壁晶种图案180及连接垫120电连接到重布线路结构130。在一些实施例中，导电端子190中的一些导电端子190通过障壁晶种图案180、连接垫120及重布线路结构130电连接到半导体管芯140中的至少一者。
在一些实施例中，可通过以下步骤形成障壁晶种图案180及导电端子190，然而本公开不限于此。举例来说，在图13中所绘示的结构上共形地形成晶种层材料(图中未示出)，且所述晶种层材料延伸到开口O4中。在晶种层材料上形成其中形成有多个开口的抗蚀剂层(图中未示出)，以暴露出与开口O4的定位位置对应的晶种层材料的部分。通过镀覆工艺在晶种层材料上、形成在介电层170中的开口O4中及形成在抗蚀剂层中的开口中，形成多个导电元件192。通过分配(dispensing)，在导电元件192上分别安置多个导电元件194，以形成多个导电端子190。通过可接受的灰化工艺(ashing process)和/或光刻胶剥除工艺(photoresist stripping process)移除抗蚀剂层。接着，通过一个或多于一个刻蚀工艺，使用导电端子190作为刻蚀掩模将晶种层材料图案化，以形成多个障壁晶种图案180。在一些实施例中，导电元件192的材料可包括铜、铜合金等；且导电元件194的材料可包括焊料等。然而，本公开不限于此，以上方法及工艺可根据需要被任何其它适合的方法及工艺代替。
如图14中所示，举例来说，沿着重布线路结构130与半导体管芯140的堆叠方向(例如，方向Z)在载体212上的垂直投影中，一个导电端子190的投影面积与位于所述一个导电端子190之下的相应一个障壁晶种图案180的投影面积分别实质上相同。也就是说，在方向Z上，于X-Y平面上的垂直投影中，导电端子190各自与位于导电端子190之下的障壁晶种图案180完全交叠。在一些实施例中，一个障壁晶种图案180的侧壁与相应一个导电端子190的侧壁对准。
在一些替代实施例中，导电端子190为例如微凸块(micro bump，μ-bump)、芯片连接件(例如，受控塌陷芯片连接(controlled collapse chip connection，C4)凸块)、球栅阵列(ball grid array，BGA)球、焊球或其它连接件。导电端子190的数目不限于本公开，且可基于开口O3及开口O4的数目来指定及选择。当使用焊料时，所述焊料可包括共晶焊料(eutectic solder)或非共晶焊料(non-eutectic solder)。焊料可包含铅或者为无铅的，且可包含Sn-Ag、Sn-Cu、Sn-Ag-Cu等。在本公开中，对于一个实施例，导电端子190可被称作用于与另一个封装连接的导电连接件；或者对于另一个实施例，导电端子190可被称作用于输入/输出电信号和/或功率信号的导电端子。
在一些实施例中，在形成导电端子190及障壁晶种图案180之后，接着执行切割(单体化)工艺，以将具有多个封装结构P1的晶片切割成各自分开且分离的多个封装结构P1。在一个实施例中，所述切割工艺是包括机械刀片锯切(mechanical blade sawing)或激光切割(laser cutting)的晶片切割工艺。至此，封装结构P1的制造便告完成。藉由连接垫120的配置，使得障壁晶种图案180/导电端子190与通过重布线路结构130电连接到半导体管芯140的连接垫120之间的未对准(misalignment)情况得到大幅抑制，从而提高了封装结构P1的可靠性及良率。换句话说，通过连接垫120的形成方式，而轻易地实现分别在钝化层160及介电层170中形成开口O3及开口O4以精确地暴露出连接垫120来电连接到导电端子190(或其它外部半导体器件)，从而提高了封装结构P1的可靠性及良率。
在一些实施例中，如图14中所示，载体212保留在封装结构P1中以用作封装结构P1的散热元件，其中载体212为例如硅(Si)衬底。在这种实施例中，载体212可进一步用于翘曲控制(warpage control)。然而，本公开不限于此，在替代实施例中，可将载体212进一步从封装结构P1移除。
在又一些替代实施例中，除导电端子190之外，在图14中，也可在障壁晶种图案180上安置附加半导体器件(图中未示出)，以电耦合半导体管芯140中的至少一者。在一些实施例中，附加半导体器件可包括无源组件或有源组件。在本公开中，附加半导体器件的数目不受限制，且可基于需要及设计布局来指定。
在替代实施例中，可省略图14中所绘示的封装结构P1中的导电元件194以形成导电端子190(参见如图16中所示的封装结构P1’)。在这种实施例中，封装结构P1’的导电端子190可包括金属杆/柱，例如铜杆/柱或其它金属杆/柱。
图17示出根据本公开一些其他实施例的封装结构的示意性剖视图。图18示出图17中所绘示封装结构的一部分的放大示意性剖视图，其中所述封装结构的所述一部分是由图17中所绘示的虚线框E2标明。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明(例如，材料、形成工艺、定位配置等)予以赘述。参照图14及图17至图18，图17及图18中所绘示的封装结构P2相似于图14中所绘示的封装结构P1；不同之处在于，在封装结构P2中，连接垫120被连接垫120’(参见图18)代替。
如图17中所示，在一些实施例中，在形成在介电层170中的开口O4的形成期间，连接垫120的部分障壁晶种图案122也被移除以形成具有开口O5的连接垫120’。在一些实施例中，连接垫120’各自具有障壁晶种图案122’及堆叠在障壁晶种图案122’上的导电垫124，其中导电垫124通过形成在障壁晶种图案122’中的开口O5局部地暴露出。换句话说，形成在介电层170中的开口O4各自在空间上与形成在障壁晶种图案122’中的相应一个开口O5连通，使得连接垫120’的导电垫124通过形成在连接垫120’的障壁晶种图案122’中的开口O5暴露出，以分别连接随后形成的障壁晶种垫180。也就是说，对于每一个连接垫120’，导电垫124的表面S124b通过形成在相应一个障壁晶种图案122’中的一个开口O5及形成在介电层170中的相应一个开口O4暴露出。举例来说，障壁晶种图案180分别连接到连接垫120’。如图17及图18中所示，障壁晶种图案180中的每一者物理地连接到且电连接到连接垫120’中相应的一者(例如，位于开口O5内的障壁晶种图案122’的侧壁及被形成在障壁晶种图案122’中的开口O5所暴露出来的导电垫124的表面S124b)。
如图18中所示，在一些实施例中，在区域R1内，连接垫120’的障壁晶种图案122’中的每一者的部分物理地接触钝化层160。在一些实施例中，钝化层160沿堆叠方向(例如，方向Z)与障壁晶种图案122’及导电垫124交叠(例如，在区域R1内)。如图18中所示，在一些实施例中，在区域R2内，连接垫120’的障壁晶种图案122’中的每一者的部分物理地接触介电层170。在一些实施例中，介电层170沿堆叠方向(例如，方向Z)与障壁晶种图案122’及导电垫124交叠(例如，在图18中所绘示的区域R1及区域R2内)。在一些实施例中，在区域R3内，导电垫124中的每一者的部分(例如，通过开口O5暴露出的表面S124b)物理地接触上覆在所述部分上的障壁晶种图案180中相应的一者。在一些实施例中，障壁晶种图案180沿堆叠方向(例如，方向Z)分别与障壁晶种图案122’(例如，在图18中所绘示的区域R1及区域R2内)及导电垫124交叠(例如，在图18中所绘示的区域R1、区域R2及区域R3内)。
图19示出根据本公开一些其他实施例的封装结构的示意性剖视图。图20示出图19中所绘示封装结构的一部分的放大示意性剖视图，其中所述封装结构的所述一部分是由图19中所绘示的虚线框E3标明。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明(例如，材料、形成工艺、定位配置等)予以赘述。参照图14及图19至图20，图19及图20中所绘示的封装结构P3相似于图14中所绘示的封装结构P1；不同之处在于，在封装结构P3中，连接垫120被连接垫120”(参见图20)代替。
如图19中所示，在一些实施例中，在形成在钝化层160中的开口O3的形成期间，连接垫120的部分障壁晶种图案122也被移除以形成具有开口O6的连接垫120”。在一些实施例中，连接垫120”各自具有障壁晶种图案122”及堆叠在障壁晶种图案122”上的导电垫124，其中导电垫124通过形成在障壁晶种图案122”中的开口O6局部地暴露出。换句话说，形成在钝化层160中的开口O3各自在空间上与形成在障壁晶种图案122”中的相应一个开口O6连通，使得连接垫120”的导电垫124通过形成在连接垫120”的障壁晶种图案122”中的开口O6暴露出，以分别连接随后形成的障壁晶种图案180。
利用这种配置，形成在介电层170中的开口O4进一步延伸到形成在障壁晶种图案122”中的开口O6中，以暴露出连接垫120”的导电垫124。举例来说，障壁晶种图案180分别连接到连接垫120”。如图19及图20中所示，障壁晶种图案180中的每一者物理地连接到且电连接到连接垫120”中相应的一者(例如，被形成在介电层170中的开口O4暴露出来的导电垫124的表面S124b)。
如图20中所示，在一些实施例中，在区域R1内，连接垫120”的障壁晶种图案122”中的每一者的部分物理地接触钝化层160。在一些实施例中，钝化层160沿堆叠方向(例如，方向Z)与障壁晶种图案122”及导电垫124交叠(例如，在区域R1内)。如图20中所示，在一些实施例中，在区域R2内，导电垫124中的每一者的部分(例如，通过开口O6暴露出的表面S124b)物理地接触介电层170。在一些实施例中，介电层170沿堆叠方向(例如，方向Z)与障壁晶种图案122”交叠(例如，在图20中所绘示的区域R1内)且与导电垫124交叠(例如，在图20中所绘示的区域R1及区域R2内)。如图20中所示，在一些实施例中，在区域R3内，导电垫124中的每一者的部分(例如，通过开口O4暴露出的表面S124b)物理地接触上覆在所述部分上的障壁晶种图案180中相应的一者。在一些实施例中，障壁晶种图案180沿堆叠方向(例如，方向Z)分别与障壁晶种图案122”交叠(例如，在图20中所绘示的区域R1内)且与导电垫124交叠(例如，在图20中所绘示的区域R1、区域R2及区域R3内)。
本公开不限于此；在替代实施例中，图17中所绘示的封装结构P2中的导电元件194和/或图19中所绘示的封装结构P3的导电元件194也可被省略(相似于图16所示封装结构P1’中所示的导电端子190)。
在一些替代实施例中，基于设计布局及需要，封装结构P1、P1’、P2及P3可进一步通过导电端子190和/或其他附加连接件而安装有电路衬底(circuit substrate)、中介体(interposer)、附加封装(additional package)、芯片/管芯或其他电子器件，以形成堆叠封装结构(stacked package structure)。作为例示，提供以下多个实例(例如，图21所示封装结构P4及图22所示封装结构P5(封装结构P1的应用)以及图23至图29所示封装结构P6(封装结构P1’的应用))，但本公开不限于此。
图21示出根据本公开一些其他实施例的封装结构的示意性剖视图。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明(例如，材料、形成工艺、定位配置等)予以赘述。
参照图21，在一些实施例中，提供衬底500。在一些实施例中，衬底500包括多个接触垫510、多个接触垫520、多个金属化层530及多个通孔(图中未示出)。在一些实施例中，接触垫510与接触垫520分别分布在衬底500的两个相对侧上，且被暴露出以与随后形成的元件/特征电连接。在一些实施例中，金属化层530及通孔嵌入在衬底500中且一起提供衬底500的布线功能，其中金属化层530及通孔电连接到接触垫510及接触垫520。也就是说，接触垫510中的至少一些接触垫510通过金属化层530及通孔电连接到接触垫520中的一些接触垫520。在一些实施例中，接触垫510及接触垫520可包括金属垫或金属合金垫。在一些实施例中，金属化层530及通孔的材料可与金属材料ML的材料实质上相同或相似，且因此为简明起见，本文中不再予以赘述。
在一些实施例中，如图21中所示，图14中所绘示的封装结构P1通过导电端子190物理地连接接触垫510，而接合到衬底500，以形成具有堆叠结构的封装结构P4，其中封装结构P1物理地连接到且电连接到衬底500。图1至图15中阐述了封装结构P1的细节，且因此本文中不再予以赘述。在一些实施例中，衬底500被称作电路衬底，例如有机柔性衬底(organicflexible substrate)或印刷电路板(printed circuit board)。在这种实施例中，导电端子190为例如芯片连接件或BGA球。
在一些实施例中，在衬底500上分别形成多个导电端子600。举例来说，如图21中所示，导电端子600连接到衬底500的接触垫520。换句话说，导电端子600通过接触垫520电连接到衬底500。通过接触垫510及接触垫520，导电端子600中的一些导电端子600电连接到封装结构P1(例如，封装结构P1中所包括的半导体管芯140)。在一些实施例中，导电端子600为例如焊球或BGA球。在一些实施例中，封装结构P1通过利用倒装芯片接合(flip chipbonding)将导电端子190与衬底500的接触垫510物理地连接而接合到衬底500。
图22示出根据本公开一些其他实施例的封装结构的示意性剖视图。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明(例如，材料、形成工艺、定位配置等)予以赘述。
参照图22，在一些实施例中，提供电路元件200。在一些实施例中，电路元件200包括芯体部210、多个通孔220、重布线路结构230、重布线路结构240、多个接合垫254a、多个接合垫254b、焊料掩模层252a及焊料掩模层252b。
在一些实施例中，芯体部210可包括块状硅衬底，例如由单晶硅构成的块状衬底、经掺杂硅衬底、未经掺杂硅衬底或SOI衬底，其中经掺杂硅衬底的掺杂剂可为N型掺杂剂、P型掺杂剂或其组合。在一些实施例中，通孔220是贯穿芯体部210的硅穿孔(throughsilicon via)。在本公开中，电路元件200被称作中介体(参见图22)。
如图22中所示，在一些实施例中，重布线路结构230与重布线路结构240分别安置在芯体部210的两个相对侧上。在一些实施例中，重布线路结构230和/或重布线路结构240电连接到贯穿芯体部210的通孔220。如图22中所示，在一些实施例中，嵌有通孔220的芯体部210位于重布线路结构230与重布线路结构240之间。通过通孔220，重布线路结构230与重布线路结构240彼此电连接。
在一些实施例中，重布线路结构230包括依序交替形成的一个或多个介电层232及一个或多个金属化层234，其中一个金属化层234夹置在两个介电层232之间。如图22中所示，金属化层234的最顶层的顶表面的部分分别通过形成在介电层232的最顶层中的开口暴露出以与其它导电特征连接，且金属化层234的最底层的底表面的部分分别通过形成在介电层232的最底层中的开口暴露出以与通孔220连接。重布线路结构230中所包括的金属化层及介电层的数目不限于此，且可基于需要来指定及选择。
在一些实施例中，重布线路结构240包括依序交替形成的一个或多个介电层242及一个或多个金属化层244，其中一个金属化层244夹置在两个介电层242之间。如图22中所示，金属化层244的最顶层的顶表面的部分分别通过形成在介电层242的最顶层中的开口暴露出以与通孔220连接，且金属化层244的最底层的底表面的部分分别通过形成在介电层242的最底层中的开口暴露出以与其他导电特征连接。重布线路结构240中所包括的金属化层及介电层的数目不限于此，且可基于需要来指定及选择。
在某些实施例中，介电层232及介电层242的材料可为可使用光刻和/或刻蚀工艺来图案化的PI、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼磷硅酸盐玻璃(boro-phospho-silicate glass，BPSG)、其组合等。在一些实施例中，介电层232及介电层242是通过例如旋转涂布、CVD、等离子体增强型化学气相沉积(plasma-enhanced CVD，PECVD)等适合的制作技术形成。本公开不限于此。在一个实施例中，介电层232的材料与介电层242的材料可相同。在替代实施例中，介电层232的材料与介电层242的材料可不同。
在某些实施例中，金属化层234及金属化层244的材料可由通过电镀或沉积形成的导电材料(例如铝、钛、铜、镍、钨和/或其合金)制成，所述导电材料可使用光刻及刻蚀工艺来图案化。在一些实施例中，金属化层234及金属化层244可为图案化铜层或其他适合的图案化金属层。在一个实施例中，金属化层234的材料与金属化层244的材料可相同。在替代实施例中，金属化层234的材料与金属化层244的材料可不同。
在一些实施例中，接合垫254a安置在重布线路结构230的表面上，且物理地连接到通过形成在介电层232的最顶层中的开口暴露出的金属化层234的最顶层的顶表面的部分，其中通过形成在重布线路结构230的(安置有接合垫254a的)表面上的焊料掩模层252a，接合垫254a彼此物理地分离。通过重布线路结构230，接合垫254a电连接到嵌入在芯体部210中的通孔220。
在一些实施例中，接合垫254b安置在重布线路结构240的表面上，且物理地连接到通过形成在介电层242的最底层中的开口暴露出的金属化层244的最底层的底表面的部分，其中通过形成在重布线路结构240的(安置有接合垫254b的)表面上的焊料掩模层252b，接合垫254b彼此物理地分离。通过重布线路结构240，接合垫254b电连接到嵌入在芯体部210中的通孔220。
举例来说，如图22中所示，接合垫254a电连接到重布线路结构230，且接合垫254b电连接到重布线路结构240。在一些实施例中，接合垫254a及接合垫254b可包括凸块下金属(under bump metallurgy，UBM)，然而本公开不限于此。举例来说，如图22中所示，接合垫254a与接合垫254b通过通孔220、重布线路结构230及重布线路结构240彼此电连接。
在替代实施例中，可从电路元件200省略重布线路结构230及重布线路结构240中的一者或两者，本公开不限于此。也就是说，电路元件200可例如包括芯体部210、多个通孔220、多个接合垫254a、多个接合垫254b、焊料掩模层252a及焊料掩模层252b，其中接合垫254a与接合垫254b通过通孔220彼此电连接。
在一些实施例中，在接合垫254b上分别形成多个导电端子400。举例来说，如图22中所示，导电端子400物理地连接到接合垫254b。换句话说，导电端子400通过接合垫254b电连接到电路元件200。通过接合垫254b，导电端子400中的一些导电端子400电连接到接合垫254a中的一些接合垫254a。在一些实施例中，导电端子400为例如芯片连接件或BGA球。
继续参照图22，在一些实施例中，提供图14中所绘示的封装结构P1并将封装结构P1接合到电路元件200，且电路元件200接合到衬底500以形成具有堆叠结构的封装结构P5。图1至图15中阐述了封装结构P1的细节，且图21中阐述了衬底500的细节，且因此本文中不再予以赘述。在一些实施例中，封装结构P1通过将导电端子190与电路元件200的接合垫254a连接而物理地连接到电路元件200，且电路元件200通过将导电端子400与衬底500的接触垫510连接而物理地连接到衬底500。换句话说，封装结构P1通过导电端子190及接合垫254a电连接到电路元件200，电路元件200通过导电端子400及接触垫510电连接到衬底500，使得封装结构P1通过导电端子190、接合垫254a、导电端子400及接触垫510电连接到衬底500。在这种实施例中，导电端子190为例如微凸块，而导电端子400为芯片连接件，且导电端子600为焊球或BGA球。在某些实施例中，图22中所绘示的封装结构P5可通过衬底上晶片上芯片(chip on wafer on substrate，CoWoS)封装工艺形成。
在一些实施例中，在电路元件200上最佳地形成有底部填充胶(underfill)300。举例来说，如图22中所示，底部填充胶300至少填充封装结构P1与电路元件200之间的间隙，且包覆导电端子190的侧壁。在一些替代实施例中，封装结构P1的侧壁可被底部填充胶300进一步覆盖，本公开不限于此。举例来说，底部填充胶300可为任何可接受的材料，例如聚合物、环氧树脂、模制底部填充胶等。在一个实施例中，底部填充胶300可通过底部填充胶分配(underfill dispensing)或任何其他适合的方法来形成。底部填充胶300使得封装结构P1与电路元件200之间的接合强度增强，从而提高了封装结构P5的可靠性。
图23至图29示出根据本公开一些实施例的封装结构的制造方法中的各种阶段的示意性剖视图。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明(例如，材料、形成工艺、定位配置等)予以赘述。
参照图23，在一些实施例中，提供上面形成有剥离层DB及绝缘层IN的载体C。在一些实施例中，剥离层DB位于载体C与绝缘层IN之间。在一些实施例中，举例来说，载体C为玻璃衬底，剥离层DB为形成在玻璃衬底上的LTHC释放层，且绝缘层IN为形成在剥离层DB上的PBO层。应注意，在一些替代实施例中，所述形成绝缘层IN是可选的。还应注意，根据本公开，载体C、剥离层DB及绝缘层IN的材料不限于本文中所公开的材料。
在一些实施例中，在提供上面形成有剥离层DB及绝缘层IN的载体C之后，在绝缘层IN上形成多个导电柱CP。在一些实施例中，通过光刻、镀覆及光刻胶剥除工艺在载体C之上(例如，直接在绝缘层IN上)形成导电柱CP。在一些替代实施例中，通过其他工艺预先制作导电柱CP并将导电柱CP安装在载体C之上。举例来说，导电柱CP包括铜杆或其他金属杆。
继续参照图23，在一些实施例中，可将图16中所绘示的封装结构P1’拾取并放置在由载体C所承载的绝缘层IN上。在一些实施例中，封装结构P1’通过管芯贴合膜(die attachfilm)、粘着膏(adhesion paste)等贴合或粘着在绝缘层IN上。在一些实施例中，如图23中所示，封装结构P1’可具有比导电柱CP的高度小的厚度。然而，本公开不限于此。在替代实施例中，封装结构P1’的厚度可大于或实质上等于导电柱CP的高度。如图23中所示，可在形成导电柱CP之后将封装结构P1’拾取并放置在绝缘层IN上。然而，本公开不限于此。在替代实施例中，可在形成导电柱CP之前将封装结构P1’拾取并放置在绝缘层IN上。
参照图24，在载体C之上(例如，在绝缘层IN上)形成绝缘包封体710，以包封封装结构P1’及导电柱CP。换句话说，封装结构P1’及导电柱CP被绝缘包封体710覆盖且嵌入在绝缘包封体710中。在一些实施例中，绝缘包封体710为通过模制工艺形成的模制化合物(molding compound)，且绝缘包封体710的材料可包括环氧树脂或其他适合的树脂。举例来说，绝缘包封体710可为含有化学填料的环氧树脂。如图24中所示，封装结构P1’及导电柱CP不被绝缘包封体710以可触及方式露出。
参照图24及图25，在一些实施例中，将绝缘包封体710、导电柱CP及封装结构P1’平坦化，直到封装结构P1’的顶表面S1(例如，导电端子190的顶表面)及导电柱CP的顶表面S3暴露出为止。在将绝缘包封体710平坦化之后，在载体C之上(例如，在绝缘层IN上)形成平坦化绝缘包封体710’。在绝缘包封体710的平坦化工艺期间，封装结构P1’的导电端子190也被平坦化。在一些实施例中，在绝缘包封体710及封装结构P1’的导电端子190的平坦化工艺期间，导电柱CP的一部分也被平坦化。举例来说，可通过机械研磨或CMP来形成平坦化绝缘包封体710’。在平坦化工艺之后，可可选地执行清洁步骤，例如以清洁来移除从平坦化步骤产生的残留物。然而，本公开不限于此，且可通过任何其他适合的方法执行平坦化步骤。
在一些实施例中，如图25中所示，平坦化绝缘包封体710’物理地接触封装结构P1’的侧壁S2及导电柱CP的侧壁S4。换句话说，封装结构P1’及导电柱CP大部分嵌入在平坦化绝缘包封体710’中，仅封装结构P1’的顶表面S1及导电柱CP的顶表面S3被以可触及方式暴露出。在某些实施例中，封装结构P1’的顶表面S1及导电柱CP的顶表面S3与平坦化绝缘包封体710’的顶表面S710实质上齐平。换句话说，封装结构P1’的顶表面S1及导电柱CP的顶表面S3与平坦化绝缘包封体710’的顶表面S710实质上共面。
参照图26，在一些实施例中，在形成平坦化绝缘包封体710’之后，在平坦化绝缘包封体710’上形成重布线路结构720。在一些实施例中，重布线路结构720形成在封装结构P1’的顶表面S1、导电柱CP的顶表面S3及平坦化绝缘包封体710’的顶表面S710上。在某些实施例中，重布线路结构720被制作成与位于之下的一个或多个连接件电连接。此处，前述一个或多个连接件可为封装结构P1’的导电端子190及嵌入在平坦化绝缘包封体710’中的导电柱CP。换句话说，重布线路结构720电连接到封装结构P1’的导电端子190以及导电柱CP。
继续参照图26，在一些实施例中，重布线路结构720包括交替堆叠的多个层间介电层722与多个重布线导电层724，且重布线导电层724电连接到封装结构P1’的导电端子190及嵌入在平坦化绝缘包封体710’中的导电柱CP。如图26中所示，在一些实施例中，封装结构P1’的顶表面S1及导电柱CP的顶表面S3接触重布线路结构720。在此种实施例中，封装结构P1’的顶表面S1及导电柱CP的顶表面S3物理地接触重布线导电层724中位于最底层的一者。在一些实施例，封装结构P1’的顶表面S1及导电柱CP的顶表面S3被最底层的层间介电层222局部地覆盖。在某些实施例中，最顶层的重布线导电层224可包括多个接垫。在这种实施例中，上述接垫可包括用于球安装的多个球下金属(under-ball metallurgy，UBM)图案U1和/或用于安装附加半导体器件(例如无源组件或有源组件)的多个连接垫(图中未示出)。根据本公开，球下金属图案U1的数目不受限制。根据本公开，层间介电层722及重布线导电层724的数目不受限制。
如图26中所示，在一些实施例中，在形成重布线路结构720之后，在球下金属图案U1上分别放置多个导电端子730。在一些实施例中，导电端子730可通过植球工艺(ballplacement process)放置在球下金属图案U1上。在一些实施例中，通过重布线路结构720及球下金属图案U1，导电端子730中的一些导电端子730分别电连接到封装结构P1’及导电柱CP。在某些实施例中，导电端子730中的一些导电端子730可为电浮动(electricallyfloated)或为电接地(electrically grounded)，本公开不限于此。
在一些替代实施例中，附加半导体器件可通过焊接工艺(soldering process)设置并安装在球下金属图案U1上。在一些实施例中，通过重布线路结构720及球下金属图案U1，导电端子730中的一些导电端子730电连接到附加半导体器件。
参照图26及图27，在一些实施例中，在形成重布线路结构720及导电端子730之后，将绝缘层IN、平坦化绝缘包封体710’及封装结构P1’从由载体C所承载的剥离层DB剥离，从而使得绝缘层IN与载体C分离。在剥离层DB为LTHC释放层的实施例中，可使用UV激光辐照，以方便从载体C脱除绝缘层IN。
如图27中所示，在一些实施例中，可进一步将绝缘层IN图案化，从而使得在绝缘层IN中形成多个接触开口O，以暴露出导电柱CP的底表面S5。接触开口O的数目可对应于导电柱CP的数目，本公开不限于此。在一些实施例中，绝缘层IN中的接触开口O是通过激光钻孔工艺(laser drilling process)或其他适合的工艺形成。
参照图28，在一些实施例中，在绝缘层IN中形成接触开口O之后，在被接触开口O而暴露出的导电柱CP的底表面S5上分别形成多个导电球740。并且，可例如对导电球740进行回焊(reflow)以与导电柱CP的底表面S5接合。如图28中所示，在形成导电端子730及导电球740之后，具有双侧端子(dual-terminals)的集成扇出型(integrated fan-out，InFO)封装的封装结构P1’的形成便告完成。在一些实施例中，通过重布线路结构720及导电柱CP，导电球740中的一些导电球740电连接到封装结构P1’。在一些实施例中，通过重布线路结构720及导电柱CP，导电球740中的一些导电球740电连接到导电端子730。在一些实施例中，通过重布线路结构720及导电柱CP，导电球740中的一些导电球740电连接到附加半导体器件。在某些实施例中，导电球740中的一些导电球740可为电浮动或为电接地，本公开不限于此。
参照图29，在一些实施例中，提供封装体800并将封装体800接合到图28中所绘示的结构以形成具有堆叠结构的封装结构P6。在一些实施例中，封装体800具有衬底810、多个半导体管芯820a及820b、多个接合线830a及830b、多个导电垫840、多个导电垫850、绝缘包封体860及多个接合焊球(图中未示出)。举例来说，如图29中所示，提供具有连接膜DA1的半导体管芯820a及具有连接膜DA2的半导体管芯820b并将半导体管芯820a及半导体管芯820b安置在衬底810上。在一些实施例中，连接膜DA1位于半导体管芯220a与衬底810之间，且连接膜DA2位于半导体管芯220a与半导体管芯220b之间。在一些实施例中，由于连接膜DA1及连接膜DA2分别设置在半导体管芯820与衬底810之间以及半导体管芯820a与半导体管芯820b之间，因此半导体管芯820a、820b稳定地粘着到衬底810。在一些实施例中，连接膜DA1、DA2可为例如管芯贴合膜、由粘着剂或环氧树脂制成的层等。
举例来说，半导体管芯820a及半导体管芯820b安装在衬底810的一个表面(例如，表面S6)上。在一些实施例中，半导体管芯820a及半导体管芯820b可为逻辑芯片(例如，中央处理单元(central processing unit)、微控制器等)、存储器芯片(例如，动态随机存取存储器(dynamic random access memory，DRAM)芯片、静态随机存取存储器(static randomaccess memory，SRAM)芯片等)、电力管理芯片(例如，电力管理集成电路(powermanagement integrated circuit，PMIC)芯片)、射频(RF)芯片、传感器芯片、信号处理芯片(例如，数字信号处理(digital signal processing，DSP)芯片)、前端芯片(例如，模拟前端(analog front-end，AFE)芯片)、类似的芯片或其组合。举例来说，如图29中所示，半导体管芯820a及半导体管芯820b为DRAM芯片。在一个实施例中，半导体管芯820a与半导体管芯820b可相同。然而，本公开不限于此；在替代实施例中，半导体管芯820a与半导体管芯820b可彼此不同。
在一些实施例中，接合线830a及接合线830b分别用于在半导体管芯820a、820b与位于衬底810的表面S6上的导电垫840(例如接合垫)的一些导电垫840之间提供电连接。接合线830a及接合线830b使得半导体管芯820a及半导体管芯820b电连接到衬底810。
在一些实施例中，绝缘包封体860形成在衬底810的表面S6上以包封半导体管芯820a、820b、接合线830a、830b以及导电垫840，从而保护这些组件。在一些实施例中，绝缘包封体860的材料与绝缘包封体710/平坦化绝缘包封体710’相同，且因此本文中不再予以赘述。在一个实施例中，绝缘包封体860的材料与绝缘包封体710/平坦化绝缘包封体710’不同，本公开不限于此。
在一些实施例中，可使用嵌入在衬底810中的内连线(图中未示出)或绝缘体穿孔(图中未示出)在导电垫840与位于衬底810的另一个表面(例如，与表面S6相对的表面S7)上的导电垫850(例如接合垫)之间提供电连接。在某些实施例中，除导电垫840中的一些导电垫840及接合线830a、830b之外，导电垫850中的一些导电垫850也通过这些绝缘体穿孔或内连线(图中未示出)电连接到半导体管芯820a及半导体管芯820b。
在一些实施例中，封装体800的导电垫850与导电柱CP通过夹置其间的多个接头(joint)900电连接，其中接头900是通过将形成在封装体800的导电垫850上的焊料球(图中未示出)与图28中所绘示结构的导电球740相接合而形成。举例来说，如图29中所示，接头900物理地连接到图28中所绘示结构的导电柱CP及封装体800的导电垫850。在一些实施例中，通过导电柱CP、接头900及导电垫850，重布线路结构720电连接到封装体800的衬底810。在一些实施例中，通过重布线路结构720、导电柱CP、接头900及导电垫850，导电端子730中的一些导电端子730电连接到封装体800的衬底810。在一些实施例中，通过重布线路结构720、导电柱CP、接头900及导电垫850，封装结构P1’电连接到封装体800的衬底810。也就是说，封装结构P1’与封装体800通过夹置其间的接头900而电连接且物理地连接，其中半导体管芯820a、820b电相通(electrically communicate)到封装结构P1’。换句话说，半导体管芯820a、820b与封装结构P1’的半导体管芯140电连通。在本公开中，接头900可被称作用于连接到两个封装体(例如，图28中所绘示其中包装有封装结构P1’的结构以及图29中所绘示的封装体800)的焊料接头。
另外，举例来说，如图29中所示，底部填充胶UF填充在多个接头900之间的间隙且包封接头900。在一个实施例中，可通过底部填充胶分配或任何其他适合的方法来形成底部填充胶UF。在一些实施例中，底部填充胶UF的材料可与绝缘包封体710/平坦化绝缘包封体710’的材料、绝缘包封体860的材料和/或图22中所述底部填充胶300的材料相同或不同，本公开不限于此。底部填充胶UF使得封装结构P6的接合强度增强。
另外，图14中所绘示封装结构P1、图17中所绘示封装结构P2或图19中所绘示封装结构P3可以用以替换封装结构P1’，本公开不限于此。在替代实施例中，在图23中，可将一个或多于一个封装结构P1’(和/或一个或多于一个封装结构P1至P3)拾取并放置在绝缘层IN上，且可将以可移除方式接合到绝缘层IN的多个封装结构P1’(和/或多个封装结构P1至P3)排列成阵列。当放置在绝缘层IN上的多个封装结构P1’(和/或多个封装结构P1至P3)排列成阵列时，可将导电柱CP划分成与多个封装结构P1’(和/或多个封装结构P1至P3)的数目对应的多个群组。
根据一些实施例，一种封装结构包括半导体管芯、重布线路结构及连接垫。重布线路结构位于半导体管芯上且电连接到半导体管芯。连接垫嵌入在重布线路结构中且电连接到重布线路结构，且连接垫包括障壁膜及位于障壁膜之下的导电图案，其中障壁膜的表面与重布线路结构的外表面实质上齐平。
根据一些实施例，在所述的封装结构中，所述连接垫包括第一区、第二区及第三区，所述第二区位于所述第一区与所述第三区之间，且所述第三区被所述第二区及所述第一区环绕，其中所述封装结构还包括：钝化层，位于所述重布线路结构上且至少局部地覆盖所述连接垫；介电层，位于所述钝化层上且局部地覆盖所述连接垫；以及导电端子，位于所述连接垫上且电连接到所述连接垫。根据一些实施例，在所述的封装结构中，所述障壁膜在所述连接垫的所述第一区、所述第二区及所述第三区内物理地接触所述导电图案，其中所述钝化层物理地接触位于所述连接垫的所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述连接垫的所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述连接垫的所述第三区内的所述障壁膜的部分。根据一些实施例，在所述的封装结构中，所述障壁膜在所述连接垫的所述第一区及所述第二区内物理地接触所述导电图案，其中所述钝化层物理地接触位于所述连接垫的所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述连接垫的所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述连接垫的所述第三区内的所述导电图案的部分。根据一些实施例，在所述的封装结构中，所述障壁膜物理地接触位于所述连接垫的所述第一区内的所述导电图案，其中所述钝化层物理地接触位于所述连接垫的所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述连接垫的所述第二区内的所述导电图案的部分，且所述导电端子物理地接触位于所述连接垫的所述第三区内的所述导电图案的部分。根据一些实施例，在所述的封装结构中，在所述连接垫的所述第三区内、所述障壁膜与所述导电图案的堆叠方向上，所述障壁膜不与所述导电图案交叠。根据一些实施例，在所述的封装结构中，在所述连接垫的所述第二区及所述第三区内、所述障壁膜与所述导电图案的堆叠方向上，所述障壁膜不与所述导电图案交叠。根据一些实施例，在所述的封装结构中，所述障壁膜的至少部分夹置在所述钝化层与所述导电图案之间。根据一些实施例，所述的封装结构还包括：绝缘材料，包封所述半导体管芯且位于所述重布线路结构上。根据一些实施例，所述的封装结构还包括：绝缘材料，包封所述半导体管芯且位于所述重布线路结构上；电路衬底，接合至所述重布线路结构上且电连接到所述重布线路结构，所述重布线路结构夹置在所述电路衬底与所述半导体管芯之间。根据一些实施例，所述的封装结构还包括：绝缘材料，包封所述半导体管芯且位于所述重布线路结构上；电路衬底，结合在所述重布线路结构上且电连接到所述重布线路结构，所述重布线路结构夹置在所述电路衬底与所述半导体管芯之间；以及中介体，具有贯穿所述中介体的多个穿孔，接合至所述重布线路结构及所述电路衬底上且电连接到所述重布线路结构及所述电路衬底。
根据一些实施例，一种封装结构包括重布线路结构、半导体管芯、连接垫、钝化层、介电层及导电端子。半导体管芯位于重布线路结构的第一外表面上且电连接到重布线路结构。连接垫嵌入在重布线路结构中且电连接到重布线路结构，且连接垫包括障壁膜及位于障壁膜之下的导电图案。障壁膜的表面与重布线路结构的第二外表面实质上齐平，且第二外表面与第一外表面相对。钝化层及介电层依序位于第二外表面上且各自局部地覆盖连接垫。导电端子位于连接垫上且电连接到连接垫。
根据一些实施例，在所述的封装结构中，所述连接垫包括第一区、第二区及第三区，且所述第二区位于所述第一区与所述第三区之间并被所述第一区及所述第三区环绕，其中所述障壁膜在所述连接垫的所述第一区、所述第二区及所述第三区内物理地接触所述导电图案，其中所述钝化层物理地接触位于所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述第三区内的所述障壁膜的部分。根据一些实施例，在所述的封装结构中，所述连接垫包括第一区、第二区及第三区，且所述第二区位于所述第一区与所述第三区之间并被所述第一区及所述第三区环绕，其中所述障壁膜在所述连接垫的所述第一区及所述第二区内物理地接触所述导电图案，其中所述钝化层物理地接触位于所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述第三区内的所述导电图案的部分。根据一些实施例，在所述的封装结构中，所述连接垫包括第一区、第二区及第三区，且所述第二区位于所述第一区与所述第三区之间并被所述第一区及所述第三区环绕，其中所述障壁膜在所述连接垫的所述第一区内物理地接触所述导电图案，其中所述钝化层物理地接触位于所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述第二区内的所述导电图案的部分，且所述导电端子物理地接触位于所述第三区内的所述导电图案的部分。根据一些实施例，在所述的封装结构中，所述导电端子包括导电部及夹置在所述导电部与所述障壁膜之间的障壁部，且所述障壁部物理地接触所述障壁膜。
根据一些实施例，一种制造封装结构的方法包括以下步骤：提供载体；在载体上安置连接垫，连接垫包括障壁膜及堆叠在障壁膜上的导电图案；在载体上形成重布线路结构，并将连接垫嵌入在重布线路结构中，其中障壁膜的表面与重布线路结构的外表面共面；在重布线路结构上安装半导体管芯；将半导体管芯包封在绝缘材料中；剥离载体以暴露出连接垫；在连接垫上依序形成钝化层及介电层，以覆盖被所述重布线路结构暴露出的连接垫的部分；以及在被钝化层及介电层暴露出的连接垫上安置导电端子。
根据一些实施例，在所述的制造封装结构的方法中，所述连接垫包括第一区、第二区及第三区，且所述第二区夹置在所述第一区与所述第三区之间，在所述连接垫上依序形成所述钝化层及所述介电层包括：在所述连接垫上形成所述钝化层，并将所述钝化层图案化以在所述第二区及所述第三区之上具有第一开口，所述钝化层在所述第一区内物理地接触所述障壁膜；以及在所述连接垫上形成所述介电层，并将所述介电层图案化以在所述第三区之上具有第二开口，所述介电层在所述第二区内物理地接触所述障壁膜，其中所述导电端子在所述第三区内物理地接触所述障壁膜。根据一些实施例，在所述的制造封装结构的方法中，所述连接垫包括第一区、第二区及第三区，且所述第二区夹置在所述第一区与所述第三区之间，在所述连接垫上依序形成所述钝化层及所述介电层包括：在所述连接垫上形成所述钝化层，并将所述钝化层图案化以在所述第二区及所述第三区之上具有第一开口，所述钝化层在所述第一区内物理地接触所述障壁膜；以及在所述连接垫上形成所述介电层，并将所述介电层图案化以在所述第三区之上具有第二开口，所述介电层在所述第二区内物理地接触所述障壁膜，其中将所述介电层图案化以具有所述第二开口还包括移除与所述连接垫的所述第三区对应的所述障壁膜的部分，其中所述导电端子在所述第三区内物理地接触所述导电图案。根据一些实施例，在所述的制造封装结构的方法中，所述连接垫包括第一区、第二区及第三区，且所述第二区夹置在所述第一区与所述第三区之间，在所述连接垫上依序形成所述钝化层及所述介电层包括：在所述连接垫上形成所述钝化层，并将所述钝化层图案化以在所述第二区及所述第三区之上具有第一开口，所述钝化层在所述第一区内物理地接触所述障壁膜，其中将所述钝化层图案化以具有所述第一开口还包括移除与所述连接垫的所述第二区及所述第三区对应的所述障壁膜的部分；以及在所述连接垫上形成所述介电层，并将所述介电层图案化以在所述第三区之上具有第二开口，所述介电层在所述第二区内物理地接触所述导电图案，其中所述导电端子在所述连接垫的所述第三区内物理地接触所述导电图案。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (20)

1.一种封装结构，其特征在于，包括：
半导体管芯；
重布线路结构，位于所述半导体管芯上且通过混合接合界面而电连接到所述半导体管芯；以及
连接垫，嵌入在所述重布线路结构中且电连接到所述重布线路结构，所述连接垫包括障壁膜及位于所述障壁膜之下的导电图案，其中所述障壁膜的表面与所述重布线路结构的外表面实质上齐平，且所述障壁膜的侧壁被所述重布线路结构覆盖。
2.根据权利要求1所述的封装结构，其特征在于，其中所述连接垫包括第一区、第二区及第三区，所述第二区位于所述第一区与所述第三区之间，且所述第三区被所述第二区及所述第一区环绕，
其中所述封装结构还包括：
钝化层，位于所述重布线路结构上且至少局部地覆盖所述连接垫；
介电层，位于所述钝化层上且局部地覆盖所述连接垫；以及
导电端子，位于所述连接垫上且电连接到所述连接垫。
3.根据权利要求2所述的封装结构，其特征在于，其中所述障壁膜在所述连接垫的所述第一区、所述第二区及所述第三区内物理地接触所述导电图案，
其中所述钝化层物理地接触位于所述连接垫的所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述连接垫的所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述连接垫的所述第三区内的所述障壁膜的部分。
4.根据权利要求2所述的封装结构，其特征在于，其中所述障壁膜在所述连接垫的所述第一区及所述第二区内物理地接触所述导电图案，
其中所述钝化层物理地接触位于所述连接垫的所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述连接垫的所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述连接垫的所述第三区内的所述导电图案的部分。
5.根据权利要求4所述的封装结构，其特征在于，其中在所述连接垫的所述第三区内、所述障壁膜与所述导电图案的堆叠方向上，所述障壁膜不与所述导电图案交叠。
6.根据权利要求2所述的封装结构，其特征在于，其中所述障壁膜物理地接触位于所述连接垫的所述第一区内的所述导电图案，
其中所述钝化层物理地接触位于所述连接垫的所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述连接垫的所述第二区内的所述导电图案的部分，且所述导电端子物理地接触位于所述连接垫的所述第三区内的所述导电图案的部分。
7.根据权利要求6所述的封装结构，其特征在于，其中在所述连接垫的所述第二区及所述第三区内、所述障壁膜与所述导电图案的堆叠方向上，所述障壁膜不与所述导电图案交叠。
8.根据权利要求2所述的封装结构，其特征在于，其中所述障壁膜的至少部分夹置在所述钝化层与所述导电图案之间。
9.根据权利要求1所述的封装结构，其特征在于，还包括：
绝缘材料，包封所述半导体管芯且位于所述重布线路结构上。
10.根据权利要求1所述的封装结构，其特征在于，还包括：
绝缘材料，包封所述半导体管芯且位于所述重布线路结构上；
电路衬底，接合至所述重布线路结构上且电连接到所述重布线路结构，所述重布线路结构夹置在所述电路衬底与所述半导体管芯之间。
11.根据权利要求1所述的封装结构，其特征在于，还包括：
绝缘材料，包封所述半导体管芯且位于所述重布线路结构上；
电路衬底，结合在所述重布线路结构上且电连接到所述重布线路结构，所述重布线路结构夹置在所述电路衬底与所述半导体管芯之间；以及
中介体，具有贯穿所述中介体的多个穿孔，接合至所述重布线路结构及所述电路衬底上且电连接到所述重布线路结构及所述电路衬底。
12.一种封装结构，其特征在于，包括：
重布线路结构；
半导体管芯，位于所述重布线路结构的第一外表面上且通过混合接合界面而电连接到所述重布线路结构；
连接垫，嵌入在所述重布线路结构中且电连接到所述重布线路结构，所述连接垫包括障壁膜及位于所述障壁膜之下的导电图案，其中所述障壁膜的表面与所述重布线路结构的第二外表面实质上齐平，且所述第二外表面与所述第一外表面相对；
钝化层及介电层，依序位于所述第二外表面上且各自局部地覆盖所述连接垫，其中所述重布线路结构位于所述介电层与所述半导体管芯之间；以及
导电端子，位于所述连接垫上且电连接到所述连接垫。
13.根据权利要求12所述的封装结构，其特征在于，其中所述连接垫包括第一区、第二区及第三区，且所述第二区位于所述第一区与所述第三区之间并被所述第一区及所述第三区环绕，
其中所述障壁膜在所述连接垫的所述第一区、所述第二区及所述第三区内物理地接触所述导电图案，
其中所述钝化层物理地接触位于所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述第三区内的所述障壁膜的部分。
14.根据权利要求12所述的封装结构，其特征在于，其中所述连接垫包括第一区、第二区及第三区，且所述第二区位于所述第一区与所述第三区之间并被所述第一区及所述第三区环绕，
其中所述障壁膜在所述连接垫的所述第一区及所述第二区内物理地接触所述导电图案，
其中所述钝化层物理地接触位于所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述第二区内的所述障壁膜的部分，且所述导电端子物理地接触位于所述第三区内的所述导电图案的部分。
15.根据权利要求12所述的封装结构，其特征在于，其中所述连接垫包括第一区、第二区及第三区，且所述第二区位于所述第一区与所述第三区之间并被所述第一区及所述第三区环绕，
其中所述障壁膜在所述连接垫的所述第一区内物理地接触所述导电图案，
其中所述钝化层物理地接触位于所述第一区内的所述障壁膜的部分，所述介电层物理地接触位于所述第二区内的所述导电图案的部分，且所述导电端子物理地接触位于所述第三区内的所述导电图案的部分。
16.根据权利要求12所述的封装结构，其特征在于，其中所述导电端子包括导电部及夹置在所述导电部与所述障壁膜之间的障壁部，且所述障壁部物理地接触所述障壁膜。
17.一种制造封装结构的方法，其特征在于，包括：
提供载体；
在所述载体上安置连接垫，所述连接垫包括障壁膜及堆叠在所述障壁膜上的导电图案；
在所述载体上形成重布线路结构，并将所述连接垫嵌入在所述重布线路结构中，其中所述障壁膜的表面与所述重布线路结构的外表面共面；
在所述重布线路结构上安装半导体管芯；
将所述半导体管芯包封在绝缘材料中；
剥离所述载体以暴露出所述连接垫；
在所述连接垫上依序形成钝化层及介电层，以覆盖被所述重布线路结构暴露出的所述连接垫的部分，其中所述重布线路结构位于所述介电层与所述半导体管芯之间；以及
在被所述钝化层及所述介电层暴露出的所述连接垫上安置导电端子。
18.根据权利要求17所述的方法，其特征在于，其中所述连接垫包括第一区、第二区及第三区，且所述第二区夹置在所述第一区与所述第三区之间，
在所述连接垫上依序形成所述钝化层及所述介电层包括：
在所述连接垫上形成所述钝化层，并将所述钝化层图案化以在所述第二区及所述第三区之上具有第一开口，所述钝化层在所述第一区内物理地接触所述障壁膜；以及
在所述连接垫上形成所述介电层，并将所述介电层图案化以在所述第三区之上具有第二开口，所述介电层在所述第二区内物理地接触所述障壁膜，
其中所述导电端子在所述第三区内物理地接触所述障壁膜。
19.根据权利要求17所述的方法，其特征在于，其中所述连接垫包括第一区、第二区及第三区，且所述第二区夹置在所述第一区与所述第三区之间，
在所述连接垫上依序形成所述钝化层及所述介电层包括：
在所述连接垫上形成所述钝化层，并将所述钝化层图案化以在所述第二区及所述第三区之上具有第一开口，所述钝化层在所述第一区内物理地接触所述障壁膜；以及
在所述连接垫上形成所述介电层，并将所述介电层图案化以在所述第三区之上具有第二开口，所述介电层在所述第二区内物理地接触所述障壁膜，其中将所述介电层图案化以具有所述第二开口还包括移除与所述连接垫的所述第三区对应的所述障壁膜的部分，
其中所述导电端子在所述第三区内物理地接触所述导电图案。
20.根据权利要求17所述的方法，其特征在于，其中所述连接垫包括第一区、第二区及第三区，且所述第二区夹置在所述第一区与所述第三区之间，
在所述连接垫上依序形成所述钝化层及所述介电层包括：
在所述连接垫上形成所述钝化层，并将所述钝化层图案化以在所述第二区及所述第三区之上具有第一开口，所述钝化层在所述第一区内物理地接触所述障壁膜，其中将所述钝化层图案化以具有所述第一开口还包括移除与所述连接垫的所述第二区及所述第三区对应的所述障壁膜的部分；以及
在所述连接垫上形成所述介电层，并将所述介电层图案化以在所述第三区之上具有第二开口，所述介电层在所述第二区内物理地接触所述导电图案，
其中所述导电端子在所述连接垫的所述第三区内物理地接触所述导电图案。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257791B2 (en) * 2019-08-28 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked die structure and method of fabricating the same
TWI748852B (zh) * 2021-01-21 2021-12-01 欣興電子股份有限公司 電路板結構及其製作方法
US11728312B2 (en) * 2021-01-22 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packaging and methods of forming same
TWI761060B (zh) * 2021-02-03 2022-04-11 南茂科技股份有限公司 薄膜覆晶封裝結構
US20240014174A1 (en) * 2022-07-05 2024-01-11 Global Unichip Corporation Interface for a semiconductor chip with adaptive via region arrangement and semiconductor device with stacked semiconductor chips

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI497658B (zh) * 2009-10-07 2015-08-21 Xintec Inc 晶片封裝體及其製造方法
US8659170B2 (en) 2010-01-20 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having conductive pads and a method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9520333B1 (en) 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
US10163859B2 (en) * 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10147682B2 (en) * 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
US9812426B1 (en) * 2016-06-29 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, semiconductor device, and method of fabricating the same
US9691708B1 (en) * 2016-07-20 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US10297551B2 (en) * 2016-08-12 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing redistribution circuit structure and method of manufacturing integrated fan-out package
US10515899B2 (en) * 2016-10-03 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with bump
US10014260B2 (en) * 2016-11-10 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10170457B2 (en) 2016-12-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. COWOS structures and method of forming the same
US10818636B2 (en) * 2018-08-30 2020-10-27 Advanced Semiconductor Engineering, Inc. Substrate panel structure and manufacturing process

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