KR20210053233A - 반도체 패키지 및 제조 방법 - Google Patents

반도체 패키지 및 제조 방법 Download PDF

Info

Publication number
KR20210053233A
KR20210053233A KR1020200142542A KR20200142542A KR20210053233A KR 20210053233 A KR20210053233 A KR 20210053233A KR 1020200142542 A KR1020200142542 A KR 1020200142542A KR 20200142542 A KR20200142542 A KR 20200142542A KR 20210053233 A KR20210053233 A KR 20210053233A
Authority
KR
South Korea
Prior art keywords
interconnect
metallization pattern
die
device die
bonded
Prior art date
Application number
KR1020200142542A
Other languages
English (en)
Inventor
웨이-유 첸
춘-치 추앙
쿠안-린 호
유-민 리앙
지운 이 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210053233A publication Critical patent/KR20210053233A/ko
Priority to KR1020230080272A priority Critical patent/KR20230098518A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Abstract

패키지는 임의의 능동 디바이스가 없는 인터포저 구조체를 포함한다. 상기 인터포저 구조체는 인터커넥트 디바이스; 인터커넥트 디바이스를 둘러싸는 유전체 막; 및 인터커넥트 디바이스에 본딩되는 제1 금속화 패턴을 포함한다. 상기 패키지는 제1 금속화 패턴의, 인터커넥트 디바이스와는 반대 측에 본딩되는 제1 디바이스 다이 및 제1 금속화 패턴의, 상기 제1 디바이스 다이와 동일 측에 본딩되는 제2 디바이스 다이를 더 포함한다. 상기 인터커넥트 디바이스는 제1 디바이스 다이를 제2 디바이스 다이에 전기적으로 연결시킨다.

Description

반도체 패키지 및 제조 방법{SEMICONDUCTOR PACKAGES AND METHOD OF MANUFACTURE}
본 출원은 2019년 10월 29일자로 출원된 미국 가출원 제62/927,344호의 이익을 주장하고, 이로써 이 미국 출원은 그 전체가 참고로 본 명세서에 포함된다.
반도체 산업은 각종 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등) 집적 밀도의 지속적인 개선으로 인한 급속한 성장을 경험하였다. 대부분의 경우, 최소 피처 크기의 반복적 감소에 의해 집적 밀도가 개선되어 왔으며, 이는 보다 많은 컴포넌트들이 주어진 영역에 집적될 수 있게 해준다. 전자 디바이스의 축소에 대한 요구가 증가함에 따라, 반도체 다이의 보다 작고 보다 창의적인 패키징 기술에 대한 필요성이 대두되었다. 그러한 패키징 시스템의 일 예가 패키지-온-패키지(Package-on-Package(PoP)) 기술이다. PoP 디바이스에서, 높은 레벨의 집적 및 컴포넌트 밀도를 제공하기 위해 상부 반도체 패키지(top semiconductor package)가 하부 반도체 패키지(bottom semiconductor package) 위에 적층된다. PoP 기술은 일반적으로 향상된 기능 및 작은 풋프린트를 갖는 반도체 디바이스를 인쇄 회로 보드(PCB) 상에 제조하는 것을 가능하게 해준다.
본 개시내용의 양태는 첨부 도면과 함께 읽으면 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처가 축척대로 도시되어 있지 않음을 유의해야 한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 인터커넥트 디바이스의 단면도를 나타내고 있다.
도 2, 도 3, 도 4, 도 5a, 도 5b, 도 6, 도 7, 도 8, 도 9, 도 10, 및 도 11은 일부 실시예에 따른 인터커넥트 디바이스를 내포하는 인터포저 구조체를 제조하는 중간 단계의 단면도를 나타내고 있다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 및 도 16은 일부 실시예에 따른 인터포저 구조체를 내포하는 패키지를 제조하는 중간 단계의 변화를 보여주는 도면을 나타내고 있다.
도 15은 일부 실시예에 따른 디바이스 다이의 단면도를 나타내고 있다.
하기의 개시내용은 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시예, 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 배열의 구체 예가 아래에서 설명된다. 물론, 이들은 예에 불과하고 한정하는 것으로 의도되지 않는다. 예컨대, 하기의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록, 제1 피처와 제2 피처 사이에 부가의 피처가 형성될 수 있는 실시예 또한 포함할 수 있다. 또한, 본 개시내용에서는 다양한 예에서 참조 번호들 및/또는 문자들이 반복될 수 있다. 이러한 반복은 간단 명료함을 목적으로 한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 미치지 않는다.
또한, 공간적으로 상대적인 용어(spatially relative terms), 예컨대 "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)"는, 본 명세서에서 도면에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해서 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptors)도 마찬가지로 그에 따라 해석될 수 있다.
본 개시내용에서, 패키지 및 그 패키지의 형성 과정의 다양한 양태가 설명된다. 다양한 실시예에서는 이종 집적(heterogeneous integration)을 사용하여 디바이스 다이, 인터커넥트 디바이스, 및 수동 디바이스가 있는 패키지를 제공할 수 있다. 3차원(3D) 패키지는 내부 인터커넥트 디바이스를 갖는 인터포저 구조체를 포함한다. 인터커넥트 디바이스는 인터포저 구조체에 직접 본딩되는 디바이스 다이들(예컨대, 시스템-온-칩(system on chip(SOC)), 다른 기능성 다이, 하이브리드 메모리 큐브들(hybrid memory cubes(HBM)), 다른 메모리 다이, 다기능성 다이 등) 사이에 전기적 상호본딩을 포함한다. 인터포저 구조체는 수동 디바이스(예컨대, 집적 수동 디바이스(integrated passive device(IPD))를 더 포함할 수 있다. 다양한 실시예에서, 인터포저 구조체는 디바이스 다이들을 코어 기판을 통해 다른 컴포넌트(예컨대, 마더보드 등)에 전기적으로 연결시킨다. 디바이스 다이들을 인터포저 구조체에 직접 본딩함으로써, 비싼 디바이스를 별도로 패키징하는 데 있어서의 수율 손실이 감소될 수 있다. 게다가, 수동 디바이스를 인터포저 구조체 내에 집적함으로써, 전력/삽입 손실이 감소되고/감소되거나 회로 속도가 증가될 수 있고, 이에 의해 패키지 성능을 강화할 수 있다. 수동 디바이스를 디바이스 다이들과 근접하게 배치함으로써 이득(gain)을 또한 얻을 수 있다. 일부 실시예에 따라, 패키지를 형성하는 중간 단계가 도시되어 있다. 일부 실시예의 몇 가지 변형예가 논의된다. 다양한 도면 및 예시적 실시예 전반에 걸쳐, 유사 참조 번호는 유사 프로세스를 사용하여 형성된 유사 요소를 지시하는 데 사용된다.
도 1은 일부 실시예에 따른 인터커넥트 디바이스(50)의 단면도를 나타내고 있다. 인터커넥트 디바이스(50)는 후속 프로세싱에서 인터포저 구조체(200)(도 11 참조)에 내포되어 반도체 패키지(250)(도 14a 및 도 14b 참조)를 형성하게 된다. 인터커넥트 디바이스(50)는 반도체 패키지(250)의 인터포저 구조체(200)에 직접 본딩되는 디바이스들 (예컨대, 로직 다이(54A)와 메모리 다이(54(B)) 사이의 전기적 본딩을 제공한다(도 14a 및 도 14b 참조). 인터커넥트 디바이스(50)는 적용가능한 제조 프로세스를 사용하여 형성될 수 있다. 인터커넥트 디바이스(50)에는 능동 디바이스 및/또는 수동 디바이스가 없을 수도 있다. 예를 들어, 인터커넥트 디바이스(50)에는 임의의 트랜지스터, 다이오드 등이 없을 수도 있다. 게다가, 인터커넥트 디바이스(50)에는 또한 임의의 커패시터, 저항기, 인덕터 등이 있을 수도 있고 없을 수도 있다. 일부 실시예에서, 인터커넥트 디바이스(50)는 약 10 ㎛내지 300 ㎛사이의 두께를 가질 수 있다. 일부 실시예에서, 인터커넥트 디바이스(50)는 약 1mm x 1 mm와 약 10mm x 100mm 사이의 측방 치수를 가질 수 있다.
도 1을 계속 참조하면, 인터커넥트 디바이스(50)는 기판(60) 상에 형성되는 인터커넥트 구조체(62)를 포함할 수 있다. 예를 들어, 기판(60)은 유리 기판, 세라믹 기판, 반도체 기판 등일 수 있다. 일부 실시예에서, 기판(60)은 반도체-온-절연체(semiconductor-on-insulator(SOI)) 기판의 실리콘 웨이퍼 또는 액티브 층 등일 수 있다. 반도체 기판(60)은 도핑 또는 비도핑 실리콘과 같은 반도체 재료를 포함하거나, 다른 반도체 재료(예컨대, 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합)를 포함할 수 있다. 다층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은 다른 기판들도 또한 사용될 수 있다. 일부 실시예에서, 다수의 인터커넥트 디바이스(50)는 단일 기판(60) 상에 형성되고 싱귤레이트(singulate)되어 개별적인 인터커넥트 디바이스(50)(예컨대, 도 1에 도시된 개별적인 인터커넥트 디바이스(50))를 형성할 수 있다. 기판(60)은 앞면 또는 전면(예컨대, 도 1에서 위쪽을 향한 면) 및 뒷면 또는 후면(예컨대, 도 1에서 아랫쪽을 향한 면)을 포함하는 것으로 설명될 수 있다. 기판(60)이 실리콘을 포함하는 실시예에서, 인터커넥트 디바이스(50)는 또한 실리콘 버스(silicon bus) 또는 실리콘 브릿지(silicon bridge)로 지칭될 수 있다.
일부 실시예에서, 인터커넥트 디바이스(50)는 전기적 라우팅(64)(예컨대, 도전성 라인 및/또는 비아)의 하나 이상의 층을 기판(60) 위에 형성되는 인터커넥트 구조체(62)에 포함한다. 전기적 라우팅(64)는 도전성 라인 층과 상호접속되는 도전성 비아가 있는 유전체 재료(예컨대, 로우-k(low-k) 유전체 재료)의 하나 이상의 도전성 라인 층으로 형성될 수 있다. 예를 들어, 전기적 라우팅(64)은 하나 내지 세 개의 도전성 라인 층을 포함할 수 있다. 다른 실시예에서, 전기적 라우팅(64)은 다른 수의 도전성 라인 층을 포함할 수 있다. 도전성 비아는 유전체를 통해 연장되어 도전성 라인 층들 사이에 수직 연결부를 제공할 수 있다. 도전성 라우팅(64)은 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다.
일부 실시예에서, 전기적 라우팅(64)은 다마신 프로세스를 사용하여 형성되는데, 다마신 프로세스에서는 포토리소그래피 기술을 활용하여 각각의 유전체 층이 패터닝되고 에칭되어 금속화 층 및/또는 비아의 원하는 패턴에 대응하는 트렌치가 형성된다. 임의적인 확산 배리어 및/또는 접착 층이 퇴적될 수 있고, 트렌치는 도전성 재료로 메워질 수 있다. 배리어 층을 위해 적합한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물, 또는 다른 대체물을 포함하고, 도전성 재료를 위해 적합한 재료는 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 일 실시예에서, 금속화 층은 구리 또는 구리 합금의 시드 층을 퇴적하는 단계, 및 전기 도금에 의해 트렌치를 메우는 단계에 의해 형성될 수 있다. 각각의 유전체 층의 표면으로부터 과잉 도전성 재료를 제거하고 후속 프로세싱을 위해 표면을 평탄화하기 위해서 화학 기계적 평탄화(chemical mechanical planarization(CMP)) 프로세스 등이 사용될 수 있다.
일부 실시예에서, 다마신 또는 듀얼 다마신 프로세스의 사용하면 더 작인 피치를 갖는 전기적 라우팅(64)(예컨대, “파인-피치(fine-pitch) 라우팅”를 형성할 수 있고, 이는 전기적 라우팅(64)의 밀도를 증가시키고 또한 인터커넥트 디바이스(50) 내의 도전성 및 연결 안정성을 개선되게 할 수도 있다. 예를 들어, 전기적 라우팅(64)은 약 0.1 ㎛내지 약 5 ㎛범위의 피치(예컨대, 인접 도전성 라인들 사이의 간격)를 갖는다. 일부 경우들에서, 고속(예컨대, 약 2Gbit/second보다 빠른) 동작 중에, 도전성 컴포넌트의 표면 근처에서 전기 신호가 도전될 수 있다. 파인-피치 라우팅은 다른 유형의 라우팅보다 작은 표면 조도를 가질 수 있고, 따라서 더 고속인 신호에 의해 경험되는 저항을 감소시키고 고속 동작 중의 신호 손실(예컨대, 삽입 손실) 또한 감소시킬 수 있다. 이는, 예컨대 SERDES(serializer/deserializer) 회로 또는 고속으로 동작될 수 있는 다른 회로의 고속 동작 성능을 개선할 수 있다. 이에 따라, 인터커넥트 구조체(50)가 인터포저 디바이스(200)에 집적될 때, 인터커넥트 구조체(50)는 인터포저 구조체(200)(도 14a 및 도 14b 참조)에 본딩되는 디바이스 다이들 사이에서 라우팅하는 고속 신호를 제공할 수 있다.
일부 실시예에서, 인터커넥트 디바이스(50)는 외부 연결이 이루어지는 패드(68)(예컨대, 알루미늄 패드)를 더 포함한다. 패드(68)는 인터커넥트 구조체(62) 상에 형성되고 전기적 라우팅(64)에 전기적으로 연결될 수 있다. 일부 실시예에서, 인터커넥트 구조체(62) 및 패드(68)의 부분 상에는 하나 이상의 패시베이션 막(passivation film)(66)이 형성된다. 패시베이션 막(66)을 통해 개구가 패드(68)로 연장되고, 패시베이션 막(66)의 개구를 통해 도전성 커넥터(71)가 연장되어 패드(68)와 접촉한다.
일부 실시예에서, 도전성 커넥터(71)는 금속 패드 또는 필라(예컨대, 구리 필라)(70)와 그 금속 패드 또는 필라 상에 배치되는 솔더 영역(72)을 포함한다. 일부 실시예에서, 금속 필라(70)는 실질적으로 수직인 측벽을 가질 수 있다. 대안적으로, 금속 필라(70)는 생략될 수 있고, 솔더 영역(72)은 패드(68) 상에 직접 배치될 수 있다. 솔더 영역(72)은 인터커넥트 디바이스(50)의 테스팅을 용이하게 한다.
일부 실시예에서, 도전성 커넥터(71)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 등 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예에서, 금속 필라(70)의 상부에 금속 캡 층이 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 도전성 커넥터(71)는 도금 프로세스를 사용하여 형성된다.
도 2 내지 도 11은 일부 실시예에 따라 인터커넥트 디바이스(50)을 내포하는 인터포저 구조체(200)을 형성하기 위한 프로세스 중의 중간 단계의 단면도를 나타내고 있다. 도 1에서, 캐리어 기판(100)이 제공된다. 캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예컨대, 실리콘 웨이퍼) 등일 수 있다. 도 2에 도시된 바와 같이, 캐리어 기판(100) 위에 박리 층(102)이 형성될 수 있다. 박리 층(102)은, 후속 단계들에서 형성되는 상층 구조체들(overlying structures)로부터 캐리어 기판(100)과 함께 제거될 수 있는, 폴리머계 재료(polymer-based material)로 형성될 수 있다. 일부 실시예에서, 박리 층(102)은 광열 변환(light-to-heat-conversion)(LTHC) 박리 코팅과 같이 가열될 때 자체의 접착성을 상실하는 에폭시계 방열 재료(epoxy-based thermal-release material)이다. 다른 실시예에서, 박리 층(102)은 UV 광에 노출될 때 자체적인 접착 특성을 상실하는 자외선 글루(ultra-violet (UV) glue)일 수 있다. 박리 층(102)은 액체로서 디스펜싱되어 경화되거나, 제1 캐리어 기판(100) 상에 라미네이트된 라미네이트 막(laminate film)이거나, 또는 이와 유사한 것일 수 있다. 박리 층(102)의 상부 표면은 레벨링될 수 있고 고도의 평면성 가질 수 있다.
도 2를 계속 참조하면, 박리 층(102) 상에 시드 층(104)이 형성될 수 있다. 일부 실시예에서, 시드 층(104)은 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 특정 실시예에서, 시드 층(104)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(104)은, 예컨대 물리적 기상 퇴적(physical vapor deposition (PVD)) 등을 사용하여 형성될 수 있다.
도 3에서, 시드 층(104) 상에 임의적인 유전체 층(106)이 형성될 수 있다. 유전체 층(106)의 하부 표면은 박리 층(104)의 상부 표면과 접촉될 수 있다. 일부 실시예에서, 유전체 층(106)은 폴리벤즈옥사졸(polybenzoxazole (PBO)), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene (BCB)) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(106)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass (PSG)), 보로실리케이트 유리(borosilicate glass (BSG)), 붕소 도핑 포스포실리케이트 유리(boron-doped phosphosilicate glass (BPSG)) 등과 같은 산화물 등으로 형성된다. 유전체 층(106)은 스핀 코팅, 화학적 기상 퇴적(chemical vapor deposition (CVD)), 라미네이팅 등 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다.
유전체 층(106)은 그 후 패터닝되어 시드 층(104)의 부분을 노출시키는 개구부(108)이 형성될 수 있다. 패터닝은 유전체 층(106)이 감광성 재료일 때 유전체 층(106)을 광에 노출시키는 것 또는, (예컨대, 이방성 에칭을 사용하는)에칭에 의해 허용가능한 프로세스에 의해 수행될 수 있다. 유전체 층(106)이 감광성 재료이면, 유전체 층(106)은 노출 후에 현상될 수 있다. 개구부(108)가 형성된 후에 유전체 층(106)을 경화시키기 위해 경화 프로세스가 적용될 수 있다. 대안적으로, 유전체 층(106)은 다른 방법(예컨대, 에칭, 레이저 드릴링 등)을 사용하여 패터닝될 수 있다.
도 4에서, 개구부(108)에 임의적인 프리-솔더(pre-solder) 영역(110)이 형성된다. 일부 실시예에서, 프리-솔더 영역(110)은 Sn-Ag, Sn-Cu, Sn-Ag-Cu, 이들의 조합 등을 포함할 수 있다. 프리-솔더 영역(100)은 시드 층(104)의 노출된 부분을 사용하여 개구부(108)의 전기 도금을 통해 형성될 수 있다. 대안적으로, 프리-솔더 영역(110)은 픽 앤 플레이스 툴(pick and place tool)을 이용한 볼 드롭 프로세스, 마운팅 프로세스 등을 사용하여 형성될 수 있다. 이러한 실시예에서, 시드 층(104)은 생략될 수 있다.
도 5a에서, 유전체 층(106) 및 프리-솔더 영역(110) 위에 유전체 층(112) 및 금속화 패턴(114)이 형성된다. 금속화 패턴(114)은 유전체 층(112) 내의 도전성 필라(114A)와 유전체 층(112) 위의 도전성 필라(114B)를 포함할 수 있다. 일부 실시예에서, 금속화 패턴(114)은 또한 도전성 패드에 전기적으로 연결되는 재분배 라인(redistribution line (RDL))을 포함한다. 이러한 실시예에서, 금속화 패턴(114)의 RDL은 유전체 층(112)의 상부 표면 상의 전력 또는 그라운드 신호를 전기적으로 재분배한다.
일부 실시예에서, 유전체 층(112)은 폴리벤즈옥사졸(polybenzoxazole (PBO)), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene (BCB)) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(112)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass (PSG)), 보로실리케이트 유리(borosilicate glass (BSG)), 붕소 도핑 포스포실리케이트 유리(boron-doped phosphosilicate glass (BPSG)) 등과 같은 산화물 등으로 형성된다. 유전체 층(112)은 스핀 코팅, 화학적 기상 퇴적(chemical vapor deposition (CVD)), 라미네이팅 등 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 유전체 층(112)의 재료는 유전체 층(106)의 재료와 동일하거나 상이할 수 있다.
형성된 후에는, 유전체 층(112)이 패터닝되어 프리-솔더 영역(110)의 부분을 노출시키는 개구부를 형성한다. 패터닝은 유전체 층(112)이 감광성 재료일 때 유전체 층(112)을 광에 노출시키는 것 또는 예컨대, 이방성 에칭을 사용하는 에칭에 의해 허용가능한 프로세스에 의해 형성될 수 있다. 유전체 층(112)이 감광성 재료이면, 유전체 층(112)은 노출 후에 현상될 수 있다. 개구부가 형성된 후에 유전체 층(112)을 경화시키기 위해 경화 프로세스가 적용될 수 있다. 대안적으로, 유전체 층(112)은 다른 방법(예컨대, 에칭, 레이저 드릴링 등)을 사용하여 패터닝될 수 있다.
그 후, 금속화 패턴(114)이 형성된다. 금속화 패턴(114)를 형성하는 일 예로서, 유전체 층(112) 위에 시드 층(도시되지 않음)이 형성될 수 있다. 시드 층은 유전체 층(112)의 개구부의 측벽 및 하부 표면 상에 더 형성될 수 있다. 일부 실시예에서, 시드 층은 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(114)에 대응한다. 패터닝은 포토레지스트를 통해 개구부를 형성하여 시드 층을 노출시킨다. 도전성 재료가 포토레지스트의 개구부들 내에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들이 제거된다. 포토레지스트는, 예컨대 산소 플라스마 등을 사용하는, 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 포토레지스트가 일단 제거되면, 습식 또는 건식 에칭 등의, 허용가능한 에칭 프로세스를 사용하여, 시드 층의 노출된 부분들이 제거된다. 시드 층 및 도전성 재료의 남아 있는 부분은 금속화 패턴(114)을 형성한다.
도 5b는 유전체 층(106) 및 프리-솔더 영역(110)이 생략된 대안적인 실시예를 나타낸다. 이러한 실시예에서, 유전체 층(112) 및 금속화 패턴(114)은 시드 층(104) 상에 직접 형성될 수 있다. 금속화 패턴(114)은 도 5a와 관련하여 앞서 설명된 바와 같이 형성될 수 있다. 대안적으로, 유전체 층(106)은 박리 층(102) 상에 직접 형성될 수 있고, 시드 층(104)은 유전체 층(112)이 퇴적 및 패터닝된 후에 유전체 층(112) 상 및 내에 퇴적될 수 있다. 이러한 실시예에서, 시드 층(104)은 시드 층으로서의 역할을 하여 금속화 패턴(114)을 형성하고, 여기서 별개의 시드 층이 요구되지 않는다.
도 6에서, 도전성 커넥터(71)를 통해 하나 이상의 인터커넥트 디바이스(50)(예컨대, 도 1 참조)가 금속화 패턴(114)에 본딩된다. 예를 들어, 도전성 커넥터(71)의 솔더 영역은 플립 칩 본딩 프로세스를 사용하여 금속화 패턴(114)에 본딩될 수 있다. 도전성 커넥터(71)의 솔더 영역을 금속화 패턴(114)에 접착시키기 위해 리플로 프로세스(reflow process)가 적용될 수 있다. 비록 도 6은 도전성 커넥터(71)이 솔더 영역만 포함하는 것을 나타내고 있으나, 다른 실시예에서, 도전성 커넥터(71)은 상이한 구성을 가질 수 있다. 예를 들어, 도전성 커넥터(71)은 도전성 필라 상에 배치된 솔더 영역(예컨대, 도 1 및 도 14b의 도전성 필라(70) 상의 솔더 영역(72) 참조)을 포함할 수 있다. 인터커넥트 디바이스(50)는 인터포저 구조체(200)에 후속 본딩되는 디바이스 다이 사이의 전기적 연결을 제공하는 데 사용된다(도 14a 및 도 14b 참조).
또한, 도 6에도 도시된 바와 같이, 도전성 커넥터(116)를 통해 수동 디바이스 또한 금속화 패턴(114)에 본딩될 수 있다. 예를 들어, 도전성 커넥터(116)는 플립 칩 본딩 프로세스를 사용하여 금속화 패턴(114)에 본딩될 수 있는 솔더 영역을 포함할 수 있다. 도전성 커넥터(116)의 솔더 영역을 금속화 패턴(114)에 접착시키기 위해 리플로 프로세스가 적용될 수 있다.
수동 디바이스는 인터커넥트 디바이스(50)와 유사할 수 있다. 예를 들어, 수동 디바이스(52)는 기판(예컨대, 기판(60)과 유사한 기판), 기판에 형성된 인터커넥트 구조체(예컨대, 인터커넥트 구조체(62)와 유사한 인터커넥트 구조체), 및 도전성 커넥터(116)(예컨대, 도전성 커넥터(71)과 유사한 도전성 커넥터)를 포함할 수 있다. 도전성 커넥터(116)는 수동 디바이스(52)의 인터커넥트 구조체의 전기적 라우팅에 전기적 연결을 제공할 수 있다. 수동 디바이스(52)의 인터커넥트 구조체의 전기적 라우팅은 패터닝되어 하나 이상의 수동 회로 요소(예컨대, 커패시터(들), 저항기(들), 인덕터(들) 등 또는 이들의 조합)를 제공할 수 있다. 수동 디바이스(52)에는 임의의 능동 디바이스(예컨대, 트랜지스터)가 없을 수 있다.
비록 도 6에는 인터커넥트 디바이스(50) 하나 및 수동 디바이스(52) 하나만 도시되어 있지만, 임의의 수의 인터커넥트 디바이스(50) 및/또는 수동 디바이스(52)가 금속화 패턴(114)에 본딩될 수 있다. 또한, 수동 디바이스(52)는 임의적인 것이고 패키지 구성에 따라 생략될 수 있다. 예를 들어, 수동 디바이스(52)는 다른 실시예의 부가의 인터커넥트 디바이스(50)로 대체될 수 있다.
도 6을 계속 참조하면, 도전성 커넥터(71, 116) 주변에 언더필(118)이 퇴적될 수 있다. 언더필(118)은 인터커넥트 디바이스(50) 및 수동 디바이스(52)가 부착된 후에 모세관 유동 프로세스에 의해 형성되거나, 인터커넥트 디바이스(50) 및 수동 디바이스(52)가 부착되기 전의 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필(118)은 인터커넥트 디바이스(50)와 금속화 패턴(114)/유전체 층(112) 사이에 퇴적될 수 있다. 언더필(118)은 인터커넥트 디바이스(52)와 금속화 패턴(114)/유전체 층(112) 사이에 더 퇴적될 수 있다. 비록 도 6은 각각의 인터커넥트 디바이스(50)와 수동 디바이스(52) 사이의 언더필(118)의 개별적인 부분을 도시하고 있지만, 언더필(118)은 다른 실시예의 인터커넥트 디바이스(50) 및 수동 디바이스(52) 아래에서 연속적으로 연장될 수 있다.
도 7에서, 금속화 패턴(114) 위에 관통 비아(120)가 형성될 수 있다. 관통 비아(120)을 형성하는 일 예에서, 금속화 패턴(114) 상에 포토레지스트가 형성 및 패터닝된다. 포토레지스트는 인터커넥트 디바이스(50) 및 수동 디바이스(52)를 매립할 수 있다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 관통 비아(120)에 대응한다. 패터닝은 포토레지스트를 관통하여 개구부를 형성하여 금속화 패턴(114)을 노출시킨다. 포토레지스트의 개구부 내와 금속화 패턴(114)의 노출된 부분 상에 도전성 재료가 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 그 후, 포토레지스트는 제거된다. 포토레지스트는, 산소 플라스마 등을 사용하는 등의, 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 도전성 재료는 관통 비아(120)을 형성한다. 도 7에서, 관통 비아(120)는 인터커넥트 디바이스(50) 및 수동 디바이스(52)의 상부 표면보다 더 높게 연장된다. 다른 구성 또한 가능하다.
도 8에서, 인터커넥트 디바이스(50), 수동 디바이스(52), 및 관통 비아(120) 위 및 주변에 유전체 막(122)이 형성된다. 유전체 막(122)은 인터커넥트 디바이스(50), 수동 디바이스(52), 및 관통 비아(120) 사이의 갭들을 메울 수 있고, 인터커넥트 디바이스(50), 수동 디바이스(52), 및 관통 비아(120)를 더 매립할 수 있다. 일부 실시예에서, 유전체 막(122)은 폴리벤즈옥사졸(polybenzoxazole (PBO)), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene (BCB)) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 막(122)은 필러 재료(예컨대, 실리콘 산화물)를 포함하거나 포함하지 않을 수 있는 언더필이다. 다른 실시예에서, 유전체 막(122)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass (PSG)), 보로실리케이트 유리(borosilicate glass (BSG)), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass (BPSG)) 등과 같은 산화물 등으로 형성된다. 유전체 막(122)은 임의의 허용가능한 퇴적 프로세스(예컨대, 라미네이션, 스핀 코팅, CVD 등, 또는 이들의 조합)에 의해 형성될 수 있다. 선택적으로, 유전체 막(122)은 퇴적 후에 경화될 수 있다. 다른 실시예에서, 유전체 막(122)은 압축 몰딩, 트랜스퍼 몰딩, 라미네이션 등에 의해 적용될 수 있는 몰딩 화합물, 에폭시 등으로 대체될 수 있다.
도 9에서, 유전체 막(122) 상에 평탄화 프로세스가 수행되어 관통 비아(120)를 노출시킨다. 평탄화 프로세스는 또한 관통 비아(120)의 재료를 제거할 수 있다. 평탄화 프로세스 후에 관 비아(120) 및 유전체 막(122)의 상부 표면이 동일 평면에 있을 수 있다. 예를 들어, 평탄화 프로세스는 화학적 기계적 폴리싱(chemical-mechanical polish (CMP)), 그라인딩 프로세스 등일 수 있다. 일부 실시예에서, 예컨대 만약 유전체 막(122)가 퇴적된 후에 관통 비아(120)가 이미 노출되면, 평탄화는 생략될 수 있다.
도 10에서, 유전체 막(122), 관통 비아(120), 인터커넥트 디바이스(50), 및 수동 디바이스(52) 위에 인터커넥트 구조체(136)가 형성된다. 도시된 실시예에서, 인터커넥트 구조체(136)는 유전체 층(124, 128, 132, 138) 및 금속화 패턴(126, 130, 134)을 포함한다(때로는, 재분배 층 또는 재분배 라인으로 지칭됨). 구체적으로, 유전체 층(124)는 유전체 막(122) 위에 형성되고, 유전체 층(128)은 유전체 층(124) 및 금속화 패턴(126) 위에 형성되며, 유전체 층(132)은 유전체 층(128) 및 금속화 패턴(130) 위에 형성되며, 유전체 층(138)은 유전체 층(132) 및 금속화 패턴(134) 위에 형성된다. 또한, 유전체 층(132)를 통해 금속화 패턴(134)의 비아 부분이 연장되고, 유전체 층(128)을 통해 금속화 패턴(130)의 비아 부분이 연장되며, 유전체 층(124)을 통해 금속화 패턴(126)의 비아 부분이 연장된다.
유전체 층(124, 128, 132, 138)은 유전체 층(112)과 유사한 재료 및 프로세스를 사용하여 형성될 수 있고, 유전체 층(124, 128, 132)의 부가의 설명은 간략성을 위해 생략된다.
금속화 패턴(126, 130, 134)은 유전체 층(114)과 유사한 재료 및 프로세스를 사용하여 형성될 수 있고, 유전체 층(126, 130, 134)의 부가의 설명은 간결화를 위해 생략된다. 금속화 패턴(126, 130, 134)은 그 금속화 패턴(126, 130, 134)을 금속화 패턴(114), 인터커넥트 디바이스(50), 및 수동 디바이스(52)에 전기적으로 연결시키는 관통 비아(120)에 전기적으로 연결될 수 있다. 금속화 패턴(126, 130, 134)은 완성된 패키지(250)(도 14a 및 도 14b 참조)의 신호 라우팅, 전력 라인, 및/또는 그라운드 라인을 제공하는 도전성 라인을 제공할 수 있다. 일부 실시예에서, 하나 이상의 금속화 패턴(126, 130, 134)은 파인-피치 라우팅을 위한 파인-피치 도전성 라인을 포함할 수 있다. 예를 들어, 하나 이상의 금속화 패턴(126, 130, 134)의 피치는 약 20 ㎛ 내지 100 ㎛의 범위일 수 있다.
제2 인터커넥트 구조체(136)가 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있음을 이해해야 한다. 더 많은 유전체 층 및 금속화 패턴이 형성되어야 하는 경우, 위에서 논의된 것과 유사한 단계 및 프로세스가 반복될 수 있다. 금속화 패턴들은 도전성 라인들 및 도전성 비아들을 포함할 수 있다. 도전성 비아들은, 금속화 패턴들의 형성 중에, 하부의 유전체 층의 개구부 내에 시드 층 및 금속화 패턴의 도전성 재료를 형성함으로써, 형성될 수 있다. 그러므로, 도전성 비아는 다양한 도전성 라인을 상호연결 및 전기적으로 연결할 수 있다.
도 11에서, 일부 실시예들에 따라, 제2 인터커넥트 구조체(136)에 대한 외부 연결을 위해 언더-범프 금속화부(under-bump metallization (UBM))(140) 및 도전성 커넥터(142)가 형성된다. UBM(140)을 형성하는 일 예에서, 유전체 층(138)은 먼저 패터닝되어 금속화 패턴(134)의 부분을 노출시키는 개구부를 형성한다. 패터닝은 허용가능한 프로세스를 사용하여, 예컨대 유전체 층(138)이 감광성 재료일 때 유전체 층(138)을 노출시키거나 (예컨대, 이방성 에칭을 사용하는)에칭을 행함으로써 수행될 수 있다. 유전체 층(138)이 감광성 재료이면, 그 유전체 층(138)은 노출 후에 현상될 수 있다.
UBM(140)은 유전체 층(138)의 주 표면 상에 있고 유전체 층(138)의 주 표면을 따라 연장되는 범프 부분을 가지며, 금속화 패턴(134)을 물리적으로 및 전기적으로 연결하기 위해 유전체 층(142)을 관통하여 연장되는 비아 부분을 갖는다. 그 결과, UBM(140)은 금속화 패턴(134)에 전기적으로 연결된다. UBM(140)은 금속화 패턴(134)과 동일한 재료로 형성되고, 유사 프로세스(예컨대, 도금)를 사용하여 형성될 수 있다. 일부 실시예에서, UBM(140)은 금속화 패턴(134)와 상이한 크기(예컨대, 너비, 두께 등)를 갖는다.
일부 실시예에 따라, 도전성 커넥터(142)는 그 후 UBM(140) 상에 형성된다. 도전성 커넥터(142)는, 예컨대 볼 그리드 어레이(BGA) 커넥터, 솔더 볼(solder ball), 금속 필라(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성 범프 등일 수 있다 . 도전성 커넥터(142)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(142)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더의 층을 초기에 형성함으로써 형성된다. 솔더의 층이 이 구조체 상에 일단 형성되었으면, 재료를 원하는 범프 형상들로 정형하기 위해 리플로가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(142)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라는 납을 포함하고 있지 않을 수 있고(solder free), 실질적으로 수직인 측벽들을 가질 수 있다. 일부 실시예에서, 금속 필라의 상부에 금속 캡 층이 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 도전성 커넥터(142)는 솔더 영역(72)보다 클 수 있다(예컨대, 피치가 더 클 수 있다). 따라서, 인터커넥트 디바이스(50) 및 수동 디바이스(52)를 내포하는 인터포저 구조체(200)가 형성된다. 일부 실시예에서, 인터포저 구조체(200) 전체에 능동 디바이스가 없을 수 있다.
도 12a 내지 14b는 인터포저 구조체(200)를 코어 기판(152)에 본딩하는 중간 단계 뿐만 아니라 디바이스 다이를 인터포저 구조체(200)에 본딩하는 중간 단계를 나타내고 있다. 따라서, 반도체 패키지(250)가 형성된다.
도 12a 및 도 12b에서, 캐리어 기판(100)을 인터포저 구조체(200)으로부터 분리(또는 “디본딩(de-bond)”하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 디본딩은 박리 층(102)이 광의 열로 인해 분해되고 캐리어 기판(100)이 제거될 수 있도록 레이저 광 또는 UV 광과 같은 광을 박리 층(102) 상에 투사하는 과정을 포함한다.
이 구조체는 그 후 뒤집혀(flipped over) 코어 기판(152) 상에 본딩된다. 코어 기판(152)은 구리 클래딩 에폭시 함침 유리 천 라미네이트(copper-clad epoxy-impregnated glass-cloth laminate), 구리 클래딩 폴리이미드 함침 유리 천 라미네이트(copper-clad polyimide-impregnated glass-cloth laminate) 등과 같은 금속 클래딩 절연 베이스 재료일 수 있다. 예를 들어, 코어 기판(144)은 베이스 재료(144)의 양 표면 상에 금속 클래딩 층(146, 148)을 포함할 수 있다. 금속 클래딩 층(146, 148)은 패터닝되어 베이스 재료(144)의 상부 및 하부 표면 상의 전기적 라우팅을 제공할 수 있다. 습식 에칭, 레이저 에칭 등과 같은 임의의 적합한 프로세스를 사용하여 금속 클래딩 층(146, 148)을 패터닝하는 단계가 수행될 수 있다. 도전성 커넥터(142)는, 예컨대 플립 칩 본딩 프로세스를 사용하여 금속 클래딩 층에 직접 본딩될 수 있다. 일부 실시예에서, 코어 기판(152)의 금속 클래딩 층(146)과 인터포저 구조체(200)의 도전성 커넥터(142) 사이에는 개재 층(예컨대, 빌드업 층)이 형성되지 않는다.
코어 기판(144)은 베이스 재료(144)를 통해 연장되는 관통 비아(150)를 더 포함할 수 있다. 관통 비아(150)를 형성하는 일 예로서, 기계적 드릴링 또는 밀링 프로세스를 사용하여 베이스 재료를 관통하여 개구부가 형성된다. 그 다음, 개구부는 금속 재료, 예컨대 전기화학적 도금 프로세스를 사용하여 금속 재료로 도금될 수 있다. 일부 실시예에서, 금속 재료는 구리를 포함할 수 있다. 개구부의 도금은 코어 기판(144)의 일 면에서 타 면으로의 전기적 연결을 제공하기 위해 관통 비아(150)를 형성할 수 있다. 도금 후, 베이스 재료를 통한 개구부의 남아 있는 부분은 절연성 재료로 임의적으로 메워질 수 있다.
인터포저 구조체(200)를 뒤집으면 시드 층(104)이 노출된다. 도 12a는 유전체 층(106) 및 프리-솔더 영역(110)이 인터포저 구조체(200)에 포함되는 실시예를 나타내고 있다. 도 12b는 유전체 층(106) 및 프리-솔더 영역(110)이 생략되어 시드 층(104)이 유전체 층(112) 및 금속화 패턴(114)에 접촉하는 대안적인 실시예를 나타내고 있다.
도 13a 및 도 13b에서, 시드 층(104) 및 유전체 층(106)(존재하는 경우)은, 예컨대 플라스마 에칭 프로세스, 습식 에칭 프로세스 등의 적합한 프로세스를 사용하여 제거된다. 도 12a의 실시예에 대응하는 도 13a에서, 유전체 층(106)은 프리-솔더 영역(110)을 노출시키도록 제거된다. 이 실시예에서, 유전체 층(106)을 제거하는 데에는 프리-솔더 영역(110)보다 더 빠른 속도로 유전체 층(106)을 선택적으로 에칭하는 에칭 프로세스를 사용할 수 있다. 도 12b의 실시예에 대응하는 도 13b에서, 시드 층(104)은 금속화 패턴(114)을 노출시키도록 제거된다.
도 14a 및 도 14b에서, 도전성 커넥터(99)를 통해 금속화 패턴(114)에 디바이스 다이(54A, 54B)가 본딩된다. 예를 들어, 도전성 커넥터(99)은 플립 칩 본딩 프로세스를 사용하여 금속화 패턴(114)에 본딩될 수 있는 솔더 영역을 포함할 수 있다. 도전성 커넥터(99)의 솔더 영역을 금속화 패턴(114)에 접착시키기 위해 리플로 프로세스가 적용될 수 있다. 일부 실시예에서, 도전성 커넥터(99)는 솔더 영역(72)과 동일한 크기일 수 있다(예컨대, 동일한 피치를 가질 수 있다). 일부 실시예에서, 도전성 커넥터(99)는 도전성 커넥터(142)보다 더 작을 수 있다(예컨대, 더 작은 피치를 가질 수 있다). 도 14a는 인터커넥트 디바이스(50)의 도전성 커넥터(71)가 솔더 영역(72)만 포함하는 실시예를 나타내고 있다. 도 14b는 인터커넥트 디바이스(50)의 도전성 커넥터(71)가 도전성 필라(70) 상에 배치된 솔더 영역(72)를 포함하는 대안적인 실시예를 나타내고 있다.
디바이스 다이(54A, 54B)는 인터커넥트 디바이스(50)와 유사할 수 있다. 예를 들어, 도 15는 디바이스 다이(54)(예컨대, 디바이스 다이(54A, 54B))의 상세도를 나타내고 있다. 디바이스 다이(54)는 기판(82)(예컨대, 기판(60)과 유사한 기판), 기판 상에 형성된 인터커넥트 구조체(90)(예컨대, 인터커넥트 구조체(62)와 유사한 인터커넥트 구조체), 패드(92)(예컨대, 패드(68)와 유사한 패드), 및 도전성 커넥터(99)(예컨대, 도전성 커넥터(71)와 유사한 도전성 커넥터)를 포함할 수 있다. 그러나, 인터커넥트 디바이스(50)와 달리, 디바이스 다이(54)는 기판(82)의 상부 표면 상의 능동 디바이스(84)(예컨대, 트랜지스터)를 포함한다. 능동 디바이스(84)는 유전체 층(86)에 형성되고, 도전성 비아(88)에 의해 전기적 라우팅(91)에 전기적으로 연결된다. 인터커넥트 구조체(90)의 전기적 라우팅(91)은 회로 구조체를 포함할 수 있다. 예를 들어, 디아스 다이(54)는 로직 다이(예컨대, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-chip), AP(application processor), 마이크로제어기 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이), RF(radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이), 프런트 엔드(front-end) 다이(예컨대, AFE(analog front-end) 다이) 등, 다기능 다이, 또는 이들의 조합일 수 있다.
도 14a를 다시 참조하면, 로직 다이(54A) 및 메모리 다이(54B)는 금속화 패턴(114)에 연결되는 플립 칩이다. 인터커넥트 디바이스(50)는 로직 다이(54A) 및 메모리 다이(54B) 둘 다에 전기적으로 연결되고, 로직 다이(54A)와 메모리 다이(54B) 사이에 미세한 피치의 전기적 인터커넥트를 제공한다. 다양한 실시예에서, 인터커넥트 디바이스(50)는 인터포저 구조체(200)에 본딩되는 인접 디바이스 다이(54) 사이에서 고속 라우팅을 허용할 수 있다. 또한, 수동 디바이스(52)는 로직 다이(54A) 및/또는 메모리 다이(54B)에 전기적으로 연결된다. 인터포저 구조체(200) 내에 수동 디바이스(52)를 배치함으로써, 수동 디바이스(62)와 디바이스 다이(54) 사이의 거리가 감소하여, 완성된 패키지의 전기적인 성능이 개선될 수 있다.
하나의 로직 다이(54A) 및 하나의 메모리 다이(54B) 만이 도 14a 및 도 14b에 도시되어 있으나, 임의의 수의 인터커넥트 디바이스(50)가 금속화 패턴(114)에 본딩될 수 있다. 또한, 다른 유형의 디바이스 다이(54)도 금속화 패턴(114)에 본딩될 수 있다. 예를 들어, 도 16은 인터포저 구조체(200)에 본딩되는 다이(54)의 평면도(top down view)를 나타내고 있다. 다이(54)는 로직 다이(54A), 메모리 다이(54B), 다기능 다이(54C) 등을 포함한다. 다른 실시예에서는 다른 구성도 또한 가능하다. 하나 이상의 인터커넥트 디바이스(50)는 인터포저 구조체(200)에 본딩되는 디바이스 다이(54) 중 인접한 것들 사이에 전기적인 연결을 제공할 수 있다.
도 14a 및 도 14b를 다시 참조하면, 도전성 커넥터(99) 주변에 언더필(156)이 퇴적될 수 있다. 언더필(156)은 디바이스 다이(54)가 부착된 후에 모세관 유동 공정에 의해 형성되거나, 디바이스 다이(54)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필(156)은 디바이스 다이(54)와 인터포저 구조체(200) 사이에 배치될 수 있다. 비록 도 14a 및 도 14b에는 각각의 디바이스 다이(54) 아래에 언더필(156)의 분리된 부분을 나타내고 있지만, 언더필(156)은 다른 실시예에서 다수의 디바이스 다이(54) 아래에서 연속적으로 연장될 수 있다.
또한 도 14a 및 14b에서 예시된 바와 같이, 코어 기판(152)의 금속 클래딩 층(148) 상에 도전성 커넥터(154)가 형성된다. 도전성 커넥터(154)는 완성된 패키지를 패키지 기판, 마더보드 등과 같은 다른 구조체에 본딩시키는 데 사용될 수 있다. 도전성 커넥터(154)는, 예컨대 BGA 커넥터, 솔더 볼, 금속 필라, C4 범프, 마이크로 범프, ENEPIG로 형성된 범프 등일 수 있다. 도전성 커넥터들(154)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예에서, 도전성 커넥터(154)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더의 층을 초기에 형성함으로써 형성된다. 솔더의 층이 이 구조체 상에 일단 형성되었으면, 재료를 원하는 범프 형상들로 정형하기 위해 리플로가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(154)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필라와 같은)금속 필라를 포함한다. 금속 필라는 납이 없고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 필라의 상부에 금속 캡 층이 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 도전성 커넥터(154)는 도전성 커넥터(142)보다 더 클 수 있다(예컨대, 더 큰 피치를 가질 수 있다). 따라서, 다양한 실시예들에 따라 패키지(250)가 형성될 수 있다.
다른 피처 및 프로세스 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조체는 물론 최종 구조체에 대해서 수행될 수 있다. 또한, 본 명세서에 개시된 구조체들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 노운 굿 다이들(known good dies)의 중간 검증을 포함하는 테스트 방법론들과 관련하여 사용될 수 있다.
패키지(250)는 인터포저 구조체에 본딩되는 컴포넌트(예컨대, 디바이스 다이(54)) 사이의 전기 신호의 개선된 고속 전송을 제공하도록 인터커넥트 디바이스(50)의 내포를 허용한다. 인터커넥트 디바이스(50)의 내포는 패키지(250)의 고속 동작을 개선시킬 수 있다. 디바이스 다이들을 인터포저 구조체에 직접적으로 본딩함으로써, 비싼 디바이스를 별도로 패키징하는 데 있어서의 수율 손실이 감소될 수 있다. 게다가, 수동 디바이스를 인터포저 구조체 내에 집적함으로써, 전력/삽입 손실이 감소되고/감소되거나 회로 속도가 증가될 수 있고, 이에 의해 패키지 성능을 강화할 수 있다. 수동 디바이스를 디바이스 다이들과 근접하게 배치함으로써 이득도 또한 얻을 수 있다.
일부 실시예에 따라, 패키지는 임의의 능동 디바이스가 없는 인터포저 구조체를 포함한다. 인터포저 구조체는 인터커넥트 디바이스; 인터커넥트 디바이스를 둘러싸는 유전체 막; 및 인터커넥트 디바이스에 본딩되는 제1 금속화 패턴을 포함한다. 패키지는 제1 금속화 패턴의, 인터커넥트 디바이스와는 반대 측에 본딩되는 제1 디바이스 다이 및 제1 금속화 패턴의, 제1 디바이스 다이와는 동일한 측에 본딩되는 제2 디바이스 다이를 더 포함한다. 인터커넥트 디바이스는 제1 디바이스 다이를 제2 디바이스 다이에 전기적으로 연결시킨다. 일부 실시예에서, 인터포저 구조체는 제1 금속화 패턴의, 인터커넥트 디바이스와는 동일한 측에 본딩되는 수동 디바이스를 더 포함하고, 수동 디바이스는 제1 디바이스 다이 또는 제2 디바이스 다이와 전기적으로 연결된다. 일부 실시예에서, 인터커넥트 디바이스는 제1 금속화 패턴에 본딩되는 플립 칩이다. 일부 실시예에서, 인터커넥트 디바이스는 반도체 기판; 및 반도체 기판 상의 제1 인터커넥트 구조체를 포함하고, 제1 인터커넥트 구조체는 제1 디바이스 다이와 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는 전기적 라우팅을 포함한다. 일부 실시예에서, 전기적 라우팅의 피치는 0.1 ㎛ 내지 5 ㎛의 범위이다. 일부 실시예에서, 인터포저 구조체는 제1 금속화 패턴과는 반대 측 상의 제2 인터커넥트 구조체; 및 유전체 막을 통해 연장되는 관통 비아를 더 포함하고, 관통 비아는 제2 인터커넥트 구조체를 제1 금속화 패턴에 전기적으로 연결시킨다. 일부 실시예에서, 제1 디바이스 다이 및 제2 디바이스 다이는 제1 금속화 패턴에 각각 직접 본딩된다.
일부 실시예에 따라, 패키지는 능동 디바이스가 없는 인터포저로서, 반도체 기판과, 반도체 기판 상의 제1 인터커넥트 구조체를 포함하는 인터커넥트 디바이스와, 수동 디바이스와, 인터커넥트 디바이스 및 수동 디바이스를 매립하는 유전체 막과, 유전체 막, 인터커넥트 디바이스, 및 수동 디바이스 위의 제1 금속화 패턴을 포함하고, 인터커넥트 디바이스는 제1 솔더 영역에 의해 제1 금속화 패턴의 제1 표면에 본딩되고, 수동 디바이스는 제2 솔더 영역에 의해 제1 금속화 패턴의 제1 표면에 본딩되는 인터포저; 제3 솔더 영역에 의해 제1 금속화 패턴의 제2 표면에 직접 본딩되고, 제1 금속화 패턴의 제1 표면은 제1 금속화 패턴의 제2 표면과 반대쪽에 있는 제1 디바이스 다이; 제4 솔더 영역에 의해 제1 금속화 패턴의 제2 표면에 직접 본딩되고, 제1 인터커넥트 구조체에 있어서의 전기적 라우팅은 제1 디바이스 다이와 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는 제2 디바이스 다이; 및 인터포저의, 제1 디바이스 다이 및 제2 디바이스 다이와는 반대 측에 직접 본딩하는 코어 기판을 포함한다. 일부 실시예에서, 수동 디바이스는 제1 디바이스 다이 또는 제2 디바이스 다이에 전기적으로 연결된다. 일부 실시예에서, 인터포저는 유전체 막의, 제1 금속화 패턴과는 반대 측 상의 제2 인터커넥트 구조체; 유전체 막을 관통하여 연장되는 제1 관통 비아로서, 제1 관통 비아는 제2 인터커넥트 구조체를 제1 금속화 패턴에 전기적으로 연결시키는 것인, 제1 관통 비아; 및 제2 인터커넥트 구조체의, 제1 관통 비아와는 반대 측 상의 제5 솔더 영역을 더 포함한다. 일부 실시예에서, 코어 기판은 절연 코어 재료; 절연 코어 재료의 제1 측 상의 제1 금속 클래딩 층; 절연 코어 재료의 제1 측과 반대쪽에 있는 절연 코어 재료의 제2 측 상의 제2 금속 클래딩 층; 및 절연 코어 재료를 관통하여 연장되는 제2 관통 비아를 포함하고, 제2 관통 비아는 제1 금속 클래딩 층을 제2 금속 클래딩 층에 전기적으로 연결시킨다. 일부 실시예에서, 인터포저의 제5 솔더 영역은 제1 금속 클래딩 층과 직접 본딩된다. 일부 실시예에서, 패키지는 제2 금속 클래딩 층에 직접 접촉하는 제6 솔더 영역을 더 포함한다. 일부 실시예에서, 인터포저는 제1 솔더 영역 주변의 제1 언더필; 및 제2 솔더 영역 주변의 제2 언더필을 더 포함한다. 일부 실시예에서, 제1 언더필은 제2 언더필과 물리적으로 분리된다. 일부 실시예에서, 패키지는 제3 솔더 영역 주변의 제3 언더필; 및 제4 솔더 영역 주변의 제4 언더필을 더 포함한다.
일부 실시예에 따라, 방법은 임의의 능동 디바이스가 없는 인터커넥트 디바이스를 제1 금속화 패턴의 제1 표면에 본딩시키는 단계; 임의의 능동 디바이스가 없는 수동 디바이스를 제1 금속화 패턴의 제1 표면에 본딩시키는 단계; 인터커넥트 디바이스 및 수동 디바이스를 유전체 막에 매입하는 단계; 제1 디바이스 다이를 제1 표면과 반대쪽에 있는 제1 금속화 패턴의 제2 표면에 본딩시키는 단계; 및 제2 디바이스 다이를 제1 금속화 패턴의 제2 표면에 본딩시키는 단계를 포함하고, 인터커넥트 디바이스는 제1 디바이스 다이와 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅한다. 일부 실시예에서, 방법은 제1 금속화 패턴 상에 관통 비아를 형성하는 단계; 유전체 막에 관통 비아를 매립하는 단계; 및 유전체 막 위에 인터커넥트 구조체를 형성하는 단계를 포함하고, 관통 비아는 제1 금속화 패턴을 상기 인터커넥트 구조체에 전기적으로 연결시킨다. 일부 실시예에서, 방법은 코어 기판을 인터커넥트 구조체의, 유전체 막과는 반대 측에 본딩시키는 단계를 더 포함한다. 일부 실시예에서, 코어 기판은 절연 코어 재료; 절연 코어 재료의 제1 측 상의 제1 금속 클래딩 층으로서, 인터커넥트 구조체는 제1 금속 클래딩 층에 직접 본딩되는 것인, 제1 금속 클래딩 층; 절연 코어 재료의 제1 측과 반대쪽에 있는 절연 코어 재료의 제2 측 상의 제2 금속 클래딩 층; 및 절연 코어 재료를 관통하여 연장되는 제2 관통 비아를 포함하고, 제2 관통 비아는 제1 금속 클래딩 층을 제2 금속 클래딩 층에 전기적으로 연결시킨다.
전술된 내용은 당업자가 본 개시내용의 양태들을 보다 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한다. 당업자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 인식할 것이다. 또한, 당업자라면 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 개시내용에 다양한 변경, 치환, 및 수정을 행할 수 있다는 것을 이해할 것이다.
실시예
(실시예 1)
패키지로서,
임의의 능동 디바이스(active device)가 없는 인터포저 구조체로서, 인터커넥트 디바이스와, 상기 인터커넥트 디바이스를 둘러싸는 유전체 막과, 상기 인터커넥트 디바이스에 본딩되는 제1 금속화 패턴을 포함하는 인터포저 구조체;
상기 제1 금속화 패턴의, 상기 인터커넥트 디바이스와는 반대 측에 본딩되는 제1 디바이스 다이; 및
상기 제1 금속화 패턴의, 상기 제1 디바이스 다이와는 동일한 측에 본딩되는 제2 디바이스 다이
를 포함하고,
상기 인터커넥트 디바이스는 상기 제1 디바이스 다이를 상기 제2 디바이스 다이에 전기적으로 연결시키는, 패키지.
(실시예 2)
제1실시예에 있어서,
상기 인터포저 구조체는 상기 제1 금속화 패턴의, 상기 인터커넥트 디바이스와는 동일한 측에 본딩되는 수동 디바이스(passive device)를 더 포함하고, 상기 수동 디바이스는 상기 제1 디바이스 다이 또는 상기 제2 디바이스 다이에 전기적으로 연결되는, 패키지.
(실시예 3)
제1실시예에 있어서,
상기 인터커넥트 디바이스는 상기 제1 금속화 패턴에 본딩되는 플립 칩인, 패키지.
(실시예 4)
제1실시예에 있어서,
상기 인터커넥트 디바이스는,
반도체 기판; 및
상기 반도체 기판 상의 제1 인터커넥트 구조체를 포함하고,
상기 제1 인터커넥트 구조체는 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는 전기적 라우팅을 포함하는, 패키지.
(실시예 5)
제4실시예에 있어서,
상기 전기적 라우팅의 피치는 0.1 ㎛ 내지 5 ㎛의 범위인, 패키지.
(실시예 6)
제1실시예에 있어서,
상기 인터포저 구조체는,
상기 유전체 막의, 제1 금속화 패턴과는 반대 측 상에 있는 제2 인터커넥트 구조체; 및
상기 유전체 막을 통해 연장되는 관통 비아를 더 포함하고,
상기 관통 비아는 상기 제2 인터커넥트 구조체를 상기 제1 금속화 패턴에 전기적으로 연결시키는, 패키지.
(실시예 7)
제1실시예에 있어서,
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 상기 제1 금속화 패턴에 각각 직접 본딩되는, 패키지.
(실시예 8)
패키지로서,
능동 디바이스가 없는 인터포저로서,
반도체 기판과, 상기 반도체 기판 상의 제1 인터커넥트 구조체를 포함하는 인터커넥트 디바이스와,
수동 디바이스와,
상기 인터커넥트 디바이스 및 상기 수동 디바이스를 매립하는 유전체 막과,
상기 유전체 막, 상기 인터커넥트 디바이스, 및 상기 수동 디바이스 위의 제1 금속화 패턴을 포함하는 인터포저로서, 상기 인터커넥트 디바이스는 제1 솔더 영역에 의해 상기 제1 금속화 패턴의 제1 표면에 본딩되고, 상기 수동 디바이스는 제2 솔더 영역에 의해 상기 제1 금속화 패턴의 상기 제1 표면에 본딩되는 것인, 인터포저;
제3 솔더 영역에 의해 상기 제1 금속화 패턴의 제2 표면에 직접 본딩되는 제1 디바이스 다이로서, 상기 제1 금속화 패턴의 상기 제1 표면은 상기 제1 금속화 패턴의 상기 제2 표면과 반대쪽에 있는 것인, 제1 디바이스 다이;
제4 솔더 영역에 의해 상기 제1 금속화 패턴의 제2 표면에 직접 본딩되는 제2 디바이스 다이로서, 상기 제1 인터커넥트 구조체에 있어서의 전기적 라우팅은 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는 것인, 제2 디바이스 다이; 및
상기 인터포저의, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이와는 반대 측에 직접 본딩되는 코어 기판
을 포함하는, 패키지.
(실시예 9)
제8실시예에 있어서,
상기 수동 디바이스는 상기 제1 디바이스 다이 또는 상기 제2 디바이스 다이에 전기적으로 연결되는, 패키지.
(실시예 10)
제8실시예에 있어서,
상기 인터포저는,
상기 유전체 막의, 상기 제1 금속화 패턴과는 반대 측 상의 제2 인터커넥트 구조체;
상기 유전체 막을 관통하여 연장되는 제1 관통 비아로서, 상기 제1 관통 비아는 상기 제2 인터커넥트 구조체를 상기 제1 금속화 패턴에 전기적으로 연결시키는 것인, 제1 관통 비아; 및
상기 제2 인터커넥트 구조체의, 상기 제1 관통 비아와는 반대 측 상의 제5 솔더 영역을 더 포함하는, 패키지.
(실시예 11)
제8실시예에 있어서,
상기 코어 기판은,
절연 코어 재료;
상기 절연 코어 재료의 제1 측 상의 제1 금속 클래딩 층;
상기 절연 코어 재료의 상기 제1 측과 반대쪽에 있는 상기 절연 코어 재료의 제2 측 상의 제2 금속 클래딩 층; 및
상기 절연 코어 재료를 관통하여 연장되는 제2 관통 비아를 포함하고,
상기 제2 관통 비아는 상기 제1 금속 클래딩 층을 상기 제2 금속 클래딩 층에 전기적으로 연결시키는, 패키지.
(실시예 12)
제11실시예에 있어서,
상기 인터포저의 제5 솔더 영역이 상기 제1 금속 클래딩 층에 직접 본딩되는, 패키지.
(실시예 13)
제11실시예에 있어서,
상기 제2 금속 클래딩 층에 직접 접촉하는 제6 솔더 영역을 더 포함하는, 패키지.
(실시예 14)
제11실시예에 있어서,
상기 인터포저는,
상기 제1 솔더 영역 주변의 제1 언더필; 및
상기 제2 솔더 영역 주변의 제2 언더필을 더 포함하는, 패키지.
(실시예 15)
제14실시예에 있어서,
상기 제1 언더필은 상기 제2 언더필과 물리적으로 분리되는, 패키지.
(실시예 16)
제11실시예에 있어서,
상기 제3 솔더 영역 주변의 제3 언더필; 및
상기 제4 솔더 영역 주변의 제4 언더필을 더 포함하는, 패키지.
(실시예 17)
방법으로서,
임의의 능동 디바이스가 없는 인터커넥트 디바이스를 제1 금속화 패턴의 제1 표면에 본딩시키는 단계;
임의의 능동 디바이스가 없는 수동 디바이스를 상기 제1 금속화 패턴의 상기 제1 표면에 본딩시키는 단계;
상기 인터커넥트 디바이스 및 상기 수동 디바이스를 유전체 막에 매립하는 단계;
제1 디바이스 다이를 상기 제1 표면과 반대쪽에 있는 상기 제1 금속화 패턴의 제2 표면에 본딩시키는 단계; 및
제2 디바이스 다이를 상기 제1 금속화 패턴의 상기 제2 표면에 본딩시키는 단계
를 포함하고,
상기 인터커넥트 디바이스는 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는, 방법.
(실시예 18)
제17실시예에 있어서,
상기 제1 금속화 패턴 상에 관통 비아를 형성하는 단계;
상기 유전체 막에 관통 비아를 매립하는 단계; 및
상기 유전체 막 위에 인터커넥트 구조체를 형성하는 단계를 포함하고,
상기 관통 비아는 상기 제1 금속화 패턴을 상기 인터커넥트 구조체에 전기적으로 연결시키는, 방법.
(실시예 19)
제18실시예에 있어서,
상기 인터커넥트 구조체의, 상기 유전체 막과는 반대 측에 코어 기판을 본딩시키는 단계를 더 포함하는, 방법.
(실시예 20)
제19실시예에 있어서, 상기 코어 기판은,
절연 코어 재료;
상기 절연 코어 재료의 제1 측 상의 제1 금속 클래딩 층으로서, 상기 인터커넥트 구조체는 상기 제1 금속 클래딩 층에 직접 본딩되는 것인, 제1 금속 클래딩 층;
상기 절연 코어 재료의 상기 제1 측과 반대쪽에 있는 상기 절연 코어 재료의 제2 측 상의 제2 금속 클래딩 층; 및
상기 절연 코어 재료를 관통하여 연장되는 제2 관통 비아를 포함하고,
상기 제2 관통 비아는 상기 제1 금속 클래딩 층을 상기 제2 금속 클래딩 층에 전기적으로 연결시키는, 방법.

Claims (10)

  1. 패키지로서,
    임의의 능동 디바이스(active device)가 없는 인터포저 구조체로서, 인터커넥트 디바이스와, 상기 인터커넥트 디바이스를 둘러싸는 유전체 막과, 상기 인터커넥트 디바이스에 본딩되는 제1 금속화 패턴을 포함하는 인터포저 구조체;
    상기 제1 금속화 패턴의, 상기 인터커넥트 디바이스와는 반대 측에 본딩되는 제1 디바이스 다이; 및
    상기 제1 금속화 패턴의, 상기 제1 디바이스 다이와는 동일한 측에 본딩되는 제2 디바이스 다이
    를 포함하고,
    상기 인터커넥트 디바이스는 상기 제1 디바이스 다이를 상기 제2 디바이스 다이에 전기적으로 연결시키는, 패키지.
  2. 제1항에 있어서,
    상기 인터포저 구조체는 상기 제1 금속화 패턴의, 상기 인터커넥트 디바이스와는 동일한 측에 본딩되는 수동 디바이스(passive device)를 더 포함하고, 상기 수동 디바이스는 상기 제1 디바이스 다이 또는 상기 제2 디바이스 다이에 전기적으로 연결되는, 패키지.
  3. 제1항에 있어서,
    상기 인터커넥트 디바이스는 상기 제1 금속화 패턴에 본딩되는 플립 칩인, 패키지.
  4. 제1항에 있어서,
    상기 인터커넥트 디바이스는,
    반도체 기판; 및
    상기 반도체 기판 상의 제1 인터커넥트 구조체를 포함하고,
    상기 제1 인터커넥트 구조체는 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는 전기적 라우팅을 포함하는, 패키지.
  5. 제1항에 있어서,
    상기 인터포저 구조체는,
    상기 유전체 막의, 제1 금속화 패턴과는 반대 측 상에 있는 제2 인터커넥트 구조체; 및
    상기 유전체 막을 통해 연장되는 관통 비아를 더 포함하고,
    상기 관통 비아는 상기 제2 인터커넥트 구조체를 상기 제1 금속화 패턴에 전기적으로 연결시키는, 패키지.
  6. 패키지로서,
    능동 디바이스가 없는 인터포저로서,
    반도체 기판과, 상기 반도체 기판 상의 제1 인터커넥트 구조체를 포함하는 인터커넥트 디바이스와,
    수동 디바이스와,
    상기 인터커넥트 디바이스 및 상기 수동 디바이스를 매립하는 유전체 막과,
    상기 유전체 막, 상기 인터커넥트 디바이스, 및 상기 수동 디바이스 위의 제1 금속화 패턴을 포함하는 인터포저로서, 상기 인터커넥트 디바이스는 제1 솔더 영역에 의해 상기 제1 금속화 패턴의 제1 표면에 본딩되고, 상기 수동 디바이스는 제2 솔더 영역에 의해 상기 제1 금속화 패턴의 상기 제1 표면에 본딩되는 것인, 인터포저;
    제3 솔더 영역에 의해 상기 제1 금속화 패턴의 제2 표면에 직접 본딩되는 제1 디바이스 다이로서, 상기 제1 금속화 패턴의 상기 제1 표면은 상기 제1 금속화 패턴의 상기 제2 표면과 반대쪽에 있는 것인, 제1 디바이스 다이;
    제4 솔더 영역에 의해 상기 제1 금속화 패턴의 제2 표면에 직접 본딩되는 제2 디바이스 다이로서, 상기 제1 인터커넥트 구조체에 있어서의 전기적 라우팅은 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는 것인, 제2 디바이스 다이; 및
    상기 인터포저의, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이와는 반대 측에 직접 본딩되는 코어 기판
    을 포함하는, 패키지.
  7. 제6항에 있어서,
    상기 수동 디바이스는 상기 제1 디바이스 다이 또는 상기 제2 디바이스 다이에 전기적으로 연결되는, 패키지.
  8. 제6항에 있어서,
    상기 인터포저는,
    상기 유전체 막의, 상기 제1 금속화 패턴과는 반대 측 상의 제2 인터커넥트 구조체;
    상기 유전체 막을 관통하여 연장되는 제1 관통 비아로서, 상기 제1 관통 비아는 상기 제2 인터커넥트 구조체를 상기 제1 금속화 패턴에 전기적으로 연결시키는 것인, 제1 관통 비아; 및
    상기 제2 인터커넥트 구조체의, 상기 제1 관통 비아와는 반대 측 상의 제5 솔더 영역을 더 포함하는, 패키지.
  9. 제6항에 있어서,
    상기 코어 기판은,
    절연 코어 재료;
    상기 절연 코어 재료의 제1 측 상의 제1 금속 클래딩 층;
    상기 절연 코어 재료의 상기 제1 측과 반대쪽에 있는 상기 절연 코어 재료의 제2 측 상의 제2 금속 클래딩 층; 및
    상기 절연 코어 재료를 관통하여 연장되는 제2 관통 비아를 포함하고,
    상기 제2 관통 비아는 상기 제1 금속 클래딩 층을 상기 제2 금속 클래딩 층에 전기적으로 연결시키는, 패키지.
  10. 방법으로서,
    임의의 능동 디바이스가 없는 인터커넥트 디바이스를 제1 금속화 패턴의 제1 표면에 본딩시키는 단계;
    임의의 능동 디바이스가 없는 수동 디바이스를 상기 제1 금속화 패턴의 상기 제1 표면에 본딩시키는 단계;
    상기 인터커넥트 디바이스 및 상기 수동 디바이스를 유전체 막에 매립하는 단계;
    제1 디바이스 다이를 상기 제1 표면과 반대쪽에 있는 상기 제1 금속화 패턴의 제2 표면에 본딩시키는 단계; 및
    제2 디바이스 다이를 상기 제1 금속화 패턴의 상기 제2 표면에 본딩시키는 단계
    를 포함하고,
    상기 인터커넥트 디바이스는 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이에서 신호를 전기적으로 라우팅하는, 방법.
KR1020200142542A 2019-10-29 2020-10-29 반도체 패키지 및 제조 방법 KR20210053233A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020230080272A KR20230098518A (ko) 2019-10-29 2023-06-22 반도체 패키지 및 제조 방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962927344P 2019-10-29 2019-10-29
US62/927,344 2019-10-29
US16/883,186 US11688693B2 (en) 2019-10-29 2020-05-26 Semiconductor packages and method of manufacture
US16/883,186 2020-05-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020230080272A Division KR20230098518A (ko) 2019-10-29 2023-06-22 반도체 패키지 및 제조 방법

Publications (1)

Publication Number Publication Date
KR20210053233A true KR20210053233A (ko) 2021-05-11

Family

ID=75586914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200142542A KR20210053233A (ko) 2019-10-29 2020-10-29 반도체 패키지 및 제조 방법

Country Status (3)

Country Link
US (1) US11688693B2 (ko)
KR (1) KR20210053233A (ko)
CN (1) CN112750810A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022201687A1 (de) 2021-04-23 2022-10-27 SK Hynix Inc. Halbleiterbauelement und herstellungsverfahren eines halbleiterbauelements

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200335443A1 (en) * 2019-04-17 2020-10-22 Intel Corporation Coreless architecture and processing strategy for emib-based substrates with high accuracy and high density
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) * 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11664315B2 (en) * 2021-03-11 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure with interconnection die and method of making same
CN116169037B (zh) * 2023-04-24 2023-08-04 长电集成电路(绍兴)有限公司 一种芯片封装结构的制备方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI347807B (en) 2008-05-13 2011-08-21 Unimicron Technology Corp Electrically interconnect structure and process thereof and circuit board structure
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8952529B2 (en) * 2011-11-22 2015-02-10 Stats Chippac, Ltd. Semiconductor device with conductive layer over substrate with vents to channel bump material and reduce interconnect voids
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9831170B2 (en) * 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9412661B2 (en) 2012-11-21 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming package-on-package structure
US9478474B2 (en) * 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US20160064254A1 (en) * 2014-08-27 2016-03-03 Dyi-chung Hu High density ic package
US9478443B2 (en) * 2014-08-28 2016-10-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package and method of forming the same
US20160172292A1 (en) * 2014-12-16 2016-06-16 Mediatek Inc. Semiconductor package assembly
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US9768145B2 (en) 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US10797038B2 (en) 2016-02-25 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and rework process for the same
US10833052B2 (en) 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
US10872852B2 (en) * 2016-10-12 2020-12-22 Micron Technology, Inc. Wafer level package utilizing molded interposer
US10163802B2 (en) 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
WO2018182597A1 (en) 2017-03-29 2018-10-04 Intel Corporation Microelectronic device with embedded die substrate on interposer
US10630296B2 (en) * 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US11348897B2 (en) 2017-12-29 2022-05-31 Intel Corporation Microelectronic assemblies
US10580738B2 (en) * 2018-03-20 2020-03-03 International Business Machines Corporation Direct bonded heterogeneous integration packaging structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022201687A1 (de) 2021-04-23 2022-10-27 SK Hynix Inc. Halbleiterbauelement und herstellungsverfahren eines halbleiterbauelements

Also Published As

Publication number Publication date
CN112750810A (zh) 2021-05-04
US11688693B2 (en) 2023-06-27
US20210125933A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
KR102454016B1 (ko) 패키지 구조물 및 방법
US20210384120A1 (en) Semiconductor packages and methods of forming same
CN110660783B (zh) 半导体器件封装件和方法
KR102397032B1 (ko) 반도체 디바이스 및 제조 방법
KR101822233B1 (ko) 집적 회로 패키지 패드 및 그 형성 방법
KR102329567B1 (ko) 반도체 패키지 및 그를 형성하는 방법
US11205612B2 (en) Integrated circuit package and method
US11688693B2 (en) Semiconductor packages and method of manufacture
CN113140516B (zh) 封装件及其形成方法
US11894312B2 (en) Semiconductor packages and method of manufacture
KR20190024570A (ko) 반도체 패키지 내의 도전성 비아 및 그 형성 방법
KR20210066702A (ko) 패키지 및 이의 형성 방법
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20240136299A1 (en) Semiconductor packages and method of manufacture
US20230062138A1 (en) Semiconductor package structure and method for forming the same
US11830859B2 (en) Package structures and method for forming the same
US20230307338A1 (en) Package structures and methods of forming the same
US20230420331A1 (en) Semiconductor package and method
US20240145433A1 (en) Integrated circuit package and method
KR20230117690A (ko) 집적 회로 패키지 및 이를 형성하는 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X601 Decision of rejection after re-examination