CN112750810A - 半导体封装件及制造方法 - Google Patents

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CN112750810A
CN112750810A CN202011173331.7A CN202011173331A CN112750810A CN 112750810 A CN112750810 A CN 112750810A CN 202011173331 A CN202011173331 A CN 202011173331A CN 112750810 A CN112750810 A CN 112750810A
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China
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interconnect
metallization pattern
die
device die
bonded
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CN202011173331.7A
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陈玮佑
庄钧智
何冠霖
梁裕民
吴俊毅
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请的实施例提供一种半导体封装件包括：没有任何有源器件的插件结构。插件结构包括：互连器件；介电膜，围绕互连器件；以及第一金属化图案，接合至互连器件。封装件还包括：第一器件管芯，接合至第一金属化图案的与互连器件相反的一侧；以及第二器件管芯，接合至第一金属化图案的与第一器件管芯相同的一侧。互连器件将第一器件管芯电连接至第二器件管芯。本申请的实施例还提供一种制造半导体封装件的方法。

Description

半导体封装件及制造方法
技术领域
本申请的实施例提供一种半导体封装件及制造方法。
背景技术
由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，使得半导体工业经历了快速的增长。在大多数情况下，最小特征尺寸的迭代减小能够提高集成密度，从而允许将更多的组件集成至给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小并且更具创造性的半导体管芯封装技术的需求。这种封装系统的一个示例是封装上封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高水平的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产功能增强并且占地面积小的半导体器件。
发明内容
根据一些实施例，一种封装件包括：没有任何有源器件的插件结构。插件结构包括：互连器件；介电膜，围绕互连器件；以及第一金属化图案，接合至互连器件。封装件还包括：第一器件管芯，接合至第一金属化图案的与互连器件相反的一侧；以及第二器件管芯，接合至第一金属化图案的与第一器件管芯相同的一侧。互连器件将第一器件管芯电连接至第二器件管芯。在一些实施例中，插件结构还包括：无源器件，接合至第一金属化图案的与互连器件相同的一侧，其中，无源器件电连接至第一器件管芯或者第二器件管芯。
根据一些实施例，一种封装件包括：插件，没有有源器件；插件包括：互连器件，该互连器件包括：半导体衬底；以及第一互连结构，位于半导体衬底上；无源器件；介电膜，掩埋互连器件和无源器件；以及第一金属化图案，位于介电膜、互连器件、和无源器件上方，其中，互连器件通过第一焊料区接合至第一金属化图案的第一表面，无源器件通过第二焊料区接合至第一金属化图案的第一表面；第一器件管芯，通过第三焊料区直接接合至第一金属化图案的第二表面，其中，第一金属化图案的第一表面与第一金属化图案的第二表面相对；第二器件管芯，通过第四焊料区直接接合至第一金属化图案的第二表面，其中，第一互连结构中的电布线在第一器件管芯和第二器件管芯之间电路由信号；以及中心衬底，直接接合至插件的与第一器件管芯和第二器件管芯相对的一侧。
根据一些实施例，一种方法包括：将互连器件接合至第一金属化图案的第一表面，该互连器件没有任何有源器件；将无源器件接合至第一金属化图案的第一表面，该无源器件没有任何有源器件；将互连器件和无源器件埋在介电膜中；将第一器件管芯接合至第一金属化图案的第二表面，第二表面与第一表面相对；将第二器件管芯接合至第一金属化图案的第二表面，其中，互连器件在第一器件管芯和第二器件管芯之间电路由信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的互连器件的截面图；
图2、图3、图4、图5A、图5B、图6、图7、图8、图9、图10、和图11示出了根据一些实施例的制造结合有互连器件的插件结构的中间步骤的截面图；
图12A、图12B、图13A、图13B、图14A图14B、和图16示出了根据一些实施例的制造结合有插件结构的封装件的中间步骤的变化图；
图15示出了根据一些实施例的器件管芯的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在本公开中，描述了封装件及其形成的各个方面。各种实施例可以使用异构集成来提供具有器件管芯、互连器件、和无源器件的封装件。三维(3D)封装件包括具有内部互连器件的插件结构。互连器件提供直接接合至插件结构的器件管芯(例如片上系统(SoC)、其他功能管芯、混合存储数据集(HBM)、其他存储器管芯、多功能管芯等)之间的电互连。插件结构可以进一步包括无源器件(例如集成的无源器件(IPD))。在各种实施例中，插件结构通过中心衬底将器件管芯电连接至另一组件(例如母板等)。通过将器件管芯直接接合至插件结构，可以减少单独封装昂贵器件管芯的成品率损失。另外，通过将无源器件集成在插件结构内，可以减小功率/插入损耗，和/或可以提高电路速度，从而提高封装件的性能。通过将无源器件管芯放置在更靠近器件管芯的位置，还可以实现增益。根据一些实施例，示出了形成封装件的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的附图标记用于表示使用相似的工艺形成的相似的元件。
图1示出了根据一些实施例的互连器件50的截面图。互连器件50将在随后的处理中结合至插件结构200(见图11)中，以形成半导体封装件250(见图14A和图14B)。互连器件50在直接接合至半导体封装件250中的插件结构200的器件之间，例如在逻辑管芯54A和存储器管芯54B(见图14A和图14B)之间，提供电连接。互连器件50可以使用可适用的制造工艺来形成。互连器件50可以没有有源器件和/或没有无源器件。例如，互连器件50可以没有任何晶体管、二极管、和/或类似物。另外，互连器件50可以没有或者也没有任何电容器、电阻器、电感器、和/或类似物。在一些实施例中，互连器件50可以具有在约10μm和约300μm之间的厚度。在一些实施例中，互连器件50可具有在约1mm乘1mm和约10mm乘100mm之间的横向尺寸。
仍然参考图1，互连器件50可以包括形成在衬底60上的互连结构62。衬底60可以是例如玻璃衬底、陶瓷衬底、半导体衬底等。在一些实施例中，衬底60可以是硅晶圆或者绝缘体上半导体(SOI)衬底的有源层等。衬底60可以包括诸如掺杂的或者未掺杂的硅的半导体材料，或者可以包括其他半导体材料，例如：锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，多个互连器件50可以形成在单个衬底60上，并且进行单个化以形成单独的互连器件50，例如图1中所示的单独的互连器件50。衬底60可以称为具有正面或者正面表面(例如在图1中面向上的一侧)、以及背面或者背面表面(例如在图1中面向下的一侧)。在衬底60包括硅的实施例中，互连器件50也可以称为硅总线或者硅桥。
在一些实施例中，互连器件50包括形成在衬底60上方的互连结构62中的一层或者多层电布线64(例如导线和/或过孔)。电布线64可以通过介电(例如低k介电材料)材料中的一层或者多层导线形成，并且具有互连导线层的导电过孔。例如，电布线64可包括一层至三层导线层。在另外的实施例中，电布线64可以包括不同数量的导线层。导电过孔可以延伸穿过电介质以提供导线层之间的垂直连接。电布线64可以通过任何合适的工艺(例如沉积、镶嵌、双重镶嵌等)来形成。
在一些实施例中，电布线64使用镶嵌工艺来形成，其中利用光刻技术对相应的介电层进行图案化和蚀刻，以形成与金属化层和/或过孔的所需图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，并且可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、或其他替代物；而用于导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在一个实施例中，可以通过沉积铜或者铜合金的晶种层、并且通过电镀填充沟槽，来形成金属化层。化学机械平坦化(CMP)工艺等可以用于从相应的介电层的表面去除多余的导电材料，并且用于平坦化该表面以用于后续处理。
在一些实施例中，镶嵌或者双重镶嵌工艺的使用可以允许形成具有较小间距的电布线64(例如“精细间距布线”)，这可以增加电布线64的密度，并且还可以允许改善互连器件50内的传导和连接可靠性。例如，电布线64可以具有在约0.1μm至约5μm范围内的间距(例如相邻导线之间的间隔)。在一些情况下，在高速运算期间(例如大于约2Gbit/秒)，可以在导电组件的表面附近传导电信号。精细间距布线可以具有比其他类型的布线更小的表面粗糙度，因此可以减小高速信号所经受的阻力，并且还可以减小高速运算期间的信号损耗(例如插入损耗)。这可以提高例如串行器/解串器(“SerDes”)电路或者可以以更高速度运算的其他电路的高速运算性能。这样，当互连结构50集成在插件器件200中时，互连结构50可以在接合至插件结构200(见图14A和图14B)的器件管芯之间提供高速信号路由。
在一些实施例中，互连器件50还包括焊盘68，例如铝焊盘，对其进行外部连接。焊盘68可以形成在互连结构62上，并且电连接至电布线64。在一些实施例中，一个或者多个钝化膜66形成在互连结构62和焊盘68的部分上。开口延伸穿过钝化膜66至焊盘68，并且导电连接器71延伸穿过钝化膜66中的开口以接触焊盘68。
在一些实施例中，导电连接器71包括金属焊盘或者金属柱(例如铜柱)70，其上设置有焊料区72。在一些实施例中，金属柱70可以具有基本垂直的侧壁。可替代地，可以省略金属柱70，焊料区72可以直接设置在焊盘68上。焊料区72可以促进互连器件50的测试。
在一些实施例中，导电连接器71可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等、或其组合。在一些实施例中，金属覆盖层形成在金属柱70的顶部上。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等、或其组合，并且可以通过镀敷工艺形成。在一些实施例中，导电连接器71使用镀敷工艺形成。
图2至图11示出了根据一些实施例的在用于形成结合有互连器件50的插件结构200的工艺期间的中间步骤的截面图。在图2中，提供了载体衬底100。载体衬底100可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如硅晶圆)等。如图2所示，剥离层102可以形成在载体衬底100上方。剥离层102可以通过聚合物基的材料形成，该聚合物基材料可以与载体衬底100一起从将要在后续步骤中形成的上面的结构去除。在一些实施例中，剥离层102是环氧基的热剥离材料，其在受热时会失去其粘合特性，例如光热转换(LTHC)剥离涂层。在另外的实施例中，剥离层102可以是紫外线(UV)胶，其在暴露于UV光时失去其粘合特性。剥离层102可以以流体的形式进行分配并且进行固化，可以是层压至第一载体衬底100上的层压膜，或者可以是类似物。剥离层102的顶面可以是水平的并且可以具有高度的平面度。
仍然参考图2，晶种层104形成在剥离层102上。在一些实施例中，晶种层104是金属层，其可以是单层，或者可以是包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层104包括钛层和钛层上方的铜层。晶种层104可以使用例如物理气相沉积(PVD)等来形成。
在图3中，可选的介电层106可以形成在晶种层104上。介电层106的底面可以接触晶种层104的顶面。在一些实施例中，介电层106通过诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在另外的实施例中，介电层106通过诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等、或者类似物来形成。介电层106可以通过诸如旋涂、CVD、层压等、或其组合的任何可接受的沉积工艺形成。
然后，对介电层106进行图案化，以形成暴露晶种层104的一部分的开口108。图案化可以通过可接受的工艺来形成，例如通过当介电层106为光敏感材料时使介电层106暴露至光下，或者通过使用例如各向异性蚀刻进行蚀刻。如果介电层106是光敏材料，则介电层106可以在曝光之后进行显影。在形成开口108之后，可以施加固化工艺以硬化介电层106。可替代地，可以使用另一种方法，例如蚀刻、激光钻孔等，来对介电层106进行图案化。
在图4中，可选的预焊料区110形成在开口108中。在一些实施例中，预焊料区110可以包括Sn-Ag、Sn-Cu、Sn-Ag-Cu、其组合等。预焊料区110可以使用晶种层104的暴露部分通过在开口108中进行电镀来形成。可替代地，预焊料区110可以使用落球工艺、安装工艺等利用拾放工具来形成。在这样的实施例中，可以省略晶种层104。
在图5A中，介电层112和金属化图案114形成在介电层106和预焊料区110上方。金属化图案114可以包括介电层112内的导电柱114A和介电层112之上的导电焊盘114B。在一些实施例中，金属化图案114还包括电连接至导电焊盘的再分布线(RDL)。在这样的实施例中，金属化图案114的RDL在介电层112的顶面上对电信号、功率信号、或者接地信号进行再分布。
在一些实施例中，介电层112通过诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在另外的实施例中，介电层112通过诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等、或者类似物来形成。介电层112可以通过诸如旋涂、CVD、层压等、或其组合的任何可接受的沉积工艺来形成。介电层112的材料可以与介电层106的材料相同或者不同。
形成之后，接着可以对介电层112进行图案化，以形成暴露预焊料区110的部分的开口。图案化可以通过可接受的工艺来进行，例如通过当介电层112为光敏感材料时使介电层112暴露至光下，或者通过使用例如各向异性蚀刻进行蚀刻。如果介电层112是光敏材料，则介电层112可以在曝光之后进行显影。在形成开口之后，可以施加固化工艺以硬化介电层112。可替代地，可以使用另一种方法，例如蚀刻、激光钻孔等，来对介电层112进行图案化。
然后形成金属化图案114。作为用以形成金属化图案114的示例，晶种层(未示出)形成在介电层112上方。晶种层可以进一步形成在介电层112中的开口的侧壁和底面上。在一些实施例中，晶种层是金属层，其可以是单层，或者可以是包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等来形成。光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等形成，并且可以进行曝光以用于图案化。光刻胶的图案对应于金属化图案114。图案化形成穿过光刻胶的开口，从而暴露出晶种层。导电材料形成在光刻胶的开口中，以及晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化工艺或者诸如使用氧等离子体等的剥离工艺，来去除光刻胶。一旦去除了光刻胶，就可以例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻，来去除晶种层的暴露部分。晶种层和导电材料的所剩部分形成金属化图案114。
图5B示出了可替代的实施例，其中省略了介电层106和预焊料区110。在这样的实施例中，介电层112和金属化图案114可以直接形成在晶种层104上。金属化图案114可以如以上关于图5A所描述的那样形成。可替代地，介电层106可以直接形成在剥离层102上，并且在介电层112沉积和图案化之后，晶种层104可以沉积在介电层112上方和之内。在这样的实施例中，晶种层104用作用以形成金属化图案114的晶种层，从而不需要单独的晶种层。
在图6中，一个或者多个互连器件50(见例如图1)通过导电连接器71接合至金属化图案114。例如，导电连接器71的焊料区可以使用倒装芯片接合工艺接合至金属化图案114。可以施加回流工艺，以使导电连接器71的焊料区粘合至金属化图案114。虽然图6将导电连接器71示出为仅包括焊料区，但是在另外的实施例中，导电连接器71可以具有不同的构造。例如，导电连接器71可以包括设置在导电柱上的焊料区(见例如图1和图14B的导电柱70上的焊料区72)。互连器件50可以用于提供随后接合至插件结构200(见图14A和图14B)的器件管芯之间的电连接。
同样如图6所示，无源器件52也可以通过导电连接器116接合至金属化图案114。例如，导电连接器116可以包括焊料区，其使用倒装芯片接合工艺接合至金属化图案114。可以施加回流工艺，以使导电连接器116的焊料区粘合至金属化图案114。
无源器件52可以类似于互连器件50。例如，无源器件52可以包括衬底(例如类似于衬底60)、在衬底上形成的互连结构(例如类似于互连结构62)、以及导电连接器116(例如类似于导电连接器71)。导电连接器116可以提供电连接至无源器件52的互连结构中的电布线。可以对无源器件52的互连结构中的电布线进行图案化，以提供一个或者多个无源电路元件，例如(一些)电容器、(一些)电阻器、(一些)电感器等、或其组合。无源器件52可以没有任何有源器件(例如晶体管)。
虽然在图6中仅示出了一个互连器件50和一个无源器件52，但是任何数量的互连器件50和/或无源器件52可以接合至金属化图案114。另外，无源器件52是可选的，并且可以根据封装件的构造而省略。例如，在另外的实施例中，可以用另外的互连器件50代替无源器件52。
仍然参考图6，底部填充剂118可以沉积在导电连接器71和116周围。底部填充剂118可以在互连器件50和无源器件52连接之后通过毛细管流动工艺形成，或者可以在互连器件50和无源器件52连接之前通过合适的沉积方法形成。底部填充剂118可以设置在互连器件50和金属化图案114/介电层112之间。底部填充剂118还可以设置在无源器件52和金属化图案114/介电层112之间。虽然图6示出了在每个互连器件50和无源器件52之间的底部填充剂118的分隔开的部分，但是在另外的实施例中，底部填充剂118可以在互连器件50和无源器件52下方连续地延伸。
在图7中，贯穿过孔120形成在金属化图案114上方。作为用以形成贯穿过孔120的示例，光刻胶形成并且图案化在金属化图案114上。光刻胶可以掩埋互连器件50和无源器件52。光刻胶可以通过旋涂等形成，并且可以进行曝光以用于图案化。光刻胶的图案对应于贯穿过孔120。图案化形成穿过光刻胶的开口，从而暴露出金属化图案114。导电材料形成在光刻胶的开口中，以及金属化图案114的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。然后去除光刻胶。可以通过可接受的灰化工艺或者诸如使用氧等离子体等的剥离工艺，来去除光刻胶。导电材料形成贯穿过孔120。在图7中，贯穿过孔120延伸得高于互连器件50和无源器件52的顶面。另外的构造也是可能的。
在图8中，介电膜122形成在互连器件50、无源器件52、以及贯穿过孔120上方及其周围。介电膜122可以填充互连器件50、无源器件52、和贯穿过孔120之间的间隙，介电膜122还可以掩埋互连器件50、无源器件52、和贯穿过孔120。在一些实施例中，介电膜122通过诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在另外的实施例中，介电膜122是底部填充剂，其可以包括或者可以不包括填充材料(例如氧化硅)。在另外的实施例中，介电膜122通过诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等、或者类似物来形成。介电膜122可以通过诸如层压、旋涂、CVD等、或其组合的任何可接受的沉积工艺形成。可选地，介电膜122可以在沉积之后进行固化。在另外的实施例中，可以用模制化合物、环氧树脂等代替介电膜122，其可以通过压缩模制、传递模制、层压等来施加。
在图9中，平坦化工艺实施在介电膜122上，以暴露贯穿过孔120。平坦化工艺还可以去除贯穿过孔120的材料。贯穿过孔120和介电膜122的顶面可以在平坦化工艺之后共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，例如如果在沉积介电膜122之后贯穿过孔120已经暴露，则可以省略平坦化。
在图10中，互连结构136形成在介电膜122、贯穿过孔120、互连器件50、和无源器件52上方。在所示的实施例中，互连结构136包括介电层124、128、132、和138，以及金属化图案126、130、和134(有时称为再分布层或者再分布线)。具体地，介电层124形成在介电膜122上方；介电层128形成在介电层124和金属化图案126上方；介电层132形成在介电层128和金属化图案130上方；介电层138形成在介电层132和金属化图案134上方。另外，金属化图案134的过孔部分延伸穿过介电层132；金属化图案130的过孔部分延伸穿过介电层128；金属化图案126的过孔部分延伸穿过介电层124。
介电层124、128、132、和138可以使用与介电层112类似的材料和类似的工艺来形成，并且为了简洁起见，省略了对介电层124、128、和132的进一步描述。
金属化图案126、130、和134可以使用与金属化图案114类似的材料和类似的工艺来形成，并且为了简洁起见，省略了对金属化图案126、130、和134的进一步描述。金属化图案126、130、和134可以电连接至贯穿过孔120，其将金属化图案126、130、和134电连接至金属化图案114、互连器件50、和无源器件52。金属化图案126、130、和134可以提供导线，该导线在完成的封装件250(见图14A和图14B)中提供信号布线、电源线、和/或接地线。在一些实施例中，一个或者多个金属化图案126、130、或134可以提供用于精细间距布线的精细间距导线。例如，一个或者多个金属化图案126、130、或134的间距可以在20μm至100μm的范围内。
应当理解，第二互连结构136可以包括任何数量的介电层和金属化图案。如果要形成更多的介电层和金属化图案，则可以重复与以上所讨论的那些类似的步骤和工艺。金属化图案可以包括导线和导电通孔。导电过孔可以在金属化图案的形成期间通过在下面的介电层的开口中形成晶种层和金属化图案的导电材料来形成。因此，导电过孔可以互连并且电连接各种导线。
在图11中，根据一些实施例，形成凸块下金属化件(UBM)140和导电连接器142，用于至第二互连结构136的外部连接。在形成UBM140的示例中，首先对介电层138进行图案化，以形成暴露金属化图案134的部分的开口。图案化可以通过可接受的工艺来实施，例如通过当介电层138为光敏感材料时使介电层138暴露至光下，或者通过使用例如各向异性蚀刻进行蚀刻。如果介电层138是光敏材料，则介电层138可以在曝光之后进行显影。
UBM140具有位于介电层138的主表面上并且沿着介电层138的主表面延伸的凸块部分，还具有延伸穿过介电层138以物理地和电地连接金属化图案134的过孔部分。结果，UBM140电连接至金属化图案134。UBM140可以通过与金属化图案134相同的材料形成，并且可以使用类似的工艺(例如镀敷)来形成。在一些实施例中，UBM140具有与金属化图案134不同的尺寸(例如宽度、厚度等)。
根据一些实施例，导电连接器142接着形成在UBM140上。导电连接器142可以是例如球栅阵列(BGA)连接器、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学钯-浸金技术(ENEPIG)形成的凸块等。导电连接器142可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等、或其组合。在一些实施例中，导电连接器142通过首先由蒸发、电镀、印刷、焊料转移、焊球放置等形成焊料层来形成。一旦在结构上形成了焊料层，就可以实施回流，以使材料成形为所需的凸块形状。在另一个实施例中，导电连接器142包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，金属覆盖层形成在金属柱的顶部上。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等、或其组合，并且可以通过镀敷工艺形成。在一些实施例中，导电连接器142可以比焊料区72更大(例如具有比焊料区72更大的间距)。于是，形成了结合互连器件50和无源器件52的插件结构200。在一些实施例中，整个插件结构200可以没有有源器件。
图12A至图14B示出了将插件结构200接合至中心衬底152以及将器件管芯接合至插件结构200的中间步骤。于是，形成了半导体封装件250。
在图12A和图12B中，实施载体衬底剥离，以使载体衬底100从插件结构200分离(或者“剥离”)。根据一些实施例，剥离包括在剥离层102上投射诸如激光或者UV光的光，使得该剥离层102在光的热量下分解，并且可以去除载体衬底100。
然后，将结构翻转并且接合至中心衬底152。中心衬底152可以是金属包覆的绝缘基材料，例如覆铜的环氧浸渍玻璃布层压板，覆铜的聚酰亚胺浸渍的玻璃布层压板等。例如，中心衬底152可以包括位于基底材料144的相对面上的金属包覆层146和148。金属包覆层146和148可以进行图案化，以在基底材料144的顶面和底面上提供电布线。可以使用诸如湿蚀刻、激光蚀刻等的任何合适的工艺来实施对金属包覆层146和148的图案化。导电连接器142可以使用例如倒装芯片接合工艺直接接合至金属包覆层146。在一些实施例中，在中心衬底152的金属包覆层146和插件结构200的导电连接器142之间没有形成中间层(例如堆积层)。
中心衬底152可以进一步包括延伸穿过基底材料144的贯穿过孔150。作为用以形成贯穿过孔150的示例，形成穿过基底材料的开口，包括使用机械钻孔或者铣削工艺。接下来，开口可以用金属材料例如使用电化学镀工艺来镀敷。在一些实施例中，金属材料可以包括铜。开口的镀敷可以形成贯穿过孔150，用于提供从中心衬底152的一侧至另一侧的电连接。在镀敷之后，穿过基底材料的开口的所剩部分可以可选地用绝缘材料来填充。
翻转的插件结构200暴露出晶种层104。图12A示出了其中介电层106和预焊料区110纳入插件结构200的实施例。图12B示出了可替代的实施例，其中省略了介电层106和预焊料区110，从而晶种层104接触介电层112和金属化图案114。
在图13A和13B中，使用合适的工艺，例如等离子体蚀刻工艺、湿蚀刻工艺等，去除晶种层104和介电层106(如果存在)。在与图12A的实施例相对应的图13A中，去除介电层106以暴露预焊料区110。在该实施例中，去除介电层106可以使用蚀刻工艺，该蚀刻工艺以比预焊料区110更快的速率选择性地蚀刻介电层106。在与图12B的实施例相对应的图13B中，去除晶种层104以暴露金属化图案114。
在图14A和图14B中，器件管芯54A和54B通过导电连接器99接合至金属化图案114。例如，导电连接器99可以包括焊料区，其使用倒装芯片接合工艺接合至金属化图案114。可以施加回流工艺，以使导电连接器99的焊料区粘合至金属化图案114。在一些实施例中，导电连接器99可以与焊料区72的尺寸相同(例如具有与焊料区72相同的间距)。在一些实施例中，导电连接器99可以比导电连接器142更小(例如具有比导电连接器142更小的间距)。图14A示出了其中互连器件50的导电连接器71仅包括焊料区72的实施例。图14B示出了可替代的实施例，其中互连器件的导电连接器71包括设置在导电柱70上的焊料区72。
器件管芯54A和54B可以类似于互连器件50。例如，图15示出了器件管芯54(例如器件管芯54A和54B)的详细视图。器件管芯54可以包括衬底82(例如类似于衬底60)、形成在衬底82上的互连结构90(例如类似于互连结构62)、焊盘92(例如类似于焊盘68)、钝化层94(例如类似于钝化层66)、以及导电连接器99(例如类似于导电连接器71)。然而，与互连器件50不同，器件管芯54包括衬底82的顶面上的有源器件84(例如晶体管)。有源器件84形成在介电层86中，并且有源器件84通过导电过孔88电连接至电布线91。互连结构90中的电布线91可以提供电路结构。例如，器件管芯54可以是逻辑管芯(例如中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微电子机械系统(MEMS)管芯、信号处理管芯(例如数字信号处理(DSP)管芯)、前端管芯(例如模拟前端(AFE)管芯)等、多功能管芯、或其组合。
返回参考图14A，逻辑管芯54A和存储器管芯54B为接合至金属化图案114的倒装芯片。互连器件50电连接至逻辑管芯54A和存储器管芯54B两者，并且互连器件50在逻辑管芯54A和存储器管芯54B之间提供精细间距的电互连。在各种实施例中，互连器件50可以允许在接合至插件结构200的相邻器件管芯54之间进行高速布线。另外，无源器件52电连接至逻辑管芯54A和/或存储器管芯54B。通过将无源器件52放置在插件结构200内，可以减小无源器件52与器件管芯54之间的距离，从而改善了完成的封装件中的电性能。
虽然在图14A和14B中仅示出了一个逻辑管芯54A和一个存储器管芯54B，但是任何数量的器件管芯54可以接合至金属化图案114。另外，其他类型的器件管芯54也可以接合至金属化图案114。例如，图16示出了接合至插件结构200的管芯54的俯视图。管芯54包括逻辑管芯54A、存储器管芯54B、多功能管芯54C等。在另外的实施例中，其他构造也是可能的。一个或者多个互连器件50可以在接合至插件结构200的相邻的器件管芯54之间提供电互连。
返回参考图14A和图14B，底部填充剂156可以沉积在导电连接器99周围。底部填充剂156可以在器件管芯54连接之后通过毛细管流动工艺形成，或者可以在器件管芯54连接之前通过合适的沉积方法形成。底部填充剂156可以设置在器件管芯54和插件结构200之间。虽然图14A和图14B示出了在每个器件管芯54下方的底部填充剂156的分隔开的部分，但是在另外的实施例中，底部填充剂156可以在多个器件管芯54下方连续地延伸。
同样如图14A和图14B所示，导电连接器154形成在中心衬底152的金属包覆层148上。导电连接器154可以用于使完成的封装件250接合至另一个结构，例如封装衬底、母板等。导电连接器154可以是例如BGA连接器、焊球、金属柱、C4凸块、微凸块、ENEPIG形成的凸块等。导电连接器154可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等、或其组合。在一些实施例中，导电连接器154通过首先由蒸发、电镀、印刷、焊料转移、焊球放置等形成焊料层来形成。一旦在结构上形成了焊料层，就可以实施回流，以使材料成形为所需的凸块形状。在另一个实施例中，导电连接器154包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，金属覆盖层形成在金属柱的顶部上。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等、或其组合，并且可以通过镀敷工艺形成。在一些实施例中，导电连接器154可以比导电连接器142更大(例如具有比导电连接器142更大的间距)。于是，封装件250可以根据各种实施例来形成。
还可以包括其他特征和工艺。例如，可以包括测试结构，以辅助3D封装或者3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或者衬底上的测试焊盘，其允许使用探针和/或探针卡等对3D封装或者3DIC进行测试。可以在中间结构以及最终结构上实施验证测试。另外，本文公开的结构和方法可以与结合了已知良好的管芯的中间验证的测试方法结合使用，以增加产量并且降低成本。
封装件250允许互连器件50的结合，以提供接合至插件结构的组件(例如器件管芯54)之间的电信号的改善的高速传输。互连器件50的结合可以改善封装件250的高速运算。通过将器件管芯直接接合至插件结构，可以减少单独封装昂贵器件管芯的成品率损失。另外，通过将无源器件集成在插件结构内，可以减小功率/插入损耗，和/或可以提高电路速度，从而提高封装件的性能。通过将无源器件管芯放置在更靠近器件管芯的位置，还可以实现增益。
根据一些实施例，一种封装件包括：没有任何有源器件的插件结构。插件结构包括：互连器件；介电膜，围绕互连器件；以及第一金属化图案，接合至互连器件。封装件还包括：第一器件管芯，接合至第一金属化图案的与互连器件相反的一侧；以及第二器件管芯，接合至第一金属化图案的与第一器件管芯相同的一侧。互连器件将第一器件管芯电连接至第二器件管芯。在一些实施例中，插件结构还包括：无源器件，接合至第一金属化图案的与互连器件相同的一侧，其中，无源器件电连接至第一器件管芯或者第二器件管芯。在一些实施例中，互连器件为接合至第一金属化图案的倒装芯片。在一些实施例中，互连器件包括：半导体衬底；以及第一互连结构，位于半导体衬底上，其中，第一互连结构包括在第一器件管芯和第二器件管芯之间电路由信号的电布线。在一些实施例中，电布线的间距在0.1μm至5μm的范围内。在一些实施例中，插件结构还包括：第二互连结构，位于介电膜的与第一金属化图案相对的一侧上；以及贯穿过孔，延伸穿过介电膜，其中，贯穿过孔将第二互连结构电连接至第一金属化图案。在一些实施例中，第一器件管芯和第二器件管芯各自直接接合至第一金属化图案。
根据一些实施例，一种封装件包括：插件，没有有源器件；插件包括：互连器件，该互连器件包括：半导体衬底；以及第一互连结构，位于半导体衬底上；无源器件；介电膜，掩埋互连器件和无源器件；以及第一金属化图案，位于介电膜、互连器件、和无源器件上方，其中，互连器件通过第一焊料区接合至第一金属化图案的第一表面，无源器件通过第二焊料区接合至第一金属化图案的第一表面；第一器件管芯，通过第三焊料区直接接合至第一金属化图案的第二表面，其中，第一金属化图案的第一表面与第一金属化图案的第二表面相对；第二器件管芯，通过第四焊料区直接接合至第一金属化图案的第二表面，其中，第一互连结构中的电布线在第一器件管芯和第二器件管芯之间电路由信号；以及中心衬底，直接接合至插件的与第一器件管芯和第二器件管芯相对的一侧。在一些实施例中，无源器件电连接至第一器件管芯或者第二器件管芯。在一些实施例中，插件还包括：第二互连结构，位于介电膜的与第一金属化图案相对的一侧上；第一贯穿过孔，延伸穿过介电膜，其中，第一贯穿过孔将第二互连结构电连接至第一金属化图案；以及第五焊料区，位于第二互连结构的与第一贯穿过孔相对的一侧上。在一些实施例中，中心衬底包括：绝缘中心材料；第一金属包覆层，位于绝缘中心材料的第一侧上；第二金属包覆层，位于与绝缘中心材料的第一侧相对的绝缘中心材料的第二侧上；第二贯穿过孔，延伸穿过绝缘中心材料，其中，第二贯穿过孔将第一金属包覆层电连接至第二金属包覆层。在一些实施例中，插件的第五焊料区直接接合至第一金属包覆层。在一些实施例中，封装件还包括：第六焊料区，直接接触第二金属包覆层。在一些实施例中，插件还包括：第一底部填充剂，围绕第一焊料区；以及第二底部填充剂，围绕第二焊料区。在一些实施例中，第一底部填充剂与第二底部填充剂物理地分隔开。在一些实施例中，封装件还包括：第三底部填充剂，围绕第三焊料区；以及第四底部填充剂，围绕第四焊料区。
根据一些实施例，一种方法包括：将互连器件接合至第一金属化图案的第一表面，该互连器件没有任何有源器件；将无源器件接合至第一金属化图案的第一表面，该无源器件没有任何有源器件；将互连器件和无源器件埋在介电膜中；将第一器件管芯接合至第一金属化图案的第二表面，第二表面与第一表面相对；将第二器件管芯接合至第一金属化图案的第二表面，其中，互连器件在第一器件管芯和第二器件管芯之间电路由信号。在一些实施例中，该方法还包括：形成第一金属化图案上的贯穿过孔；将贯穿过孔掩埋在介电膜中；形成介电膜上方的互连结构，其中，贯穿过孔将第一金属化图案电连接至互连结构。在一些实施例中，该方法还包括：将中心衬底接合至互连结构的与介电膜相对的一侧。在一些实施例中，中心衬底包括：绝缘中心材料；第一金属包覆层，位于绝缘中心材料的第一侧上，其中，互连结构直接接合至第一金属包覆层；第二金属包覆层，位于与绝缘中心材料的第一侧相对的绝缘中心材料的第二侧上；第二贯穿过孔，延伸穿过绝缘中心材料，其中，第二贯穿过孔将第一金属包覆层电连接至第二金属包覆层。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体封装件，包括：
插件结构，没有任何有源器件，所述插件结构包括：
互连器件；
介电膜，围绕所述互连器件；以及
第一金属化图案，接合至所述互连器件；
第一器件管芯，接合至所述第一金属化图案的与所述互连器件相对的一侧；以及
第二器件管芯，接合至所述第一金属化图案的与所述第一器件管芯相同的一侧，其中，所述互连器件将所述第一器件管芯电连接至所述第二器件管芯。
2.根据权利要求1所述的半导体封装件，其中，所述插件结构还包括：无源器件，接合至所述第一金属化图案的与所述互连器件相同的一侧，其中，所述无源器件电连接至所述第一器件管芯或者所述第二器件管芯。
3.根据权利要求1所述的半导体封装件，其中，所述互连器件为接合至所述第一金属化图案的倒装芯片。
4.根据权利要求1所述的半导体封装件，其中，所述互连器件包括：
半导体衬底；以及
第一互连结构，位于所述半导体衬底上，其中，所述第一互连结构包括在所述第一器件管芯和所述第二器件管芯之间电路由信号的电布线。
5.根据权利要求4所述的半导体封装件，其中，所述电布线的间距在0.1μm至5μm的范围内。
6.根据权利要求1所述的半导体封装件，其中，所述插件结构还包括：
第二互连结构，位于所述介电膜的与所述第一金属化图案相对的一侧上；以及
贯穿过孔，延伸穿过所述介电膜，其中，所述贯穿过孔将所述第二互连结构电连接至所述第一金属化图案。
7.根据权利要求1所述的半导体封装件，其中，所述第一器件管芯和所述第二器件管芯各自直接接合至所述第一金属化图案。
8.一种半导体封装件，包括：
插件，没有有源器件，所述插件包括：
互连器件，所述互连器件包括：
半导体衬底；以及
第一互连结构，位于所述半导体衬底上；
无源器件；
介电膜，掩埋所述互连器件和所述无源器件；以及
第一金属化图案，位于所述介电膜、所述互连器件、和所述无源器件上方，其中，所述互连器件通过第一焊料区接合至所述第一金属化图案的第一表面，并且所述无源器件通过第二焊料区接合至所述第一金属化图案的所述第一表面；
第一器件管芯，通过第三焊料区直接接合至所述第一金属化图案的第二表面，其中，所述第一金属化图案的所述第一表面与所述第一金属化图案的所述第二表面相对；
第二器件管芯，通过第四焊料区直接接合至所述第一金属化图案的所述第二表面，其中，所述第一互连结构中的电布线在所述第一器件管芯和所述第二器件管芯之间电路由信号；以及
中心衬底，直接接合至所述插件的与所述第一器件管芯和所述第二器件管芯相对的一侧。
9.根据权利要求8所述的半导体封装件，其中，所述无源器件电连接至所述第一器件管芯或者所述第二器件管芯。
10.一种制造半导体封装件的方法，包括：
将互连器件接合至第一金属化图案的第一表面，所述互连器件没有任何有源器件；
将无源器件接合至所述第一金属化图案的所述第一表面，所述无源器件没有任何有源器件；
将所述互连器件和所述无源器件埋在介电膜中；
将第一器件管芯接合至所述第一金属化图案的第二表面，所述第二表面与所述第一表面相对；以及
将第二器件管芯接合至所述第一金属化图案的所述第二表面，其中，所述互连器件在所述第一器件管芯和所述第二器件管芯之间电路由信号。
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