KR102469446B1 - 반도체 구조물 및 그 형성 방법 - Google Patents

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상-윤 호우
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Abstract

반도체 구조물을 형성하는 방법은, 제1 인터포저의 제1 측면에 그리고 제2 인터포저의 제1 측면에 각각 제1 다이 및 제2 다이를 본딩하는 단계 - 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ; 상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 봉지하는 단계; 상기 제1 인터포저의 제1 측면에 대향하는 상기 제1 인터포저의 제2 측면에 제1 리세스를 형성하는 단계; 상기 제2 인터포저의 제1 측면에 대향하는 상기 제2 인터포저의 제2 측면에 제2 리세스를 형성하는 단계; 및 상기 제1 리세스 및 상기 제2 리세스를 제1 유전체 재료로 채우는 단계를 포함한다.

Description

반도체 구조물 및 그 형성 방법 {SEMICONDUCTOR STRUCTURE AND METHOD FORMING SAME}
우선권 주장 및 상호참조
본 출원은, 2020년 3월 30일 출원된, “CoWoS with Chiplet Interposer”이란 발명의 명칭의 미국 가특허 출원 번호 제63/001,894호의 우선권을 주장하며, 이 출원은 그 전체가 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 이러한 개선은 최소 피처 크기의 반복되는 감소로부터 온 것이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다.
전자 디바이스를 축소시키기 위한 요구가 높아짐에 따라, 반도체 다이의 보다 작고 더 생산적인 패키징 기술에 대한 필요성이 부상하였다. 이러한 패키징 시스템의 예로는 PoP(Package-on-Package) 기술이 있다. PoP 디바이스에서는, 상부 반도체 패키지가 하부 반도체 패키지의 상부 상에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. 또다른 예로는 CoWoS(Chip-On-Wafer-On-Substrate) 구조물이 있다. 일부 실시예에서, CoWoS 구조물을 형성하기 위해, 복수의 반도체 칩들이 웨이퍼에 부착되고, 다음에 웨이퍼를 복수의 인터포저들로 분리하도록 다이싱 프로세스가 수행되며, 인터포저들의 각각은 그에 부착된 하나 이상의 반도체 칩을 갖는다. 반도체 칩(들)이 부착되어 있는 인터포저는 칩-온-웨이퍼(CoW; Chip-On-Wafer) 구조물로 지칭된다. 그 다음, CoW 구조물은 CoWoS 구조물을 형성하도록 기판(예컨대, 인쇄 회로 보드)에 부착된다. 이들 및 기타 진보된 패키징 기술은 강화된 기능과 작은 풋프린트를 갖는 반도체 디바이스의 생산을 가능하게 한다.
반도체 구조물을 형성하는 방법은, 제1 인터포저의 제1 측면에 그리고 제2 인터포저의 제1 측면에 각각 제1 다이 및 제2 다이를 본딩하는 단계 - 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ; 상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 봉지하는 단계; 상기 제1 인터포저의 제1 측면에 대향하는 상기 제1 인터포저의 제2 측면에 제1 리세스를 형성하는 단계; 상기 제2 인터포저의 제1 측면에 대향하는 상기 제2 인터포저의 제2 측면에 제2 리세스를 형성하는 단계; 및 상기 제1 리세스 및 상기 제2 리세스를 제1 유전체 재료로 채우는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 9는 실시예에서 다양한 제조 단계에서의 CoW 구조물의 단면도들을 예시한다.
도 10은 다른 실시예에서 CoW 구조물의 단면도를 예시한다.
도 11은 다른 실시예에서 CoW 구조물의 단면도를 예시한다.
도 12는 다른 실시예에서 CoW 구조물의 단면도를 예시한다.
도 13 내지 도 17은 또 다른 실시예에서 다양한 제조 단계에서의 CoW 구조물의 단면도들을 예시한다.
도 18은 일부 실시예에서 반도체 구조물을 형성하는 방법의 흐름도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 기재 전반에 걸쳐, 달리 지정되지 않는 한, 상이한 도면들에서의 비슷한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 방법에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭한다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에서, CoW 구조물은, 복합 인터포저(composite interposer)를 형성하고 복수의 다이들을 복합 인터포저에 부착함으로써 형성된다. 복합 인터포저는 제1 몰딩 재료에 매립된 제1 인터포저 및 제2 인터포저를 포함한다. 제1 재배선 구조물이 제1 몰딩 재료 위에 그리고 제1 및 제2 인터포저 위에 선택적으로 형성될 수 있다. 복수의 다이들이 복합 인터포저에 부착된 후에, 제2 몰딩 재료가 복수의 다이들 주위에 형성된다. 다음으로, 제1 인터포저 및 제2 인터포저의 각각은 다이에서 먼 쪽의 측면으로부터 박형화된다. 박형화 프로세스 후에, 제1 인터포저 및 제2 인터포저의 각각에 대하여 다이에서 먼 쪽의 측면에 리세스가 형성되며, 리세스는 각자의 인터포저(제1 인터포저 또는 제2 인터포저)에서의 쓰루 비아의 단부 부분을 노출시킨다. 다음으로, 유전체 재료(예컨대, 폴리머 재료)가 리세스에 형성된다. 그 후에, 유전체 층이 유전체 재료 위에 형성되고, 외부 커넥터가 유전체 층 위에 형성되며 제1 및 제2 인터포저의 쓰루 비아에 전기적으로 커플링된다.
도 1 내지 도 9는 실시예에서 다양한 제조 단계에서의 CoW(Chip-On-Wafer) 구조물(100)의 단면도들을 예시한다. 도 1을 참조하면, 2개의 인터포저(110)가, 에컨대 접착 층(151)에 의해, 캐리어(150)에 부착된다. 캐리어(150)는 실리콘, 폴리머, 폴리머 복합체, 금속 호일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프, 또는 구조적 지지를 위한 기타 적합한 재료와 같은 적합한 재료로 제조될 수 있다. 일부 실시예에서, 접착 층(151)은 캐리어(150) 위에 퇴적되거나 적층된다. 접착 층(151)은 감광성일 수 있고, 후속 캐리어 본딩분리(de-bonding) 프로세스에서 예컨대 자외선(UV) 광을 캐리어(150)에 비춤으로써, 캐리어(150)로부터 쉽게 분리될 수 있다. 예를 들어, 접착 층(151)은 LTHC(light-to-heat-conversion) 코팅일 수 있다.
인터포저(110)의 각각은 기판(101), 기판(101) 내의 쓰루 비아(103)(비아, 기판 관통 비아(TSV; through-substrate via), 또는 전도성 필라(conductive pillar)로도 지칭됨), 기판(101)의 제1 표면(101A) 위의 재배선 구조물(107), 및 재배선 구조물(107) 위에 있으며 재배선 구조물(107)에 전기적으로 커플링된 전도성 패드(109)를 포함한다. 도 1은 또한 기판(101)에, 예컨대 제1 표면(101A) 근처에 형성된 전기적 컴포넌트(105)를 예시한다.
기판(101)은 예컨대 실리콘 기판, 도핑되거나 도핑되지 않은, 또는 SOI(silicon-on-insulator) 기판의 활성 층일 수 있다. 그러나, 기판(101)은 대안으로서 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적합한 보호 및/또는 상호접속 기능을 제공할 수 있는 임의의 다른 기판일 수 있다. 예시된 실시예에서, 기판(101)은 실리콘 기판(예컨대, 벌크 실리콘 기판)이다.
일부 실시예에서, 기판(101)은 저항기, 커패시터, 신호 분배 회로부, 특정 기능(예컨대, 신호 프로세싱 기능 또는 로직 기능)을 달성하도록 설계된 회로부, 이들의 조합 등과 같은 전기적 컴포넌트(105)를 포함한다. 이들 전기적 컴포넌트는 능동, 수동 또는 이들의 조합일 수 있다. 다른 실시예에서, 기판(101)은 그 안에 능동 및 수동 전기적 컴포넌트 둘 다 없다. 모든 이러한 조합은 완전히 본 개시의 범위 내에 포함되도록 의도된다. 예시된 실시예에서, 딥 트렌치 커패시터(DTC; deep trench capacitor)와 같은 전기적 컴포넌트(105)가 기판(101)에 형성된다. 큰 커패시턴스를 제공하고 커패시턴스 밀도를 상당히 증가시키도록 복수의 DTC들이 병렬로 형성 및 접속될 수 있으며, 더 높은 품질의 전력 전달 네트워크(PDN; power delivery network)와 같은 다양한 디바이스의 구성을 가능하게 할 수 있다.
쓰루 비아(103)는 기판(101)의 제1 표면(101A)으로부터 기판(101)의 제2 표면(101B)을 향해 연장하지만 이에 도달하지는 않는다. 후속 기판 박형화 프로세스에서, 기판(101)은, 쓰루 비아(103)가 제2 표면(101B)에서 노출되도록(예컨대, 기판(101)을 통해 연장함) 제2 표면(101B)으로부터 박형화된다. 쓰루 비아(103)는 구리, 텅스텐, 알루미늄, 합금, 이들의 조합 등과 같은 적합한 전기 전도성 재료로 형성될 수 있다. 배리어 층(104)(도 1에 도시되지 않지만 도 9에 예시됨)이 쓰루 비아(103)와 기판(101) 사이에 형성될 수 있다. 배리어 층(104)은 티타늄 질화물과 같은 적합한 전기 전도성 재료를 포함할 수 있지만, 탄탈럼 질화물, 티타늄 등과 같은 다른 재료가 대안으로서 이용될 수 있다. 일부 실시예에서, 배리어 층(104)은 SiO2 또는 SiN와 같은 유전체 재료로 형성된다. 쓰루 비아(103)의 폭(예컨대, 직경)은 예로서 약 2 ㎛와 약 50 ㎛ 사이이다.
계속해서 도 1을 참조하면, 재배선 구조물(107)이 인터포저(110)의 각각 위에 형성된다. 재배선 구조물(107)은 전도성 라인의 하나 이상의 층 및 하나 이상의 유전체 층에 형성된 비아와 같은 전기 전도성 특징부를 포함한다. 단순화를 위해, 재배선 구조물(107)의 전기 전도성 특징부 및 유전체 층은 도 1에서 개별적으로 예시되지 않는다. 일부 실시예에서, 재배선 구조물(107)은 쓰루 비아(103), 전기적 컴포넌트(105), 및 전도성 패드(109) 사이에 전기적 접속을 제공한다.
일부 실시예에서, 재배선 구조물(107)의 하나 이상의 유전체 층은, PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), 또는 BPSG(boron-doped phosphosilicate glass)와 같은 산화물; 등으로 형성된다. 하나 이상의 유전체 층은 스핀 코팅, 화학적 기상 증착(CVD; chemical vapor deposition), 라미네이팅 등, 또는 이들의 조합과 같은 임의의 수락가능한 퇴적 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 재배선 구조물(107)의 전기 전도성 특징부는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적합한 전도성 재료로 형성된 전도성 라인 및/또는 전도성 비아를 포함한다. 전도성 특징부는, 예컨대 아래의 전도성 특징부를 노출시키도록 유전체 층에 개구를 형성하고, 유전체 층 위에 그리고 개구에 시드 층을 형성하고, 시드 층 위에 설계 패턴이 있는 패터닝된 포토레지스트를 형성하고, 설계 패턴으로 그리고 시드 층 위에 전도성 재료를 도금하고(예컨대, 전해 도금 또는 무전해 도금), 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분을 제거함으로써, 형성될 수 있다. 재배선 구조물(107)의 전기 전도성 특징부를 형성하기 위한 다른 방법도 또한 가능하며, 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
전도성 패드(109)는 재배선 구조물(107)의 전기 전도성 특징부 위에 형성되며 전기적으로 커플링된다. 전도성 패드(109)는 마이크로범프, 구리 필라, 구리 층, 니켈 층, 무연(LF; lead free) 층, ENEPIG(electroless nickel electroless palladium immersion gold) 층, Cu/LF 층, Sn/Ag 층, Sn/Pb, 이들의 조합 등과 같은 임의의 적합한 타입으로 이루어질 수 있다.
도 1의 예에서, 재배선 구조물(107)은, 재배선 구조물(107)의 측벽이 기판(101)의 각자의 측벽과 정렬되도록, 기판(101)과 동일한 폭(W1)을 갖도록 형성된다. 일부 실시예에서, 폭(W1)은 약 1 mm와 약 52 mm 사이이다. 도 1은 2개의 인터포저(110)가 CoW 구조물(100)을 형성하는데 사용되는 것을 예시하지만, 당업자라면 용이하게 알 수 있듯이, 다른 개수의 인터포저(110)가 CoW 구조물(100)을 형성하는데 사용될 수 있다.
다음으로, 도 2에서, 인터포저(110) 주위의 캐리어(150) 위에 몰딩 재료(108)가 형성되고, 몰딩 재료(108) 및 인터포저(110) 위에 재배선 구조물(112)이 형성된다. 전도성 커넥터(114)가 재배선 구조물(112) 위에 형성된다.
몰딩 컴파운드(108)는 예로서 에폭시, 유기 폴리머, 실리카계 필러 또는 유리 필러가 추가되거나 추가되지 않은 폴리머, 또는 다른 재료를 포함할 수 있다. 일부 실시예에서, 몰딩 재료(108)는 도포될 때 겔 타입 액체인 액체 몰딩 컴파운드(LMD; liquid molding compound)를 포함할 수 있다. 몰딩 재료(108)는 또한 도포될 때 액체 또는 고체를 포함할 수 있다. 대안으로서, 몰딩 재료(108)는 다른 절연 및/또는 봉지 재료를 포함할 수 있다. 몰딩 재료(108)는 일부 실시예에서 웨이퍼 레벨 몰딩 프로세스를 사용하여 도포된다. 몰딩 재료(108)는 예를 들어 압축 몰딩, 트랜스퍼 몰딩, MUF(molded underfill) 또는 기타 방법을 사용하여 몰딩될 수 있다.
다음으로, 일부 실시예에서 몰딩 재료(108)는 경화 프로세스를 사용하여 경화된다. 경화 프로세스는 어닐 프로세스 또는 기타 가열 프로세스를 사용하여 미리 정해진 시간 동안 미리 정해진 온도로 몰딩 재료(108)를 가열하는 것을 포함할 수 있다. 경화 프로세스는 또한, 자외선(UV) 노광 프로세스, 적외선(IR) 에너지 노출 프로세스, 이들의 조합, 또는 가열 프로세스와 함께 이들의 조합을 포함할 수 있다. 대안으로서, 몰딩 재료(108)는 다른 방법을 사용하여 경화될 수 있다. 일부 실시예에서, 경화 프로세스는 포함되지 않는다.
몰딩 재료(108)가 형성된 후에, 몰딩 재료(108)의 과도한 부분을 제거하도록 화학 및 기계적 평탄화(CMP; chemical and mechanical planarization)와 같은 평탄화 프로세스가 수행될 수 있으며, 그리하여 몰딩 재료(108) 및 전도성 패드(109)는 공면(coplanar) 상부 표면을 갖는다. 도 2에 예시된 바와 같이, 몰딩 재료(108)는 인터포저(110)의 측벽을 둘러싸며 물리적으로 접촉한다.
다음으로, 재배선 구조물(112)은 몰딩 재료(108)의 상부 표면 위에 형성되며 전도성 패드(109)에 전기적으로 커플링된다. 재배선 구조물(112)은 하나 이상의 유전체 층(113)에 형성된 전기 전도성 특징부(111)(예컨대, 전도성 라인 및/또는 비아)의 하나 이상의 층을 포함한다. 재배선 구조물(112)에 대한 재료 및 형성 방법은 재배선 구조물(107)에 대한 것과 동일하거나 유사할 수 있고, 따라서 세부사항은 반복되지 않는다. 도 2의 예에서, 재배선 구조물(112)은 몰딩 재료(108)와 경계를 접하도록(coterminous)(예컨대, 동일한 폭을 가짐) 형성되며, 그리하여 재배선 구조물(112)은 몰딩 재료(108)의 각자의 측벽과 정렬된다. 도 2에서의 재배선 구조물(112)은 좌측의 인터포저(110)로부터 우측의 인터포저(110)로 연속적으로 연장한다.
다음으로, 전도성 커넥터(114)가 재배선 구조물(112) 위에 형성되고 재배선 구조물(112)의 전기 전도성 특징부(111)에 전기적으로 커플링된다. 전도성 커넥터(114)는 마이크로범프, 구리 필라, 구리 층, 니켈 층, 무연(LF) 층, ENEPIG(electroless nickel electroless palladium immersion gold) 층, Cu/LF 층, Sn/Ag 층, Sn/Pb, 이들의 조합 등과 같은 임의의 적합한 타입으로 이루어질 수 있다. 도 2에 예시된 바와 같이, 솔더 영역(115)이 전도성 커넥터(114) 위에 형성될 수 있다.
도 2의 예에서, 인터포저(110), 몰딩 재료(108), 재배선 구조물(112), 및 전도성 커넥터(114)는, CoW 구조물(100)에서 인터포저로서 사용되는 복합 인터포저(160)를 형성한다. 복수의 인터포저들(110)이 복합 인터포저(160)를 형성하도록 사용되므로, 인터포저들(110)의 각각은 칩렛 인터포저로도 지칭될 수 있다.
다음으로, 도 3에서, 반도체 다이(121)(다이, 또는 집적 회로(IC; integrated circuit) 다이로도 지칭됨)가, 예컨대 리플로우 프로세스를 통해 전도성 커넥터(114)에 부착되며, 그리하여 다이(121)의 다이 커넥터(117)가 전도성 커넥터(114)의 각자의 것에 본딩된다. 일부 실시예에서, 다이(121)는 상이한 타입들로 이루어질 수 있다. 예를 들어, 다이(121) 중의 하나는 로직 다이일 수 있으며, 또다른 다이(121)는 메모리 다이일 수 있다. 일부 실시예에서, 다이(121) 전부가 동일 타입으로 이루어진다. 도 3의 예에서, 다이(121) 중의 하나(예컨대, 중간에 있는 다이(121A))는 좌측의 인터포저(110)과 중첩되고 우측의 인터포저(110)와 중첩된다. 다르게 말하자면, 다이(121A)의 제1 부분은 좌측에서 인터포저(110)의 측방향 범위 내에 배치되고, 다이(121A)의 제2 부분은 우측에서 인터포저(110)의 측방향 범위 내에 배치된다.
다이(121)의 각각은 기판, 기판 내에/상에 형성된 전기적 컴포넌트(예컨대, 트랜지스터, 저항기, 커패시터, 다이오드 등), 및 다이(121)의 기능 회로를 형성하도록 전기적 컴포넌트를 접속시키는 기판 위의 상호접속 구조물을 포함한다. 다이(121)는 또한, 다이(121)의 회로에의 전기적 접속을 제공하는 다이 커넥터(117)를 포함한다.
다이(121)의 기판(101)은 반도체 기판, 도핑되거나 도핑되지 않은, 또는 SOI(silicon-on-insulator) 기판의 활성 층일 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 또는 하이브리드 배향 기판을 포함한다.
다이(121)의 전기적 컴포넌트는 광범위하게 다양한 능동 소자(예컨대, 트랜지스터) 및 수동 소자(예컨대, 커패시터, 저항기, 인덕터) 등을 포함한다. 다이(121)의 전기적 컴포넌트는 다이(121)의 기판 내에 또는 기판 상에 임의의 적합한 방법을 사용하여 형성될 수 있다. 다이(121)의 상호접속 구조물은 하나 이상의 유전체 층에 형성된 하나 이상의 금속화 층(예컨대, 구리 층)을 포함하고, 기능 회로를 형성하도록 다양한 전기적 컴포넌트를 접속시키는데 사용된다. 실시예에서, 상호접속 구조물은 유전체 및 전도성 재료(예컨대, 구리)의 교대하는 층들로 형성되고, 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다.
다이(121)의 아래의 구조물에 대해 어느 정도의 보호를 제공하기 위하여 하나 이상의 패시베이션 층이 다이(121)의 상호접속 구조물 위에 형성될 수 있다. 패시베이션 층은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저-k 유전체, 이들의 조합 등과 같은 하나 이상의 적합한 유전체 재료로 제조될 수 있다. 패시베이션 층은 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있지만, 임의의 적합한 프로세스가 이용될 수 있다.
전도성 패드는 패시베이션 층 위에 형성될 수 있고 다이(121)의 상호접속 구조물과 전기적으로 접촉하도록 패시베이션 층을 통해 연장할 수 있다. 전도성 패드는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료가 대안으로서 사용될 수 있다.
다이(121)의 다이 커넥터(117)는 다이(121)의 회로에의 전기적 접속을 위한 전도성 영역을 제공하도록 전도성 패드 상에 형성된다. 다이 커넥터(117)는 구리 필라, 마이크로범프와 같은 콘택 범프 등일 수 있고, 구리, 주석, 은, 또는 다른 적합한 재료와 같은 재료를 포함할 수 있다.
다음으로, 도 4에서, 언더필 재료(119)가 복합 인터포저(160)의 재배선 구조물(112)과 다이(121) 사이에 그리고 인접한 다이들(121) 사이에 형성된다. 언더필 재료(119)가 형성된 후에, 몰딩 재료(118)가 다이(121) 주위의 재배선 구조물(112) 위에 형성된다.
언더필 재료(119)는, 예컨대 디스펜싱 니들 또는 다른 적합한 디스펜싱 툴을 사용하여, 다이(121)와 재배선 구조물(112) 사이의 갭에 디스펜싱된 다음 경화되어 단단해지는 액체 에폭시를 포함할 수 있다. 도 4에 예시된 바와 같이, 언더필 재료(119)는 다이(121)와 재배선 구조물(112) 사이의 갭을 채운다. 일부 실시예에서, 다이(121)는, 인접한 다이들(121) 사이의 갭이 약 10 ㎛보다 작도록(예컨대, ≤10 ㎛) 재배선 구조물(112)에 부착되며, 그리하여 디스펜싱된 언더필 재료(119)는 모세관력을 통해 다이(121)의 측벽 사이의 갭을 채울 수 있다. 다른 실시예에서, 언더필 재료(119)는 생략된다.
다음으로, 복합 인터포저(160) 위에 그리고 다이(121) 주위에 몰딩 재료(118)가 형성된다. 몰딩 재료(118)의 재료(들) 및 형성 방법은 몰딩 재료(108)에 대한 것과 동일하거나 유사할 수 있고, 따라서 세부사항은 반복되지 않는다. 일부 실시예에서, 언더필 재료(119)는 형성되지 않고, MUF(molded underfill) 재료가 몰딩 재료(118)로서 사용되며, MUF 재료는 다이(121)와 복합 인터포저(160) 사이의 갭을 채우고 인접한 다이들(121) 사이의 갭을 채운다.
다음으로, 도 5에서, 도 4의 구조물이 뒤집어지고, 다이(121)는 예컨대 접착 층(152)을 통해 캐리어(153)에 부착된다. 캐리어(153) 및 접착 층(152)은 각각 캐리어(150) 및 접착 층(151)과 동일하거나 유사할 수 있고, 따라서 세부사항은 반복되지 않는다. 다음으로, 캐리어(150)는 캐리어 본딩분리 프로세스에 의해 제거된다. 캐리어 본딩분리 프로세스는 에칭, 그라인딩 및 기계적 박리와 같은 임의의 적합한 프로세스를 사용하여 캐리어(150)를 제거할 수 있다. 일부 실시예에서, 캐리어(150)는 캐리어(150)의 표면 위에 레이저 또는 UV 광을 비춤으로써 본딩분리된다. 레이저 또는 UV 광이 캐리어(150)에 결합하는 접착 층(151)의 화학 결합을 깨뜨리며 그 다음 캐리어(150)가 쉽게 분리될 수 있다. 접착 층(151)은 캐리어 본딩분리 프로세스에 의해 제거될 수 있다. 일부 실시예에서, 접착 층(151)을 제거하도록 추가적인 세척 프로세스가 수행된다.
캐리어 본딩분리 프로세스 후에, 기판(101)의 두께 및 몰딩 재료(108)의 두께를 감소시키도록 박형화 프로세스가 수행된다. 박형화 프로세스는 CMP 프로세스와 같은 임의의 적합한 프로세스일 수 있다. 박형화 프로세스는 캐리어(150)의 제거에 의해 노출된 기판(101)의 제2 표면(101B)으로부터 수행된다. 박형화 프로세스는 쓰루 비아(103)가 노출될 때까지 계속된다. 그러므로, 박형화 프로세스 후에, 도 5에서 쓰루 비아(103), 기판(101) 및 몰딩 재료(108)는 공면 상부 표면을 갖는다. 박형화 프로세스로 인해, 도 5에서 기판(101)의 제1 표면(101A)과 제2 표면(101B) 사이의 거리(예컨대, 기판(101)의 두께)는 도 1에서보다 작다는 것을 유의하자.
다음으로, 도 6에서, 포토레지스트 층과 같은 패터닝된 마스크 층(125)이 도 5의 구조물 위에 형성된다. 패터닝된 마스크 층(125)은 도 6에서 몰딩 재료(108)의 상부 표면을 덮도록(예컨대, 완전히 덮도록) 형성된다. 또한, 패터닝된 마스크 층(125)은 패터닝된 마스크 층(125) 바로 아래에 있는 기판(101)의 부분(예컨대, 몰딩 재료(108)에 물리적으로 접촉하는 부분)도 덮는다. 다르게 말하자면, 몰딩 재료(108)의 상부 표면을 덮는 것 외에도, 패터닝된 마스크 층(125)은 기판(101)의 부분과도 중첩된다. 일부 실시예에서, 패터닝된 마스크 층(125)의 측벽(125C)(기판(101)과 중첩됨)과 기판의 가장 가까운 측벽(101S)(몰딩 재료(108)에 접촉함) 사이에 측정되는 거리(W2)는 약 0 mm와 약 10 mm 사이이다(예컨대, 0 mm < W2 < 10 mm).
다음으로, 패터닝된 마스크 층(125)의 개구에 의해 노출되는 기판(101)의 부분(예컨대, 상부 층)은 기판(101)의 제2 표면(101B)에 리세스(124)를 형성하도록 제거된다. 이방성 에칭 프로세스와 같은 에칭 프로세스가 리세스(124)를 형성하도록 수행될 수 있다. 에칭 프로세스는, 쓰루 비아(103) 및 배리어 층(104)(도 9 참조)을 실질적으로 공격하지 않고서 기판(101)이 에칭되도록 기판(101)의 재료에 선택적인(예컨대, 더 높은 에칭 속도를 가짐) 에천트를 사용할 수 있다. 에칭 프로세스가 완료된 후에, 쓰루 비아(103)의 단부 부분은 리세스(124)에 의해 노출된다. 다르게 말하자면, 쓰루 비아(103)의 단부 부분은 리세스(124) 안으로 연장한다. 일부 실시예에서, 기판(101)의 제2 표면(101B)과 리세스(124)의 바닥 사이에, 도 6의 수직 방향을 따라 측정되는, 리세스(124) 각각의 깊이(D)는 약 0 ㎛과 약 10 ㎛ 사이이다(예컨대, 0 ㎛ < D < 10 ㎛) .
다음으로, 도 7에서, 리세스(124)에 재료(123)(예컨대, 유전체 재료)가 형성되고, 패터닝된 마스크 층(125)은 제거된다. 재료(123)는 폴리이미드와 같은 폴리머 재료이고, 예의 실시예에서, 스핀 코팅과 같은 적합한 형성 방법에 의해 형성된다. 폴리머 재료 외에도, SiN 또는 SiO2와 같은 다른 적합한 유전체 재료가 또한, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 등과 같은 임의의 적합한 형성 방법을 사용하여 재료(123)를 형성하는 데 사용될 수 있다. 재료(123)는 리세스(124)를 과하게 채울 수 있고(overfill) 몰딩 재료(108) 위에 형성될 수 있으며, 따라서 재료(123)의 과도한 부분을 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있고, 그리하여 재료(123), 기판(101), 쓰루 비아(103) 및 몰딩 재료(108)는 도 7에서 공면 상부 표면을 갖는다. 평탄화 프로세스 후에 재료(123)의 두께(T1)는 예로서 0 ㎛과 약 5 ㎛ 사이일 수 있다(예컨대, 0 ㎛ < T1 < 5 ㎛). 도 7에 예시된 바와 같이, 재료(123)는 기판(101)(예컨대, 실리콘 기판)에 매립되고, 기판(101)의 폭(W1)보다 작은 폭(W3)(수평 방향을 따라 측정됨)을 갖는다. 예시된 실시예에서, 재료(123)는 쓰루 비아(103)의 단부 부분의 측벽을 덮는다(예컨대, 둘러쌈). 일부 실시예에서, 비교적 값싼 형성 방법(예컨대, 스핀 코팅)을 사용하여 재료(123)를 형성함으로써, 쓰루 비아(103) 주위에 SiN의 층을 형성하도록 높은 수준의 진공을 이용하는 CVD 프로세스와 같은 후속 아이솔레이션 퇴적 프로세스가 없어지며, 그에 의해 높은 비용의 고진공 CVD 프로세스를 피한다.
다음으로, 도 8에서, 재배선 구조물(126)이 재료(123), 기판(101) 및 몰딩 재료(108) 위에 형성되고, 그 후에 재배선 구조물(126) 위에 폴리머 층(128)이 형성된다. 외부 커넥터(127)가 폴리머 층(128) 위에 형성되고 쓰루 비아(103)에 전기적으로 커플링된다.
일부 실시예에서, 재배선 구조물(126)은 재배선 구조물(112)과 동일하거나 유사한 형성 방법을 사용하여 하나 이상의 유전체 층 및 하나 이상의 유전체 층에 형성된 전기 전도성 특징부(예컨대, 전도성 라인, 비아)를 포함한다. 단순화를 위해, 도 8 및 후속 도면들은 재배선 구조물(126)을 단일 층으로서 도시할 수 있으며, 재배선 구조물(126)은 하나 이상의 유전체 층에 형성된 전도성 특징부의 하나 이상의 층을 가질 수 있다는 것을 이해하여야 한다. 일부 실시예에서, 재배선 구조물(126)은 생략되고, 폴리머 층(128)이 재료(123) 바로 상에(예컨대, 접촉함) 형성된다. 폴리머 층(128)은 일부 실시예에서 폴리이미드와 같은 재료(123)와 동일한 폴리머 재료로 형성되지만, 폴리머 층(128)은 재료(123)와는 상이한 폴리머 재료로 형성될 수 있다. 폴리머 층(128)은 CoW 구조물(100)에 대한 패시베이션 층으로서 기능할 수 있다. 예로서, 폴리머 층(128)의 두께는 0 ㎛보다 크고 약 20 ㎛보다 작다.
다음으로, 외부 커넥터(127)가 폴리머 층(128) 위에 형성된다. 예시된 실시예에서, 외부 커넥터(127)는 폴리머 층(128)을 통해 연장하고 쓰루 비아(103)에 전기적으로 커플링된다. 외부 커넥터(127)는 예컨대 마이크로범프, 구리 필라, 구리 층, 니켈 층, 무연(LF) 층, ENEPIG(electroless nickel electroless palladium immersion gold) 층, Cu/LF 층, Sn/Ag 층, Sn/Pb, 이들의 조합 등일 수 있다. 외부 커넥터(127)의 폭(예컨대, 직경)은 예로서 약 20 ㎛와 약 300 ㎛ 사이일 수 있다. 솔더 영역(129)이 도 8에 예시된 바와 같이 외부 커넥터(127) 위에 형성될 수 있다.
다음으로, 도 9에서, 예컨대 캐리어 본딩분리 프로세스에 의해 캐리어(153) 및 접착 층(152)이 제거되고, CoW 구조물(100)이 형성된다. 예시되지 않았지만, 당업자라면 용이하게 알 수 있듯이, 제조 프로세스 동안 CoW 구조물(100)과 동시에 형성된 다른 CoW 구조물로부터 CoW 구조물(100)을 분리하도록 다이싱 프로세스가 수행될 수 있다. 그 다음, CoW 구조물(100)의 외부 커넥터(127)는 CoWoS 구조물을 형성하도록 기판(예컨대, 인쇄 회로 보드(PCB))에 본딩될 수 있다.
도 10은 다른 실시예에서 CoW 구조물(100A)의 단면도를 예시한다. CoW 구조물(100A)은 도 9의 CoW 구조물(100)과 유사하지만, 도 9에서의 폴리머 층(128) 및 재배선 구조물(126)(만약 형성된다면)은 재배선 구조물(132)로 대체된다. 일부 실시예에서, CoW 구조물(100A)은 도 1 내지 도 9에서의 동일하거나 유사한 프로세싱 단계들을 따름으로써 형성되지만, 도 8의 프로세싱 단계에서, 재배선 구조물(132)(전기 전도성 특징부(131) 및 하나 이상의 유전체 층(133)을 포함함)이 폴리머 층(128) 및 재배선 구조물(126)을 대신하여 형성된다.
도 11은 다른 실시예에서 CoW 구조물(100B)의 단면도를 예시한다. CoW 구조물(100B)은 도 9의 CoW 구조물(100)과 유사하지만, CoW 구조물(100B)은 복합 인터포저(160)에 형성된 재배선 구조물(112)을 갖지 않는다. 일부 실시예에서, CoW 구조물(100B)은 도 1 내지 도 9에서의 동일하거나 유사한 프로세싱 단계들을 따름으로써 형성되지만, 도 2의 프로세싱 단계에서, 재배선 구조물(112)이 생략되고, 전도성 커넥터(114)가 각자의 아래의 전도성 패드(109) 바로 상에 형성된다. 다음으로, CoW 구조물(100B)에 대하여 도 3의 프로세싱과 유사한 프로세싱에서, 다이(121)의 다이 커넥터(117)가 전도성 커넥터(114)에 본딩된다.
도 12는 또 다른 실시예에서 CoW 구조물(100C)의 단면도를 예시한다. CoW 구조물(100C)은 도 10의 CoW 구조물(100A)과 유사하지만, 다이(121)의 수가 더 적을 수 있고, CoW 구조물(100C)의 몰딩 재료(118)는 CoW 구조물(100A)의 몰딩 재료(118)의 폭보다 작은 폭을 갖는다. 예를 들어, CoW 구조물(100, 100A 및 100B)에서, 몰딩 재료(118)와 몰딩 재료(108)는, 몰딩 재료(118)의 측벽이 몰딩 재료(108)의 각자의 측벽과 정렬되도록 동일 폭을 갖는다. CoW 구조물(100C)에서, 몰딩 재료(118)의 좌측 측벽은 몰딩 재료(108)의 좌측 측벽과 정렬되며, 몰딩 재료(118)의 우측 측벽은 몰딩 재료(108)의 우측 측벽과 오정렬된다(예컨대, 측방향으로 이격됨). CoW 구조물(100C)에서의 몰딩 재료(118)의 형상은, 예컨대 몰딩 재료(118)의 부분(예컨대, 도 12에서 우측 상의 부분)을 제거하도록 에칭 프로세스를 수행함으로써 형성될 수 있다. 또다른 예로서, 몰딩 재료(118)는 바로 도 12에 예시된 형상을 갖도록 적합한 형성 방법, 예컨대 사출 성형 프로세스를 사용하여 형성될 수 있다. CoW 구조물(100C)은 기판(100)에 형성된 광학 도파관이 몰딩 재료(118)에 의해 노출되는 광학 접속 애플리케이션에 적합할 수 있다.
실시예는 이점을 달성할 수 있다. 예를 들어, 인터포저(110)의 기판(101)에 전기적 컴포넌트(105)를 형성함으로써, 인터포저(110)는 단순히 전기적 라우팅의 기능을 서빙하는 대신(예컨대, 인터포저에 비아 및 전도성 라인만 가짐), 상이한 기능을 달성하기 위한 다양한 기능 회로를 포함하도록 설계될 수 있다. CoW 구조물의 집적 밀도가 증가함에 따라, 인터포저의 크기는 인터포저에 부착되는 다이의 수를 수용하도록 증가될 수 있다. 그러나, 큰 인터포저는, 콜드 조인트 및 스트레스 관련 구조적 결함과 같은 인터포저의 비평면성(non-planarity)에 관련된 문제를 피하기 위하여, 인터포저의 평면성에 대한 더 높은 표준(따라서, 더 높은 비용)을 요구할 수 있다. 본 개시는 복수의 더 작은 칩렛 인터포저(110)를 사용하여 큰 복합 인터포저(160)가 쉽게 형성될 수 있게 해주며, 따라서 더 큰 인터포저의 평면성을 유지하는 것과 연관된 비용을 피한다. 또한, 인터포저(110)에 DTC와 같은 전기적 컴포넌트(105)를 형성하고 예컨대 재배선 구조물(112)을 통해 모든 인터포저(110)에서의 DTC를 전기적으로 커플링함으로써, 복합 인터포저(160)에 형성된 DTC의 수가 크게 증가될 수 있다. 또다른 예로서, 재료(123)의 형성은 고진공 CVD 프로세스를 수행해야 할 필요를 없애며, 그에 의해 제조 비용을 감소시킨다.
도 13 내지 도 17은 또 다른 실시예에서 다양한 제조 단계에서의 CoW 구조물(100D)의 단면도들을 예시한다. CoW 구조물(100D)은 CoW 구조물(100)과 유사하지만, 상이한 프로세싱 단계에서 형성될 수 있다.
도 13을 참조하면, 반도체 다이(121)가 예컨대 접착 층(152)을 통해 캐리어(153)에 부착된다. 다음으로, 반도체 다이(121) 주위의 캐리어(153) 위에 몰딩 재료(118)가 형성된다. 반도체 다이의 다이 커넥터(117)와 몰딩 재료(118) 사이에 공면 상부 표면을 달성하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
다음으로, 도 14에서, 복수의 인터포저(110)가 다이(121)에 부착된다. 예시된 실시예에서, 인터포저(110)의 전도성 패드(109)는 솔더 영역(115)을 통해 다이(121)의 다이 커넥터(117)에 본딩된다. 인터포저(110)의 각각은 그의 기판(101)에 형성된 쓰루 비아(103)를 갖는다. 도 14에서 쓰루 비아(103)는 기판(101)을 통해 연장한다. 후속 기판 박형화 프로세스에서, 기판(101)은 쓰루 비아(103)가 기판(101)을 통해 연장하도록 박형화된다.
다음으로, 도 15에서, 몰딩 재료(108)가 몰딩 재료(118) 위에 그리고 인터포저(110) 주위에 형성된다. 기판(101)을 박형화하도록 그라인딩 프로세스와 같은 박형화 프로세스가 수행되며, 그리하여 도 15에서 기판(101)의 상부 표면에서 쓰루 비아(103)가 노출된다. 박형화 프로세스의 결과로서, 기판(101)과 몰딩 재료(108) 사이에 공면 상부 표면이 달성된다. 도 15는 쓰루 몰딩 비아(106)를 더 예시하며, 이는 대응하는 다이 커넥터(117)를 노출하도록 몰딩 재료(108)에 개구를 형성하고(예컨대, 레이저 드릴링 프로세스, 또는 포토리소그래피 및 에칭 기술을 사용하여), 도금과 같은 수락가능한 형성 방법을 사용하여 전기 전도성 재료(예컨대, 구리)로 개구를 채움으로써 형성될 수 있다. 도 13 내지 도 15는 비한정적인 예로서 몰딩 재료(예컨대, 118 및 108)가 2개의 분리된 프로세싱 단계에서 형성되는 것을 도시하지만, 다이(121) 주위에 그리고 인터포저(110) 주위에 몰딩 재료를 형성하기 위한 다른 방식이 가능하고, 완전히 본 개시의 범위 내에 포함되도록 의도된다. 일부 실시예에서, 다이(121)가 캐리어(153)에 부착된 후에, 인터포저(110)는 몰딩 재료(예컨대, 118)가 형성되기 전에 다이(121)에 부착된다. 그 다음, 인터포저(110)가 부착된 후에, 다이(121) 및 인터포저(110)를 둘러싸는 몰딩 재료를 형성하기 위해 단일 몰딩 프로세스가 수행된다.
다음으로, 도 16에서, 쓰루 비아(103)의 측벽 주위에(예컨대, 접촉함) 기판(101)에 재료(123)가 형성된다. 일부 실시예에서, 도 6 및 도 7에 예시된 프로세싱이 재료(123)를 형성하도록 수행될 수 있다. 형성된 후에, 재료(123), 쓰루 비아(103), 기판(101) 및 몰딩 재료(108)는 공면 상부 표면을 갖는다.
다음으로, 도 17에서, 선택적인 재배선 구조물(126)이 몰딩 재료(108) 위에 형성된다. 다음으로, 폴리머 층(128)이 몰딩 재료(108) 위에 그리고 재배선 구조물(126)(만약 형성된다면) 위에 형성된다. 폴리머 층(128)을 통해 연장하며 쓰루 비아(103)에 전기적으로 커플링되는 외부 커넥터(127)가 형성된다. 솔더 영역(129)이 외부 커넥터(127)의 상부 상에 형성될 수 있다.
도 18은 일부 실시예에서 반도체 디바이스를 형성하는 방법(1000)의 흐름도를 예시한다. 도 18에 도시된 예시적인 방법은 단지 많은 가능한 실시예의 방법의 예일 뿐이라는 것을 이해하여야 한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 18에 예시된 바와 같은 다양한 프로세싱 블록들은 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 18을 참조하면, 블록 1010에서, 제1 다이 및 제2 다이가 각각 제1 인터포저의 제1 측면에 그리고 제2 인터포저의 제1 측면에 본딩되며, 제1 인터포저는 제2 인터포저에 측방향으로 인접한다. 블록 1020에서, 제1 인터포저 및 제2 인터포저는 제1 몰딩 재료로 봉지된다. 블록 1030에서, 제1 인터포저의 제1 측면에 대향하는 제1 인터포저의 제2 측면에 제1 리세스가 형성된다. 블록 1040에서, 제2 인터포저의 제1 측면에 대향하는 제2 인터포저의 제2 측면에 제2 리세스가 형성된다. 블록 1050에서, 제1 리세스 및 제2 리세스는 제1 유전체 재료로 채워진다.
실시예에 따르면, 반도체 구조물을 형성하는 방법은, 제1 인터포저의 제1 측면에 그리고 제2 인터포저의 제1 측면에 각각 제1 다이 및 제2 다이를 본딩하는 단계 - 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ; 상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 봉지하는 단계; 상기 제1 인터포저의 제1 측면에 대향하는 상기 제1 인터포저의 제2 측면에 제1 리세스를 형성하는 단계; 상기 제2 인터포저의 제1 측면에 대향하는 상기 제2 인터포저의 제2 측면에 제2 리세스를 형성하는 단계; 및 상기 제1 리세스 및 상기 제2 리세스를 제1 유전체 재료로 채우는 단계를 포함한다. 실시예에서, 상기 방법은 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 전에, 상기 제1 인터포저 및 상기 제2 인터포저를 캐리어에 부착하는 단계를 더 포함한다. 실시예에서, 상기 방법은 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 후에, 상기 제1 다이 및 상기 제2 다이를 제2 몰딩 재료로 봉지하는 단계를 더 포함한다. 실시예에서, 상기 방법은 상기 제1 다이와 상기 제2 다이 사이의 갭을 언더필 재료로 채우는 단계를 더 포함한다. 실시예에서, 상기 방법은 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 전에, 상기 제1 다이 및 상기 제2 다이를 캐리어에 부착하는 단계를 더 포함한다. 실시예에서, 상기 제1 몰딩 재료는 상기 제1 다이 및 상기 제2 다이를 더 봉지한다. 실시예에서, 상기 방법은 상기 제1 다이 및 상기 제2 다이를 제2 몰딩 재료로 봉지하는 단계를 더 포함한다. 실시예에서, 상기 방법은 상기 제1 몰딩 재료에 쓰루 비아를 형성하는 단계를 더 포함한다. 실시예에서, 상기 제1 유전체 재료는 폴리머이다. 실시예에서, 상기 방법은 상기 제1 유전체 재료 상에 전도성 커넥터를 형성하는 단계를 더 포함하고, 상기 전도성 커넥터는 상기 제1 인터포저 내의 제1 전도성 필라에 전기적으로 커플링된다.
실시예에 따르면, 반도체 구조물을 형성하는 방법은, 제1 인터포저 및 제2 인터포저에 각각 제1 다이 및 제2 다이를 부착하는 단계 - 상기 부착하는 단계 후에, 상기 제1 다이는 상기 제2 다이에 측방향으로 인접하고, 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ; 상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 둘러싸는 단계; 상기 제1 다이에서 먼 쪽의 상기 제1 인터포저의 제1 표면에 제1 리세스를 형성하는 단계; 상기 제2 다이에서 먼 쪽의 상기 제2 인터포저의 제1 표면에 제2 리세스를 형성하는 단계; 및 상기 제1 리세스 및 상기 제2 리세스를 폴리머 층으로 채우는 단계를 포함한다. 실시예에서, 상기 제1 다이에서 먼 쪽의 상기 폴리머 층의 표면은 상기 제1 인터포저의 제1 표면 및 상기 제2 인터포저의 제1 표면과 동등한 높이이다. 실시예에서, 상기 제1 리세스를 형성하는 단계는, 상기 제1 인터포저의 제1 표면 상에 패터닝된 마스크 층을 형성하는 단계 - 상기 패터닝된 마스크 층은 상기 제1 몰딩 재료를 덮고, 상기 제1 몰딩 재료에 접촉하는 상기 제1 인터포저의 제1 부분을 덮으며, 상기 제1 인터포저의 제2 부분을 노출시킴 - ; 및 상기 제1 인터포저의 제2 부분의 외부 층을 제거하도록 이방성 에칭 프로세스를 수행하는 단계를 포함한다. 실시예에서, 상기 제1 리세스의 폭은, 상기 제1 리세스의 측벽이 상기 제1 몰딩 재료에 접촉하는 상기 제1 인터포저의 각자의 측벽으로부터 이격되도록, 상기 제1 인터포저의 폭보다 작도록 형성된다. 실시예에서, 상기 제1 인터포저는 제1 기판 및 상기 제1 기판 내의 제1 TSV(through-substrate via)를 포함하고, 상기 제1 리세스를 형성하는 단계 후에, 상기 제1 TSV는 상기 제1 리세스 안으로 연장한다.
실시예에 따르면, 반도체 구조물은, 서로 측방향으로 인접하며 기판 관통 비아(TSV)를 갖는 복수의 인터포저들; 상기 복수의 인터포저들 주위의 제1 몰딩 재료; 상기 복수의 인터포저들 중의 적어도 하나에 본딩되며 전기적으로 접속하는 적어도 하나의 다이; 및 상기 적어도 하나의 다이로부터 멀리 있는 쪽의 상기 복수의 인터포저들의 배면에 있는 유전체 층을 포함한다. 실시예에서, 상기 반도체 구조물은 상기 적어도 하나의 다이 주위의 제2 몰딩 재료; 및 상기 복수의 인터포저들과 상기 적어도 하나의 다이 사이의 언더필 재료를 더 포함한다. 실시예에서, 상기 제1 몰딩 재료는 상기 적어도 하나의 다이를 둘러싼다. 실시예에서, 상기 반도체 구조물은 상기 제1 몰딩 재료 내의 쓰루 비아를 더 포함하고, 상기 쓰루 비아는 상기 적어도 하나의 다이에 전기적으로 접속된다. 실시예에서, 상기 유전체 층은 폴리머 층이고, 상기 반도체 구조물은 상기 유전체 층 상의 외부 접속을 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 구조물을 형성하는 방법에 있어서,
제1 인터포저의 제1 측면에 그리고 제2 인터포저의 제1 측면에 각각 제1 다이 및 제2 다이를 본딩하는 단계 - 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ;
상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 봉지하는 단계;
상기 제1 인터포저의 제1 측면에 대향하는 상기 제1 인터포저의 제2 측면에 제1 리세스를 형성하는 단계;
상기 제2 인터포저의 제1 측면에 대향하는 상기 제2 인터포저의 제2 측면에 제2 리세스를 형성하는 단계; 및
상기 제1 리세스 및 상기 제2 리세스를 제1 유전체 재료로 채우는 단계
를 포함하는, 반도체 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 전에, 상기 제1 인터포저 및 상기 제2 인터포저를 캐리어에 부착하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 3. 실시예 2에 있어서, 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 후에, 상기 제1 다이 및 상기 제2 다이를 제2 몰딩 재료로 봉지하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 4. 실시예 3에 있어서, 상기 제1 다이와 상기 제2 다이 사이의 갭을 언더필 재료로 채우는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 전에, 상기 제1 다이 및 상기 제2 다이를 캐리어에 부착하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 6. 실시예 5에 있어서, 상기 제1 몰딩 재료는 상기 제1 다이 및 상기 제2 다이를 더 봉지하는 것인, 반도체 구조물을 형성하는 방법.
실시예 7. 실시예 5에 있어서, 상기 제1 다이 및 상기 제2 다이를 제2 몰딩 재료로 봉지하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 8. 실시예 5에 있어서, 상기 제1 몰딩 재료에 쓰루 비아를 형성하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 9. 실시예 1에 있어서, 상기 제1 유전체 재료는 폴리머인 것인, 반도체 구조물을 형성하는 방법.
실시예 10. 실시예 9에 있어서, 상기 제1 유전체 재료 상에 전도성 커넥터를 형성하는 단계를 더 포함하고, 상기 전도성 커넥터는 상기 제1 인터포저 내의 제1 전도성 필라에 전기적으로 커플링되는 것인, 반도체 구조물을 형성하는 방법.
실시예 11. 반도체 구조물을 형성하는 방법에 있어서,
제1 인터포저 및 제2 인터포저에 각각 제1 다이 및 제2 다이를 부착하는 단계 - 상기 부착하는 단계 후에, 상기 제1 다이는 상기 제2 다이에 측방향으로 인접하고, 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ;
상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 둘러싸는 단계;
상기 제1 다이에서 먼 쪽의 상기 제1 인터포저의 제1 표면에 제1 리세스를 형성하는 단계;
상기 제2 다이에서 먼 쪽의 상기 제2 인터포저의 제1 표면에 제2 리세스를 형성하는 단계; 및
상기 제1 리세스 및 상기 제2 리세스를 폴리머 층으로 채우는 단계
를 포함하는, 반도체 구조물을 형성하는 방법.
실시예 12. 실시예 11에 있어서, 상기 제1 다이에서 먼 쪽의 상기 폴리머 층의 표면은 상기 제1 인터포저의 제1 표면 및 상기 제2 인터포저의 제1 표면과 동등한 높이인 것인, 반도체 구조물을 형성하는 방법.
실시예 13. 실시예 11에 있어서, 상기 제1 리세스를 형성하는 단계는,
상기 제1 인터포저의 제1 표면 상에 패터닝된 마스크 층을 형성하는 단계 - 상기 패터닝된 마스크 층은 상기 제1 몰딩 재료를 덮고, 상기 제1 몰딩 재료에 접촉하는 상기 제1 인터포저의 제1 부분을 덮으며, 상기 제1 인터포저의 제2 부분을 노출시킴 - ; 및
상기 제1 인터포저의 제2 부분의 외부 층을 제거하도록 이방성 에칭 프로세스를 수행하는 단계
를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 14. 실시예 13에 있어서, 상기 제1 리세스의 폭은, 상기 제1 리세스의 측벽이 상기 제1 몰딩 재료에 접촉하는 상기 제1 인터포저의 각자의 측벽으로부터 이격되도록, 상기 제1 인터포저의 폭보다 작도록 형성되는 것인, 반도체 구조물을 형성하는 방법.
실시예 15. 실시예 11에 있어서, 상기 제1 인터포저는 제1 기판 및 상기 제1 기판 내의 제1 TSV(through-substrate via)를 포함하고, 상기 제1 리세스를 형성하는 단계 후에, 상기 제1 TSV는 상기 제1 리세스 안으로 연장하는 것인, 반도체 구조물을 형성하는 방법.
실시예 16. 반도체 구조물에 있어서,
서로 측방향으로 인접하며 TSV를 갖는 복수의 인터포저들;
상기 복수의 인터포저들 주위의 제1 몰딩 재료;
상기 복수의 인터포저들 중의 적어도 하나에 본딩되며 전기적으로 접속하는 적어도 하나의 다이; 및
상기 적어도 하나의 다이로부터 멀리 있는 쪽의 상기 복수의 인터포저들의 배면에 있는 유전체 층
을 포함하는, 반도체 구조물.
실시예 17. 실시예 16에 있어서,
상기 적어도 하나의 다이 주위의 제2 몰딩 재료; 및
상기 복수의 인터포저들과 상기 적어도 하나의 다이 사이의 언더필 재료
를 더 포함하는, 반도체 구조물.
실시예 18. 실시예 16에 있어서, 상기 제1 몰딩 재료는 상기 적어도 하나의 다이를 둘러싸는 것인, 반도체 구조물.
실시예 19. 실시예 16에 있어서,
상기 제1 몰딩 재료 내의 쓰루 비아를 더 포함하고, 상기 쓰루 비아는 상기 적어도 하나의 다이에 전기적으로 접속되는 것인, 반도체 구조물.
실시예 20. 실시예 16에 있어서, 상기 유전체 층은 폴리머 층이고, 상기 반도체 구조물은 상기 유전체 층 상의 외부 접속을 더 포함하는 것인, 반도체 구조물.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    제1 인터포저의 제1 측면에 그리고 제2 인터포저의 제1 측면에 각각 제1 다이 및 제2 다이를 본딩하는 단계 - 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ;
    상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 봉지하는 단계;
    상기 제1 인터포저의 제1 측면에 대향하는 상기 제1 인터포저의 제2 측면에 제1 리세스를 형성하는 단계;
    상기 제2 인터포저의 제1 측면에 대향하는 상기 제2 인터포저의 제2 측면에 제2 리세스를 형성하는 단계; 및
    상기 제1 리세스 및 상기 제2 리세스를 제1 유전체 재료로 채우는 단계
    를 포함하는, 반도체 구조물을 형성하는 방법.
  2. 청구항 1에 있어서, 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 전에, 상기 제1 인터포저 및 상기 제2 인터포저를 캐리어에 부착하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  3. 청구항 2에 있어서, 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 후에, 상기 제1 다이 및 상기 제2 다이를 제2 몰딩 재료로 봉지하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  4. 청구항 1에 있어서, 상기 제1 다이 및 상기 제2 다이를 본딩하는 단계 전에, 상기 제1 다이 및 상기 제2 다이를 캐리어에 부착하는 단계를 더 포함하는, 반도체 구조물을 형성하는 방법.
  5. 반도체 구조물을 형성하는 방법에 있어서,
    제1 인터포저 및 제2 인터포저에 각각 제1 다이 및 제2 다이를 부착하는 단계 - 상기 부착하는 단계 후에, 상기 제1 다이는 상기 제2 다이에 측방향으로 인접하고, 상기 제1 인터포저는 상기 제2 인터포저에 측방향으로 인접함 - ;
    상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 재료로 둘러싸는 단계;
    상기 제1 다이에서 먼 쪽의 상기 제1 인터포저의 제1 표면에 제1 리세스를 형성하는 단계;
    상기 제2 다이에서 먼 쪽의 상기 제2 인터포저의 제1 표면에 제2 리세스를 형성하는 단계; 및
    상기 제1 리세스 및 상기 제2 리세스를 폴리머 층으로 채우는 단계
    를 포함하는, 반도체 구조물을 형성하는 방법.
  6. 반도체 구조물에 있어서,
    서로 측방향으로 인접하며, 리세스와 기판 관통 비아(TSV; through-substrate via)를 갖는 복수의 인터포저들;
    상기 복수의 인터포저들 주위의 제1 몰딩 재료;
    상기 복수의 인터포저들 중의 적어도 하나에 본딩되며 전기적으로 접속하는 적어도 하나의 다이 - 상기 리세스는 상기 적어도 하나의 다이로부터 멀리 있는 쪽의 상기 복수의 인터포저들의 배면에 형성됨 -; 및
    상기 리세스에 배치되고 상기 TSV의 측벽의 일부와 접촉하는 유전체 층
    을 포함하는, 반도체 구조물.
  7. 청구항 6에 있어서,
    상기 적어도 하나의 다이 주위의 제2 몰딩 재료; 및
    상기 복수의 인터포저들과 상기 적어도 하나의 다이 사이의 언더필 재료
    를 더 포함하는, 반도체 구조물.
  8. 청구항 6에 있어서, 상기 제1 몰딩 재료는 상기 적어도 하나의 다이를 둘러싸는 것인, 반도체 구조물.
  9. 청구항 6에 있어서,
    상기 제1 몰딩 재료 내의 쓰루 비아를 더 포함하고, 상기 쓰루 비아는 상기 적어도 하나의 다이에 전기적으로 접속되는 것인, 반도체 구조물.
  10. 청구항 6에 있어서, 상기 유전체 층은 폴리머 층이고, 상기 반도체 구조물은 상기 유전체 층 상의 외부 접속을 더 포함하는 것인, 반도체 구조물.
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