KR20190005728A - 이중 측면의 금속 라우팅을 갖는 반도체 패키지 - Google Patents

이중 측면의 금속 라우팅을 갖는 반도체 패키지 Download PDF

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KR20190005728A
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시엔-웬 리우
포-야오 추앙
펭-쳉 슈
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

방법은 캐리어 위에 재배선 구조물을 형성하는 단계- 재배선 구조물은 캐리어 말단에 있는 재배선 구조물의 표면 상에 전도성 피처를 가짐 - ; 재배선 구조물의 표면 위에 전도성 필러를 형성하는 단계; 전도성 필러에 인접한 재배선 구조물의 표면에 다이를 부착하는 단계 - 다이의 다이 커넥터는 재배선 구조물의 전도성 피처에 전기적으로 결합됨 - ; 및 전도성 접합부를 통해 전도성 필러에 미리 제조된 기판을 부착하는 단계 - 전도성 접합부는 전도성 필러 상에 있고 전도성 필러와는 상이한 재료를 포함하며, 전도성 접합부 및 전도성 필러는 재배선 구조물을 미리 제조된 기판에 전기적으로 결합시킴 - 를 포함한다.

Description

이중 측면의 금속 라우팅을 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE WITH DUAL SIDES OF METAL ROUTING}
우선권 주장 및 상호 참조
본 출원은 그 전체가 여기에 참조로서 통합된 출원인 2017년 7월 6일자로 출원된 "Semiconductor Package with Dual Sides of Metal Routing"라는 명칭의 미국 가특허 출원 제62/529,237호의 우선권을 주장한다.
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 계속적인 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도에서의 이러한 향상은 최소 피처 크기에서의 반복된 축소로부터 이루어졌고, 이것은 더 많은 컴포넌트가 주어진 영역으로 집적될 수 있게 하였다. 최근 훨씬 더 작은 전자 디바이스에 대한 수요가 증가함에 따라 반도체 다이의 더 작고 더 창의적인 패키징 기술이 필요하게 되었다.
이러한 패키징 기술의 예로는 패키지-온-패키지(Package-on-Package; POP) 기술이 있다. PoP 패키지에서, 상단 반도체 패키지는 높은 레벨의 집적 및 컴포넌트 밀도를 허용하는 하단 반도체 패키지의 상단에 적층된다. 또다른 예는 다중-칩-모듈 (Multi-Chip-Module; MCM) 기술이며, 다중 반도체 다이가 하나의 반도체 패키지 내에 패키징되어 통합된 기능들을 갖는 반도체 디바이스를 제공한다.
높은 레벨의 첨단 패키징 기술 통합은 향상된 기능 및 작은 풋프린트를 갖는 반도체 디바이스의 생산을 가능하게 하고, 그것은 휴대 전화, 태블릿 및 디지털 뮤직 플레이어와 같은 소형 폼 팩터 디바이스에 유리하다. 또다른 이점은 반도체 패키지 내의 상호동작부를 접속하는 전도성 경로의 길이가 짧아지는 것이다. 회로들 사이의 상호접속부의 더 짧은 라우팅은 신호 전파를 빠르게 하고 노이즈 및 크로스-토크를 감소시키기 때문에, 이는 반도체 디바이스의 전기적 성능을 향상시킨다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 5, 도 6a 및 도 6b는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스의 단면도를 예시한다.
도 7은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 8은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 9은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 10 내지 도 15는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스의 단면도를 예시한다.
도 16은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 17은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 18은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 19 내지 도 22는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스의 단면도를 예시한다.
도 23은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 24 내지 도 27는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스의 단면도를 예시한다.
도 28은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 29 내지 도 32는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스의 단면도를 예시한다.
도 33은 일실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 34 내지 도 37은 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스의 단면도를 예시한다.
도 38은 일부 실시예에 따라 반도체 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
이하의 개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 많은 상이한 실시예 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
반도체 디바이스 및 반도체 디바이스를 형성하는 방법은 다양한 실시예로 제공된다. 일부 실시예에 있어서, 반도체 디바이스는 재배선 구조물, 재배선 구조물에 부착된 반도체 다이의 전방 측면을 갖는 하나 이상의 반도체 다이, 및 하나 이상의 반도체 다이의 후방 측면에 부착된 기판을 포함한다. 기판은 전기 신호를 재라우팅(re-routing)하기 위한 하나 이상의 재배선 층을 포함하고, 일부 실시예에서는 재배선 구조물 및/또는 하나 이상의 반도체 다이에 전기적으로 결합된다. 다른 실시예에 있어서, 기판은 전기적으로 격리된 더미 금속 패턴을 포함한다. 하나 이상의 반도체 다이의 후방 측면에 부착된 기판은 반도체 다이의 양 측면(예를 들어, 전방 측면 및 후방 측면)의 금속 밀도의 밸런싱을 도울 수 있고, 이에 의해 반도체 디바이스의 휨(warpage)을 감소시킨다.
도 1 내지 도 5, 도 6a 및 도 6b는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스(100)의 단면도를 예시한다. 도 1에서, 재배선 구조물(150)이 캐리어(101) 위에 형성된다. 재배선 구조물(150 )은 하나 이상의 유전체 층 내에 형성된 전도성 피처(예를 들어, 전도성 라인 및 비아)를 포함한다. 전도성 필러(149)는 재배선 구조물(150)의 상부 표면 위에 형성되고, 재배선 구조물(150)에 전기적으로 결합된다.
캐리어(101)는 실리콘, 폴리머, 폴리머 합성물, 금속 호일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프 또는 구조적 지지를 위한 다른 적합한 재료와 같은 재료로 제조될 수있다. 재배선 구조물(150)은 캐리어(101) 위에 형성된다. 재배선 구조물(150)은 전도성 라인(예를 들어, 113, 123) 및 비아(예를 들어, 125, 145)의 하나 이상의 층, 및 하나 이상의 유전체 층(예를 들어, 107, 110, 120, 130, 140)과 같은 전도성 피처를 포함한다. 일부 실시예에 있어서, 하나 이상의 유전체 층(107/110/120/130/140)은 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다 . 다른 실시예에 있어서, 유전체 층(107/110/120/130/140)은 실리콘 질화물과 같은 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 붕규산 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물로 형성된다. 하나 이상의 유전체 층(107/110/120/130/140)은 스핀 코팅, 화학적 기상 증착(chemical vapor deposition; CVD), 적층(laminating) 등, 또는 이들의 조합과 같은 임의의 허용가능한 성막 공정에 의해 형성될 수 있다.
일부 실시예에 있어서, 재배선 구조물(150)의 전도성 피처는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적합한 전도성 재료로 형성된 전도성 라인(예를 들어, 113, 123), 전도성 비아(예를 들어, 125, 145)를 포함한다. 전도성 피처는 또한 전기 컴포넌트 또는 디바이스(예를 들어, 도 2 참조)에 접속하는데 사용되는 전도성 패드(예를 들어, 147)를 포함할 수 있다. 전도성 비아( 115)는 이후 노출되어(예를 들어, 도 5 참조), 전기 컴포넌트 또는 디바이스에 접속하기 위해 전도성 패드로서 사용되며, 따라서 전도성 패드(115)로 지칭될 수도 있다. 일부 실시예에 있어서, 전도성 라인(113) 및 전도성 패드(115)는 유전체 층(110) 내에 개구부를 형성하고, 유전체 층(110) 위와 개구부 내에 시드(seed) 층(도시되지 않음)을 형성하고, 시드 층 위에 설계된 패턴을 갖는 패터닝된 포토레지스트(도시되지 않음)를 형성하고, 시드 층 위와 설계된 패턴 내의 전도성 재료를 도금(예를 들어, 전기 도금 또는 무전해 도금)하고, 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트를 제거함으로써 형성된다.
도 1의 도시된 예에서, 버퍼층으로서 작용할 수 있는 유전체 층(107)은 유전체 층(110)이 형성되기 전에 캐리어(101) 위에 형성된다. 다른 실시예에 있어서, 유전체 층(107)은 유전체 층(110) 이전에 형성되지 않고, 대신에 유전체 층(110)의 부분으로서 형성된다. 다르게 말하면, 도 1에 예시된 유전체 층(107) 및 유전체 층(110)은 동일한 성막 공정에서 형성된 하나의 연속하는 유전체 층(110)일 수 있고, 이 경우 유전체 층(110) 내의 개구부는 유전체 층(110)을 관통하여 연장되지 않고, 따라서 유전체 층(110)의 부분은 캐리어(101)와 전도성 패드(115)의 하단 표면 사이에 배치된다.
일부 실시예에 있어서, 재배선 구조물(150)이 형성되기 전에 접착제 층(도시되지 않음)이 캐리어(101) 위에 성막되거나 적층된다. 접착제 층은 감광성일 수 있고, 후속하는 캐리어 디본딩(de-bonding) 공정에서 캐리어(101) 상에 예를 들면, 자외선(ultra-violet; UV) 광을 비춤으로써 캐리어(101)로부터 쉽게 탈착될 수 있다. 예를 들어, 접착제 층은 St. Paul, Minnesota의 3M Company에 의해 제조된 LTHC(light-to-heat-conversion) 코팅일 수 있다.
전도성 라인(113) 및 전도성 패드(115)가 형성된 후에, 유전체 층(110) 및 전도성 피처(예를 들어, 113 및 115)를 형성하기 위해 상술된 바와 유사한 처리를 수행함으로써 추가적인 유전체 층 및 추가적인 전도성 피처가 형성될 수 있다. 유전체 층(110) 위의 비아(예를 들어, 125, 145)는 각각의 아래놓인 전도성 피처에 전기적으로 결합된다. 도 1은 또한 예를 들어 반도체 다이(221)(도 2 참조)에 접속하는데 사용될 수 있는 재배선 구조물(150)의 상부 표면 위에[예를 들어, 유전체 층(140)의 상부 표면 위에] 형성된 전도성 패드(147)를 예시한다. 4개의 유전체 층이 도 1에서 예시되지만, 4개보다 많거나 적은 유전체 층이 재배선 구조물(150)에 사용될 수 있다.
여전히 도 1을 참조하면, 재배선 구조물(150) 위에 전도성 필러(149)가 형성된다. 전도성 필러(149)는 재배선 구조물(150) 위에 시드 층을 형성하고; 시드 층 위에 패터닝된 포토레지스트을 형성하고 - 패터닝된 포토레지스트의 개구부 각각은 형성될 전도성 필러(149)의 위치에 대응함 - ; 예를 들어, 전기 도금 또는 무전해 도금을 사용하여 개구부를 구리와 같은 전기 전도성 재료로 충전하고; 예를 들어, 애싱(ashing) 또는 박리 공정을 사용하여 포토레지스트를 제거하고; 전도성 필러(149)가 위에 형성되지 않는 시드 층의 부분을 제거함으로써 형성될 수 있다. 도 1의 예에서 전도성 필러(149)의 높이(H1)는, 전도성 필러(149)의 상부 표면이 재배선 구조물(150)에 후속하여 부착된 반도체 다이(221)(도 2 참조)의 상부 표면보다 낮도록[예를 들어, 재배선 구조물(150)에 더 가깝도록] 작게 형성된다.
다음에, 도 2에서, 하나 이상의 반도체 다이(221)[또한 다이 또는 집적 회로(integrated circuit; IC) 다이라고도 지칭됨)가 재배선 구조물(150)의 상부 표면 상의 전도성 패드(147)에 기계적 및 전기적으로 결합된다. 구리 필러 또는 다른 적합한 커넥터일 수 있는 반도체 다이(221)의 전도성 층(225)(또한 다이 커넥터라고도 지칭됨)은 전도성 영역(223)을 통해 전도성 패드(147)에 기계적 및 전기적으로 결합된다. 일부 실시예에 있어서, 전도성 영역(223)은 솔더 범프(예를 들어, 솔더 범프)이다.
재배선 구조물(150)에 접착되기 전에, 다이(221)는 다이(221) 내에 집적 회로를 형성하기 위해 적용가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 다이(221)는 각각 실리콘과 같은 반도체 기판이거나, 도핑되거나 도핑되지 않거나, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층일 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 기판 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 트랜지스터, 다이오드, 캐패시터, 저항기 등과 같은 디바이스는 반도체 기판 내에 그리고/또는 반도체 기판 상에 형성될 수 있으며, 집적 회로를 형성하기 위해 예를 들어, 반도체 기판 상의 하나 이상의 유전체 층의 금속화 패턴에 의해 형성된 상호접속 구조물들에 의해 상호접속될 수 있다.
다이(221)는 알루미늄 패드와 같은 패드(도시되지 않음)를 더 포함하고, 그 패드로 외부 접속이 이루어진다. 패드는 다이(221)의 활성 측면 또는 전방 측면으로 지칭될 수 있는 측면 상에 있다. 패시베이션 필름(들)(도시되지 않음)은 다이(221) 및 패드의 부분 상에 형성된다. 개구부는 패드까지 패시베이션 필름(들)을 관통한다. 전도성 필러(예를 들어, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(225)는 패시베이션 필름(들)을 관통하는 개구부 내에 있고, 각각의 패드에 기계적 및 전기적으로 결합된다. 다이 커넥터(225)는 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(225)는 다이(221)의 집적 회로에 전기적으로 결합된다.
유전체 재료(도 2에는 도시되지 않고, 예를 들어 도 19에서 228 참조)는 패시베이션 필름(들) 및/또는 다이 커넥터(225)와 같은 다이(221)의 활성 측면 상에 형성된다. 유전체 재료는 다이 커넥터(225)를 측면 방향으로 봉지(encapsulate)하고, 유전체 재료는 각각의 다이(221)와 측면 방향으로 접한다. 유전체 층은 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 붕규산 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 과 같은 산화물; 또는 이들의 조합일 수 있고, 예를 들어, 스핀 코팅, 적층, CVD 등에 의해 형성될 수 있다.
도 2에 도시된 바와 같이, 다이(221)가 재배선 구조물(150)에 부착된 후에, 언더필(underfill) 재료(227)는 반도체 다이(221)와 재배선 구조물(150) 사이의 갭을 충전하기 위해 형성된다. 언더필 재료(227)는 또한 반도체 다이(221) 사이의 갭 및 전도성 필러(149)와 반도체 다이(221) 사이의 갭 충전하거나 부분적으로 충전할 수 있다. 언더필 재료(227)의 예시적인 재료는 폴리머 및 다른 적합한 비전도성 재료를 포함하지만, 이에 한정되지 않는다. 언더필 재료(227)는 예를 들어, 니들 또는 젯팅 디스펜서를 사용하여 반도체 다이(221)과 재배선 구조물(150) 사이의 갭 내에 디스펜스될 수 있다. 언더필 재료(227)를 경화시키기 위해 경화 공정이 수행될 수 있다.
2개의 다이(221)가 도 2에서 예시되지만 , 2개보다 많거나 적은 다이(221)가 반도체 디바이스(100)를 형성하는데 사용될 수 있다. 또한, 전도성 필러(149)가 반도체 디바이스(100)의 둘레를 따라 형성되도록 예시되지만, 전도성 필러(149)는 다이(221) 사이에 형성될 수 있다. 이들 및 다른 변형은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
다음에, 도 3에서, 미리 제조된(pre-made) 기판(350)이 전도성 접합부(joint)(323)에 의해 전도성 필러(149)에 부착된다. 일부 실시예에 있어서, 기판(350)은 인쇄 회로 기판(printed circuit board; PCB)이다. 다른 실시예에 있어서, 기판(350)은 인터포저(interposer)이다.
도 3의 예시된 예에서, 기판(350)은 수지 또는 섬유 유리와 갚은 유전체 재료로 형성되는 코어(310)를 포함한다. 예를 들어, 코어(310)는 비스말레이미드 트리아진(BT) 수지, FR-4(방염성인 에폭시 수지 바인더와 직조 섬유 유리 직물로 이루어지는 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 다른 지지 재료를 포함할 수 있다. 구리 라인 및/또는 구리 패드와 같은 전도성 피처(313 및 315)는 코어(310)의 반대하는 측면 상에 형성되고, 기판(350)의 제 1 위치(들)로부터 기판(350)의 제 2 위치(들)로 전기 신호를 재라우팅하는 재배선 층으로서 기능할 수 있다. 전도성 비아(317)는 코어(310)를 관통하여 연장되고, 전도성 피처(313/315)에 전기적으로 결합된다. 도 3은 또한 코어(310)의 상부 표면 상의, 그리고 전도성 피처(313) 위의 유전체 층(320)(예를 들어, 솔더 레지스트 층)을 예시한다. 개구부는 유전체 층(320) 내에 형성될 수 있고, 개구부는 전도성 피처(313)의 부분을 노출시킨다. 솔더 범프와 같은 외부 커넥터(325)가 개구부 내에 형성되어 전도성 피처(313)에 전기적으로 결합될 수 있다. 외부 커넥터(325)는 기판(350)을 메모리 칩과 같은 다른 디바이스에 접속하는데 사용될 수 있다. 도 3은 또한 코어(310)의 하부 표면 상의, 그리고 전도성 피처(315) 위의 유전체 층(330)(예를 들어, 솔더 레지스트 층)을 예시한다. 개구부는 유전체 층(330) 내에 형성될 수 있고, 개구부는 전도성 피처(315)의 부분을 노출시킨다. 기판(350)은 예시된 실시예에서 능동 컴포넌트(예를 들어 트랜지스터)를 가지지 않는다.
일부 실시예에 있어서, 전도성 접합부(323)는 솔더 영역이다. 예를 들어, 솔더 페이스트는 전도성 필러(149)(예를 들어, 구리 필러) 및/또는 기판(350)의 각각의 노출된 전도성 피처(315) 상에 형성될 수 있고; 기판(350)은 솔더 페이스트에 의해 전도성 필러(149)에 부착되며; 그 후 솔더 영역(323)을 형성하기 위해 솔더 페이스트를 용융하도록 리플로우 공정이 수행된다. 따라서, 솔더 영역(323)은 일부 실시예에서 전도성 필러(149)로부터 유전체 층(330)을 통해 기판(350)의 전도성 피처(315)까지 연장된다. 도 3에 예시된 예에서, 솔더 영역(323)이 형성된 후에, 기판(350)의 하부 표면은 다이(221)의 상부 표면 위에 있고 다이(221)와 접촉하지 않는다.
도 3의 기판(350)의 구조물은 예시를 위한 것이고 한정을 위한 것이 아니다. 기판(350)은 다른 구조물을 가질 수 있다. 예를 들어, 기판(350)의 코어(310)는 도 3에 예시된 바와 같이 단일 층 코어가 아닐 수도 있고, 대신에 코어(310)는 복수의 유전체 층을 포함할 수 있으며, 전도성 라인 및/또는 비아의 다중 층이 복수의 유전체 층 내에 형성될 수 있다. 기판(350)의 이들 및 다른 변형은 본 발명개시의 범위 내에 포함되도록 완전히 의도된다.
다음에, 도 4에서, 기판(350)과 다이(221)/재배선 구조물(150) 사이의 공간을 충전하기 위해 몰딩 재료(327)가 형성된다. 몰딩 재료(327)는 예로서 에폭시, 유기 폴리머, 실리카계 또는 유리 충전제가 첨가되거나 첨가되지 않은 폴리머, 또는 다른 재료를 포함할 수 있다. 일부 실시예에 있어서, 몰딩 재료(327)는 도포될 때 겔 타입 액체인 액상 몰딩 화합물(liquid molding compound; LMC)을 포함한다. 몰딩 재료(327)는 또한 도포될 때 액체 또는 고체를 포함할 수 있다. 대안적으로, 몰딩 재료(327)는 다른 절연 및/또는 봉지 재료를 포함할 수 있다. 몰딩 재료(327)는 일부 실시예에서 웨이퍼 레벨 몰딩 공정을 사용하여 도포된다. 몰딩 재료(327)는 예를 들어 압축 몰딩, 트랜스퍼 몰딩 또는 다른 방법을 사용하여 몰딩될 수 있다.
다음에, 몰딩 재료(327)는 일부 실시예에서 경화 공정을 사용하여 경화된다. 경화 공정은 어닐링 공정 또는 다른 가열 공정을 사용하여 몰딩 재료(327)를 밈리 정해진 시간 동안 미리 정해진 온도로 가열하는 단계를 포함할 수 있다. 경화 공정은 또한 자외선(UV) 광 노광 공정, 적외선(IR) 에너지 노광 공정, 이들의 조합, 또는 가열 공정과 이들의 조합을 포함할 수 있다. 대안적으로, 몰딩 재료(327)는 다른 방법을 사용하여 경화될 수 있다. 일부 실시예에 있어서, 경화 공정은 포함되지 않는다. 몰딩 재료(327)는 예시된 실시예에서 언더필 재료(227)와는 상이하다.
다음에, 도 5에서, 반도체 디바이스(100)는 뒤집어지고, 외부 커넥터(325)는 프레임(410)에 의해 지지되는 테이프(413)에 부착된다. 테이프(413)는, 후속하는 공정에서 제위치에 반도체 디바이스(100)을 유지시키는, 접착제일 수 있는 다이싱 테이프(dicing tape)일 수 있다. 다음에, 캐리어(101)는 디본딩 공정을 통해 반도체 디바이스(100)로부터 탈착(디본딩)된다. 디본딩 공정은 에칭, 그라인딩 및 기계적 박리와 같은 임의의 적합한 공정을 사용하여 캐리어(101)를 제거할 수 있다. LTHC 필름과 같은 접착제 층이 캐리어(101)와 재배선 구조물(150) 사이에서 사용되는 실시예에 있어서, 캐리어(101)는 캐리어(101)의 표면 위에 레이저 또는 UV 광을 비춤으로써 디본딩된다. 레이저 또는 UV 광은 캐리어(101) 및 캐리어(101)에 바인딩하는 접착제 층의 화학적 본딩을 끊고, 그 후 캐리어(101)는 용이하게 탈착될 수 있다.
다음에, 전도성 패드(115)를 노출시키도록 유전체 층(110)[또는 형성되는 경우에, 유전체 층(107)]이 리세스된다. 화학 기계적 연마(chemical mechanical polish; CMP) 공정 등 또는 이들의 조합과 같은 에칭 공정은 일부 실시예에서 전도성 패드(115)를 노출시키는데 사용될 수 있다. 다른 실시예에 있어서, 레이저 드릴링 공정, 포토리소그래피 및/또는 에칭 공정 등이 전도성 패드(115)를 노출시키기 위해 사용될 수 있다. 그 후, 외부 커넥터(153)가 전도성 패드(115) 위에 형성된다. 일부 실시예에 있어서, 커넥터(153)는 마이크로범프와 같은 전도성 범프이고, 주석과 같은 재료 또는 은 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 외부 커넥터(153)가 주석 솔더 범프인 실시예에 있어서, 외부 커넥터(153)는 증발, 전기 도금, 인쇄, 솔더 트랜스퍼 또는 볼 배치와 같은 임의의 적합한 방법을 통해 주석의 층을 초기에 형성함으로써 형성될 수 있다. 일단 주석의 층이 구조물 상에 형성되었다면, 임의의 적접한 크기가 대안적으로 이용될 수 있지만, 예를 들어 약 20 ㎛의 직경을 가지고 원하는 범프 형상으로 재료를 성형하기 위해 리플로우가 수행된다.
그러나, 당업자는 외부 커넥터(153)가 마이크로범프로서 상기 기술되었지만, 이들은 단지 예시적인 것으로 의도되며 실시예를 한정하는 것을 의도하지 않음을 인식할 것이다. 오히려, 제어된 컬랩스 칩 접속(controlled collapse chip connection; C4) 범프, 구리 필러, 구리 층, 니켈 층, 무연(lead free; LF) 층, 무전해 니켈 무전해 팔라듐 침지 금(electroless nickel electroless palladium immersion gold; ENEPIG) 층, Cu/LF 층, Sn/Ag 층, Sn/Pb, 이들의 조합 등과 같은 임의의 적합한 타입의 외부 커넥터가 대안적으로 이용될 수 있다. 임의의 적합한 외부 커넥터 및 외부 커넥터를 형성하기 위한 임의의 적합한 공정이 외부 커넥터(153)에 이용될 수 있으며, 이러한 모든 외부 커넥터는 실시예의 범위 내에 포함되도록 완전히 의도된다.
도시되지 않았지만, 반도체 디바이스(100)와 동일한 처리 단계에서 형성된 다른 이웃하는 반도체 디바이스(도시되지 않음)로부터 반도체 디바이스(100)를 분리하기 위해 외부 커넥터(153)가 형성된 후에 다이싱 공정이 수행될 수 있고, 그에 따라 복수의 개별 반도체 디바이스를 형성한다. 도 6a는 다이싱 공정 후의 반도체 디바이스(100)를 예시한다.
다음에, 도 6b에 도시된 바와 같이, 메모리 디바이스와 같은 반도체 디바이스(500)가 도 6a에 도시된 반도체 소자(100)에 부착되어, 도 6b의 반도체 디바이스(100)를 형성함으로써, 패키지-온-패키지(package-on-package; PoP) 구조를 갖는 반도체 패키지를 형성할 수 있다. 도 6b에 예시된 바와 같이, 반도체 디바이스(500)는 기판(510) 및 기판(510)의 상부 표면에 부착된 하나 이상의 반도체 다이(517)를 가진다.
일부 실시예에 있어서, 기판(510)은 실리콘, 갈룸 비소, 실리콘-온-인슐레이터("SOI") 또는 다른 유사한 재료를 포함한다. 일부 실시예에 있어서, 기판(510)은 다중 층 회로 기판이다. 일부 실시예에 있어서, 예를 들어, 코어(510)는 비스말레이미드 트리아진(BT) 수지, FR-4(방염성인 에폭시 수지 바인더와 직조 섬유 유리 직물로 이루어지는 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 다른 지지 재료를 포함할 수 있다. 기판(510)은 기판(510) 내/기판(510) 상에 형성된 전도성 피처(예를 들어, 전도성 라인 및 비아, 도시되지 않음)를 포함할 수 있다. 도 6b에 도시된 바와 같이, 기판(510)은 기판(510)의 상부 표면 및 하부 표면 상에 형성된 전도성 패드(513)를 가지고, 전도성 패드(513)는 기판(510)의 전도성 피처에 전기적으로 결합된다. 하나 이상의 반도체 다이(517)가 예를 들어 본딩 와이어(515)에 의해 전도성 패드(513)에 전기적으로 결합된다. 에폭시, 유기 폴리머, 폴리머 등을 포함할 수 있는 몰딩 재료(530)는 기판(510) 위와 반도체 다이(517) 주위에 형성된다. 반도체 디바이스(500)는, 기판(350)의 외부 커넥터(325)와 반도체 디바이스(500)의 외부 커넥터를 본딩함으로써 형성되는, 전도성 접합부(525)에 의해 기판(350)에 전기적 및 기계적으로 결합된다. 일부 실시예에 있어서, 전도성 접합부(525)는 솔더 영역, 전도성 필러(예를 들어, 구리 필러), 또는 다른 적합한 전도성 접합부를 포함할 수 있다. 예시되지 않았지만, 반도체 디바이스(500)는 도 6b에 예시된 것과 유사한 방식으로 다양한 PoP 패키지를 형성하기 위해 이하 논의된 반도체 디바이스(200, 300 및 400)와 같은 다른 실시예 디바이스와 본딩될 수 있다.
도 7 내지 도 9는 반도체 디바이스(100)와 유사한 반도체 디바이스의 단면도를 예시하고, 다양한 실시예에서 도 1 내지 도 6a에 예시된 것과 유사하지만 변형을 가지는 공정을 이용하여 형성될 수 있다. 예를 들어, 몰딩된 언더필(molded underfill; MUF)이 다이(221)와 재배선 구조물(150) 사이의 갭을 충전하고 재배선 구조물(150)/다이(221)와 기판(350) 사이의 공간을 충전하기 위해 사용될 수 있고(도 7 및 도 9 참조), 그에 따라 처리 시간 및 비용을 감소시킨다. 또다른 예로서, 기판(350)의 설계는 코어(310)의 양 측면 대신에 코어(310)의 하나의 측면 상에 재배선 층(예를 들어, 전도성 라인)을 갖도록 간략화될 수 있다. 도 7 내지 도 9의 반도체 디바이스의 추가의 상세는 이하 논의된다.
도 7을 참조하면, 도 6a에 예시된 반도체 디바이스(100)와 유사하지만 언더필 재료(227)가 없는 실시예 반도체 디바이스(100A)가 도시된다. 특히, 반도체 디바이스(100A)를 형성하기 위해, 언더필 재료(227)는 도 2의 처리 단계에서 형성되지 않는다. 대신에, 기판(350)이 전도성 필러(149)(도 3 참조)에 부착된 후에, 몰딩된 언더필(MUF) 재료는 몰딩 재료(327)로서 사용되어 다이(221)와 재배선 구조물(150) 사이의 갭을 충전하고, 도 4에 도시된 처리 단계에서 재배선 구조물(150)/다이(221)와 기판(350) 사이의 공간을 충전함으로써, 하나의 처리 단계에서 상술된 갭 및 공간을 충전하고, 그에 따라 처리 시간 및 제조 비용을 감소시킨다.
일부 실시예에 있어서, 도 7의 MUF 재료(327)는, MUF 재료(327) 내의 충전재가 언더필 재료(227) 내의 충전재보다 미세하여(예를 들어, 더 작은 사이즈를 가짐) 작은 갭으로의 MUF의 플로우를 용이하게 한다는 점에서 도 4의 언더필 재료(227)와는 상이하다. 추가적으로, MUF 재료는 또한 MUF 재료의 열 팽창 계수(coefficient of thermal expansion; CTE)를 제어(예를 들어, 더 낮게)하기 위해 언더필 재료(227)보다 높은 비율의 충전재를 가질 수 있다.
도 8은 도 6a의 반도체 디바이스(100)와 유사하지만 기판(350)에 대해 상이한 구조를 갖는 또다른 실시예 반도체 디바이스(100B)를 예시한다. 특히, 도 8의 기판(350)의 코어(310)의 하나의 측면(예를 들어, 상부 측면) 위에만 전도성 피처(예를 들어, 313)가 형성되고, 전도성 피처는 코어(310)의 다른 측면(예를 들어, 하부 측면)을 따라 형성되지 않는다. 전도성 비아(317)는 전도성 피처(313)에 전기적으로 결합되고, 코어(310)를 관통하여 연장된다.
도 9는 도 8의 반도체 디바이스(100B)와 유사하지만 다이(221)와 재배선 구조물(150) 사이에 언더필 재료(227)가 없는, 또다른 실시예 반도체 디바이스(100C)를 예시한다. 도 9의 몰딩 재료(327)는 일부 실시예에서 MUF 재료이다.
도 10 내지 도 15는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스(200)의 단면도를 예시한다. 달리 설명하지 않는 한, 도 10 내지 도 15에서의 유사한 도면 부호는 도 1 내지 도 6a에서의 유사한 부분을 지칭한다. 예를 들어, 동일한 도면 부호를 갖는 컴포넌트는 동일하거나 유사한 재료로 형성될 수 있고, 동일하거나 유사한 형성 방법을 사용하여 형성될 수 있다. 간략화를 위해, 상세는 반복되지 않을 수 있다.
먼저 도 10을 참조하면, 재배선 구조물(150)은 캐리어(101) 위에 형성된다. 전도성 필러(148)는 재배선 구조물(150) 위에 형성되고, 재배선 구조물(150)에 기계적 및 전기적으로 결합된다. 일부 실시예에 있어서, 전도성 필러(148)는 도 1의 전도성 필러(149)와 동일한 재료를 포함하고 동일한 방법을 사용하여 형성될 수 있지만, 더 큰 높이(H2)를 가진다. 높이(H2)는 다이(221)의 상부 표면(도 11 참조)과 재배선 구조물(150)의 상부 표면 사이의 거리와 동등하거나 더 클 수 있다.
다음에, 도 11에서 하나 이상의 다이(221)가 재배선 구조물(150)의 전도성 패드(147)에 부착된다. 예를 들어, 다이(221)의 다이 커넥터(225)는 리플로우 공정을 수행함으로써 솔더 영역(223)를 통해 전도성 패드(147)에 결합된다. 다이(221)가 재배선 구조물(150)에 부착된 후에, 언더필 재료(227)는 다이(221)와 재배선 구조물(150) 사이의 갭을 충전하도록 형성된다.
다음에, 몰딩 재료(337)는 다이(221), 전도성 필러(148), 및 언더필 재료(227) 주위에서 재배선 구조물(150)의 상부 표면 위에 형성된다. 몰딩 재료(337)는 예로서 에폭시, 유기 폴리머, 실리카계 또는 유리 충전제가 첨가되거나 첨가되지 않은 폴리머, 또는 다른 재료를 포함할 수 있다. 일부 실시예에 있어서, 몰딩 재료(337)는 도포될 때 겔 타입 액체인 액상 몰딩 화합물(liquid molding compound; LMC)을 포함한다. 몰딩 재료(337)는 또한 도포될 때 액체 또는 고체를 포함할 수 있다. 대안적으로, 몰딩 재료(337)는 다른 절연 및/또는 봉지 재료를 포함할 수 있다. 몰딩 재료(337)는 일부 실시예에서 웨이퍼 레벨 몰딩 공정을 사용하여 도포된다. 몰딩 재료(337)는 예를 들어 압축 몰딩, 트랜스퍼 몰딩 또는 다른 방법을 사용하여 몰딩될 수 있다.
다음에, 몰딩 재료(337)는 일부 실시예에서 경화 공정을 사용하여 경화된다. 경화 공정은 어닐링 공정 또는 다른 가열 공정을 사용하여 몰딩 재료(337)를 밈리 정해진 시간 동안 미리 정해진 온도로 가열하는 단계를 포함할 수 있다. 경화 공정은 또한 자외선(UV) 광 노광 공정, 적외선(IR) 에너지 노광 공정, 이들의 조합, 또는 가열 공정과 이들의 조합을 포함할 수 있다. 대안적으로, 몰딩 재료(337)는 다른 방법을 사용하여 경화될 수 있다. 일부 실시예에 있어서, 경화 공정은 포함되지 않는다. 몰딩 재료(337)는 일부 실시예에서 언더필 재료(227)와는 상이하다.
몰딩 재료(337)가 형성된 후에, CMP와 갚은 평탄화 공정이 다이(221), 전도성 필러(148), 및 몰딩 재료(337) 사이에 동일 평면 상의 상부 표면을 달성하기 위해 몰딩 재료(337)의 상부 부분을 제거하도록 수행될 수 있다. 평탄화 공정은 또한 전도성 필러(148)의 상단 부분 및/또는 다이(221)의 상단 부분을 제거할 수 있다[예를 들어, 다이(221)의 박막화].
다음에, 도 12를 참조하면, 미리 제조된 기판(350)은 전도성 접합부(323)에 의해 전도성 필러(148)에 기계적 및 전기적으로 결합된다. 예를 들어, 전도성 접합부(323)로서 전도성 필러(148)와 기판(350) 사이에 솔더 영역을 형성하기 위해 리플로우 공정이 수행될 수 있다.
다음에, 도 13에서, 몰딩 재료(327)는 다이(221)와 기판(350) 사이 및 몰딩 재료(337)와 기판(350) 사이의 공간을 충전하도록 형성된다. 몰딩 재료(327)는 일부 실시예에서 몰딩 재료(337)와는 상이하다. 추갖거으로, 몰딩 재료(327)는 일부 실시예에서 언더필 재료(227)와는 상이하다.
다음에, 도 14를 참조하면, 몰딩 재료(327)가 형성된 후에, 반도체 디바이스(200)는 뒤집어지고, 기판(350)의 외부 커넥터(325)는 프레임(410)에 의해 지지되는 테이프(413)에 부착된다. 다음에, 캐리어(101)는 디본딩되고, 유전체 층(110)은 전도성 패드(115)를 노출시키도록 리세스된다. 그 후, 외부 커넥터(153)가 노출된 전도성 패드(115) 위에 형성된다.
도시되지는 않았지만, 반도체 디바이스(200)를 다른 이웃하는 반도체 디바이스(도시되지 않음)로부터 분리하기 위해 다이싱이 수행될 수 있다. 다이싱 후에, 도 15에 예시된 바와 같은 반도체 디바이스(200)가 형성된다.
도 16 내지 도 18는 반도체 디바이스(200)와 유사한 반도체 디바이스의 단면도를 예시하고, 다양한 실시예에서 도 10 내지 도 15에 예시된 것과 유사하지만 변형을 가지는 공정을 이용하여 형성될 수 있다. 도 16 내지 도 18의 반도체 디바이스의 추가의 상세는 이하 논의된다.
도 16을 참조하면, 반도체 디바이스(200)와 유사하지만 언더필 재료(227)가 없는 실시예 반도체 디바이스(200A)가 도시된다. 특히, 반도체 디바이스(200A)를 형성하기 위해, 도 11의 언더필 재료(227)는 형성되지 않는다. 대신에, 몰딩된 언더필(MUF) 재료가 도 1에 도시된 처리 단계에서 몰딩 재료(337)로서 사용되어, 몰딩 재료(337)는 다이(221)와 재배선 구조물(150) 사이의 갭을 충전하고, 다이(221)와 전도성 필러(148)를 둘러싸며, 그에 따라 처리 시간 및 비용을 감소시킨다. 몰딩 재료(337)는 일부 실시예에서 몰딩 재료(327)와는 상이하다.
도 17은 도 15의 반도체 디바이스(200)와 유사하지만 기판(350)에 대해 상이한 구조를 갖는 또다른 실시예 반도체 디바이스(200B)를 예시한다. 특히, 도 17의 기판(350)의 코어(310)의 하나의 측면(예를 들어, 상부 측면) 위에만 전도성 피처(예를 들어, 313)가 형성되고, 전도성 피처는 코어(310)의 다른 측면(예를 들어, 하부 측면)을 따라 형성되지 않는다. 전도성 비아(317)는 전도성 피처(313)에 전기적으로 결합되고, 코어(310)를 관통하여 연장된다. 외부 커넥터(325)가 도 17의 전도성 필러(148) 위에 직접 있는 것으로 예시되지만, 전도성 피처(313)(예를 들어, 전도성 라인)는 전기 신호를 다른 위치로 재배선할 수 있고, 따라서 외부 커넥터(325)는 다른 위치에 배치될 수 있다.
도 18는 도 17의 반도체 디바이스(200B)와 유사하지만 다이(221)와 재배선 구조물(150) 사이에 언더필 재료(227)가 없는, 또다른 실시예 반도체 디바이스(200C)를 예시한다. 도 18의 몰딩 재료(337)는 일부 실시예에서 MUF 재료이다. 몰딩 재료(337)는 일부 실시예에서 몰딩 재료(327)와는 상이하다. 외부 커넥터(325)가 도 18의 전도성 필러(148) 위에 직접 있는 것으로 예시되지만, 전도성 피처(313)는 전기 신호를 다른 위치로 재배선할 수 있고, 따라서 외부 커넥터(325)는 다른 위치에 배치될 수 있다.
도 19 내지 도 22는 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스(300)의 단면도를 예시한다. 달리 설명하지 않는 한, 도 19 내지 도 22에서의 유사한 도면 부호는 도 1 내지 도 6a의 및/또는 도 10 내지 도 15에서의 유사한 부분을 지칭한다. 예를 들어, 동일한 도면 부호를 갖는 컴포넌트는 동일하거나 유사한 재료로 형성될 수 있고, 동일하거나 유사한 형성 방법을 사용하여 형성될 수 있다. 간략화를 위해, 상세는 반복되지 않을 수 있다.
도 19에 예시된 바와 같이, 버퍼 층일 수 있는 유전체 층(103)이 캐리어(101) 위에 형성된다. 일부 실시예에 있어서, 유전체 층(103)은 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다. 다른 실시예에 있어서, 유전체 층(103)은 실리콘 질화물과 같은 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 붕규산 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물로 형성된다. 유전체 층(103)은 스핀 코팅, 화학적 기상 증착(CVD), 적층 등, 또는 이들의 조합과 같은 적합한 성막 공정에 의해 형성될 수 있다.
다음에, 구리 필러와 같은 전도성 필러(148)가 유전체 층(103) 위에 형성된다. 하나 이상의 다이(221)는, 다이 부착 필름(die attaching film; DAF)과 같은 적합한 유전체 필름일 수 있는 접착제 층(105)에 의해 유전체 층(103)에 부착된다. 도 19는 또한 다이(221)의 다이 커넥터(225) 및 다이 커넥터(225)를 둘러싸는 다이(221)의 유전체 층(228)(예를 들어, 폴리머 층)을 예시한다.
다음에, 도 20에서, 몰딩 재료(337)가 다이(221) 주위와 전도성 필러(148) 주위에서 유전체 층(103) 위에 형성된다. 몰딩 재료(337)가 형성된 후에, CMP와 같은 평탄화 공정이 수행되어 다이(221)의 다이 커넥터(225)를 노출시키도록 몰딩 재료(337)의 상단 부분을 제거할 수 있다. 다음에, 다이(221), 전도성 필러(148) 및 몰딩 재료(337) 위에 재배선 구조물(150)이 형성된다. 재배선 구조물(150)은 다이(221) 및 전도성 필러(148)에 전기적으로 결합된다.
도 20는 또한 재배선 구조물(150) 위에 형성되어 재배선 구조물(150)에 전기적으로 결합된 범프 하지 금속(under bump metallurgy; UBM) 구조물(146)을 예시한다. 일실시예에 있어서, UBM 구조물(146)은 티타늄의 층, 구리의 층, 및 니켈의 층과 같은 3층의 전도성 재료를 포함한다. 그러나, UBM 구조물(146)의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 많은 적합한 재료 및 층의 배열이 있다. UBM 구조물(146)에 사용될 수 있는 임의의 적합한 재료 또는 재료의 층은 본 발명개시의 범위 내에 포함되는 것으로 완전히 의도된다. 일단 UBM 구조물(146)이 형성되면, 솔더 범프와 같은 외부 도체(153)가 UBM 구조물(146) 위에 형성된다.
이제 도 21을 참조하면, 도 20에 예시된 반도체 디바이스(300)는 뒤집어지고, 외부 커넥터(153)는 프레임(410)에 의해 지지되는 테이프(413)에 부착된다. 다음에, 캐리어(101)는 반도체 디바이스(300)으로부터 디본딩된다. 그 후, 개구부(102)가 유전체 층(103) 내에 형성된다. 개구부(102)는 포토리소그래피 및/또는 에칭 공정에 의해 형성될 수 있지만, 레이저 드릴링과 같은 다른 적합한 방법이 또한 사용될 수 있다. 도 21에 예시된 바와 같이, 개구부(102)는 전도성 필러(148)를 노출시킨다.
다음에, 도 22에서, 미리 제조된 기판(350)이 전도성 필러(148)에 부착된다. 솔더 영역과 같은 전도성 접합부(323)가 전도성 필러들(148)과 기판(350) 사이에 형성되어 기판(350)을 전도성 필러(148)에 기계적 및 전기적으로 결합시킨다. 다음에, 유전체 층(103)과 기판(350) 사이의 공간을 충전하도록 몰딩 재료(327)가 형성된다. 몰딩 재료(327)는 일부 실시예에서 몰딩 재료(337)와는 상이하다.
도시되지 않았지만, 반도체 디바이스(300)와 동일한 처리 단계에서 형성된 다른 이웃하는 반도체 디바이스(도시되지 않음)로부터 반도체 디바이스(300)를 분리하는 것에 이어서 다이싱 공정이 수행될 수 있고, 그에 따라 복수의 개별 반도체 디바이스(300)를 형성한다.
도 23은 도 22의 반도체 디바이스(300)와 유사하지만 기판(350)에 대해 상이한 구조를 갖는 또다른 실시예 반도체 디바이스(300A)를 예시한다. 특히, 도 23의 기판(350)의 코어(310)의 하나의 측면(예를 들어, 상부 측면) 위에만 전도성 피처(예를 들어, 313)가 형성되고, 전도성 피처는 코어(310)의 다른 측면(예를 들어, 하부 측면)을 따라 형성되지 않는다. 전도성 비아(317)는 전도성 피처(313)에 전기적으로 결합되고, 코어(310)를 관통하여 연장된다. 외부 커넥터(325)가 도 23의 전도성 필러(148) 위에 직접 있는 것으로 예시되지만, 전도성 피처(313)는 전기 신호를 다른 위치로 재배선할 수 있고, 따라서 외부 커넥터(325)는 다른 위치에 배치될 수 있다.
도 24 내지 도 27은 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스(400)의 단면도를 예시한다. 달리 설명하지 않는 한, 도 24 내지 도 27에서의 유사한 도면 부호는 도 1 내지 도 6a의 및/또는 도 10 내지 도 15에서의 유사한 부분을 지칭한다. 예를 들어, 동일한 도면 부호를 갖는 컴포넌트는 동일하거나 유사한 재료로 형성될 수 있고, 동일하거나 유사한 형성 방법을 사용하여 형성될 수 있다. 간략화를 위해, 상세는 반복되지 않을 수 있다.
도 24를 참조하면, 미리 제조된 기판(350)은 접착제 층(104)에 의해 캐리어(101)에 부착된다. 접착제 층(104)은 감광성일 수 있고, 후속하는 캐리어 디본딩 공정에서 캐리어(101) 상에 예를 들에, 자외선(UV) 광을 비춤으로써 캐리어(101)로부터 쉽게 탈착될 수 있다. 예를 들어, 접착제 층은 St. Paul, Minnesota의 3M Company에 의해 제조된 LTHC(light-to-heat-conversion) 코팅일 수 있다.
도 24에 예시된 바와 같이, 기판(350)은 유전체 층(330) 내의 개구부(321) 및 유전체 층(320) 내의 개구부(321')를 가진다. 개구부(321)는 재배선 구조물(150)과의 전기적으로 접속을 위해 사용될 것이고(도 26 참조), 개구부(321')는 외부 커넥터(325)를 형성하기 위해 사용될 것이다(도 27 참조).
다음에 도 25을 참조하면, 유전체 층(322)은 기판(350) 위에 형성된다. 유전체 층(322)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등 또는 이들의 조합과 같은 적합한 재료를 포함할 수 있고, 물리적 기상 증착(physical vapor deposition; PVD), CVD 또는 다른 적합한 방법에 의해 형성될 수 있다. 유전체 층(322)은 아래놓인 층에 컨포멀할 수 있다. 개구부는 예를 들어 레이저 드릴링 또는 다른 적합한 방법을 사용하여 유전체 층(322) 내에 형성되어, 도 25에 예시된 바와 같이, 기판(350)의 전도성 피처(315)의 부분을 노출시킨다.
다음에, 도 26에서, 전도성 필러(148)는 유전체 층(322) 위에 형성되어 기판(350)에 전기적으로 결합된다. 도 26에 예시된 바와 같이, 전도성 비아(329)가 개구부(321) 내에 형성되어(도 24 참조), 전도성 필러(148)와 기판(350) 사이에 전기적으로 결합된다. 다음에, 하나 이상의 다이(221)의 후방 측면은 접착제 층(105)(예를 들어, DAF)에 의해 유전체 층(322)에 부착된다. 다이(221)의 전방 측면 상의 다이 커넥터(225)는 기판(350)을 외면하여 상향한다.
다음에, 몰딩 재료(337)가 다이(221)/전도성 필러(148) 주위에서 유전체 층(322) 위에 형성된다. CMP와 같은 평탄화 공정이 전도성 필러(148), 몰딩 재료(337), 및 다이(221) 사이에서 평면의 상부 표면을 달성하기 위해 수행될 수 있다. 다이 커넥터(225)는 평탄화 공정 이후에 몰딩 재료(337)의 상부 표면에서 노출된다.
다음에, 다이(221), 전도성 필러(148) 및 몰딩 재료(337) 위에 재배선 구조물(150)이 형성된다. 재배선 구조물(150)은 다이(221) 및 전도성 필러(148)에 기계적 및 전기적으로 결합된다. 외부 커넥터(153)는 UBM 구조물(146) 위에 형성되고, UBM 구조물(146)은 재배치 구조물(150) 위에 있고 재배치 구조물(150)에 전기적으로 결합된다.
이제 도 27을 참조하면, 도 26에 예시된 반도체 디바이스(400)는 뒤집어지고, 외부 커넥터(153)는 프레임(410)에 의해 지지되는 테이프(413)에 부착된다. 다음에, 캐리어(101)는 반도체 디바이스(400)으로부터 디본딩된다. 접착제 층(104)(도 26 참조)은 캐리어 디본딩 공정 후에 제거된다. 세정 공정은 개구부(321')(도 26 참조) 내에, 그리고/또는 유전체 층(320) 상의 잔류물을 제거하기 위해 캐리어 디본딩 공정 후에 수행 될 수 있다.
다음에, 솔더 범프와 같은 외부 커넥터 (325)가 기판 (350)의 전도성 피처에 접속되도록 개구부(312') 내에 형성된다(도 26 참조). 다음에, 반도체 디바이스 (400)를 이웃하는 반도체 디바이스로부터 분리하기 위해 다이싱 공정(도시되지 않음)이 수행 될 수 있다.
도 28은 도 27의 반도체 디바이스(300)와 유사하지만 기판(350)에 대해 상이한 구조를 갖는 또다른 실시예 반도체 디바이스(400A)를 예시한다. 특히, 도 28의 기판(350)의 코어(310)의 하나의 측면(예를 들어, 상부 측면) 위에만 전도성 피처(예를 들어, 313)가 형성되고, 전도성 피처는 코어(310)의 다른 측면(예를 들어, 하부 측면)을 따라 형성되지 않는다. 전도성 비아(317)는 전도성 피처(313)에 전기적으로 결합되고, 코어(310)를 관통하여 연장된다. 외부 커넥터(325)가 도 28의 전도성 필러(148) 위에 직접 있는 것으로 예시되지만, 전도성 피처(313)는 전기 신호를 다른 위치로 재배선할 수 있고, 따라서 외부 커넥터(325)는 다른 위치에 배치될 수 있다.
도 29 내지 도 32은 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스(500)의 단면도를 예시한다. 달리 설명하지 않는 한, 도 29 내지 도 32에서의 유사한 도면 부호는 도 1 내지 도 6a의 및/또는 도 10 내지 도 15에서의 유사한 부분을 지칭한다. 예를 들어, 동일한 도면 부호를 갖는 컴포넌트는 동일하거나 유사한 재료로 형성될 수 있고, 동일하거나 유사한 형성 방법을 사용하여 형성될 수 있다. 간략화를 위해, 상세는 반복되지 않을 수 있다.
도 29를 참조하면, 재배선 구조물(150)이 캐리어(101) 위에 형성된다. 재배선 구조물(150)의 형성 방법은 도 1과 동일하거나 유사하므로, 여기에 반복되지 않는다.
다음에, 도 30에서, 하나 이상의 다이(221)가 재배선 구조물(150)에 부착된다. 도시된 예에서, 다이(221)의 다이 커넥터(225)는 솔더 영역(223)에 의해 재배선 구조물(150)의 전도성 패드(147)에 결합된다. 일단 다이(221)가 부착되면, 언더필 재료(227)는 다이(221)와 재배선 구조물(150) 사이의 갭 내에 형성된다. 다음에, 몰딩 재료(337)가 다이(221) 및 언더필 재료(227) 주위에 형성된다. CMP와 같은 평탄화 공정이 다이(221)와 몰딩 재료(337) 사이에서 동일 평면의 상부 표면을 달성하기 위해 수행될 수 있다. 몰딩 재료(337)는 일부 실시예에서 언더필 재료(227)와는 상이하다.
다음에, 도 31을 참조하면, 미리 제조된 기판(350)은 접착제 층(328)에 의해 몰딩 재료(337) 및 다이(221)의 후방 측면에 부착된다. 접착제 층(328)은 글루 층, DAF 등과 같은 적절한 유전체 층일 수 있다.
도 31에 예시된 바와 같이, 다이(221)와 기판(350) 사이의 전기적 접속은 없고, 재배선 구조물(150)과 기판(350) 사이의 전기적 접속은 없다. 도 29 내지 도 32의 예시된 실시예에 있어서, 기판(350)은 반도체 디바이스(500)의 기계적 안정성(예를 들어, 강성)을 증가시키는데 사용된다. 또한, 기판(350)의 전도성 피처(예를 들어, 313)는 다이(221)의 반대하는 측면(예를 들어, 전방 측면 및 후방 측면)의 금속 밀도(예를 들어, 구리의 밀도)의 밸런싱을 위해 사용되어 의해 반도체 디바이스(500)의 휨을 감소시킨다. 예를 들어, 다이(221)와 재배선 구조물(150) 사이의 CTE 미스매치에 의해 유도된 휨을 보상하기 위해 기판(350)의 전도성 피처의 양 및 위치를 결정하기 위해 시뮬레이션 및/또는 실험이 수행될 수 있다.
일부 실시예에 있어서, 기판(350)은 코어(310)의 하나의 측면 상에만 전도성 피처(예를 들어, 313)을 가진다. 코어(310)의 다른 측면 상에는 전도성 비아(317)(도 4 참조) 또는 전도성 피처(315)(도 4 참조)가 없다. 그러므로, 도 31의 기판의 전도성 피처(예를 들어, 313)는 더미 금속 패턴이다. 다른게 말하면, 도 31의 전도성 피처(313)는 전기적으로 격리된 금속 패턴이다. 코어(310)의 하나의 측면 상에 전도성 피처를 형성하는 것은 설계를 단순화하여 비용을 감소시킨다.
다음에, 도 32에서, 반도체 디바이스(500)의 기판(350)은 프레임(410)에 의해 지지된 테이프(413)에 부착되고, 캐리어(101)는 디본딩된다. 그 후, 재배선 구조물(150)의 유전체 층(110)은 전도성 패드(115)를 노출시키도록 리세스되고, 외부 커넥터(153)는 노출된 전도성 패드(115) 위에 형성된다. 도시되지는 않았지만, 반도체 디바이스(500)를 다른 이웃하는 반도체 디바이스로부터 분리하기 위해 다이싱이 수행될 수 있다.
도 29 내지 도 32의 실시예에 대한 변형이 가능하다. 예를 들어, 더미 전도성 피처는 코어(310)의 하부 측면 상에 형성될 수 있지만[도 32에서 팬텀으로 도시된 전도성 피처(313') 참조], 코어(310)의 상부 측면 상에는 형성되지 않을 수 있다. 또다른 실시예에 있어서, 더미 전도성 피처가 코어(310)의 상부 측면(예를 들어, 도 32의 313) 및 하부 측면(예를 들어, 도 32의 313') 모두에 형성될 수 있다. 이들 및 다른 변형은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 33은 도 32의 반도체 디바이스(500)와 유사하지만 다이(221)와 재배선 구조물(150) 사이에 언더필 재료(227)가 없는, 또다른 실시예 반도체 디바이스(500A)를 예시한다. 도 33의 몰딩 재료(337)는 일부 실시예에서 MUF 재료이다. 몰딩 재료(337)는 예시된 실시예에서 접착제 층(328)과는 상이하다. 상기 논의된 바와 같이, 더미 전도성 피처(313)는 코어(310)의 상부 측면, 하부 측면, 또는 상부 측면과 하부 측면 모두에 형성될 수 있다.
도 34 내지 도 37은 일실시예에 따른 제조의 여러 단계에서의 반도체 디바이스(600)의 단면도를 예시한다. 달리 설명하지 않는 한, 도 34 내지 도 37에서의 유사한 도면 부호는 도 1 내지 도 6a의 및/또는 도 10 내지 도 15에서의 유사한 부분을 지칭한다. 예를 들어, 동일한 도면 부호를 갖는 컴포넌트는 동일하거나 유사한 재료로 형성될 수 있고, 동일하거나 유사한 형성 방법을 사용하여 형성될 수 있다. 간략화를 위해, 상세는 반복되지 않을 수 있다.
도 34를 참조하면, 기판(350)은 접착제 층(326)에 의해 캐리어(101)에 부착된다. 접착제 층(326)은 도 24의 접착제 층(104)과 동일할 수 있고, 따라서 상세는 여기에 반복되지 않는다.
기판 (350)은 반도체 디바이스(500)(도 32 참조)에서의 기판(350)과 동일한 목적으로 사용되며, 따라서 전도성 피처(313)와 같은 더미 금속 패턴을 포함한다. 도 33의 예시에서, 더미 금속 패턴은 유전체 층(320)과 접촉하는 코어(310)의 하나의 측면 상에만 형성된다. 예시되지 않았지만, 더미 금속 패턴은 유전체 층(330)과 접촉하는 코어(310)의 다른 측면 상에만, 또는 코어(310)의 양 측면 상에 형성될 수 있다. 이들 및 다른 변형은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
다음에, 도 35에서, 하나 이상의 다이(221)는 접착제 층(105)(예를 들어, DAF)에 의해 기판(350)에 부착된다. 다이 커넥터(225)를 갖는 다이(221)의 전방 측면은 기판(350)과 외면하여 상향한다.
다음에, 도 36에서, 몰딩 재료(337)는 다이(221) 주위에서 기판(350) 상에 형성된다. CMP와 같은 평탄화 공정이 다이(221)와 몰딩 재료(337) 사이에서 동일 평면의 상부 표면을 달성하기 위해 수행될 수 있다. 다음에, 다이(221) 및 몰딩 재료(337) 위에 재배선 구조물(150)이 형성된다. 재배선 구조물(150)은 다이(221)에 전기적으로 결합된다. 다음에, 재배선 구조물(150)에 전기적으로 결합된 UBM 구조물(146) 위에 외부 커넥터(153)가 형성된다.
다음에 도 37을 참조하면, 반도체 디바이스(600)의 외부 커넥터(153)는 프레임(410)에 의해 지지되는 테이프(413)에 부착되고, 캐리어(101)는 디본딩되어, 접착제 층(326)이 제거된다. 반도체 디바이스(600)를 형성된 이웃하는 다른 디바이스로부터 분리하기 위해 다이싱 공정이 후속하여 수행될 수 있다.
실시예는 이점들을 달성할 수 있다. 예를 들어, 다이(221)와 재배선 구조물(150) 사이에 기판(350)이 배치되는 반도체 디바이스에 비해, 본 발명개시의 반도체 디바이스(100, 200, 300, 400, 500 및 600)는 다이(221)와 외부 커넥터(153) 사이에 더 짧은 신호 경로를 가진다. 더 짧은 신호 경로를 갖는 것은 신호 지연(예를 들어, RC 지연)을 감소시키고, 반도체 디바이스의 성능을 향상시킨다. 또한, 다이(221)의 반대하는 측면 상에 기판(350) 및 재배선 구조물(150)을 위치시킴으로써, 금속 밀도의 밸런싱이 달성 될 수 있고, 그것은 기판(350)의 전도성 피처가 더미 금속 패턴인지의 여부와 관련없이, 반도체 디바이스(예를 들어, 100, 200, 300, 400, 500 및 600)의 휨을 감소시킨다.
도 38은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도를 예시한다. 도 38에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법의 예시임을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인지할 것이다. 예를 들어, 도 38에 예시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 38을 참조하면, 단계(1010)에서, 재배선 구조물이 캐리어 위에 형성되고, 재배선 구조물은 캐리어 말단에 있는(distal) 재배선 구조물의 표면 상에 전도성 피처를 가진다. 단계(1020)에서, 재배선 구조물의 표면 위에 전도성 필러가 형성된다. 단계(1030)에서, 전도성 필러에 인접한 재배선 구조물의 표면에 다이가 부착되고, 다이의 다이 커넥터는 재배선 구조물의 전도성 피처에 전기적으로 결합된다. 단계(1040)에서, 전도성 접합부를 통해 전도성 필러에 미리 제조된 기판이 부착되고, 전도성 접합부는 전도성 필러 상에 있고 전도성 필러와는 상이한 재료를 포함하며, 전도성 접합부 및 전도성 필러는 재배선 구조물을 미리 제조된 기판에 전기적으로 결합시킨다.
일실시예에 있어서, 방법은 캐리어 위에 재배선 구조물을 형성하는 단계- 재배선 구조물은 캐리어 말단에 있는 재배선 구조물의 표면 상에 전도성 피처를 가짐 - ; 재배선 구조물의 표면 위에 전도성 필러를 형성하는 단계; 전도성 필러에 인접한 재배선 구조물의 표면에 다이를 부착하는 단계 - 다이의 다이 커넥터는 재배선 구조물의 전도성 피처에 전기적으로 결합됨 - ; 및 전도성 접합부를 통해 전도성 필러에 미리 제조된 기판을 부착하는 단계 - 전도성 접합부는 전도성 필러 상에 있고 전도성 필러와는 상이한 재료를 포함하며, 전도성 접합부 및 전도성 필러는 재배선 구조물을 미리 제조된 기판에 전기적으로 결합시킴 - 를 포함한다. 일실시예에 있어서, 전도성 접합부는 솔더 영역이다. 일실시예에 있어서, 상기 방법은 미리 제조된 기판을 부착하는 단계 이후에, 재배선 구조물 말단에 있는 미리 제조된 기판의 표면에 반도체 디바이스를 부착하는 단계를 더 포함한다. 일실시예에 있어서, 재배선 구조물 말단에 있는 전도성 필러의 표면은 재배선 구조물 말단에 있는 다이의 표면보다 재분배 구조물에 더 가깝다. 일실시예에 있어서, 상기 방법은 미리 제조된 기판을 부착하는 단계 이후에, 제 1 몰딩 재료를 사용하여 미리 제조된 기판과 재분배 구조물 사이의 공간을 충전하는 단계를 더 포함한다. 일실시예에 있어서, 상기 방법은 다이를 부착하는 단계 이후 및 미리 제조된 기판을 부착하는 단계 이전에, 다이와 재배선 구조물 사이의 갭에 제 1 몰딩 재료와는 상이한 제 2 몰딩 재료를 형성하는 단계를 더 포함한다. 일실시예에 있어서, 상기 방법은 다이를 부착하는 단계 이후 및 미리 제조된 기판을 부착하는 단계 이전에, 다이 주위와 전도성 필러 주위에 제 1 몰딩 재료를 형성하는 단계; 및 미리 제조된 기판을 부착하는 단계 이후에, 제 1 몰딩 재료와는 상이한 제 2 몰딩 재료를 이용하여 제 1 몰딩 재료와 미리 제조된 기판 사이의 공간을 충전하는 단계 - 전도성 접합부는 제 2 몰딩 재료에 의해 둘러싸임 - 를 더 포함한다. 일실시예에 있어서, 상기 방법은 재배선 구조물로부터 캐리어를 제거하는 단계; 재배선 구조물의 유전체 층을 리세스하는 단계 - 유전체 층을 리세스하는 단계는 재배선 구조물의 전도성 피처를 노출시킴 - ; 및 노출된 전도성 피처 위에 전도성 범프를 형성하는 단계를 더 포함한다.
일실시예에 있어서, 캐리어 위에 재배선 구조물을 형성하는 단계- 재배선 구조물은 캐리어 말단에 있는 재배선 구조물의 제 1 표면 상에 전도성 패드를 가짐 - ; 전도성 패드에 다이의 다이 커넥터를 본딩하는 단계; 캐리어 위와 다이 주위에 몰딩 재료를 형성하는 단계; 접착제 층을 통해 몰딩 재료 및 다이에 미리 제조된 기판을 부착하는 단계 - 미리 제조된 기판은 전기적으로 격리된 더미 금속 피처를 가짐 - ; 미리 제조된 기판을 부착하는 단계 이후에, 재배선 구조물의 전도성 피처를 노출시키도록 재배선 구조물의 유전체 층을 리세스하는 단계; 및노출된 전도성 피처 위에 전도성 범프를 형성하는 단계를 포함한다. 일실시예에 있어서, 다이의 다이 커넥터는 솔더 영역에 의해 전도성 패드에 본딩된다. 일실시예에 있어서, 미리 제조된 기판은 유전체 코어를 포함하고, 더미 금속 피처는 유전체 코어의 적어도 하나의 측면에 배치된다. 일실시예에 있어서, 상기 방법은 미리 제조된 기판을 부착하는 단계 이후 및 유전체 층을 리세스하는 단계 이전에, 미리 제조된 기판을 테이프에 부착하는 단계; 및 재배선 구조물로부터 캐리어를 디본딩하는 단계를 더 포함한다.
일실시예에 있어서, 반도체 디바이스는 제 1 몰딩 재료 내에 매립된 제 1 다이로서, 제 1 다이의 제 1 측면에 다이 커넥터를 갖는 제 1 다이; 제 1 몰딩 재료 내에 매립되고 제 1 다이로부터 측면 방향으로 이격된 제 1 전도성 필러; 제 1 다이의 상기 제 1 측면에 있는 재배선 구조물 - 다이 커넥터는 솔더 접합부에 의해 재배선 구조물의 전도성 피처에 전기적으로 결합되고, 전도성 피처는 제 1 다이를 마주보는 재배선 구조물의 표면 상에 있음 - ; 및 제 1 측면과 반대하는 제 1 다이의 제 2 측면에 있는 기판; 및 제 1 전도성 필러와 기판 사이에 개재된 제 1 솔더 영역 - 제 1 솔더 영역 및 제 1 전도성 필러는 재배선 구조물을 기판에 전기적으로 결합시킴 - 을 포함한다. 일실시예에 있어서, 재배선 구조물 말단에 있는 제 1 전도성 필러의 표면은 다이의 제 2 표면보다 재분배 구조물에 더 가깝다. 일실시예에 있어서, 제 1 몰딩 재료는 재배선 구조물로부터 기판까지 연속적으로 연장되고, 제 1 솔더 영역은 제 1 몰딩 재료 내에 매립된다. 일실시예에 있어서, 상기 반도체 디바이스는 제 1 다이와 재배선 구조물 사이에 있는 언더필 재료를 더 포함하고, 언더필 재료는 제 1 몰딩 재료와는 상이하다. 일실시예에 있어서, 상기 반도체 디바이스는 제 1 몰딩 재료와 상기 기판 사이에 있는 제 2 몰딩 재료를 더 포함하고, 제 2 몰딩 재료는 제 1 몰딩 재료와는 상이하다. 일실시예에 있어서, 제 1 전도성 필러의 상부 표면은 제 1 다이의 제 2 측면 및 제 1 몰딩 재료의 상부 표면과 같은 레벨에 있다. 일실시예에 있어서, 기판은 유전체 코어, 유전체 코어를 관통하여 연장되는 전도성 비아, 및 유전체 코어의 적어도 하나의 측면 상에 있는 전도성 라인을 포함한다. 일실시예에 있어서, 상기 반도체 디바이스는 제 1 다이를 외면하는(facing away from) 기판의 측면 상에 있는 솔더 범프를 더 포함한다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 방법에 있어서,
캐리어 위에 재배선 구조물을 형성하는 단계- 상기 재배선 구조물은 상기 캐리어 말단에 있는(distal) 상기 재배선 구조물의 표면 상에 전도성 피처를 가짐 - ;
상기 재배선 구조물의 상기 표면 위에 전도성 필러(conductive pillar)를 형성하는 단계;
상기 전도성 필러에 인접한 상기 재배선 구조물의 상기 표면에 다이를 부착하는 단계 - 상기 다이의 다이 커넥터는 상기 재배선 구조물의 상기 전도성 피처에 전기적으로 결합됨 - ; 및
전도성 접합부(conductive joint)를 통해 상기 전도성 필러에 미리 제조된(pre-made) 기판을 부착하는 단계 - 상기 전도성 접합부는 상기 전도성 필러 상에 있고 상기 전도성 필러와는 상이한 재료를 포함하며, 상기 전도성 접합부 및 상기 전도성 필러는 상기 재배선 구조물을 상기 미리 제조된 기판에 전기적으로 결합시킴 -
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 전도성 접합부는 솔더 영역인 것인 방법.
실시예 3. 실시예 2에 있어서,
상기 미리 제조된 기판을 부착하는 단계 이후에, 상기 재배선 구조물 말단에 있는 상기 미리 제조된 기판의 표면에 반도체 디바이스를 부착하는 단계
를 더 포함하는 방법.
실시예 4. 실시예 2에 있어서,
상기 재배선 구조물 말단에 있는 상기 전도성 필러의 표면은 상기 재배선 구조물 말단에 있는 상기 다이의 표면보다 상기 재배선 구조물에 더 가까운 것인 방법.
실시예 5. 실시예 4에 있어서,
상기 미리 제조된 기판을 부착하는 단계 이후에, 제 1 몰딩 재료를 사용하여 상기 미리 제조된 기판과 상기 재배선 구조물 사이의 공간을 충전하는 단계
를 더 포함하는 방법.
실시예 6. 실시예 5에 있어서,
상기 다이를 부착하는 단계 이후 및 상기 미리 제조된 기판을 부착하는 단계 이전에, 상기 다이와 상기 재배선 구조물 사이의 갭에 상기 제 1 몰딩 재료와는 상이한 제 2 몰딩 재료를 형성하는 단계
를 더 포함하는 방법.
실시예 7. 실시예 1에 있어서,
상기 다이를 부착하는 단계 이후 및 상기 미리 제조된 기판을 부착하는 단계 이전에, 상기 다이 주위와 상기 전도성 필러 주위에 제 1 몰딩 재료를 형성하는 단계; 및
상기 미리 제조된 기판을 부착하는 단계 이후에, 상기 제 1 몰딩 재료와는 상이한 제 2 몰딩 재료를 이용하여 상기 제 1 몰딩 재료와 상기 미리 제조된 기판 사이의 공간을 충전하는 단계 - 상기 전도성 접합부는 상기 제 2 몰딩 재료에 의해 둘러싸임 -
를 더 포함하는 방법.
실시예 8. 실시예 1에 있어서,
상기 재배선 구조물로부터 상기 캐리어를 제거하는 단계;
상기 재배선 구조물의 유전체 층을 리세스하는 단계 - 상기 유전체 층을 리세스하는 단계는 상기 재배선 구조물의 전도성 피처를 노출시킴 - ; 및
상기 노출된 전도성 피처 위에 전도성 범프를 형성하는 단계
를 더 포함하는 방법.
실시예 9. 방법에 있어서,
캐리어 위에 재배선 구조물을 형성하는 단계- 상기 재배선 구조물은 상기 캐리어 말단에 있는 상기 재배선 구조물의 제 1 표면 상에 전도성 패드를 가짐 - ;
상기 전도성 패드에 다이의 다이 커넥터를 본딩(bonding)하는 단계;
상기 캐리어 위와 상기 다이 주위에 몰딩 재료를 형성하는 단계;
접착제 층을 통해 상기 몰딩 재료 및 상기 다이에 미리 제조된 기판을 부착하는 단계 - 상기 미리 제조된 기판은 전기적으로 격리된 더미 금속 피처를 가짐 - ;
상기 미리 제조된 기판을 부착하는 단계 이후에, 상기 재배선 구조물의 전도성 피처를 노출시키도록 상기 재배선 구조물의 유전체 층을 리세스하는 단계; 및
상기 노출된 전도성 피처 위에 전도성 범프를 형성하는 단계
를 포함하는 방법.
실시예 10. 실시예 9에 있어서,
상기 다이의 상기 다이 커넥터는 솔더 영역에 의해 상기 전도성 패드에 본딩되는 것인 방법.
실시예 11. 실시예 9에 있어서,
상기 미리 제조된 기판은 유전체 코어(dielectric core)를 포함하고, 상기 더미 금속 피처는 상기 유전체 코어의 적어도 하나의 측면에 배치되는 것인 방법.
실시예 12. 실시예 9에 있어서,
상기 미리 제조된 기판을 부착하는 단계 이후 및 상기 유전체 층을 리세스하는 단계 이전에,
상기 미리 제조된 기판을 테이프(tape)에 부착하는 단계; 및
상기 재배선 구조물로부터 상기 캐리어를 디본딩(de-bonding)하는 단계
를 더 포함하는 방법.
실시예 13. 반도체 디바이스에 있어서,
제 1 몰딩 재료 내에 매립된 제 1 다이로서, 상기 제 1 다이의 제 1 측면에 다이 커넥터를 갖는 상기 제 1 다이;
상기 제 1 몰딩 재료 내에 매립되고 상기 제 1 다이로부터 측면 방향으로 이격된 제 1 전도성 필러;
상기 제 1 다이의 상기 제 1 측면에 있는 재배선 구조물 - 상기 다이 커넥터는 솔더 접합부에 의해 상기 재배선 구조물의 전도성 피처에 전기적으로 결합되고, 상기 전도성 피처는 상기 제 1 다이를 마주보는(facing) 상기 재배선 구조물의 표면 상에 있음 - ; 및
상기 제 1 측면과 반대하는 상기 제 1 다이의 제 2 측면에 있는 기판; 및
상기 제 1 전도성 필러와 상기 기판 사이에 개재된 제 1 솔더 영역 - 상기 제 1 솔더 영역 및 상기 제 1 전도성 필러는 상기 재배선 구조물을 상기 기판에 전기적으로 결합시킴 -
을 포함하는 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 재배선 구조물 말단에 있는 상기 제 1 전도성 필러의 표면은 상기 다이의 상기 제 2 표면보다 상기 재배선 구조물에 더 가까운 것인 반도체 디바이스.
실시예 15. 실시예 14에 있어서,
상기 제 1 몰딩 재료는 상기 재배선 구조물로부터 상기 기판까지 연속적으로 연장되고, 상기 제 1 솔더 영역은 상기 제 1 몰딩 재료 내에 매립되는 것인 반도체 디바이스.
실시예 16. 실시예 13에 있어서,
상기 제 1 다이와 상기 재배선 구조물 사이에 있는 언더필 재료(underfill material)로서, 상기 제 1 몰딩 재료와는 상이한 상기 언더필 재료
를 더 포함하는 반도체 디바이스.
실시예 17. 실시예 13에 있어서,
상기 제 1 몰딩 재료와 상기 기판 사이에 있는 제 2 몰딩 재료로서, 상기 제 1 몰딩 재료와는 상이한 상기 제 2 몰딩 재료
를 더 포함하는 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제 1 전도성 필러의 상부 표면은 상기 제 1 다이의 상기 제 2 측면 및 상기 제 1 몰딩 재료의 상부 표면과 같은 레벨에 있는 것인 반도체 디바이스.
실시예 19. 실시예 13에 있어서,
상기 기판은 유전체 코어, 상기 유전체 코어를 관통하여 연장되는 전도성 비아, 및 상기 유전체 코어의 적어도 하나의 측면 상에 있는 전도성 라인을 포함하는 것인 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 제 1 다이를 외면하는(facing away from) 상기 기판의 측면 상에 있는 솔더 범프
를 더 포함하는 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    캐리어 위에 재배선 구조물을 형성하는 단계- 상기 재배선 구조물은 상기 캐리어 말단에 있는(distal) 상기 재배선 구조물의 표면 상에 전도성 피처를 가짐 - ;
    상기 재배선 구조물의 상기 표면 위에 전도성 필러(conductive pillar)를 형성하는 단계;
    상기 전도성 필러에 인접한 상기 재배선 구조물의 상기 표면에 다이를 부착하는 단계 - 상기 다이의 다이 커넥터는 상기 재배선 구조물의 상기 전도성 피처에 전기적으로 결합됨 - ; 및
    전도성 접합부(conductive joint)를 통해 상기 전도성 필러에 미리 제조된(pre-made) 기판을 부착하는 단계 - 상기 전도성 접합부는 상기 전도성 필러 상에 있고 상기 전도성 필러와는 상이한 재료를 포함하며, 상기 전도성 접합부 및 상기 전도성 필러는 상기 재배선 구조물을 상기 미리 제조된 기판에 전기적으로 결합시킴 -
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 전도성 접합부는 솔더 영역인 것인 방법.
  3. 제 2 항에 있어서,
    상기 미리 제조된 기판을 부착하는 단계 이후에, 상기 재배선 구조물 말단에 있는 상기 미리 제조된 기판의 표면에 반도체 디바이스를 부착하는 단계
    를 더 포함하는 방법.
  4. 제 2 항에 있어서,
    상기 재배선 구조물 말단에 있는 상기 전도성 필러의 표면은 상기 재배선 구조물 말단에 있는 상기 다이의 표면보다 상기 재배선 구조물에 더 가까운 것인 방법.
  5. 제 4 항에 있어서,
    상기 미리 제조된 기판을 부착하는 단계 이후에, 제 1 몰딩 재료를 사용하여 상기 미리 제조된 기판과 상기 재배선 구조물 사이의 공간을 충전하는 단계
    를 더 포함하는 방법.
  6. 제 5 항에 있어서,
    상기 다이를 부착하는 단계 이후 및 상기 미리 제조된 기판을 부착하는 단계 이전에, 상기 다이와 상기 재배선 구조물 사이의 갭에 상기 제 1 몰딩 재료와는 상이한 제 2 몰딩 재료를 형성하는 단계
    를 더 포함하는 방법.
  7. 제 1 항에 있어서,
    상기 다이를 부착하는 단계 이후 및 상기 미리 제조된 기판을 부착하는 단계 이전에, 상기 다이 주위와 상기 전도성 필러 주위에 제 1 몰딩 재료를 형성하는 단계; 및
    상기 미리 제조된 기판을 부착하는 단계 이후에, 상기 제 1 몰딩 재료와는 상이한 제 2 몰딩 재료를 이용하여 상기 제 1 몰딩 재료와 상기 미리 제조된 기판 사이의 공간을 충전하는 단계 - 상기 전도성 접합부는 상기 제 2 몰딩 재료에 의해 둘러싸임 -
    를 더 포함하는 방법.
  8. 제 1 항에 있어서,
    상기 재배선 구조물로부터 상기 캐리어를 제거하는 단계;
    상기 재배선 구조물의 유전체 층을 리세스하는 단계 - 상기 유전체 층을 리세스하는 단계는 상기 재배선 구조물의 전도성 피처를 노출시킴 - ; 및
    상기 노출된 전도성 피처 위에 전도성 범프를 형성하는 단계
    를 더 포함하는 방법.
  9. 방법에 있어서,
    캐리어 위에 재배선 구조물을 형성하는 단계- 상기 재배선 구조물은 상기 캐리어 말단에 있는 상기 재배선 구조물의 제 1 표면 상에 전도성 패드를 가짐 - ;
    상기 전도성 패드에 다이의 다이 커넥터를 본딩(bonding)하는 단계;
    상기 캐리어 위와 상기 다이 주위에 몰딩 재료를 형성하는 단계;
    접착제 층을 통해 상기 몰딩 재료 및 상기 다이에 미리 제조된 기판을 부착하는 단계 - 상기 미리 제조된 기판은 전기적으로 격리된 더미 금속 피처를 가짐 - ;
    상기 미리 제조된 기판을 부착하는 단계 이후에, 상기 재배선 구조물의 전도성 피처를 노출시키도록 상기 재배선 구조물의 유전체 층을 리세스하는 단계; 및
    상기 노출된 전도성 피처 위에 전도성 범프를 형성하는 단계
    를 포함하는 방법.
  10. 반도체 디바이스에 있어서,
    제 1 몰딩 재료 내에 매립된 제 1 다이로서, 상기 제 1 다이의 제 1 측면에 다이 커넥터를 갖는 상기 제 1 다이;
    상기 제 1 몰딩 재료 내에 매립되고 상기 제 1 다이로부터 측면 방향으로 이격된 제 1 전도성 필러;
    상기 제 1 다이의 상기 제 1 측면에 있는 재배선 구조물 - 상기 다이 커넥터는 솔더 접합부에 의해 상기 재배선 구조물의 전도성 피처에 전기적으로 결합되고, 상기 전도성 피처는 상기 제 1 다이를 마주보는(facing) 상기 재배선 구조물의 표면 상에 있음 - ; 및
    상기 제 1 측면과 반대하는 상기 제 1 다이의 제 2 측면에 있는 기판; 및
    상기 제 1 전도성 필러와 상기 기판 사이에 개재된 제 1 솔더 영역 - 상기 제 1 솔더 영역 및 상기 제 1 전도성 필러는 상기 재배선 구조물을 상기 기판에 전기적으로 결합시킴 -
    을 포함하는 반도체 디바이스.
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