KR20080056016A - 프린트 배선 기판 및 프린트 배선 기판의 제조 방법 - Google Patents

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KR20080056016A
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마사히로 오카모토
쇼지 이토
오사무 나카오
다카나오 스즈키
사토시 오쿠데
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가부시키가이샤후지쿠라
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

본 발명에서는, 접착성을 가지는 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와, 이 도전층에 접속되고 절연 베이스재를 관통하고 있는 도전성 페이스트로 이루어지는 관통 전극과, 재배선부를 가지는 IC 칩을 구비하고, IC 칩이, 재배선부를 관통 전극에 접속시켜서 배선 부착 베이스재의 층간 접착재 내에 매립되어 있고, IC 칩의 재배선부의 반대측 면에 접착층을 통하여 지지 기판이 배치되어 있고, 재배선부와 배선 부착 베이스재가 재배선층을 구성하고 있다. 그러므로, 본 발명에서는, 용이한 단계에 의해 제작할 수 있으며, 또한, 비용의 상승이나 수율의 저하를 초래하지 않고, 고정밀 부품을 실장한 다층의 프린트 배선 기판을 제공할 수 있다.

Description

프린트 배선 기판 및 프린트 배선 기판의 제조 방법{PRINTED WIRING BOARD AND METHOD FOR MANUFACTURING PRINTED WIRING BOARD}
본 발명은, 2층 이상의 배선층을 가지고, IC 또는 센서 등의 부품을 내포하는 다층 배선판에 관한 것으로서, 특히 배선층의 생산성을 현저하게 향상시킬 수 있는 프린트 배선 기판 및 프린트 배선 기판의 제조 방법에 관한 것이다.
종래, 웨이퍼 프로세스로 제조되는 소자와 외부의 회로 또는 기기를 전기적으로 접속하고, 이 소자로부터의 신호 전달 및 소자로의 급전(給電)을 외부로부터 행하기 위하여, 패키지 기판이 사용되고 있다. 종래의 패키지 기판에는, 도 1에 나타낸 바와 같이, 개편화(個片化)된 IC 칩(101)을, 재배선층(102)이 형성되어 IC 칩보다 큰 기판(103) 상에 탑재하고, 재배선층(102)과 IC 칩(101)을 금 와이어(104) 등으로 접속한 것이 사용되고 있다.
또한, 종래, 도 2에 나타낸 바와 같이, 베어칩의 IC(101)에 금속 범프(105)를 형성하고, 이방성 도전 접착제(106)를 사용하여, 재배선층(102)이 형성된 기판에 실장하는 패키지 방식도 채용되고 있다.
그러나, 최근의 휴대 전자 기기의 다기능화에 수반하여, 반도체 디바이스에도, 새로운 소형화가 요구되고 있고, 그 대부분은, IC의 고집적화보다 패키지의 소 형화에 초점이 맞혀져 있다.
최근, 궁극적인 소형 패키지로서 빌드업법 만으로 구성되는 웨이퍼 레벨·칩스케일 패키지(이하, 「WLCSP」라 함)가 개발되고 있다. 이 WLCSP는, 도 3에 나타낸 바와 같이, 실리콘 웨이퍼(101)를 베이스로 하여, IC(101) 상에, 직접 배선[재배선층(102)]을 빌드업법으로 형성하는 것이며, 패키지 사이즈가 칩 사이즈와 같아지는 최소의 패키지이다.
그러나, 실장 기판의 단자 피치의 룰에 의해 패키지 상에 배치할 수 있는 단자의 개수가 제한되므로, WLCSP의 적용은, 핀수가 적은 소자로 한정된다. 이와 같은 WLCSP에서의 제약을 확대하는 기술로서, 칩 내장 기판이 제안되어 있다. 이 칩 내장 기판은, 기판 상에 탑재된 IC 칩을 빌드업 기술 만으로 재배선층을 구축한다.
전술한 칩 내장 기판과 같이, 코어를 가지지 않고 빌드업법만으로 형성되는 배선판은, 웨이퍼 프로세스 기술로 제작된 미세 배선을 가지는 소자를 접속하므로 기판으로서 적합하다. 그러나, 그 제작 프로세스의 비용은, 일반적인 프린트 기판, 즉 동박을 에칭하여 회로를 제작하고 접착에 의해 다층화하는 것에 비해 극히 높다. 또한, 칩 내장 기판에서의 가공은, 필요한 배선층의 개수만큼 시리즈로 행할 필요가 있으므로, 제작에 필요한 기간이 길어지고, 또한, 수율도, 공정수만큼 누적되므로, 낮아지는 경향이 있다.
또한, 폴리이미드를 베이스로 하여 이들 배선을 적층하여 다층화한 다층 기판에서는, 동일층 내의 배선을 고정밀화하는 것은 가능하지만, 층간의 접속은, 기계적인 위치맞춤 정밀도에 의존한다. 그러므로, 이와 같은 다층 기판에서, 층간 접속부에는, 층간의 얼라인먼트(정렬) 오차를 고려한 설계가 필요하게 되고, 비아(관통 전극)의 피치에 제약이 생긴다.
본 발명은, 용이한 공정에 의해 제작할 수 있고, 또한, 비용의 상승이나 수율의 저하를 초래하지 않으며, 고정밀 부품을 실장한 다층의 프린트 배선 기판을 제공하고, 또한, 이와 같은 프린트 배선 기판의 제조 방법을 제공한다.
전술한 바와 같이, 칩 내장 기판과 같은 구조의 빌드업법만으로 형성되는 배선판은, 공정수가 많아지고 고가가 된다. 한편, 칩 실장할 수 있는 프린트 기판은, 동일층 내에서의 미세화할 수는 있지만, 다층화하려면, 얼라인먼트의 정밀도에 의존하기때문에, 고정밀도로 하기 곤란하다.
그래서, 본 발명에 따른 프린트 배선 기판은, 이하의 구성 중 어느 하나를 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층의 프린트 배선 기판을 제공할 수 있다.
[구성 1]
본 발명은, 프린트 배선 기판으로서, 접착성을 가지는 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와, 이 배선 부착 베이스재의 도전층에 접속되고 절연 베이스재를 관통하여 이 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포함하고, 반도체 장치는, 재배선부를 관통 전극에 접속시키고, 배선 부착 베이스재의 절연 베이스재 내에 매립되어 있고, 반도체 장치의 재배선부와 배선 부착 베이스재는, 재배선층을 구성하고 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층 배선판을 제공할 수 있다.
[구성 2]
본 발명은, 프린트 배선 기판으로서, 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와, 이 절연 베이스재의 다른 쪽 면에 형성된 접착층과, 배선 부착 베이스재의 도전층에 접속되고 절연 베이스재 및 접착층을 관통하여 이 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포함하고, 반도체 장치는, 재배선부를 관통 전극에 접속시키고, 접착층 내에 매립되어 있고, 반도체 장치의 재배선부와 배선 부착 베이스재는, 재배선층을 구성하고 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층 배선판을 제공할 수 있다.
[구성 3]
상기 [구성 1] 또는 상기 [구성 2]를 가지는 프린트 배선 기판에 있어서, 반도체 장치를 통하여 배선 부착 베이스재에 대향하는 지지 기판을 구비하고, 배선 부착 베이스재와 지지 기판 사이에는, 반도체 장치의 설치 영역을 제외한 영역에 스페이서가 배치되어 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 스페이서 및 지지 기판이 배치되어 있으므로, 절연 베이스재, 또는 접착층의 유동을 억제할 수 있고, 뒤틀림을 억제할 수 있다.
또한, 본 발명에 따른 프린트 배선 기판의 제조 방법은, 이하의 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층의 프린트 배선 기판을 제조할 수 있다.
[구성 4]
본 발명은, 프린트 배선 기판으로서, 접착성을 가지는 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와, 이 배선 부착 베이스재의 도전층에 접속되고 절연 베이스재를 관통하여 이 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포함하고, 반도체 장치는, 재배선부를 관통 전극에 접속시키고, 배선 부착 베이스재의 절연 베이스재 내에 매립되어 있고, 반도체 장치의 재배선부의 반대측 면에 접착층을 통하여 지지 기판이 배치되어 있고, 반도체 장치의 재배선부와 배선 부착 베이스재는, 재배선층을 구성하고 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층 배선판을 제공할 수 있다. 또한, 지지 기판이 배치되어 있는 것에 의해, 절연 베이스재, 또는 접착층의 유동을 억제할 수 있고, 뒤틀림을 억제할 수 있다.
[구성 5]
본 발명은, 프린트 배선 기판으로서, 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와, 이 절연 베이스재의 다른 쪽 면에 형성된 접착층과, 배선 부착 베이스재의 도전층에 접속되고 절연 베이스재 및 접착층을 관통하여 이 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포함하고, 반도체 장치는, 재배선부를 관통 전극에 접속시키고, 접착층 내에 매립되어 있고, 반도체 장치의 재배선부의 반대측 면에 접착층을 통하여 지지 기판이 배치되어 있고, 반도체 장치의 재배선부와 배선 부착 베이스재는, 재배선층을 구성하고 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층 배선판을 제공할 수 있다. 또한, 지지 기판이 배치되어 있는 것에 의해, 절연 베이스재, 또는 접착층의 유동을 억제할 수 있고, 뒤틀림을 억제할 수 있다.
[구성 6]
본 발명은, 프린트 배선 기판으로서, 접착성을 가지는 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와, 이 배선 부착 베이스재의 도전층에 접속되고 절연 베이스재를 관통하여 이 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포함하고, 반도체 장치는, 재배선부를 관통 전극에 접속시키고, 배선 부착 베이스재의 절연 베이스재 내에 매립되어 있고, 반도체 장치의 재배선부의 반대측 면에 적어도 일부에 열전도율이 0.4W/m·K이상의 도열성(導熱性) 재료를 포함하는 접착층을 통하여 지지 기판이 배치되어 있고, 반도체 장치의 재배선부와 배선 부착 베이스재는, 재배선층을 구성하고 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층 배선판을 제공할 수 있다. 또한, 지지 기판이 배치되어 있는 것에 의해, 절연 베이스재, 또는 접착층의 유동을 억제할 수 있고, 뒤틀림을 억제할 수 있다.
[구성 7]
본 발명은, 프린트 배선 기판으로서, 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와, 이 절연 베이스재의 다른 쪽 면에 형성된 접착층과, 배선 부착 베이스재의 도전층에 접속되고 절연 베이스재 및 접착층을 관통하여 이 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포함하고, 반도체 장치는, 재배선부를 관통 전극에 접속시키고, 접착층 내에 매립되어 있고, 반도체 장치의 재배선부의 반대측 면에 적어도 일부에 열전도율이 0.4W/m·K 이상의 도열성 재료를 포함하는 접착층을 통하여 지지 기판이 배치되어 있고, 반도체 장치의 재배선부와 배선 부착 베이스재는, 재배선층을 구성하고 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층 배선판을 제공할 수 있다. 또한, 지지 기판이 배치되어 있는 것에 의해, 절연 베이스재, 또는 접착층의 유동을 억제할 수 있고, 뒤틀림을 억제할 수 있다.
[구성 8]
상기 [구성 4] 내지 상기 [구성 7] 중 어느 하나의 구성을 가지는 프린트 배선 기판에서, 배선 부착 베이스재와 지지 기판 사이에는, 반도체 장치의 설치 영역을 제외한 영역에 스페이서가 배치되어 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 절연 베이스재, 또는 접착층의 유동을 억제할 수 있고, 뒤틀림을 억제할 수 있다.
[구성 9]
상기 [구성 1] 내지 상기 [구성 8] 중 어느 하나의 구성을 가지는 가지는 프린트 배선 기판에서, 배선 부착 베이스재를 복수개 가지고 있고, 이들 배선 부착 베이스재의 도전층 사이를 접속하는 관통 전극을 구비하고, 이들 배선 부착 베이스재의 도전층 사이를 접속하는 관통 전극, 하나의 배선 부착 베이스재의 도전층, 및 반도체 장치의 재배선부 사이를 접속하는 관통 전극은, 동일한 재료로 이루어지는 것을 특징으로 한다.
본 구성을 가짐으로써, 배선 부착 베이스재끼리의 층간 접속에 사용하는 관통 전극과, 반도체 장치와의 접속을 행하는 관통 전극이 동일한 재료로 이루어지므로, 제조가 용이하게 된다.
[구성 10]
본 발명은, 프린트 배선 기판으로서, 절연 베이스재 및 이 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 제1 배선 부착 베이스재와, 상기 제1 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재를 관통하여 이 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 제1 관통 전극과, 절연 베이스재 및 이 절연 베이스재의 다른 쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 제2 배선 부착 베이스재와, 상기 제2 배선 부착 베이스재의 상기 도전층에 접속되고, 이 제2 배선 부착 베이스재의 절연 베이스재를 관통하여, 상기 제1 배선 부착 베이스재의 상기 도전층에 전기적으로 접속되는 제2 관통 전극과, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포함하고, 상기 반도체 장치는, 상기 제1 배선 부착 베이스재 및 상기 제2 배선 부착 베이스재 사이에 위치하고, 상기 재배선부를 상기 제1 관통 전극에 접속시키고 있고, 상기 반도체 장치의 재배선부와 상기 제1 배선 부착 베이스재는, 재배선층을 구성하고 있는 것을 특징으로 한다.
본 구성을 가짐으로써, 반도체 장치를 협지하는 제1 배선 부착 베이스재와 제2 배선 부착 베이스재에 단자를 배치할 수 있고, 실장 밀도를 높일 수 있다.
또한, 본 발명에 따른 프린트 배선 기판의 제조 방법은, 이하의 구성을 가짐으로써, 용이한 공정으로, 고정밀 부품을 실장한 다층의 프린트 배선 기판을 제조할 수 있다.
[구성 11]
본 발명은, 프린트 배선 기판의 제조 방법으로서, 한쪽 면에 도전층이 형성되고 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를 관통 전극에 대하여 위치맞춤하고, 이 반도체 장치를 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와, 절연 베이스재끼리의 접착 및 절연 베이스재와 반도체 장치의 접착 및 관통 전극을 이루는 도전성 페이스트의 경화를 단일 단계로서의 가열 프레스에 의해 행하는 단계를 포함하는 것을 특징으로 한다.
[구성 12]
본 발명은, 프린트 배선 기판의 제조 방법으로서, 한쪽 면에 도전층이 형성되고 다른쪽 면이 접착층이 된 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를 관통 전극에 대하여 위치맞춤하고, 이 반도체 장치를 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와, 절연 베이스재끼리의 접착 및 절연 베이스재와 반도체 장치의 접착 및 관통 전극을 이루는 도전성 페이스트의 경화를 단일 단계로서의 가열 프레스에 의해 행하는 단계를 포함하는 것을 특징으로 한다.
[구성 13]
본 발명은, 프린트 배선 기판의 제조 방법으로서, 한쪽 면에 도전층이 형성되고 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를 관통 전극에 대하여 위치맞춤하고, 접착층이 형성된 지지 기판을 상기 접착층을 반도체 장치의 재배선부의 반대측 면에 접촉시켜 배치하고, 이 반도체 장치를 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와, 절연 베이스재끼리의 접착 및 절연 베이스재와 반도체 장치의 접착 및 관통 전극을 이루는 도전성 페이스트의 경화를 단일 단계로서의 가열 프레스에 의해 행하는 단계를 포함하는 것을 특징으로 한다.
[구성 14]
본 발명은, 프린트 배선 기판의 제조 방법으로서, 한쪽 면에 도전층이 형성되고 다른쪽 면이 접착층이 된 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를 관통 전극에 대하여 위치맞춤하고, 접착층이 형성된 지지 기판을 상기 접착층을 반도체 장치의 재배선부의 반대측 면에 접촉시켜서 배치하고, 이 반도체 장치를 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와, 절연 베이스재끼리의 접착 및 절연 베이스재와 반도체 장치의 접착 및 관통 전극을 이루는 도전성 페이스트의 경화를 단일 단계로서의 가열 프레스에 의해 행하는 단계를 포함하는 것을 특징으로 한다.
[구성 15]
본 발명은, 프린트 배선 기판의 제조 방법으로서, 한쪽 면에 도전층이 형성되고 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를 관통 전극에 대하여 위치맞춤하고, 적어도 일부에 열전도율이 0.4W/m·K 이상의 도열성 재료를 포함하는 접착층이 형성된 지지 기판을, 상기 접착층을 반도체 장치의 재배선부의 반대측 면에 접촉시켜서 배치하고, 이 반도체 장치를 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와, 절연 베이스재끼리의 접착 및 절연 베이스재와 반도체 장치의 접착 및 관통 전극을 이루는 도전성 페이스트의 경화를 단일 단계로서의 가열 프레스에 의해 행하는 단계를 포함하는 것을 특징으로 한다.
[구성 16]
본 발명은, 프린트 배선 기판의 제조 방법으로서, 한쪽 면에 도전층이 형성되고 다른쪽 면이 접착층이 된 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를 관통 전극에 대하여 위치맞춤하고, 적어도 일부에 열전도율이 0.4W/m·K 이상의 도열성 재료를 포함하는 접착층이 형성된 지지 기판을, 상기 접착층을 반도체 장치의 재배선부의 반대측 면에 접촉시켜 배치하고, 이 반도체 장치를 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와, 절연 베이스재끼리의 접착 및 절연 베이스재와 반도체 장치의 접착 및 관통 전극을 이루는 도전성 페이스트의 경화를 단일 단계로서의 가열 프레스에 의해 행하는 단계를 포함하는 것을 특징으로 한다.
[구성 17]
본 발명은, 프린트 배선 기판의 제조 방법으로서, 한쪽 면에 도전층이 형성된 제1 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 이 반도체 장치를 층간 접착재를 통하여 상기 제1 절연 베이스재에 대하여 열압착에 의해 가고정하는 단계와, 다른쪽 면에 도전층이 형성된 제2 절연 베이스재에 비어 홀을 형성하고, 이 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와, 상기 제2 절연 베이스재를 상기 제1 절연 베이스재에 대하여 층간 접착재를 통하여 적층시키고, 이들 각 절연 베이스재 사이에 상기 반도체 장치를 협지하고, 또한 이들 각 절연 베이스재의 관통 전극끼리를 접촉시키는 단계와, 상기 층간 접착재에 의한 접착 및 상기 관통 전극이 되는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 동시에 행하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래의 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 2는 종래의 다른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 3은 종래의 또 다른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 5의 (a)∼(f)는, 본 발명의 제1 실시예에 따른 프린트 배선 기판의 제조 방법을 나타낸 단계 단면도이다.
도 6의 (a)∼(d)는, 본 발명의 제1 실시예에 따른 프린트 배선 기판에 내장되는 IC 칩의 제조 방법을 나타낸 단계 단면도이다.
도 7의 (a)∼(c)는, 본 발명의 제1 실시예에 따른 프린트 배선 기판(1A)의 제조 방법에서의 각 단계(후반의 단계)를 나타낸 단계 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 11의 (a)∼(c)는, 본 발명의 제4 실시예에 따른 프린트 배선 기판의 제조 방법의 각 단계(후반의 단계)를 나타낸 단면도이다.
도 12의 (a)∼(c)는, 본 발명의 제4 실시예에 따른 프린트 배선 기판에 내장되는 IC 칩의 제조 방법을 나타내는 단계 단면도이다.
도 13은 본 발명의 제5 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 14는 본 발명의 제6 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 15는 본 발명의 제7 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 16의 (a)∼(c)는, 본 발명의 제7 실시예에 따른 프린트 배선 기판의 제조 방법의 각 단계(후반의 단계)를 나타낸 단면도이다.
도 17은 본 발명의 제8 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 18은 본 발명의 제9 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 19는 본 발명의 제10 실시예에 따른 프린트 배선 기판의 구성을 나타내고 있다.
도 20의 (a)∼(f)는, 본 발명의 제10 실시예에 따른 프린트 배선 기판의 제조 방법에서의 각 단계(전반의 단계)를 나타낸 단면도이다.
도 21의 (a)∼(d)는, 본 발명의 제10 실시예에 따른 제2 배선 부착 베이스재의 제작예를 나타낸 단면도이다.
도 22의 (a)∼(d)는, 본 발명의 제10 실시예에 따른 프린트 배선 기판의 제조 방법에서의 각 단계(후반의 단계)를 나타낸 단면도이다.
도 23은 본 발명의 제11 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 24는 본 발명의 제12 실시예에 따른 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 25의 (a)∼(f)는, 본 발명의 제13 실시예에 따른 프린트 배선 기판의 제조 방법을 나타낸 단계 단면도이다.
도 26의 (a) 및 (b)는, 본 발명의 제13 실시예에 따른 프린트 배선 기판의 제조 방법을 나타내는 단계 단면도이다.
도 27의 (a) 및 (b)는, 본 발명의 제13 실시예에 따른 프린트 배선 기판의 제조 방법을 나타낸 단계 단면도이다.
도 28은 본 발명의 제14 실시예에 따른 프린트 배선 기판을 나타낸 단면도이다.
도 29의 (a) 및 (b)는, 본 발명의 제14 실시예에 따른 프린트 배선 기판의 제조 방법을 나타낸 단계 단면도이다.
도 30의 (a)∼(d)는, 본 발명의 제14 실시예에 따른 케이블 배선판의 제조 방법을 나타낸 단계 단면도이다.
도 31은 본 발명의 제14 실시예의 프린트 배선 기판의 변형예를 나타낸 단면도이다.
도 32는 본 발명의 다른 실시예를 나타낸 프린트 배선 기판의 구성을 나타낸 단면도이다.
도 33은 본 발명의 다른 실시예를 나타낸 프린트 배선 기판의 구성을 나타낸 단면도이다.
이하, 본 발명을 실시하기 위한 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
[제1 실시예]
도 4는 본 발명의 제1 실시예에 따른 프린트 배선 기판(1A)의 구성을 나타낸 단면도이다.
본 발명에 따른 프린트 배선 기판(다층 배선판)(1A)은, 도 4에 나타낸 바와 같이, 재배선층의 일부가 되는 재배선부를 구성하는 도체층(IC 재배선층)(15)이 형성되고, 지지 기판(2) 상에 설치된 반도체 장치인 IC 칩(3) 상에, 사전에 개별적으로 제작된 배선 부착 베이스재(4A, 4B)를 적층하고, 일괄적으로 다층화함으로써 대략 구성되어 있다.
IC 칩(3)에 형성된 도체층(15)과 배선 부착 베이스재(4A)는, 각각의 층간 통전(通電)용 패드가 도전성 페이스트로 이루어지는 관통 전극(5A)에 의해 접속되어 있고, 재배선부를 구성하고 있다. 또한, IC 칩(3)은, 배선 부착 베이스재(4A)에 포함되는 절연 베이스재 내에 매립되어 있다.
도 5의 (a)∼(f)는, 본 실시예에 따른 프린트 배선 기판(1A)의 제조 방법에서의 각 단계(전반의 단계)를 나타낸 단면도이다.
이하, 도 5를 사용하여, 이 프린트 배선 기판의 제조 방법에 대하여 설명한다.
[1]
도 5의 (a)에 나타낸 바와 같이, 폴리이미드 수지 필름으로 이루어지는 절연층(7A)의 한쪽 면에 도전층이 되는 동박(8)이 설치되어 있는 한쪽 면 동적층판(이하, CCL(Copper Clad Laminate)이라 함)에, 포토리소그래피에 의해 도시하지 않은 에칭 레지스트를 형성한 후, 염화 제2 철을 주 성분으로 하는 에천트(echant)를 사 용하여, 화학 에칭에 의해, 도 5의 (b)에 나타낸 바와 같이, 회로 패턴(8A)을 형성한다.
본 실시예에서는, 절연층(7A)의 두께가 25㎛, 동박(8)의 두께가 12㎛인 CCL을 사용하였다. 그리고, CCL로서는, 동박(8)에 폴리이미드 바니스를 도포하고 바니스를 경화시킨, 이른바 캐스팅법에 의해 제작된 것을 사용해도 된다. 또한, 이 외에, CCL로서는, 폴리이미드 수지 필름 상에 시드 층을 스퍼터링하고, 도금에 의해 동을 성장시킨 CCL이나, 압연 또는 전해동박과 폴리이미드 수지 필름을 접착제에 의해 접착시킨 CCL을 사용할 수 있다.
또한, 절연층(7A)은, 반드시 폴리이미드 수지 필름이 아니라도 되고, 액정 폴리머 등의 플라스틱 필름을 사용할 수도 있다. 또한, 동의 에천트는, 염화 제2 철을 주 성분으로 하는 것에 한정되지 않고, 염화 제2 동을 주 성분으로 하는 에천트를 사용해도 된다.
[2]
도 5의 (c)에 나타낸 바와 같이, 상기 [1]의 단계를 거친 CCL의, 회로 패턴(8A)과는 반대측 면에, 층간 접착재(9A) 및 수지 필름(10)을 가열 압착에 의해 접합시킨다. 층간 접착재(9A)로서는, 25㎛ 두께의 에폭시계 열경화성 필름 접착재를 사용하고, 수지 필름(10)은, 25㎛ 두께의 폴리이미드 필름을 사용하였다. 가열 압착에는 진공 라미네이터를 사용하고, 감압하의 분위기중에서, 층간 접착재(9)의 경화 온도 이하의 온도로, 0.3MPa의 압력으로 프레스하여 접합시켰다. 절연층(7A) 및 층간 접착재(9A)는, 접착성을 가지는 절연 베이스재를 구성한다. 그리고, 절연 층(7A)으로서 그 자신이 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 접착성을 가지는 것을 이용하면, 층간 접착재(9)를 접합시킬 필요는 없다.
여기서 사용하는 층간 접착재(9A)는, 에폭시계의 열경화성 필름 접착재로 한정되지 않고, 아크릴계 등의 접착재도 사용할 수 있으며, 열가소성 폴리이미드 등으로 대표되는 열가소성 접착재라도 된다. 또한, 층간 접착재(9A)는, 반드시 필름형이 아니어도 되고, 바니스상(狀)의 수지를 도포하여 사용해도 된다. 수지 필름(10)은, 폴리이미드 외에, PET(폴리에틸렌테레프탈레이트: poly ethylene terephthalate)나 PEN(폴리에틸렌 나프탈레이트: poly ethylene naphthalate) 등의 플라스틱 필름을 사용할 수도 있으며, 또한, UV(자외선) 조사에 의해 접착이나 박리가 가능한 필름을 사용할 수도 있다.
[3]
다음에, 도 5의 (d)에 나타낸 바와 같이, 전술한 절연층(7A), 층간 접착재(9A) 및 수지 필름(10)에, YAG 레이저를 사용하여, 직경 100㎛의 비어 홀(11)을 성형하고, 또한 동박(8)에는, 직경 30㎛정도의 작은 구멍(12)을 개구한다. 그리고, CF4와 O2 혼합 가스에 의한 플라즈마 디스미어 처리를 가한 후에, 도 5의 (e)에 나타낸 바와 같이, 스크린 인쇄법에 의해, 비어 홀(11) 및 작은 구멍(12)에 도전성 페이스트를 충전하여 관통 전극(5A)으로 한 후, 수지 필름(10)을 박리한다. 이 때, 인쇄 충전한 도전성 페이스트로 이루어지는 관통 전극(5A)의 선단은, 박리한 수지 필름(10)의 두께만큼, 층간 접착재(9A)의 표면으로부터 돌출하고, 돌기를 형성하고 있다.
그리고, 비어 홀(11) 및 작은 구멍(12)의 형성을 위해 사용하는 레이저는, YAG 레이저 외에도, 탄산 가스 레이저, 엑시머 레이저 등을 사용할 수도 있다. 또한, 드릴 가공이나 화학적인 에칭에 의해, 비어 홀(11) 및 작은 구멍(12)을 형성해도 된다. 플라즈마 디스미어 처리는, 사용하는 가스의 종류가, CF4와 O2의 혼합 가스로 한정되지는 않고, Ar 등, 그 외의 불활성 가스를 사용할 수도 있다. 또한, 이와 같은 건식 처리가 아니고, 약액을 사용한 습식 디스미어 처리해도 된다. 관통 전극(5)을 이루는 도전성 페이스트는, 니켈, 은, 동 중에서 선택되는 적어도 1종류의 저 전기 저항의 금속 입자와 주석, 비스머스, 인듐, 납 중에서 선택되는 적어도 1종류의 저융점 금속 입자를 포함하고, 에폭시 수지를 주 성분으로 하는 바인더 성분을 혼합한 페이스트를 사용하였지만, 이에 한정되는 것은 아니다.
[4]
도 6은 IC 칩의 제작예를 나타낸 단면도이다.
다음에, 도 6을 사용하여 IC 칩의 제작예를 나타낸다. 도 6의 (a)에 나타낸 바와 같이, 예를 들면, 각 칩 영역 내에 패드(13A)가 형성되고, 실리콘 웨이퍼로 이루어지는 반도체 기판(13)의 표면에 액상(液狀)의 감광성 폴리이미드 전구체(precursor)를 스핀 코팅하고, 포토리소그래피 기술을 사용하여, 패드(13A) 상에 컨택트홀(14A)을 형성한다. 그리고, 도 6의 (b)에 나타낸 바와 같이, 소성하여, 절연층(14)을 형성한다.
다음에, 도 6의 (c)에 나타낸 바와 같이, 세미애디티브(semi additive) 법을 이용하여, 컨택트홀 내 및 절연층(14) 상에, 재배선부가 되는 도체층(15)을 형성한다. 프로빙(probing)에 의해 검사를 행한 후, 도 6의 (d)에 나타낸 바와 같이, 다이싱에 의해 IC 칩(3)을 개편화한다.
그리고, 본 실시예에서는, 절연층(14)의 재료로서 감광성 폴리이미드 전구체를 사용하였지만, 다른 재료로서, 벤조시클로부탄(BCB)이나, 폴리벤조옥사졸(PBO) 등을 사용할 수 있다. 또한, 감광성 수지는 반드시 스핀 코팅에 의해 도포되지 않아도 되고, 커텐 코팅이나 스크린 인쇄, 스프레이 코팅 등을 행해도 된다. 또한, 감광성 수지는, 액상으로 된 것으로 한정되지 않고, 필름형의 수지를 반도체 기판(13)에 라미네이팅해도 된다. 또한, 일반적으로 IC 칩의 표면을 피복 및 보호하고 있는 산화규소, 또는 질화규소 등의 무기 절연 피막 상에, 직접 도체층(15)을 형성할 수도 있다. 이와 같이 하여 제작된 IC 칩(3)의 회로에는, 통상적 도전용 회로 외에, 인덕터, 캐패시터, 저항 등의 기능을 부여할 수도 있다.
[5]
그리고, 도 5의 (f)에 나타낸 바와 같이, 상기 [4]의 단계에서 제작한 베이스재에, 상기 [4]의 단계에서 제작한 IC 칩(3)을, 반도체칩용 마운터로 위치맞춤하고, 층간 접착재(9A) 및 관통 전극(5A)을 이루는 도전성 페이스트의 경화 온도 이하고 가열하고, 가고정을 행한다.
[6]
도 7의 (a)∼(c)는, 본 발명의 제1 실시예에 따른 프린트 배선 기판(1A)의 제조 방법에서의 각 단계(후반의 단계)를 나타낸 단면도이다.
다음에, 도 7의 (a)에 나타낸 바와 같이, 상기 [5]의 단계에서 형성한 배선 부착 베이스재(4A)의 회로 패턴(8A)이 형성된 측에, 전술한 [1] 내지 [3]의 단계와 마찬가지 단계에 의해 제작된 배선 부착 베이스재(4B)를, 도시하지 않은 패턴을 이용하여 위치맞춤한다. 배선 부착 베이스재(4B)는, 상기 [5]의 단계에서 형성한 배선 부착 베이스재(4A)와 마찬가지로, 절연층(7B), 층간 접착제9B), 관통 전극(5B), 및 회로 패턴(8B)을 포함하고 있다. 그리고, 배선 부착 베이스재(4B)에 설치된 회로 패턴(8B) 및 관통 전극(5B)은, 배선 부착 베이스재(4A)와 조립할 때 원하는 재배선(IC 칩 상의 패드로부터 실장 기판에 실장 가능하도록 설치된 배선층)을 구성하도록 설정되어 있다.
또한, 배선 부착 베이스재(4A)의 회로 패턴(8A)이 형성된 측의 반대 측에는, IC 칩(3)을 피한 영역에, 40㎛ 두께의 수지 필름(16)의 한쪽 면에 25㎛ 두께의 접착재(17)가 접착된 스페이서(18)를 배치하고 있다. 또한, IC 칩(3)의 하층 측에는, IC 칩(3)을 통해 배선 부착 베이스재(4A)와 대향하는 지지 기판(2)으로서 100㎛ 두께의 동박을 배치하여 적층시켰다.
스페이서(18)는, 적층했을 때 IC 칩(3)과 겹치는 부위에는, 사전에 IC 칩(3)의 면적보다 약간 큰 개구(19)가 형성되어 있다. 그리고, 스페이서(18)의 재료는, 수지 필름(16)에 대해서는 상기 [1]의 단계에서 제작한 배선 부착 베이스재(4A)의 절연층(7A)과 동일한 수지를 사용하는 것이 바람직하지만, 다른 수지나 금속 등을 사용해도 된다. 접착재(17)는, 상기 [1]의 단계에서 제작한 배선 부착 베이스재(4A)의 층간 접착재(9A)와 동일한 재료를 사용하는 것이 바람직하지만, 다른 재료를 사용할 수도 있다. 또한, 칩 사이즈에 비해, 최상층의 기판 상의 배선 간격을 그다지 넓히지 않을 경우에는, 이 스페이서(18)를 생략해도 된다.
지지 기판(2)은, 동박으로 한정되지 않고, 다른 금속판이나 수지판을 사용할 수 있지만, IC 칩(3)의 주 구성물인 실리콘과 팽창 계수가 비슷하며, 방열 특성이 우수한 물질인 것이 바람직하고, 예를 들면, 몰리브덴이나, 인바 합금(invar alloys)을 동에 의해 양쪽으로부터 끼워넣은 금속판 등을 사용할 수도 있다.
[7]
그리고, 상기 [6]의 단계에서 제작한 적층체를, 진공 큐어링(vacuum curing) 프레스기를 사용하여, 1kPa 이하의 감압 분위기 중에서 가열 압착하고, 도 7의 (b)에 나타낸 바와 같이, 일괄적으로 다층화한다. 이 때, 층간 접착재(9A, 9B)의 경화[절연 베이스재끼리의 접착 및 절연 베이스재와 IC 칩(3)과의 접착]와 동시에, 관통 전극(5A, 5B)을 이루는 도전성 페이스트의 경화가 행해진다. 그리고, 여기서 「경화」는, 열경화(가교 반응) 뿐만 아니라, 가열에 의해 연화(軟化)된 재료가 냉각되어 경화되는 경우도 포함하고 있다.
도 7의 (a) 및 (b)에 나타낸 바와 같이, 층간 접착재(9A), 또는 접착성을 가지는 절연층(7A)은, 가열 압착 시에 플로우(flow)하여, IC 칩(3)과 절연층(7A), 지지 기판(2) 및 스페이서(18) 사이에 생긴 간극을 충전한다. 이에 따라, IC 칩(3)은, 배선 기판 내에 고착·봉입된다. 또한, IC 칩(3)에 접촉하는 접착재의 적절한 탄성에 의해, IC 칩(3)에 대하여 주위의 재료로부터 미치는 열 응력 등을 완화하는 작용이 생긴다.
여기서, 재배선층의 일부가 되는 배선 부착 베이스재(4A, 4B)로서, 사전에 회로가 형성된 한쪽 면 CCL을 사용하고, 또한, 층간 접속에 인쇄 충전한 도전성 페이스트에 의한 관통 전극(5A, 5B)을 사용함으로써, 모든 단계에서 도금 단계를 배제할 수 있고, 종래의 빌드업 방식에 비해, 생산 시간을 대폭 단축할 수 있다. 또한, 각 층을 구성하는 베이스재는, 사전에 제작되어 있으므로, 각 단계에서 발생하는 불량품을 그 때마다 배제할 수 있고, 수율(yield rate)의 누적을 회피할 수 있게 된다. 층간 접속용의 도전성 페이스트에는, 예를 들면, 일본국 특개 2000-49460호 공보에 기재되어 있는 바와 같이, 층간 접착재의 경화 온도 정도인 저온으로 합금화하는 조성을 적용함으로써, 도전성 페이스트 내의 금속 입자끼리, 또한, 동의 접속 패드와 도전성 페이스트 내의 금속 입자가 확산 접합하고, 벌크 금속이나 도금에 의한 층간 접속과 동등한 접속 신뢰성을 확보할 수 있다.
[8]
그리고, 도 7의 (c)에 나타낸 바와 같이, 상기 [7]의 단계에서 제작한 다층판에, 솔더 레지스트(20, solder resist) 및 땜납 범프(21, solder bump)를 형성하였다. 솔더 레지스트(20)는, 액상의 감광성 수지를 스크린 인쇄하고, 패턴을 노광한 후에 현상하여 형성하였다. 땜납 범프(21)는, 땜납 페이스트를 패턴 인쇄하고, 리플로우함으로써, 볼형으로 형성하였다. 이상의 단계에 의해, 본 실시예에 따른 프린트 배선 기판(다층 배선판)(1A)을 얻을 수 있다.
[제2 실시예]
도 8은, 본 발명의 제2 실시예에 따른 프린트 배선 기판(1B)의 구성을 나타낸 단면도이다.
그리고, 이하의 각 실시예에서, 전술한 제1 실시예에 따른 프린트 배선 기판(1A)과 동일한 부재에는 동일한 부호를 부여하여 그 설명을 생략한다.
본 실시예에 따른 프린트 배선 기판(1B)은, 도 8에 나타낸 바와 같이, 절연층(7A)에 접합된 층간 접착재(9A)의 두께가, IC 칩(3)을 충분히 매립할 수 있는 두께인 경우에는, 제1 실시예의 상기 [5]의 단계에서 기술한 스페이서(18)를 생략할 수 있다.
[제3 실시예]
도 9는, 본 발명의 제3 실시예에 따른 프린트 배선 기판(1C)의 구성을 나타낸 단면도이다.
또한, 본 실시예에 따른 프린트 배선 기판(1C)에서는, 도 9에 나타낸 바와 같이, IC 칩(3)의 위쪽으로, 배선 부착 베이스재(4A)를 1층만 적층시켜서 재배선층을 구성하고 있다. 본 실시예에서는 배선 부착 베이스재(4A)의 배선 패턴(8A)의 위에 범프(21)를 형성하고 있다. 그리고, 본 실시예는, 배선 부착 베이스재(4A)가 1층이지만, 3층 이상의 복수층이라도 된다. 그리고, 지지 기판(2)은, 제1 실시예의 [7]의 단계에서, 일괄 적층 후에, 제거해도 된다.
[제4 실시예]
도 10은, 본 발명의 제4 실시예에 따른 프린트 배선 기판(1D)의 구성을 나타 낸 단면도이다.
본 실시예에 따른 프린트 배선 기판(다층 배선판)(1D)은, 도 10에 나타낸 바와 같이, 재배선부의 일부가 되는 도체층(15)이 형성되고, 지지 기판(2) 상에 접착재(2a)를 통하여 탑재된 반도체 장치인 IC 칩(3) 상에, 사전에 개별적으로 제작된 배선 부착 베이스재(4A)를 적층하고, 일괄적으로 다층화함으로써 구성되어 있다.
IC 칩(3)에 형성된 도체층(15)과, 배선 부착 베이스재(4A)는, 전술한 제1 실시예와 마찬가지로, 각각의 층간 통전용 패드가 도전성 페이스트로 이루어지는 관통 전극(5A)에 의해 접속되어 있고, 재배선층을 구성하고 있다. 또한, IC 칩(3)은, 배선 부착 베이스재(4A)에 포함되는 절연 베이스재(접착재) 내에 매립되어 있다.
이 프린트 배선 기판(1D)의 제조 방법에서의 전반의 단계는, 도 5에 나타낸 제1 실시예에서의 전반의 단계와 마찬가지이다.
또한, 본 실시예에 있어서, IC 칩(3)은, 도 6에 나타낸 제1 실시예에서의 IC 칩(3)과 마찬가지로 제작된다. 이 IC 칩(3)은, 도 5의 (f)에 나타낸 바와 같이, 반도체칩용 마운터로 위치맞춤되고, 층간 접착재(9A) 및 관통 전극(5A)을 이루는 도전성 페이스트의 경화 온도 이하에서 가열되고, 가고정이 행해진다.
도 11의 (a)∼(c)는, 본 발명의 제4 실시예에 따른 프린트 배선 기판층(1D)의 제조 방법의 각 단계(후반의 단계)를 나타낸 단면도이다.
본 실시예에서는, 도 11의 (a)에 나타낸 바와 같이, 전반의 단계를 끝낸 배선 부착 베이스재(4A)의 회로 패턴(8A)이 형성된 측에, 전술한 단계와 마찬가지의 단계에 의해 제작된 배선 부착 베이스재(4A)를, 도시하지 않은 패턴을 이용하여 위치맞춤한다. 또한, 배선 부착 베이스재(4A)의 회로 패턴(8A)이 형성된 측의 반대 측에는, 40㎛ 두께의 수지 필름(16)의 한쪽 면에 25㎛ 두께의 접착재(17)가 접합된 스페이서(18)를 배치한다. 또한, IC 칩(3)의 하층 측에는, IC 칩(3)의 도체층(15)의 반대측 면에 접착층을 개재하여 배치되는 지지 기판(2)으로서, 25㎛ 두께의 폴리이미드 필름에 25㎛ 두께의 접착재(2a)를 접합시킨 베이스재를 배치하여 적층시킨다.
스페이서(18)에서, 적층될 때 IC 칩(3)과 겹치는 부위에는, 사전에 IC 칩(3)의 면적보다 약간 큰 개구(19)가 형성되어 있다. 그리고, 스페이서(18)의 재료는, 수지 필름(16)에 대해서는 절연층(7A)과 동일한 수지를 사용하는 것이 바람직하지만, 다른 수지나 금속 등을 사용해도 된다. 접착재(17)는, 층간 접착재(9A)와 동일한 재료를 사용하는 것이 바람직하지만, 다른 재료를 사용할 수도 있다. 또한, 칩 사이즈에 비해 기판 상의 배선을 그다지 넓게 하지 않는 경우에는, 이 스페이서(18)는 불필요하다.
지지 기판(2)은, 25㎛ 두께의 폴리이미드 필름에 25㎛ 두께의 접착재(2a)를 접합시킨 베이스재로 한정되지 않고, 다른 수지판이나 금속판을 사용할 수 있지만, IC 칩(3)의 주 구성물인 실리콘과 팽창 계수가 비슷하고, 방열 특성이 우수한 물질인 것이 바람직하고, 예를 들면, 몰리브덴이나, 인바 합금을 동에 의해 양쪽으로부터 끼워넣은 금속판 등에 접착재를 접합시킨 베이스재를 사용할 수도 있다.
다음에, 도 11의 (b)에 나타낸 바와 같이, 지금까지의 단계에서 제작한 적층 체를, 진공 큐어링 프레스기를 사용하여, 1kPa 이하의 감압 분위기 중에서 가열 압착하여, 일괄적으로 다층화한다. 이 때, 층간 접착재(9A) 및 접착재(2a)의 경화[절연층(7A, 7B)끼리의 접착 및 절연층(7A)과 IC 칩(3)과의 접착]와 동시에, 관통 전극(5A, 5B)을 이루는 도전성 페이스트의 경화가 행해진다. 그리고, 여기서 「경화」는, 열경화(가교 반응) 뿐만 아니라, 가열에 의해 연화된 재료가 냉각되어 경화되는 경우도 포함하고 있다.
층간 접착재(9A) 및 접착재(2a), 또는 접착성을 가지는 절연층(7A)은, 가열 압착 시에 플로우하여, IC 칩(3)과 절연층(7A), 지지 기판(2), 또는 스페이서(18) 사이에 생긴 간극을 충전한다[도 11의 (a) 및 (b)]. 이에 따라, IC 칩(3)은, 배선 기판 내에 고착·봉입(封入)된다. 또한, IC 칩(3)에 접촉하는 접착재(2a)의 적절한 탄성에 의해, IC 칩(3)에 대하여 주위의 재료로부터 미치는 열 응력 등을 완화하는 작용이 생긴다.
여기서, 재배선층의 일부가 되는 배선 부착 베이스재(4A, 4B)로서, 사전에 회로가 형성된 한쪽 면 CCL을 사용하고, 또한, 층간 접속에 인쇄 충전한 도전성 페이스트에 의한 관통 전극(5A, 5B)을 사용함으로써, 모든 단계에서 도금 단계를 배제할 수 있고, 종래의 빌드업 방식에 비해, 생산 시간을 대폭 단축할 수 있다. 또한, 각 층을 구성하는 베이스재는, 사전에 제작되어 있으므로, 각 단계에서 발생하는 불량품을 그 때마다 배제할 수 있고, 수율의 누적을 피할 수 있게 된다. 층간 접속용의 도전성 페이스트에는, 예를 들면, 일본국 특개 2000-49460호 공보에 기재되어 있는 바와 같이, 층간 접착재의 경화 온도 정도인 저온으로 합금화하는 조성 을 적용함으로써, 도전성 페이스트 내의 금속 입자끼리, 또한, 동의 접속 패드와 도전성 페이스트 내의 금속 입자가 확산 접합하고, 벌크의 금속이나 도금에 의한 층간 접속과 동등한 접속 신뢰성을 확보할 수 있다.
그리고, 도 11의 (c)에 나타낸 바와 같이, 지금까지의 단계에서 제작한 다층판에, 솔더 레지스트(20) 및 땜납 범프(21)를 형성하였다. 솔더 레지스트(20)는, 액상의 감광성 수지를 스크린 인쇄하고, 패턴을 노광한 후에 현상하여 형성하였다. 땜납 범프(21)는, 땜납 페이스트를 패턴 인쇄하고, 리플로우함으로써, 볼형으로 형성하였다. 이상의 단계에 의해, 본 실시예에 따른 프린트 배선 기판(다층 배선판)(1D)을 얻을 수 있다.
이와 같이, 지지 기판(2)과 IC 칩(3)의 배면 사이에 접착재가 존재함으로써, IC 칩(3)과 지지 기판(2)과의 밀착력을 향상시킬 수 있다. 또한, 본 발명에서의 다층판을 나중의 단계에서 큐어링 프레스한 결과, 배면에도 접착층이 없는 구조와 비교하여, 기판 전체의 평탄성이 향상되었다.
그리고, IC 칩(3)으로서는, 도 12의 (a)∼(c)에 나타낸 바와 같이, 반도체 기판(13)의 표면에 피복된 제1 절연층(14A) 상에, 도금에 의해 형성된 도체층(15)을 가지고, 이 도체층(15)으로 이루어지는 회로부(15A)가 제2 절연층(14B)으로 피복되어 있는 구성인 것이 바람직하다.
도 12의 (a)에 나타낸 IC 칩(3)은, 도전층(15) 중, 회로부(15A)를 제2 절연층(14B)으로 전면적으로 덮고, 랜드부가 되는 부분의 주위둘레만을 제2 절연층(14B)으로 덮어 랜드부를 거의 노출시킨 구성이다. 도 12의 (b)에 나타낸 IC 칩(3)은, 랜드부가 되는 도전층(15)의 주위둘레를 덮지 않고 도전층(15)의 접속 면적을 크게 설정한 것이다. 또한, 도 12의 (c)는 랜드부가 되는 도전층(15)의 측벽부도 노출되도록 제2 절연층(14B)으로 둘러싼 것이며, 관통 전극(5A)을 구성하는 도전성 페이스트가 도전층(15)의 측벽부까지 유입됨으로써, 관통 전극(5A)과 도전층(15)과의 접속 저항을 작게 할 수 있는 이점이 있다.
이와 같은 구조의 IC 칩(3)에서는, 관통 전극과 접속한 후에 도전층(15)의 노출을 방지할 수 있으므로 도전층(15)의 부식을 방지할 수 있다. 또한, 배선 부착 베이스재(4A)의 관통 전극(5A)과 IC 칩(3)을 위치결정하여 가고정하는 경우에, IC 칩(3)의 위치 정밀도의 문제로 인하여 도전성 페이스트(관통 전극(5A))의 돌기가 IC 칩(3)의 랜드부 사이를 통과하는 회로부(15A)에 접촉될 우려가 있지만, 이와 같이 회로부(15A)를 제2 절연층(14B)으로 덮음으로써 접촉을 방지할 수 있다. 이와 같은 접촉은, IC 칩(3) 상의 배선 룰이 정밀할수록 현저하게 된다. 또한, 도전성 페이스트의 돌기는, IC 칩(3)을 위치결정하는 열압착 단계에서, 압궤(壓潰)되어 면 내 방향으로 많이 넓어지지만, 회로부(15A)가 제2 절연층(14B)으로 덮혀져 있으므로 접촉을 방지할 수 있다. 따라서, 이와 같은 구조의 IC 칩(3)으로 형성함으로써, 랜드부와 회로부 사이가 짧은 경우에도, 관통 전극(5A)을 가늘게 하여 회로부(15A)에 이르지 않도록 할 필요가 없어지고, 비어 직경을 확대하거나 IC 칩(3) 상의 배선 룰을 정밀하게 하고, 비어 피치를 작게 할 수 있게 된다.
본 실시예는, 도 12의 (a)∼(c)에 나타낸 바와 같이, IC 칩(3)을 제1 절연층(14A), 도전층(15) 및 제2 절연층(14B)을 가지는 구조로함으로써, 제2 절연 층(14B)으로 도전층(15)을 보호하는 효과가 있다.
[제5 실시예]
도 13은, 본 발명의 제5 실시예에 따른 프린트 배선 기판(1E)의 구성을 나타낸 단면도이다.
본 실시예에 따른 프린트 배선 기판(1E)은, 전술한 제4 실시예에서, 스페이서(18)를 생략한 예이다. 본 실시예에서는, 절연층(7A)에 접합시키는 층간 절연재(9A)의 두께를 IC 칩(3)을 충분히 메울 만큼의 두께로 설정하고 있다. 본 실시예에서의 그 외의 구성은, 전술한 제4 실시예와 동일하므로, 설명을 생략한다.
[제6 실시예]
도 14는, 본 발명의 제6 실시예에 따른 프린트 배선 기판(1F)의 구성을 나타낸 단면도이다.
또한, 본 실시예에 따른 프린트 배선 기판(1F)에서는, 전술한 제4 실시예에서, IC 칩(3)의 위쪽으로 배선 부착 베이스재(4A)를 1층만 적층시켜서 재배선층의 일부로 하고 있다. 그리고, 배선 부착 베이스재는 3층 이상의 복수층이라도 된다.
[제7 실시예]
도 15는, 본 발명의 제7 실시예에 따른 프린트 배선 기판(1G)의 구성을 나타낸 단면도이다.
본 실시예에서의 프린트 배선 기판(다층 배선판)(1G)은, 도 15에 나타낸 바와 같이, IC 칩(3) 상에 재배선부가 되는 도체층(15)이 형성되고, 지지 기판(2) 상에 도열성 재료(2b)를 개재하여 설치된 반도체 장치인 IC 칩(3) 상에, 사전에 개별 적으로 제작된 배선 부착 베이스재(4A)를 적층하고, 일괄적으로 다층화함으로써 구성되어 있다.
IC 칩(3)에 형성된 도체층(15)과 배선 부착 베이스재(4A, 4B)는, 전술한 제1실시예에서와 마찬가지로, 각각의 층간 통전용 패드가 도전성 페이스트로 이루어지는 관통 전극(5A, 5B)에 의해 접속되어 있고, 재배선층을 구성하고 있다. 또한, IC 칩(3)은, 배선 부착 베이스재(4A)에 포함되는 절연 베이스재 내에 매립되어 있다.
이 프린트 배선 기판(1G의 제조 방법에서의 전반의 단계는, 도 5에 나타낸 제1 실시예에서의 전반의 단계와 마찬가지이므로, 설명을 생략한다.
본 실시예에서, IC 칩(3)은, 도 6에 나타낸 제1 실시예에서의 IC 칩과 마찬가지로 제작된다. 이 IC 칩(3)은, 도 5의 (f)에 나타낸 바와 같이, 반도체칩용 마운터로 위치맞춤되고, 층간 접착재(9) 및 관통 전극(5A)을 이루는 도전성 페이스트의 경화 온도 이하에서 가열되고, 가고정이 행해진다.
도 16의 (a)∼(c)는, 본 발명의 제7 실시예에 따른 프린트 배선 기판(1G)의 제조 방법의 각 단계(후반의 단계)를 나타낸 단면도이다.
본 실시예에서는, 다음에, 도 16의 (a)에 나타낸 바와 같이, 전반의 단계를 끝낸 배선 부착 베이스재(4A)의 회로 패턴(8A)이 형성된 측에, 전술한 단계와 마찬가지의 단계에 의해 제작된 배선 부착 베이스재(4B)를, 도시하지 않은 패턴을 이용하여 위치맞춤한다. 또한, 배선 부착 베이스재(4A)의 회로 패턴(8A)이 형성된 측의 반대측에는, 40㎛ 두께의 수지 필름(16)의 한쪽 면에 25㎛ 두께의 접착재(17)가 접합된 스페이서(18)를 배치한다. 또한, IC 칩(3)의 하층 측에는, IC 칩(3)의 도체층(15)의 반대측 면에 접착층을 개재하여 배치되는 지지 기판(2)으로서, 100㎛ 두께의 동박에 25㎛ 두께의 접착재(2a)를 접합시킨 베이스재를 배치하여 적층시킨다. 그리고, 이 스페이서(18)에는, 적층했을 때 IC 칩(3)과 겹치는 부위에는, 사전에, IC 칩(3)의 면적보다 약간 큰 개구(19)가 형성되어 있다. 그리고, 스페이서(18)의 재료는, 수지 필름(16)에 대해서는 절연층(7A)과 동일한 수지를 사용하는 것이 바람직하지만, 다른 수지나 금속 등을 사용해도 된다. 접착재(17)는, 층간 접착재(9)와 동일한 재료를 사용하는 것이 바람직하지만, 다른 재료를 사용할 수도 있다. 또한, 칩 사이즈에 비해 기판 상의 배선을 그다지 넓히지 않는 경우에는, 이 스페이서(18)는 불필요하다.
지지 기판(2) 상에 접합하는 접착재(2a)의 일부에는, 도 16의 (a)에 나타낸 바와 같이, IC 칩(3)의 하면이 접촉하는 영역의 일부, 또는 전체에, 도열성 재료(2b)를 배치하였다. 이 도열성 재료(2b)로서는, 접착재 내에 열전도성이 높은 무기 필러를 함유시킨, 이른바 도열성 접착제를 사용할 수 있다. 본 발명에서는, 열전도율 0.5W/m·K의 도열성 접착재를 사용하였다.
지지 기판(2)은, 100㎛의 동박에 25㎛ 두께의 접착재(2a)를 접합시킨 베이스재로 한정되지 않고, 다른 금속판이나 수지판을 사용할 수 있지만, IC 칩(3)의 주 구성물인 실리콘과 팽창 계수가 비슷하고, 방열 특성이 우수한 물질인 것이 바람직하며, 예를 들면, 몰리브덴이나, 인바 합금을 동에 의해 양쪽으로부터 끼워넣은 금속판 등의 일부에 도열성 재료를 포함하는 접착재를 접합시킨 베이스재를 사용할 수도 있다.
본 실시예에 따른 프린트 배선 기판(1G)에서는, 지지 기판(2)과 IC 칩(3)의 하면 사이의 적어도 일부에, 도열성 재료(2b)가 존재함으로써, IC 칩(3)에서 발생한 열을 효율적으로 기판의 외부로 배출할 수 있으므로, 고속 연산 처리 등을 행하는 IC 칩이나, 대전류(大電流)를 취급하는 IC 칩 등, 발열성이 높은 IC 칩을 사용할 수 있다.
다음에, 도 16의 (b)에 나타낸 바와 같이, 지금까지의 단계에서 제작한 적층체를, 진공 큐어링 프레스기를 사용하여, 1kPa 이하의 감압 분위기 중에서 가열 압착하고, 일괄적으로 다층화한다. 이 때, 층간 접착재(9A, 9B) 및 접착재(2a)의 경화[절연층끼리의 접착 및 절연층과 IC 칩(3)과의 접착]와 동시에, 관통 전극(5A, 5B)을 이루는 도전성 페이스트의 경화가 행해진다. 그리고, 여기서 「경화」는, 열경화(가교 반응) 뿐만 아니라, 가열에 의해 연화된 재료가 냉각되어 경화되는 경우도 포함하고 있다.
층간 접착재(9A, 9B) 및 접착재(2a), 또는 접착성을 가지는 절연층(7)은, 가열 압착 시에 플로우하여, IC 칩(3)과 절연층, 지지 기판(2), 또는 스페이서(18) 사이에 생긴 간극을 충전한다(도 16의 (a) 및 (b). 이에 따라, IC 칩(3)은, 배선 기판 내에 고착·밀봉된다. 또한, IC 칩(3)에 접촉하는 접착재의 적절한 탄성에 의해, IC 칩(3)에 대하여 주위의 재료로부터 미치는 열 응력 등을 완화하는 작용이 생긴다.
여기서, 재배선층의 일부가 되는 배선 부착 베이스재(4A, 4B)로서, 사전에 회로가 형성된 한쪽 면 CCL을 사용하고, 또한, 층간 접속에 인쇄 충전한 도전성 페이스트에 의한 관통 전극(5A, 5B)을 사용함으로써, 모든 단계에서 도금 단계를 배제할 수 있고, 종래의 빌드업 방식에 비하여, 생산 시간을 대폭 단축할 수 있다. 또한, 각 층을 구성하는 베이스재는, 사전에 제작되어 있으므로, 각 단계에서 발생하는 불량품을 그 때마다 배제할 수 있고, 수율의 누적을 회피할 수 있게 된다. 층간 접속용의 도전성 페이스트에는, 예를 들면, 일본국 특개 2000-49460호 공보에 기재되어 있는 바와 같이, 층간 접착재의 경화 온도 정도인 저온으로 합금화하는 조성을 적용함으로써, 도전성 페이스트 내의 금속 입자끼리, 또한, 동의 접속 패드와 도전성 페이스트 내의 금속 입자가 확산 접합하고, 벌크의 금속이나 도금에 의한 층간 접속과 동등한 접속 신뢰성을 확보할 수 있다.
그리고, 도 16의 (c)에 나타낸 바와 같이, 지금까지의 단계에서 제작한 다층판에, 솔더 레지스트(20) 및 땜납 범프(21)를 형성하였다. 솔더 레지스트(20)는, 액상의 감광성 수지를 스크린 인쇄하고, 패턴을 노광한 후에 현상하여 형성하였다. 땜납 범프(21)는, 땜납 페이스트를 패턴 인쇄하고, 리플로우함으로써, 볼형으로 형성하였다. 이상의 단계에 의해, 본 발명에 따른 프린트 배선 기판(다층 배선판)(1G)을 얻을 수 있다.
[제8 실시예]
도 17은, 본 발명의 제8 실시예에 따른 프린트 배선 기판(1H)의 구성을 나타낸 단면도이다.
본 실시예에 따른 프린트 배선 기판(1H)에서, 도열성 재료(2b)는, IC 칩(3) 과 지지 기판(2) 사이에만 존재할 필요는 없고, 도 17에 나타낸 바와 같이, 층간 접착재 전부를 도열성 재료(2b)로 이루어지는 도열성 접착재로 구성해도 된다.
[제9 실시예]
도 18은, 본 발명의 제9 실시예에 따른 프린트 배선 기판(1I)의 구성을 나타낸 단면도이다.
본 실시예에서는, 도열성 재료(2b)가, 제조 단계의 도중에 지지 기판(2)에 접합되어 있을 필요는 없고, 도 15에 나타낸 바와 같이, IC 칩(3)의 하면에 접합되어 있도록 해도 된다.
그리고, 이 경우에는, IC 칩(3)의 제조 방법으로서는, 도 6의 (a)에 나타낸 다이싱 전의 웨이퍼의 배면에 도열성 재료(2b)를 접합하고, 그 후에 개편화함으로써, 회로의 반대면에 도열성 재료(2b)가 접한된 IC 칩(3)을 용이하게 얻을 수 있다.
[제10 실시예]
도 19는, 본 발명의 제10 실시예에 따른 프린트 배선 기판(30)의 구성을 나타내고 있다.
본 실시예에 따른 프린트 배선 기판(다층 배선판)(30)은, 도 19에 나타낸 바와 같이, 재배선층의 일부가 되는 도체층(15)이 형성된 반도체 장치인 IC 칩(3a) 상을, 사전에 개별적으로 제작된 제1 배선 부착 베이스재(33) 상에 설치하고, 또한, 이 제1 배선 부착 베이스재(33)와 사전에 개별적으로 제작된 제2 배선 부착 베이스재(34)에 의해 IC 칩(3a)을 끼워넣고, 일괄적으로 다층화함으로써 구성되어 있 다.
IC 칩(3a)에 형성된 도체층(15)과 제1 배선 부착 베이스재(33)는, 각각의 층간 통전용 패드가 도전성 페이스트로 이루어지는 제1 관통 전극(44)에 의해 접속되어 있고, 재배선층을 구성하고 있다. 또한, IC 칩(3a)은, 제1 배선 부착 베이스재(33)의 층간 접착재(35)에 매립되어 있다.
또한, 제2 배선부 베이스재(34)는, 관통 전극 등을 개재하여, IC 칩(3a)과 접속되고, 또한 제2 배선 부착 베이스재(34) 상에는, 패드부(36)를 개재하여, 다른 IC 칩(3b)(반도체 장치)을 접속시킬 수 있다.
도 20은, 본 실시예에 따른 프린트 배선 기판(30)의 제조 방법에서의 각 단계(전반의 단계)를 나타낸 단면도이다.
이하, 도 20을 사용하여, 이 프린트 배선 기판의 제조 방법에 대하여 설명한다.
[1A]
먼저, 제1 배선 부착 베이스재(33)를 제작한다. 즉, 도 20의 (a)에 나타낸 바와 같이, 폴리이미드 수지 필름으로 이루어지는 절연층(38)의 한쪽 면에 도전층이 되는 동박(39)이 설치되어 있는 CCL에, 포토리소그래피에 의해 에칭 레지스트를 형성한 후, 염화 제2 철을 주 성분으로 하는 에천트를 사용하여, 화학 에칭에 의해, 도 20의 (b)에 나타낸 바와 같이, 회로 패턴(39A)을 형성한다.
CCL로서는, 25㎛ 두께의 폴리이미드 수지 필름으로 이루어지는 절연층(38)에, 12㎛ 두께의 동박(39)이 접합되어 있는 것을 사용하였다. 그리고, 이 CCL에 는, 동박(8)에 폴리이미드 바니스를 도포하여 바니스를 경화시킨, 이른바 캐스팅법에 의해 제작된 CCL을 사용할 수도 있다. 또한, 폴리이미드 수지 필름 상에 시드 층을 스퍼터링하고, 도금에 의해 동을 성장시킨 CCL이나, 압연 또는 전해 동박과 폴리이미드 수지 필름을 접착제에 의해 접합시킨 CCL을 사용할 수 있다.
또한, 절연층(38)은, 반드시 폴리이미드 수지 필름이 아니라도 되고, 액정 폴리머 등의 플라스틱 필름을 사용할 수도 있다. 또한, 동의 에천트는, 염화 제2 철을 주 성분으로 하는 것에 한정되지 않고, 염화 제2 동을 주 성분으로 하는 에천트를 사용해도 된다
[2A]
도 20의 (c)에 나타낸 바와 같이, 상기 [1A]의 단계를 거친 CCL의, 회로 패턴과는 반대측 면에, 층간 접착재(40) 및 수지 필름(41)을 가열 압착에 의해 접합한다. 층간 접착재(40)에는 25㎛ 두께의 에폭시계 열경화성 필름 접착재를 사용하고, 수지 필름(41)에는 25㎛ 두께의 폴리이미드 필름을 사용하였다. 가열 압착에는 진공 라미네이터를 사용하고, 감압하의 분위기 중에서, 층간 접착재(40)의 경화 온도 이하의 온도에서, 0.3MPa의 압력으로 프레스하여 접합하였다. 절연층(38) 및 층간 접착재(40)는, 접착성을 가지는 절연 베이스재를 구성한다. 그리고, 절연층(38)으로서, 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 접착성을 가지는 것을 사용하면, 층간 접착재(40)를 접합할 필요는 없다.
여기서 사용하는 층간 접착재(40)는, 에폭시계의 열경화성 필름 접착재로 한정되지 않고, 아크릴계 등의 접착재도 사용할 수 있으며, 열가소성 폴리이미드 등 으로 대표되는 열가소성 접착재라도 된다. 또한, 층간 접착재(40)는, 반드시 필름형이 아니라도 되고, 바니스상의 수지를 도포하여 사용해도 된다. 수지 필름(41)은, 폴리이미드 외에, PET(폴리에틸렌 테레프탈레이트: poly ethylene terephthalate)나 PEN(폴리에틸렌 나프탈레이트: poly ethylene naphthalate) 등의 플라스틱 필름을 사용할 수도 있으며, 또한, UV(자외선) 조사에 의해 접착이나 박리 가능한 필름을 사용할 수도 있다.
[3A]
다음에, 도 20의 (d)에 나타낸 바와 같이, 전술한 절연층(38), 층간 접착재(40) 및 수지 필름(41)에, YAG 레이저를 사용하여, 직경 100㎛의 비어 홀(42)을 성형하고, 또한 회로 패턴(39A)에는, 직경 30㎛정도의 작은 구멍(43)을 개구한다. 그리고, CF4와 O2 혼합 가스에 의한 플라즈마 디스미어 처리를 실시한 후, 도 20의 (e)에 나타낸 바와 같이, 스크린 인쇄법에 의해, 비어 홀(42) 및 작은 구멍(43)에 도전성 페이스트를 충전하여 제1 관통 전극(44)으로 하고, 수지 필름(41)을 박리한다. 이 때, 인쇄 충전한 도전성 페이스트로 이루어지는 제1 관통 전극(44)의 선단은, 박리된 수지 필름(41)의 두께만큼, 층간 접착재(40)의 표면으로부터 돌출하고, 돌기를 형성하고 있다.
그리고, 비어 홀(42) 및 작은 구멍(43)의 형성을 위해 사용하는 레이저는, YAG 레이저 외에, 탄산 가스 레이저, 엑시머 레이저 등을 사용할 수도 있다. 또한, 드릴 가공이나 화학적인 에칭에 의해, 비어 홀(42) 및 작은 구멍(43)을 형성해 도 된다. 플라즈마 디스미어 처리는, 사용하는 가스의 종류가, CF4와 O2의 혼합 가스로 한정되지 않고, Ar 등, 그 외의 불활성 가스를 사용할 수도 있다. 또한, 드라이 처리가 아니고, 약액을 사용한 습식 디스미어 처리라도 된다. 제1 관통 전극(44)을 이루는 도전성 페이스트는, 본 실시예에서는, 니켈, 은, 동 중에서 선택되는 적어도 1종류의 저 전기 저항의 금속 입자와, 주석, 비스머스, 인듐, 납 중에서 선택되는 적어도 1종류의 저융점 금속 입자를 포함하고, 에폭시 수지를 주 성분으로 하는 바인더 성분을 혼합한 페이스트를 사용하였다.
[4A]
IC 칩(3a)은, 전술한 제1 실시예를 나타낸 도 6에서 마찬가지의 방법으로 제작한다.
[5A]
그리고, 도 20의 (f)에 나타낸 바와 같이, 상기 [3A]의 단계에서 제작한 제1 배선 부착 베이스재(33)에, 상기 [4A]의 단계에서 제작한 IC 칩(3a)을, 반도체칩 용 마운터로 위치맞춤하여, 층간 접착재(40) 및 제1 관통 전극(44)을 이루는 도전성 페이스트의 경화 온도 이하에서 가열하고, 가고정을 행한다.
[6A]
도 21은, 제2 배선 부착 베이스재(34)의 제작예를 나타낸 단면도이다.
먼저, 도 21의 (a)에 나타낸 바와 같이, 폴리이미드 수지 필름으로 이루어지는 절연층(45)의 양면에 도전층이 되는 동박(46)이 설치되어 있는 양면 CCL에, 상 기 [1A]의 단계와 마찬가지로, 포토 리소그라피에 의해 에칭 레지스트를 형성한 후, 염화 제2 철을 주 성분으로 하는 에천트를 사용하여, 화학 에칭에 의해, 도 21의 (b)에 나타낸 바와 같이, 회로 패턴(46A)을 형성한다.
여기서, CCL로서는, 25㎛ 두께의 폴리이미드 수지 필름으로 이루어지는 절연층(45)에, 12㎛ 두께의 동박(46)이 양면에 접합되어 있는 것을 사용하였다. 이 CCL에는, 이른바 캐스팅법에 의해 제작된 CCL을 사용할 수도 있다. 또한, 폴리이미드 수지 필름 상에 시드 층을 스퍼터링하고, 도금에 의해 동을 성장시킨 CCL이나, 압연 또는 전해 동박과 폴리이미드 수지 필름을 접착제에 의해 접합시킨 CCL을 사용할 수 있다. 또한, 절연층(45)은, 액정 폴리머 등의 플라스틱 필름을 사용할 수도 있다. 또한, 동의 에천트는, 염화 제2 철을 주 성분으로 하는 것에 한정되지 않고, 염화 제2 동을 주 성분으로 하는 에천트를 사용해도 된다.
도 21의 (c)에 나타낸 바와 같이, 절연층(45) 및 한쪽 면의 회로 패턴(46A)에, YAG 레이저를 사용하여, 직경 100㎛의 비어 홀(47)을 성형하고, 또한 다른쪽 면의 회로 패턴(46A)에는, 직경 30㎛ 정도의 작은 구멍(48)을 개구한다. 그리고, CF4와 O2 혼합 가스에 의한 플라즈마 디스미어 처리를 가한 후에, 도 21의 (d)에 나타낸 바와 같이, 스크린 인쇄법에 의해, 비어 홀(47) 및 작은 구멍(48)에 도전성 페이스트를 충전하여 제2 관통 전극(49)으로 한다.
그리고, 비어 홀(47) 및 작은 구멍(48)의 형성을 위해 사용하는 레이저는, 탄산 가스 레이저, 엑시머 레이저 등을 사용할 수도 있다. 또한, 드릴 가공이나 화학적인 에칭에 의해, 비어 홀(47) 및 작은 구멍(48)을 형성해도 된다. 플라즈마 디스미어 처리에서는, Ar 등, 그 외의 불활성 가스를 사용할 수도 있고, 또한, 습식 디스미어 처리라도 된다.
제2 관통 전극(49)을 이루는 도전성 페이스트는, 제1 관통 전극(44)과 마찬가지로, 니켈, 은, 동 중에서 선택되는 적어도 1종류의 저 전기 저항의 금속 입자와, 주석, 비스머스, 인듐, 납 중에서 선택되는 적어도 1종류의 저융점 금속 입자를 포함하고, 에폭시 수지를 주 성분으로 하는 바인더 성분을 혼합한 페이스트를 사용하였다.
[7A]
도 22는, 본 실시예에 따른 프린트 배선 기판(30)의 제조 방법에서의 각 단계(후반의 단계)를 나타낸 단면도이다.
도 22의 (a)에 나타낸 바와 같이, 상기 [5A]의 단계를 경과한 제1 배선 부착 베이스재(33)의 IC 칩(3a)이 가고정된 측(회로 패턴(39A)이 설치되어 있는 측의 반대측)에, 40㎛ 두께의 수지 필름(51)의 한쪽 면에 25㎛ 두께의 층간 접착재(52)가 접합된 제3 배선 베이스재(53)를 도시하지 않은 패턴을 사용하여 위치맞춤하여 배치한다. 이 제3 배선 베이스재(53)는, 전술한 [1A] 내지 [3A]의 단계와 마찬가지의 단계에 의해 제작된 것이다. 이 제3 배선 베이스재(53)에서, 적층했을 때 IC 칩(3a)과 겹치는 부위에는, 사전에 IC 칩(3a)의 면적보다 약간 큰 개구(54)가 형성되어 있다. 이 때, IC 칩(3a)의 상면과 제3 배선 베이스재(53)의 층간 접착재(52)의 표면은, 거의 동일 평면상에 위치하고 있다. 또한, 본 실시예에서는, 제3 배선 부착 베이스재(53)에 제3 관통 전극(56)이, 제1 관통 전극 및 제2 관통 전극(44 및 49)과 서로 겹치는 위치에 설치되어 있다. 이와 같이, 관통 전극(44, 56, 49)이 서로 겹치는 구조이므로, 프린트 배선 기판(30)의 강도나 강성을 향상시킬 수 있다.
그리고, 제3 배선 베이스재(53)의 재료는, 수지 필름(51)은 상기 [1A]의 단계에서 제작된 베이스재의 절연층(38)과 동일한 수지를 사용하는 것이 바람직하지만, 다른 수지나 금속 등을 사용해도 된다. 층간 접착재(52)는, 상기 [2A]의 단계에서 제작한 베이스재의 층간 접착재(40)와 동일한 재료를 사용하는 것이 바람직하지만, 다른 재료를 사용할 수도 있다. 또한, 칩 사이즈에 비해 기판 상의 배선을 그다지 넓히지 않을 경우에는, 이 제3 배선 베이스재(53)는 불필요하다. 또한, 이 제3 배선 베이스재(53)는, 도체층이 되는 동박(55)이 설치되어 있는 배선 부착 기판이 되어 있지만, 이 동박(55)을 설치하지 않고, 단순한 베이스재로 해도 된다.
그리고, IC 칩(3a)의 상층 측에는, 제2 배선 부착 베이스재(34)를, 도시하지 않은 패턴을 사용하여 위치맞춤하여 적층시킨다.
[8A]
그리고, 도 22의 (b)에 나타낸 바와 같이, 상기 [7A]의 단계에서 제작한 적층체를, 진공 큐어링 프레스기를 사용하여, 1kPa 이하의 감압 분위기 중 가열 압착하고, 일괄적으로 다층화한다. 이 때, 층간 접착재(40)의 경화(절연 베이스재끼리의 접착 및 절연 베이스재와 IC 칩(3a)의 접착)와 동시에, 제1 관통 전극(44)을 이루는 도전성 페이스트 및 제2 관통 전극(47)을 이루는 도전성 페이스트의 경화가 행해진다. 그리고, 여기서 「경화」는, 열경화(가교 반응) 뿐만 아니라, 가열에 의해 연화된 재료가 냉각되어 경화하는 경우도 포함하고 있다.
층간 접착재(40), 또는 접착성을 가지는 절연층(38)은, 가열 압착시에 플로우하여, IC 칩(3a)과 절연 베이스재, 또는 제3 배선 베이스재(53) 사이에 생긴 간극을 충전한다[도 22의 (a) 및 (b)]. 이에 따라, IC 칩(3a)은, 배선 기판 내에 고착·봉입된다. 또한, IC 칩(3a)에 접촉하는 접착재의 적절한 탄성에 의해, IC 칩(3a)에 대하여 주위의 재료로부터 미치는 열 응력 등을 완화하는 작용이 생긴다.
여기서, 재배선층의 일부가 되는 제1 배선 부착 베이스재(33)로서, 사전에 회로가 형성된 한쪽 면 CCL을 사용하고, 또한, 층간 접속에 인쇄 충전한 도전성 페이스트에 의한 제1 관통 전극(44)을 사용함으로써, 모든 단계에서 도금 단계를 배제할 수 있고, 종래의 빌드업 방식에 비해, 생산 시간을 대폭 단축할 수 있다. 또한, 각 층을 구성하는 베이스재는, 사전에 제작되어 있으므로, 각 단계에서 발생하는 불량품을 그 때마다 배제할 수 있고, 수율의 누적을 회피할 수 있다. 층간 접속용의 도전성 페이스트에는, 예를 들면, 일본국 특개 2000-49460호 공보에 기재되어 있는 바와 같이, 층간 접착재의 경화 온도 정도인 저온으로 합금화하는 조성을 적용함으로써, 도전성 페이스트 내의 금속 입자끼리, 또한, 동의 접속 패드와 도전성 페이스트 내의 금속 입자가 확산 접합하고, 벌크 금속이나 도금에 의한 층간 접속과 동등한 접속 신뢰성을 확보할 수 있다.
[9A]
그리고, 도 22의 (c) 및 (d)에 나타낸 바와 같이, 상기 [8A]의 단계에서 제 작한 다층판에, 솔더 레지스트(20) 및 땜납 범프(21)를 형성하였다. 솔더 레지스트(20)는, 액상의 감광성 수지를 스크린 인쇄하고, 패턴을 노광한 후에 현상하여 형성하였다. 땜납 범프(21)는, 땜납 페이스트를 패턴 인쇄하고, 리플로우함으로써, 볼형으로 형성하였다. 이상의 단계에 의해, 본 발명에 따른 프린트 배선 기판(다층 배선판)(30)을 얻을 수 있다.
[10A]
또한, 도 22의 (d)에 나타낸 바와 같이, 전술한 바와 같이 구성된 프린트 배선 기판(다층 배선판)(30)의 한쪽 면에는, 재배선층이 형성된 IC 칩(3b) 등을 실장할 수 있다.
본 실시예의 구조를 사용함으로써, 다층 배선판 상에 실장한 칩으로부터의 배선은, 대개 수직으로 인출되므로, 종래의 다층 배선판과 비교하여, 배선 인출을 위해 패키지 면적을 크게 하지 않고, IC 칩을 3차원적으로 적층할 수 있다. 또한, 각 층 사이는, 재배선층에 내포된 도전 페이스트 비어에 의해 접속되어 있으므로 패키지를 적층시켜서 땜납 범프에 의해 접속시키는 종래의 다층 배선판과 비교하여, 패키지를 얇게 할 수 있다.
[제11 실시예]
도 23은, 본 발명의 제11 실시예에 따른 프린트 배선 기판(30A)의 구성을 나타낸 단면도이다. 그리고, 본 실시예는, 전술한 제10 실시예에 비해, 제2 배선 부착 베이스재(34)가 상이하다.
즉, 본 실시예에 따른 프린트 배선 기판(30A)에서의 제2 배선 부착 베이스 재(34)는, 도 23에 나타낸 바와 같이, 도금 비어(49A)에 의해 비어 홀이 충전된 필드 비어를 사용한 것이다. 상기 제10 실시예에서는, 제2 배선 부착 베이스재(34)의 배선부[회로 패턴(46A)]와 제2 관통 전극(49)과의 전기적인 접속이, 배선부[회로 패턴(46A)]의 회로 두께와 제2 관통 전극(49)의 직경으로부터 결정되는 면적에서의 접촉만으로 접속하고 있었지만, 본 실시예에서는, 도금 비어(49A)가 제2 관통 전극(49)과 회로 패턴(46A)이 일체로 된 것이므로, 기판 전체의 전기적인 접속 신뢰성이 더욱 향상된다.
[제12 실시예]
도 24는, 본 발명의 제12 실시예에 따른 프린트 배선 기판(30B)의 구성을 나타낸 단면도이다.
본 실시예에 따른 프린트 배선 기판(30B)은, 도 24에 나타낸 바와 같이, 제1 배선 부착 베이스재(33) 및 IC 칩(3a)을 복수단에 걸쳐서 적층시킨 것이다. 프린트 배선 기판(30B)은, 동일 평면 내[동일한 제1 배선 부착 베이스재(33) 상]에 복수개의 IC 칩(3a)을 배치하여 구성하고 있다.
본 실시예에서는, 복수개의 IC 칩(3a)을 프린트 배선 기판(30B) 내에 밀봉할 수 있고, 실장 밀도를 향상시킬 수 있다.
[제13 실시예]
다음에, 본 발명의 제13 실시예에 따른 프린트 배선 기판(30C)에 대하여 설명한다. 도 25∼도 27은, 프린트 배선 기판(30C)의 제조 방법을 나타내고 있다.
먼저, 도 25의 (a)에 나타낸 바와 같이, 예를 들면, 폴리이미드 수지 필름으 로 이루어지는 절연층(61)의 한쪽 면에, 예를 들면, 12㎛의 두께의 동박(62)이 접합된 CCL을 준비한다. 그리고, 본 실시예에서는, 절연층(61)에 동박(62)이 접합된 CCL을 사용하였지만, 동박(62)에 폴리이미드 바니스를 도포하여 바니스를 경화시킨, 이른바 캐스팅법에 의해 제작된 CCL을 사용할 수도 있다. 또한, 폴리이미드 수지 필름 상에 시드 층을 스퍼터링하고, 도금에 의해 동을 성장시킨 CCL이나, 압연 또는 전해동박과 폴리이미드 수지 필름을 접착제에 의해 접합시킨 CCL을 사용할 수도 있다. 또한, 절연층(61)은, 액정 폴리머 등의 플라스틱 필름을 사용할 수도 있다. 또한, 동의 에천트는, 염화 제2 철을 주 성분으로 하는 것에 한정되지 않고, 염화 제2 동을 주 성분으로 하는 에천트를 사용해도 된다.
이어서, 동박(62) 상에, 포토리소그래피 기술을 사용하여 도시하지 않은 에칭 레지스트를 패터닝한 후, 예를 들면, 염화 제2 철을 주 성분으로 하는 에천트를 사용하여, 습식 에칭에 의해 회로 패턴(62A)을 형성한다. 그 후, 도 25의 (b)에 나타낸 바와 같이, 에칭 레지스트를 제거한다.
그 후, 도 25의 (c)에 나타낸 바와 같이, 절연층(61)에서의 회로 패턴(62A)과 반대측 면에, 층간 접착재(63) 및 수지 필름(64)을 가열 압착에 의해 접합시킨다. 층간 접착재(63)로서는, 25㎛ 두께의 에폭시계 열경화성 필름 접착재를 사용하였다. 수지 필름(10)은, 25㎛ 두께의 폴리이미드 필름을 사용하였다. 가열 압착에는 진공 라미네이터를 사용하고, 감압하의 분위기 중에서, 층간 접착재(62)의 경화 온도 이하의 온도로, 0.3MPa의 압력으로 프레스하여 접합하였다. 그리고, 사용하는 층간 접착재(63)는, 에폭시계의 열경화성 필름 접착재로 한정되지 않고, 아 크릴계 등의 접착재도 사용할 수 있으며, 열가소성 폴리이미드 등으로 대표되는 열가소성 접착재도 된다. 또한, 층간 접착재(63)는, 반드시 필름형이 아니라도 되고, 바니스상의 수지를 도포하여 사용해도 된다. 수지 필름(64)은, 폴리이미드 외에, PET나 PEN 등의 플라스틱 필름을 사용할 수도 있으며, 또한, UV 조사에 의해 접착이나 박리가 가능한 필름을 사용할 수도 있다.
다음에, 도 25의 (d)에 나타낸 바와 같이, 회로 패턴(62A), 층간 접착재(63) 및 수지 필름(64)에, YAG 레이저를 사용하여, 직경 100㎛의 비어 홀(65)을 성형하고, 또한 회로 패턴(62A)에는, 직경 30㎛정도의 작은 구멍(66)을 개구한다. 그리고, CF4와 O2 혼합 가스에 의한 플라즈마 디스미어 처리를 가한 후에, 도 25의 (e)에 나타낸 바와 같이, 스크린 인쇄법에 의해, 비어 홀(65) 및 작은 구멍(66)에 도전성 페이스트를 충전하여 관통 전극(67)으로 한 후, 수지 필름(64)을 박리한다. 이 때, 인쇄 충전한 도전성 페이스트로 이루어지는 관통 전극(67)의 선단은, 박리하고 수지 필름(64)의 두께만큼, 층간 접착재(63)의 표면으로부터 돌출하고, 돌기를 형성하고 있다. 이와 같이 하여, 제1 배선 부착 베이스재(68)를 제작할 수 있다.
다음에, 도 25의 (f)에 나타낸 바와 같이, 제1 배선 부착 베이스재(68)에, IC 칩(3a)을 반도체칩 마운터로 위치맞춤하고, 접착재 및 도전성 페이스트의 경화 온도 이하에서 가열하여 가고정한다.
이어서, 도 26의 (a)에 나타낸 바와 같이, 제1 배선 부착 베이스재(68)의 층 간 접착재(63) 측에, 순서대로, 제2 배선 부착 베이스재(69), 양면 배선 부착 베이스재(70), 및 제3 배선 부착 베이스재(71)를, 도시하지 않은 패턴을 이용하여 위치맞춤하고, 가열함으로써 가고정한다.
그리고, 제2 배선 부착 베이스재(69)는, IC 칩(3)의 외형으로부터 50㎛의 클리어런스를 가지도록 개구(72)가 형성되어 있다. 이 제2 배선 부착 베이스재(69)는, 절연층(76)의 한쪽 면에 회로 패턴(77)이 형성되고, 다른쪽 면에 층간 접착재(78)이 설치되고, 관통 전극(78)을 구비하고 있다.
양면 배선 부착 베이스재(70)는, 폴리이미드로 이루어지는 절연층(73)의 양면에 회로 패턴(74)이 형성되고, 이들 회로 패턴(74)끼리가 절연층(73)을 협지하여 겹치는 부분에 관통구멍이 형성되고, 이 관통구멍 내벽 및 양쪽의 회로 패턴(74)에 걸쳐 도금을 실시하여 스루홀(75)이 형성되어 있다. 그리고, 이 양면 배선 부착 베이스재(70)는, 구멍이 뚫려있지 않은 동박의 배면과 도금에 의해 통전될 수 있는 것 등, 모든 레이저 비어 타입이나, 도금에 의해서가 아니라 도전성 페이스트에 의해 통전을 얻는 것 등, 모든 양면 배선 부착 베이스재를 적용할 수 있다. 또한, IC 칩(3a)의 두께에 따라, 제1 배선 부착 베이스재(68)와 마찬가지의 방법으로 제작된 배선 부착 베이스재의 매수를 증감시킬 수 있다.
또한, 제3 배선 부착 베이스재(71)도 제1 배선 부착 베이스재(68)와 동일한 방법으로 제작될 수 있고, 절연층(79)의 한쪽 면에 회로 패턴(80)이 형성되고, 다른쪽 면에 층간 접착재(81)가 설치되고, 관통 전극(82)을 구비하고 있다.
다음에, 도 26의 (a)에 나타낸 바와 같은 적층체를, 진공 큐어링 프레스기를 사용하여, 1kPa 이하의 감압 분위기 중에서 일괄적으로 가열 압착한다. 이 때, 각 층간 접착재(63, 77, 81)의 경화(절연 베이스재끼리의 접착 및 절연 베이스재와 IC 칩(3a)와의 접착)와 동시에, 각 관통 전극(67, 75, 82)을 이루는 도전성 페이스트의 경화가 행해진다.
도 26의 (b)에 나타낸 바와 같이, 층간 접착재는, 가열 압착 시에 플로우하여, IC 칩(3a)과 주위의 부재 사이에 생긴 간극을 충전한다. 또한, 스루홀(75) 내에도 층간 접착재가 충전된다. 이에 따라, IC 칩(3a)은, 배선 기판 내에 고착·봉입된다. 또한, IC 칩(3a)에 접촉하는 층간 접착재의 적절한 탄성에 의해, IC 칩(3a)에 대하여 주위의 재료로부터 미치는 열 응력 등을 완화하는 작용이 생긴다.
다음에, 도 27의 (a)에 나타낸 바와 같이, 제1 배선 부착 베이스재(68) 및 제3 배선 부착 베이스재(71)의 외측의 회로 패턴(62A, 80)의 원하는 부분이 노출되도록 솔더 레지스트(83)를 형성한다. 이 솔더 레지스트(83)는, 액상의 감광성 수지를 스크린 인쇄하고, 패턴을 노광한 후에 현상하여 형성한다.
그리고, 도 27의 (b)에 나타낸 바와 같이, 제1 배선 부착 베이스재(68)의 외측에 형성된 솔더 레지스트(83)의 위에 IC 칩(3b)을 탑재하여, IC 칩(3b)의 패드부(84)와 회로 패턴(62A)을 본딩 와이어(85)로 접속한다. 또한, 제3 배선 부착 베이스재(71)의 외측의 회로 패턴(80)이 솔더 레지스트(83)로부터 노출된 개소에는 땜납 범프(21)를 형성한다. 이 땜납 범프(21)는, 땜납 페이스트를 패턴 인쇄하고, 리플로우함으로써 볼형으로 형성된다. 땜납 범프(21)는, 제3 배선 부착 베이스재(71)의 저면 전역에 배치될 수 있다. 이와 같이 하여, 본 실시예에 따른 프린트 배선 기판(30C)의 제조가 완료한다.
도 27의 (b)에 나타낸 바와 같이, 본 실시예에 따른 프린트 배선 기판(30C)은, IC 칩(3a)이 층간 접착재로 포위된 구성이며, 최외층이 되는 제1 배선 부착 베이스재(68)과 제3 배선 부착 베이스재(71)의 외측면에, 회로 패턴(62A, 80)이 설치되어 있다.
이 프린트 배선 기판(30C)은, IC 칩(3a)이 내부에 밀봉되고, 또한 표면에도 전자 부품이 실장될 수 있다. 또한, 본 실시예의 프린트 배선 기판(30C)에서는, 가열하는 환경 시험에서 공극 내의 공기가 팽창하는 힘으로 층간이 박리되는 문제를 해결할 수 있다.
[제14 실시예]
도 28은, 본 발명의 제14 실시예에 따른 프린트 배선 기판(30D)을 나타낸 단면도이다.
이 프린트 배선 기판(30D)은, 재배선층의 일부가 형성된 IC 칩(3a) 상에, 사전에 개별적으로 제작된 제1 배선 부착 베이스재(68)와, 가요성을 가지는 케이블 배선판(87)과, 제2 배선 부착 베이스재(71)를 적층하여, 일괄적으로 다층화함으로써 제작될 수 있다. 또한, 프린트 배선 기판(30D)의 제1 배선 부착 베이스재(68) 상에는, 커넥터(86)가 접속 및 고정되어 있다. 이 커넥터(86)는, 리드 프레임이 되는 단자부(86A)가, 제1 배선 부착 베이스재(68)의 회로 패턴(62A)에 땜납(94)으로 납땜되어 있다. 또한, IC 칩(3a)은 층간 접착재로 거의 전체 표면이 덮힌 구성이다. 또한, 프린트 배선 기판(30D)의 중간층에는, 케이블 배선판(87)의 단부가 결합하도록 설치되어 있다. IC 칩(3a)은, 케이블 배선판(87)에 형성된 개구부(92) 내에 배치되어 있다.
이하, 프린트 배선 기판(30D)의 제조 방법을 도 29를 사용하여 설명한다.
제1 배선 부착 베이스재(68)의 제작 방법은, 전술한 제13 실시예에서의 제1 배선 부착 베이스재(68)의 제작 방법과 마찬가지이므로, 설명을 생략한다. 도 29의 (a)에 나타낸 바와 같이, 이 제1 배선 부착 베이스재(68)에 대하여, IC 칩(3a)을 반도체칩 마운터로 위치맞춤하고, 또한 제2 배선 부착 베이스재(79)를 제1 배선 부착 베이스재(68)에 대하여 위치맞춤하여, 접착재 및 도전성 페이스트의 경화 온도 이하로 가열하여 가고정을 행한다.
그리고, 케이블 배선판(87)은, 스페이서와 케이블의 기능을 가지는 것이며, 도 3O의 (a)∼(d)에 나타내는 단계를 거쳐 제작될 수 있다.
먼저, 도 30의 (a)에 나타낸 바와 같이, 예를 들면, 폴리이미드 수지 필름으로 이루어지는 절연층(87)의 양면에 동박(89)이 설치되어 있는 CCL을 준비한다. 다음에, 동박(89) 상에, 포토리소그래피 기술을 사용하여 도시하지 않은 에칭 레지스트를 패터닝한 후, 예를 들면, 염화 제2 철을 주 성분으로 하는 에천트를 사용하여, 습식 에칭에 의해 회로 패턴(89A)을 형성하고, 에칭 레지스트를 제거한다(도 30의 (b) 참조). 도 30의 (c)에 나타낸 바와 같이, YAG 레이저를 사용하여, 절연층(87)의 소정의 위치에, 예를 들면, 직경 100㎛의 비어 홀(90)과 절연층(87)의 한쪽면 측에 형성된 회로 패턴(89)에 작은 구멍(91)을 개구한다. 그 후, IC 칩(3a)의 면적보다 약간 큰 개구부(92)를 형성한다. 다음에, 플라즈마 디스미어 처리를 가한 후, 도 30의 (d)에 나타낸 바와 같이, 비어 홀(90)에 도전성 페이스트를 충전하여 관통 전극(93)을 형성한다.
도 29의 (a)에 나타낸 가고정한 적층체를, 진공 큐어링 프레스기를 사용하여, 1kPa 이하의 감압 분위기 중에서 일괄적으로 가열 압착한다. 이 때, 각 층간 접착재(63, 81)의 경화(절연 베이스재끼리의 접착 및 절연 베이스재와 IC 칩(3a)과의 접착)와 동시에, 각 관통 전극(67, 82)을 이루는 도전성 페이스트의 경화가 행해진다.
도 29의 (b)에 나타낸 바와 같이, 층간 접착재는, 가열 압착 시에 플로우하여, 케이블 배선판(87)의 개구부(92) 내나 IC 칩(3a)과 주위의 부재 사이에 생긴 간극을 충전한다. 이에 따라, IC 칩(3a)은, 배선 기판 내에 고착·봉입된다. 또한, IC 칩(3a)에 접촉하는 층간 접착재의 적절한 탄성에 의해, IC 칩(3a)에 대하여 주위의 재료로부터 끼치는 열 응력 등을 완화하는 작용이 생긴다.
그리고, 본 실시예의 프린트 배선 기판(30D)은, 가요성을 가지는 케이블 배선판(87)의 일부가 다층화된 구조(부분 다층 배선판이라고 함)로 되어 있다. 종래의 부분 다층 배선판으로서는, 가요성을 가지는 케이블 배선판의 일부에, 예를 들면, 유리 섬유에 에폭시 수지를 함침시킨, 이른바 유리 에폭시 기판을 적층하고, 스루홀을 개구하여 도금에 의해 층간 통전을 취하는 것이 있다. 이와 같은 배선판은, 가요부(플렉시블(flexible))와 경질부(리지드(rigid))를 구비하므로, 리지드-플렉스 기판(R-F 기판)으로 불리우는 경우도 있다.
이와 같은 리지드-플렉스 기판에서의 부분 다층부는, 다른 케이블 배선판을 접속하기 위한 커넥터나, 신호의 필터용 IC 등의 표면 실장 부품(이하, SMT라고 함)을 실장하기 위해 형성되지만, 도금 스루홀을 형성하거나, 커넥터나 IC 등의 SMT 부품을 실장하기 위하여, 일정한 면적이 필요하였다. 그러므로, 배선판의 소형화나 소면적화에는 한계가 있으며, 나아가서는 전자 부품 전체의 소형화를 방해하고 있었다. 본 실시예에 따른 프린트 배선 기판(30D)은, 종래의 다층부 표면에 실장되어 있던 IC 칩을 기판 내부에 매립하고 있고, 또한, 층간 통전에 배선판 내층의 임의의 개소에 매설할 수 있는 도전성 페이스트 비어를 채용하고 있으므로, 종래의 리지드-플렉스 기판에 비해 다층부에 고밀도 실장이 가능하게 된다. 따라서, 그 결과로서 부분 다층부의 면적을 작게 할 수 있다.
도 31은, 본 실시예의 변형예이며, 층간 접착재로 접합되지 않는 영역에 있는, 프린트 배선 기판(30D)을 구성하는 모든 층이 가요성을 가지는 연질의 재료로 형성된 구성이라도 된다.
이상, 각 실시예에 대하여 설명하였으나, 본 발명에서는, 모든 제조 단계에서 도금 단계를 배제할 수 있으며, 종래의 패키지 기판에 비해, 생산 시간을 대폭 단축할 수 있다. 또한, 각 층을 구성하는 베이스재는 사전에 제작되므로 각 단계에서 발생하는 불량품을 그 때마다 배제할 수 있어 수율의 누적을 회피할 수 있다.
또한, 본 발명에서는, 층간 접속용의 도전성 페이스트로서 층간 접착재의 경화 온도 정도의 저온으로 합금화하는 조성을 적용함으로써, 페이스트 내의 금속 입자끼리, 또한, 동의 접속 패드의 금속 입자 및 페이스트의 금속 입자가 확산 접합하고, 벌크 금속이나 도금에 의한 층간 접속과 동등한 접속 신뢰성을 확보할 수 있 다.
또한, 본 발명에서는, 지지 기판이 배치되어 있음으로써, 절연 베이스재, 또는 접착층의 유동을 억제할 수 있고, 뒤틀림을 억제할 수 있다.
즉, 본 발명은, 용이한 단계에 의해 제작할 수 있고, 또한, 비용의 상승이나 수율의 저하를 초래하지 않고, 고정밀 부품을 실장한 다층의 프린트 배선 기판을 제공할 수 있고, 또한, 이와 같은 프린트 배선 기판의 제조 방법을 제공할 수 있는 것이다.
[그 외의 실시예]
이상, 본 발명의 각 실시예에 대하여 설명하였으나, 전술한 실시예의 개시된 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해되어서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시예, 실험예 및 운용 기술이 명백해 질 것이다.
전술한 각 실시예에서는, 예를 들면, 도 5의 (a)∼(f)에 나타낸 바와 같이, CCL을 가공하여 형성한 비어 홀(11)과 작은 구멍(12)에 도전성 페이스트를 충전하여 관통 전극(5A)으로 이루어지는 돌기를 형성하여, 이 돌기와 IC 칩(3)의 도체층(15)를 접속하도록 구성하였지만, 도 32 및 도 33에 나타낸 바와 같이, 비어 랜드 상에 도전성 페이스트를 설치하고, 이 도전성 페이스트로 IC 칩(3)의 도체층(15)과 배선 부착 베이스재(4B)의 회로 패턴(비어 랜드를 포함함)(8B)을 통전시키는 구성으로 해도 된다.
도 32에 나타낸 프린트 배선 기판은, 배선 부착 베이스재(4C, 4A, 4B)를 적 층하고, 관통 전극(5B)을 설치한 비어 홀에 노출되는 작은 구멍(96)을 가지는 회로 패턴(비어 랜드)(8B)과 회로 패턴(8D)의 위에 도전성 페이스트(95)를 개재하여 IC 칩(3)이 접속되어 있다. 여기서, 비어 홀 내의 도전성 페이스트와 회로 패턴(8B) 상의 도전성 페이스트(95)는, 회로 패턴(8B) 상의 작은 구멍(96)에서 서로 혼합되거나 또는 계면없이 일체화하여 경화되어 있다. 도전성 페이스트가 바인더로서의 수지를 함유하는 경우는, 작은 구멍(96)을 개재하여 비어 홀 내의 도전성 페이스트와 회로 패턴(8B) 상의 도전성 페이스트(95)가 혼합된 상태가 되지만, 금속 입자의 확산 접합에 의해 통전을 취하는 경우에는, 작은 구멍(96)의 상하의 도전성 조성물 내의 금속이 서로 확산 접합된 상태가 된다.
도 33에 나타낸 프린트 배선 기판은, IC 칩(3)의 도체층(15)을 배선 부착 베이스재(8B)의 회로 패턴(비어 랜드)(8B) 상에 도전성 페이스트(95)를 개재하여 접속하고, 이 배선 부착 베이스재(8B)의 위에 배선 부착 베이스재(4D)를 적층한 것이며, IC 칩(3)이 내장된 구조이다. 배선 부착 베이스재(4D)에는, 관통 전극(5D)이 설치되어 있다. 그리고, 회로 패턴(8D)에는 작은 구멍이 형성되어 있지 않다. 또한, 배선 부착 베이스재(4C) 상에 형성된 회로 패턴(8C)에도 작은 구멍이 형성되어 있지 않다. 배선 부착 베이스재(4B)와 배선 부착 베이스재(4D)는, 관통 전극(5B, 5D)이 회로 패턴(8B)에 형성된 작은 구멍(96)을 개재하여 일체화되어 있다. 도 33에 나타낸 실시예에서는, 관통 전극(5B, 5D)이 1개의 기둥형으로 일체화된 구조이며, 관통 전극(5B, 5D)끼리가 혼합 또는 금속 확산 접합하여 계면을 형성하지 않은 상태로 연속적으로 형성되므로, 높은 접속 신뢰성을 가진다. 마찬가지로, IC 칩(3)의 도체층(15)과 회로 패턴(비어 랜드)(8B)과의 접속도 높은 접속 신뢰성을 가진다. 또한, 관통 전극끼리가 작은 구멍을 개재하여 상하로 일체화되므로, 프린트 배선 기판의 기계적 강도도 높일 수 있다.
도 32 및 도 33에 나타낸 프린트 배선 기판은, 전술한 각 실시예와 마찬가지로, 배선 부착 베이스재를 적층하는 간편한 단계에 의해 전자 부품을 높은 접속 신뢰성을 가지고 접합 및 탑재할 수 있다.
본 발명에 따른 프린트 배선 기판은, 휴대 전화기, 휴대 전자 기기, 가전 제품, 의료 기기 등 각종 전자 기기의 제조 분야에서 이용될 수 있다.

Claims (27)

  1. 접착성을 가지는 절연 베이스재 및 상기 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와,
    상기 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재를 관통하여 상기 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치
    를 포함하고,
    상기 반도체 장치는, 상기 재배선부를 상기 관통 전극에 접속시키고, 상기 배선 부착 베이스재의 절연 베이스재 내에 매립되어 있고,
    상기 반도체 장치의 재배선부와 상기 배선 부착 베이스재는, 재배선층을 구성하고 있는, 프린트 배선 기판.
  2. 절연 베이스재의 한쪽 면에 도전층이 형성되고, 상기 절연 베이스재의 다른 쪽 면에 접착층이 형성된 적어도 하나의 배선 부착 베이스재와,
    상기 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재 및 상기 접착층을 관통하여 상기 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치를 포 함하고,
    상기 반도체 장치는, 상기 재배선부를 상기 관통 전극에 접속시키고, 상기 접착층 내에 매립되어 있고,
    상기 반도체 장치의 재배선부와 상기 배선 부착 베이스재는, 재배선층을 구성하고 있는, 프린트 배선 기판.
  3. 제2항에 있어서,
    상기 반도체 장치는, 상기 관통 전극과 접속된 부분을 제외하고 표면이 상기 접착층에 덮혀져 있는, 프린트 배선 기판.
  4. 제1항 또는 2항에 있어서,
    상기 반도체 장치를 협지하여 상기 배선 부착 베이스재에 대향하는 지지 기판을 구비하고,
    상기 배선 부착 베이스재와 상기 지지 기판 사이에는, 상기 반도체 장치의 설치 영역을 제외한 영역에 스페이서가 배치되어 있는, 프린트 배선 기판.
  5. 접착성을 가지는 절연 베이스재 및 상기 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와,
    상기 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재를 관통하여 상기 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루 어지는 관통 전극과,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치
    를 포함하고,
    상기 반도체 장치는, 상기 재배선부를 상기 관통 전극에 접속시키고, 상기 배선 부착 베이스재의 절연 베이스재 내에 매립되어 있고,
    상기 반도체 장치의 상기 재배선부의 반대측 면에, 접착층을 통하여 지지 기판이 배치되어 있고,
    상기 반도체 장치의 재배선부와 상기 배선 부착 베이스재는, 재배선층을 구성하고 있는, 프린트 배선 기판.
  6. 절연 베이스재의 한쪽 면에 도전층이 형성되고, 상기 절연 베이스재의 다른 쪽 면에 접착층이 형성된 적어도 하나의 배선 부착 베이스재와,
    상기 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재 및 상기 접착층을 관통하여 상기 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치
    를 포함하고,
    상기 반도체 장치는, 상기 재배선부를 상기 관통 전극에 접속시키고, 상기 접착층 내에 매립되어 있고,
    상기 반도체 장치의 상기 재배선부의 반대측 면에, 접착층을 통하여 지지 기 판이 배치되어 있고,
    상기 반도체 장치의 재배선부와 상기 배선 부착 베이스재는, 재배선층을 구성하고 있는, 프린트 배선 기판.
  7. 접착성을 가지는 절연 베이스재 및 상기 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 배선 부착 베이스재와,
    상기 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재를 관통하여 상기 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치
    를 포함하고,
    상기 반도체 장치는, 상기 재배선부를 상기 관통 전극에 접속시키고, 상기 배선 부착 베이스재의 절연 베이스재 내에 매립되어 있고,
    상기 반도체 장치의 상기 재배선부의 반대측 면에, 적어도 일부에 열전도율이 0.4W/m·K 이상의 도열성 재료를 포함하는 접착층을 통하여 지지 기판이 배치되어 있고,
    상기 반도체 장치의 재배선부와 상기 배선 부착 베이스재는, 재배선층을 구성하고 있는, 프린트 배선 기판.
  8. 절연 베이스재의 한쪽 면에 도전층이 형성되고, 상기 절연 베이스재의 다른 쪽 면에 접착층이 형성된 적어도 하나의 배선 부착 베이스재와,
    상기 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재 및 상기 접착층을 관통하여 상기 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 관통 전극과,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치
    를 포함하고,
    상기 반도체 장치는, 상기 재배선부를 상기 관통 전극에 접속시키고, 상기 접착층 내에 매립되어 있고,
    상기 반도체 장치의 상기 재배선부의 반대측 면에, 적어도 일부에 열전도율이 0.4W/m·K 이상의 도열성 재료를 포함하는 접착층을 통하여 지지 기판이 배치되어 있고,
    상기 반도체 장치의 재배선부와 상기 배선 부착 베이스재는, 재배선층을 구성하고 있는, 프린트 배선 기판.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 배선 부착 베이스재와 상기 지지 기판 사이에는, 상기 반도체 장치의 설치 영역을 제외한 영역에 스페이서가 배치되어 있는, 프린트 배선 기판.
  10. 제1항 또는 제2항에 있어서,
    상기 배선 부착 베이스재를 복수개 구비하고 있고, 이들 배선 부착 베이스재 의 도전층끼리 사이를 접속하는 관통 전극을 포함하고,
    이들 배선 부착 베이스재의 도전층끼리 사이를 접속하는 관통 전극과, 하나의 배선 부착 베이스재의 도전층 및 상기 반도체 장치의 재배선부 사이를 접속하는 관통 전극은, 동일한 재료로 이루어지는, 프린트 배선 기판.
  11. 절연 베이스재 및 상기 절연 베이스재의 한쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 제1 배선 부착 베이스재와,
    상기 제1 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 절연 베이스재를 관통하여 상기 절연 베이스재의 다른 쪽 면에 면하고 있는 도전성 페이스트로 이루어지는 제1 관통 전극과,
    상기 절연 베이스재 및 상기 절연 베이스재의 다른 쪽 면에 형성된 도전층으로 이루어지는 적어도 하나의 제2 배선 부착 베이스재와,
    상기 제2 배선 부착 베이스재의 상기 도전층에 접속되고, 상기 제2 배선 부착 베이스재의 상기 절연 베이스재를 관통하여, 상기 제1 배선 부착 베이스재의 상기 도전층에 전기적으로 접속되는 제2 관통 전극과,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치
    를 포함하고,
    상기 반도체 장치는, 상기 제1 배선 부착 베이스재 및 상기 제2 배선 부착 베이스재 사이에 위치하고, 상기 재배선부를 상기 제1 관통 전극에 접속시키고 있고,
    상기 반도체 장치의 재배선부와 상기 제1 배선 부착 베이스재는, 재배선층을 구성하고 있는, 프린트 배선 기판.
  12. 제11항에 있어서,
    상기 제2 관통 전극은, 도전성 페이스트로 이루어지는, 프린트 배선 기판.
  13. 제11항에 있어서,
    상기 제2 관통 전극은, 동 도금에 의한 필드 비어로 이루어지는, 프린트 배선 기판.
  14. 제11항에 있어서,
    상기 제1 관통 전극과 상기 제2 관통 전극은, 동일한 재료로 이루어지는, 프린트 배선 기판.
  15. 제11항에 있어서,
    상기 제1 배선 부착 베이스재 및 상기 제2 배선 부착 베이스재 중 적어도 한쪽의 도전층에는 패드부가 형성되어 있는, 프린트 배선 기판.
  16. 제11항에 있어서,
    상기 제1 배선 부착 베이스재와 상기 제2 배선 부착 베이스재 사이에는, 상 기 반도체 장치의 설치 영역을 제외한 영역에, 상기 반도체 장치와 거의 동일한 두께를 가지는 제3 베이스재가 배치되어 있는, 프린트 배선 기판.
  17. 제11항에 있어서,
    상기 제1 배선 부착 베이스재와 상기 제2 배선 부착 베이스재 사이에는, 상기 반도체 장치의 설치 영역을 제외한 영역에, 가요성을 가지는 케이블 배선판의 단부가 고정되고, 상기 케이블 배선판이, 상기 제1 배선 부착 베이스재 및 상기 제2 배선 부착 베이스재 중 적어도 한쪽에 접속되어 있는, 프린트 배선 기판.
  18. 제11항에 있어서,
    상기 제1 배선 부착 베이스재의 상기 도전층과, 상기 제2 배선 부착 베이스재의 상기 도전층이 전기적으로 접속되어 있는, 프린트 배선 기판.
  19. 제1항 또는 제2항에 있어서,
    상기 반도체 장치는, 상기 반도체 기판의 표면에 피복된 제1 절연층 상에 도금에 의해 형성된 도체층을 구비하고, 상기 도체층은 일부가 제2 절연층으로 피복되어 있는, 프린트 배선 기판.
  20. 한쪽 면에 도전층이 형성되고 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 상기 반도체 장치를 상기 절연 베이스재에 대하여 열압착에 의해 가고정하는 단계와,
    상기 절연 베이스재끼리의 접착, 및 상기 절연 베이스재와 상기 반도체 장치와의 접착, 및 상기 관통 전극을 이루는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 행하는 단계
    를 포함하는 프린트 배선 기판의 제조 방법.
  21. 한쪽 면에 도전층이 형성되고 다른쪽 면이 접착층이 된 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 상기 반도체 장치를 상기 절연 베이스재의 상기 접착층에 대하여 열압착에 의해 가고정하는 단계와,
    상기 절연 베이스재끼리의 접착, 및 상기 절연 베이스재와 상기 반도체 장치와의 접착, 및 상기 관통 전극을 이루는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 행하는 단계
    를 포함하는 프린트 배선 기판의 제조 방법.
  22. 한쪽 면에 도전층이 형성되고 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 접착층이 형성된 지지 기판을, 상기 접착층을 상기 반도체 장치의 상기 재배선부의 반대측 면에 접촉시켜 배치하고, 상기 반도체 장치를 상기 절연 베이스재에 대하여 열압착에 의해 가고정하는 단계와,
    상기 절연 베이스재끼리의 접착, 및 상기 절연 베이스재와 상기 반도체 장치와의 접착, 및 상기 관통 전극을 이루는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 행하는 단계
    를 포함하는 프린트 배선 기판의 제조 방법.
  23. 한쪽 면에 도전층이 형성되고 다른쪽 면이 접착층이 된 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 접착층이 형성된 지지 기판의 상기 접착층을 상기 반도체 장치의 상기 재배선부의 반대측 면에 접촉시켜 배치하고, 상기 반도체 장치를 상기 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와,
    상기 절연 베이스재끼리의 접착, 및 상기 절연 베이스재와 상기 반도체 장치와의 접착 및, 상기 관통 전극을 이루는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 행하는 단계
    를 포함하는 프린트 배선 기판의 제조 방법.
  24. 한쪽 면에 도전층이 형성되고 열가소성을 가지는 수지 또는 반경화 상태의 열경화 수지로 이루어지는 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 적어도 일부에 열전도율이 0.4W/m·K 이상의 도열성 재료를 포함하는 접착층이 형성된 지지 기판의 상기 접착층을 상기 반도체 장치의 상기 재배선부의 반대측 면에 접촉시켜 배치하고, 상기 반도체 장치를 상기 절연 베이스재의 상기 접착층에 대하여 열압착에 의해 가고정하는 단계와,
    상기 절연 베이스재끼리의 접착, 및 상기 절연 베이스재와 상기 반도체 장치와의 접착, 및 상기 관통 전극을 이루는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 행하는 단계
    를 포함하는 프린트 배선 기판의 제조 방법.
  25. 한쪽 면에 도전층이 형성되고 다른쪽 면이 접착층이 된 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 적어도 일부에 열전도율이 0.4W/m·K 이상의 도열성 재료를 포함하는 접착층이 형성된 지지 기판의 상기 접착층을 상기 반도체 장치의 상기 재배선부의 반대측 면에 접촉시켜 배치하고, 상기 반도체 장치를 상기 절연 베이스재의 접착층에 대하여 열압착에 의해 가고정하는 단계와,
    상기 절연 베이스재끼리의 접착, 및 상기 절연 베이스재와 상기 반도체 장치와의 접착, 및 상기 관통 전극을 이루는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 행하는 단계
    를 포함하는 프린트 배선 기판의 제조 방법.
  26. 한쪽 면에 도전층이 형성된 제1 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    반도체 기판에 형성된 전극에 접속된 재배선부를 구비하는 반도체 장치의 상기 재배선부를, 상기 관통 전극에 대하여 위치맞춤하고, 상기 반도체 장치를 층간 접착재를 통하여 상기 제1 절연 베이스재에 대하여 열 압착에 의해 가고정하는 단계와,
    다른쪽 면에 도전층이 형성된 제2 절연 베이스재에 비어 홀을 형성하고, 상기 비어 홀에 도전성 페이스트를 인쇄 충전하여 관통 전극으로 하는 단계와,
    상기 제2 절연 베이스재를 상기 제1 절연 베이스재에 대하여 층간 접착재를 통하여 적층시키고, 이들 각 절연 베이스재 사이에 상기 반도체 장치를 협지하고, 또한 이들 각 절연 베이스재의 관통 전극끼리를 접촉시키는 단계와,
    상기 층간 접착재에 의한 접착, 및 상기 관통 전극이 되는 도전성 페이스트의 경화를, 단일 단계로서의 가열 프레스에 의해 동시에 행하는 단계
    를 포함하는 프린트 배선 기판의 제조 방법.
  27. 제26항에 있어서,
    상기 제2 절연 베이스재를 상기 제1 절연 베이스재에 대하여 층간 접착재를 통하여 적층시키는 단계에서,
    상기 반도체 장치의 설치 영역을 제외한 영역에, 상기 반도체 장치와 거의 동일한 두께를 가지는 제3 절연 베이스재를 배치하고, 상기 제1 절연 베이스재와 상기 제2 절연 베이스재 사이에, 상기 반도체 장치와 함께, 상기 제3 절연 베이스재를 협지하는, 프린트 배선 기판의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101124110B1 (ko) * 2010-02-16 2012-03-21 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
US8199516B2 (en) 2008-03-26 2012-06-12 Fujikura Ltd. Electronic component mounting board, method for manufacturing the same and electronic circuit unit
US8450844B2 (en) 2010-01-07 2013-05-28 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method of manufacturing the same
KR20170113297A (ko) * 2016-03-29 2017-10-12 아지노모토 가부시키가이샤 열경화성 수지 조성물
KR20190005728A (ko) * 2017-07-06 2019-01-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이중 측면의 금속 라우팅을 갖는 반도체 패키지
KR20200104782A (ko) * 2019-02-27 2020-09-04 주식회사 네패스 반도체 패키지 및 반도체 패키지 제조 방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4849926B2 (ja) 2006-03-27 2012-01-11 富士通株式会社 半導体装置及び半導体装置の製造方法
US8648263B2 (en) * 2007-05-17 2014-02-11 Ibiden Co., Ltd. Wiring board and method of manufacturing wiring board
US8669480B2 (en) * 2007-05-17 2014-03-11 Ibiden Co., Ltd. Wiring board and method of manufacturing wiring board
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP5075504B2 (ja) * 2007-06-29 2012-11-21 京セラクリスタルデバイス株式会社 圧電発振器
US7605460B1 (en) * 2008-02-08 2009-10-20 Xilinx, Inc. Method and apparatus for a power distribution system
JP5003528B2 (ja) * 2008-02-25 2012-08-15 パナソニック株式会社 電子部品モジュールの製造方法
US8278142B2 (en) * 2008-05-22 2012-10-02 Texas Instruments Incorporated Combined metallic bonding and molding for electronic assemblies including void-reduced underfill
JP2010087499A (ja) * 2008-09-30 2010-04-15 Ibiden Co Ltd コンデンサ装置の製造方法
JP5266009B2 (ja) * 2008-10-14 2013-08-21 株式会社フジクラ 部品内蔵形回路配線基板
JP5285385B2 (ja) * 2008-10-15 2013-09-11 株式会社フジクラ 積層配線基板の製造方法
FI122216B (fi) 2009-01-05 2011-10-14 Imbera Electronics Oy Rigid-flex moduuli
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
TWM362572U (en) * 2009-04-13 2009-08-01 Phytrex Technology Corp Signal convertor
KR20120036446A (ko) * 2010-10-08 2012-04-18 삼성전자주식회사 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법
US8642897B2 (en) * 2010-10-12 2014-02-04 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5693977B2 (ja) * 2011-01-11 2015-04-01 新光電気工業株式会社 配線基板及びその製造方法
US8844125B2 (en) 2011-01-14 2014-09-30 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask and related devices
CN102244061A (zh) * 2011-07-18 2011-11-16 江阴长电先进封装有限公司 Low-k芯片封装结构
US10817043B2 (en) 2011-07-26 2020-10-27 Nvidia Corporation System and method for entering and exiting sleep mode in a graphics subsystem
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
CN103187312A (zh) * 2011-12-28 2013-07-03 中国科学院上海微系统与信息技术研究所 圆片级封装结构中的重布线层的制备方法及形成的结构
US9111847B2 (en) * 2012-06-15 2015-08-18 Infineon Technologies Ag Method for manufacturing a chip package, a method for manufacturing a wafer level package, a chip package and a wafer level package
JP5716972B2 (ja) * 2013-02-05 2015-05-13 株式会社デンソー 電子部品の放熱構造およびその製造方法
WO2014125851A1 (ja) * 2013-02-14 2014-08-21 株式会社村田製作所 回路基板およびその製造方法
US10425724B2 (en) 2014-03-13 2019-09-24 Starkey Laboratories, Inc. Interposer stack inside a substrate for a hearing assistance device
JP6240756B2 (ja) * 2014-05-16 2017-11-29 富士フイルム株式会社 タッチパネル及びその製造方法
US20150351218A1 (en) * 2014-05-27 2015-12-03 Fujikura Ltd. Component built-in board and method of manufacturing the same, and mounting body
US9826646B2 (en) * 2014-05-27 2017-11-21 Fujikura Ltd. Component built-in board and method of manufacturing the same, and mounting body
KR102373809B1 (ko) * 2014-07-02 2022-03-14 삼성전기주식회사 패키지 구조체 및 그 제조 방법
CN106796477B (zh) * 2015-02-27 2018-05-29 株式会社藤仓 布线体、布线基板、布线构造体及触摸传感器
JP6652443B2 (ja) * 2016-05-06 2020-02-26 株式会社日本マイクロニクス 多層配線基板及びこれを用いたプローブカード
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构
CN110088894B (zh) * 2016-12-21 2023-09-12 株式会社村田制作所 电子部件内置基板的制造方法、电子部件内置基板、电子部件装置及通信模块
JP6866778B2 (ja) * 2017-06-12 2021-04-28 富士通株式会社 パッケージ基板及びパッケージ基板の製造方法
US11277924B2 (en) 2017-08-04 2022-03-15 Fujikura Ltd. Method for manufacturing multilayer printed wiring board and multilayer printed wiring board
WO2019116919A1 (ja) * 2017-12-15 2019-06-20 アルプスアルパイン株式会社 センサ装置とその製造方法及び車両用シート
US11049839B2 (en) * 2018-01-24 2021-06-29 Kulicke And Soffa Industries, Inc. Bonding tools for bonding machines, bonding machines for bonding semiconductor elements, and related methods
CN114050113A (zh) * 2018-08-06 2022-02-15 中芯集成电路（宁波）有限公司 封装方法
KR102550329B1 (ko) * 2018-09-28 2023-07-05 가부시키가이샤 무라타 세이사쿠쇼 접속 전극 및 접속 전극의 제조 방법
WO2020103147A1 (zh) * 2018-11-23 2020-05-28 北京比特大陆科技有限公司 芯片散热结构、芯片结构、电路板和超算设备
KR20220160967A (ko) * 2021-05-28 2022-12-06 (주)티에스이 이종 재질의 다층 회로기판 및 그 제조 방법
TWI808614B (zh) * 2022-01-17 2023-07-11 大陸商廣東則成科技有限公司 軟硬複合板的製程

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4544989A (en) * 1980-06-30 1985-10-01 Sharp Kabushiki Kaisha Thin assembly for wiring substrate
JPH06326438A (ja) 1993-05-13 1994-11-25 Nitto Denko Corp 単層配線ユニットおよび多層回路配線板ならびにその製法
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JP3187373B2 (ja) 1998-07-31 2001-07-11 京セラ株式会社 配線基板
JP2000101245A (ja) * 1998-09-24 2000-04-07 Ngk Spark Plug Co Ltd 積層樹脂配線基板及びその製造方法
US6288905B1 (en) * 1999-04-15 2001-09-11 Amerasia International Technology Inc. Contact module, as for a smart card, and method for making same
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP4869488B2 (ja) * 2000-12-15 2012-02-08 イビデン株式会社 多層プリント配線板の製造方法
JP2002270712A (ja) * 2001-03-14 2002-09-20 Sony Corp 半導体素子内蔵多層配線基板と半導体素子内蔵装置、およびそれらの製造方法
JP3882540B2 (ja) * 2001-07-04 2007-02-21 株式会社デンソー プリント基板の製造方法およびその製造方法によって形成されるプリント基板
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP3996521B2 (ja) 2002-02-22 2007-10-24 株式会社フジクラ 多層配線基板用基材の製造方法
CN100452342C (zh) 2002-07-31 2009-01-14 索尼株式会社 制造内置器件的基板的方法
JP3888267B2 (ja) 2002-08-30 2007-02-28 カシオ計算機株式会社 半導体装置およびその製造方法
JP2004152963A (ja) * 2002-10-30 2004-05-27 Denso Corp 電子回路と外部部品との接続方法
JP2004266094A (ja) * 2003-02-28 2004-09-24 Fujikura Ltd 多層配線基板、多層配線基板用基材およびその製造方法
JP4438389B2 (ja) * 2003-11-14 2010-03-24 カシオ計算機株式会社 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8199516B2 (en) 2008-03-26 2012-06-12 Fujikura Ltd. Electronic component mounting board, method for manufacturing the same and electronic circuit unit
US8450844B2 (en) 2010-01-07 2013-05-28 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method of manufacturing the same
KR101124110B1 (ko) * 2010-02-16 2012-03-21 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
KR20170113297A (ko) * 2016-03-29 2017-10-12 아지노모토 가부시키가이샤 열경화성 수지 조성물
KR20190005728A (ko) * 2017-07-06 2019-01-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이중 측면의 금속 라우팅을 갖는 반도체 패키지
US10867924B2 (en) 2017-07-06 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with redistribution structure and pre-made substrate on opposing sides for dual-side metal routing
US11456257B2 (en) 2017-07-06 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with dual sides of metal routing
KR20200104782A (ko) * 2019-02-27 2020-09-04 주식회사 네패스 반도체 패키지 및 반도체 패키지 제조 방법

Also Published As

Publication number Publication date
JP4592751B2 (ja) 2010-12-08
EP1951015A1 (en) 2008-07-30
US20090154132A1 (en) 2009-06-18
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US7849591B2 (en) 2010-12-14
JPWO2007043639A1 (ja) 2009-04-16
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KR100987688B1 (ko) 2010-10-13
WO2007043639A9 (ja) 2007-05-31
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EP1951015A4 (en) 2011-03-23
WO2007043639A1 (ja) 2007-04-19

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