KR20200104782A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR20200104782A
KR20200104782A KR1020190152232A KR20190152232A KR20200104782A KR 20200104782 A KR20200104782 A KR 20200104782A KR 1020190152232 A KR1020190152232 A KR 1020190152232A KR 20190152232 A KR20190152232 A KR 20190152232A KR 20200104782 A KR20200104782 A KR 20200104782A
Authority
KR
South Korea
Prior art keywords
insulating layer
filler
layer
semiconductor package
redistribution pattern
Prior art date
Application number
KR1020190152232A
Other languages
English (en)
Other versions
KR102294984B1 (ko
Inventor
권용태
이준규
신경록
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to US16/792,518 priority Critical patent/US20200273830A1/en
Priority to TW109106030A priority patent/TWI750598B/zh
Publication of KR20200104782A publication Critical patent/KR20200104782A/ko
Application granted granted Critical
Publication of KR102294984B1 publication Critical patent/KR102294984B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76817—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics using printing or stamping techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 개시의 일 실시예에 따른 반도체 패키지는 제1 면에 칩 패드가 형성된 반도체 칩; 상기 반도체 칩의 상기 제1 면 상에 있고, 제1 필러를 포함하는 제1 절연층; 상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아; 상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립된 형성된 재배선 패턴; 상기 제1 절연층 상에서 상기 재배선 패턴과 맞닿고, 제2 필러를 포함하는 제2 절연층; 상기 재배선 패턴과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아; 상기 제2 도전성 비아와 전기적으로 연결되고, 상기 제2 절연층에 매립된 유비엠; 및 상기 유비엠과 전기적으로 연결되는 외부 연결단자;를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 반도체 패키지 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시의 기술적 사상은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것으로서, 보다 구체적으로는, 단순화된 공정으로 생산 비용이 절감된 반도체 패키지 및 상기 반도체 패키지의 제조 방법에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 고용량의 소형화된 반도체 패키지를 생산하기 위해, 다수의 제조 공정들 및 상기 제조 공정들이 정상적으로 작동하는지 판단하는 점검 공정들이 수행되고 있다. 최근 반도체 패키지 제조 회사들은 상기 제조 공정들 및 상기 점검 공정들을 단순화하여, 반도체 패키지의 생산 비용을 절감하려는 시도를 하고 있다.
본 개시의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는 외부의 충격으로부터 파손의 위험이 적고, 내구성이 우수한 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는 단순화된 제조 공정으로 생산 비용을 절감할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는 얇고 가벼운 반도체 패키지를 생산할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 제1 면에 칩 패드가 형성된 반도체 칩; 상기 반도체 칩의 상기 제1 면 상에 있고, 제1 필러를 포함하는 제1 절연층; 상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아; 및 상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립된 재배선 패턴;을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예에서, 상기 반도체 패키지는 상기 제1 절연층 상에서 상기 재배선 패턴과 맞닿고, 제2 필러를 포함하는 제2 절연층; 상기 재배선 패턴과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아; 상기 제2 도전성 비아와 전기적으로 연결되고, 상기 제2 절연층에 매립된 유비엠; 및 상기 유비엠과 전기적으로 연결되는 외부 연결단자;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 필러 및 상기 제2 필러는, 실리카 및 알루미나 중 적어도 어느 하나를 포함하고, 0.1 마이크로미터 내지 10 마이크로미터의 크기인 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 절연층의 상기 제1 필러의 혼합 비율은, 상기 제2 절연층의 상기 제2 필러의 혼합 비율과 다른 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 절연층의 상기 제1 필러의 혼합 비율은, 상기 제2 절연층의 상기 제2 필러의 혼합 비율보다 낮은 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 필러는, 상기 제1 도전성 비아 및 상기 재배선 패턴과 인접한 상기 제1 절연층의 영역에서 높은 밀집도를 가지는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 절연층은, 상기 반도체 칩 상의 제1 상부 접착층; 및 상기 제1 상부 접착층 상에 있고, 상기 제1 필러를 포함하는 제1 필러층;을 포함하고, 상기 제2 절연층은, 상기 제1 필러층 상의 제2 상부 접착층; 및 상기 제2 상부 접착층 상에 있고, 상기 제2 필러를 포함하는 제2 필러층;을 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 절연층은, 상기 제1 필러층 및 상기 제2 상부 접착층 사이에 개재된 제1 하부 접착층;을 더 포함하고, 상기 제2 절연층은, 상기 제2 필러층 상의 제2 하부 접착층;을 더 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 재배선 패턴은, 상기 반도체 칩에 가까울수록 단면적이 좁아지는 테이퍼 형상인 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 도전성 비아 및 상기 재배선 패턴의 두께의 합은, 상기 제1 절연층의 두께와 동일한 것을 특징으로 하는 반도체 패키지.
예시적인 실시예에서, 상기 재배선 패턴의 하면은, 상기 제1 절연층의 상면보다 상기 반도체 칩에 수직 방향으로 가까운 것을 특징으로 한다.
본 개시의 예시적인 실시예로, 제1 면에 칩 패드가 형성된 반도체 칩; 상기 반도체 칩의 상기 제1 면 상의 제1 절연층; 상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아; 상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립된 재배선 패턴; 상기 제1 절연층 상에서 상기 재배선 패턴과 맞닿는 제2 절연층; 상기 재배선 패턴과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아; 상기 제2 도전성 비아와 전기적으로 연결되고, 상기 제2 절연층에 매립된 유비엠; 및 상기 유비엠과 전기적으로 연결되는 외부 연결단자;를 포함하고, 상기 재배선 패턴은, 상기 반도체 칩에 가까울수록 단면적이 좁아지는 테이퍼(tapered) 형상인 반도체 패키지를 제공한다.
예시적인 실시예에서, 상기 재배선 패턴의 단면은, 삼각형, 사다리꼴, 계단 형상, 반원 중 적어도 어느 하나인 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 절연층은 제1 필러를 포함하고, 상기 제2 절연층은 제2 필러를 포함하는 것을 특징으로 한다.
본 개시의 예시적인 실시예에서, 칩 패드가 형성된 반도체 칩의 제1 면 상에 제1 필러를 포함하는 제1 절연층을 형성하는 단계; 상기 제1 절연층을 스탬핑 하여 제1 비아 홀 및 재배선 패턴 홀을 형성하는 단계; 상기 제1 비아 홀 및 상기 재배선 패턴 홀을 제1 전도성 소재로 채워 제1 도전성 비아 및 재배선 패턴을 형성하는 단계; 상기 제1 절연층 상에 제2 필러를 포함하는 제2 절연층을 형성하는 단계; 상기 제2 절연층을 스탬핑하여 제2 비아 홀 및 유비엠 패턴을 형성하는 단계; 및 상기 제2 비아 홀 및 상기 유비엠 패턴을 제2 전도성 소재로 채워 제2 도전성 비아 및 유비엠을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제공한다.
예시적인 실시예에서, 상기 제1 절연층을 형성하는 단계는, 상기 반도체 칩의 상기 제1 면 상에 제1 상부 접착층을 형성하는 단계; 상기 제1 상부 접착층 상에 상기 제1 필러를 포함하는 제1 필러층을 형성하는 단계; 및 상기 제1 필러층 상에 제1 하부 접착층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 절연층을 형성하는 단계는, 제1 상부 접착층, 상기 제1 필러를 포함하는 제1 필러층, 및 제1 하부 접착층이 순차적으로 적층된 필름(film) 타입의 상기 제1 절연층을 상기 반도체 칩의 상기 제1 면 상에 부착하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제2 절연층을 형성하는 단계는, 상기 제1 절연층 상에 제2 상부 접착층을 형성하는 단계; 상기 제2 상부 접착층 상에 상기 제2 필러를 포함하는 제2 필러층을 형성하는 단계; 및 상기 제2 필러층 상에 제2 하부 접착층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제2 절연층을 형성하는 단계는, 제2 상부 접착층, 상기 제2 필러를 포함하는 제2 필러층, 및 제2 하부 접착층이 순차적으로 적층된 필름 타입의 상기 제2 절연층을 상기 제1 절연층 상에 부착하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 재배선 패턴 홀을 형성하는 단계는, 상기 제1 절연층을 스탬핑하여 상기 반도체 칩의 상기 제1 면에 가까울수록 단면적이 좁아지는 테이퍼 형상의 상기 재배선 패턴 홀을 형성하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 재배선 패턴 홀을 형성하는 단계는, 삼각형, 사다리꼴, 계단 형상, 반원 중 적어도 어느 하나의 형상으로 상기 재배선 패턴 홀을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
본 개시의 일 실시예에 따른 반도체 패키지는 내구성이 우수하여 외부의 충격으로부터 파손의 위험이 적을 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은 스탬핑 공정을 포함하여, 적은 생산 비용으로 반도체 패키지를 생산할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은 스탬핑 공정을 포함하여, 얇고 가벼운 반도체 패키지를 생산할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4 내지 도 7은 본 개시의 일 실시예에 따른 재배선 패턴의 단면도들이다.
도 8 내지 도 24는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하는 도면들이다.
이하, 첨부도면을 참조하여 본 개시의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 개시의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 개념의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 반대로 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지(100)의 단면도이다. 반도체 패키지(100)는 웨이퍼 레벨 패키지(wafer level package, WLP)일 수 있다. 예를 들어, 반도체 패키지(100)는 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP)일 수 있다. 다만, 이에 한정되지 않고 반도체 패키지(100)는 패널 레벨 패키지(panel level package, PLP)일 수도 있다.
도 1을 참조할 때, 본 개시의 일 실시예에 따른 반도체 패키지(100)는 반도체 칩(101), 칩 패드(102), 제1 절연층(103), 제1 도전성 비아(104), 재배선 패턴(105), 제2 절연층(106), 제2 도전성 비아(107), 유비엠(under bump material, UBM, 108), 외부 연결단자(109), 및 보호층(110)을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 반도체 칩(101)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 상기 복수의 개별 소자들은 다양한 미세 전자 소자(microelectronic devices), 예를 들면, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
일 실시예에서, 반도체 칩(101)은 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또한, 반도체 칩(101)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(101)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
도 1을 참조할 때, 반도체 패키지(100)는 하나의 반도체 칩(101)을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 복수의 반도체 칩들(101)을 포함할 수도 있다. 반도체 패키지(100)에 포함된 복수의 반도체 칩들(101)은 동종의 반도체 칩들일 수 있고, 이종의 반도체 칩들일 수 있다. 반도체 패키지(100)는 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
일 실시예에서, 반도체 칩(101)의 X 방향의 길이는 약 2 밀리미터 내지 약 10 밀리미터일 수 있다. 또한, 반도체 칩(101)의 Y 방향의 길이는 약 2 밀리미터 내지 약 10 밀리미터일 수 있다. 보다 구체적으로, 반도체 칩(101)의 X 방향의 길이 및 Y 방향의 길이는 약 4 밀리미터 내지 약 7 밀리미터일 수 있다. 다만 이에 한정되지 않고, 반도체 칩(101)의 X 방향의 길이 및 Y 방향의 길이는 보다 다양한 값을 가질 수 있다.
또한, 반도체 칩(101)의 Z 방향의 길이(이하, 반도체 칩(101)의 두께)는 약 100 마이크로미터 내지 약 400 마이크로미터일 수 있다. 보다 구체적으로, 반도체 칩(101)의 두께는 약 150 마이크로미터 내지 약 300마이크로미터일 수 있다. 다만 이에 한정되지 않고, 반도체 칩(101)의 두께는 보다 다양한 값을 가질 수 있다.
반도체 칩(101)은 제1 면(121) 및 상기 제1 면(121)에 대향하는 제2 면(122)을 포함할 수 있다. 반도체 칩(101)의 제1 면(121)에는 칩 패드(102)가 형성될 수 있다. 칩 패드(102)는 반도체 칩(101)에 형성된 다양한 종류의 복수의 개별 소자들과 전기적으로 연결될 수 있다. 칩 패드(102)는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터의 두께를 가질 수 있다. 다만, 이에 한정되지 않고, 칩 패드(102)는 다양한 두께 값을 가질 수 있다. 또한, 도 1에 도시되지는 않았지만, 반도체 칩(101)의 제1 면(121) 상에는 보호층(미도시)이 형성될 수도 있다. 상기 보호층은 칩 패드(102)를 노출시킬 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 제1 절연층(103)은 반도체 칩(101)의 제1 면(121) 상에 있을 수 있다. 보다 구체적으로, 제1 절연층(103)은 반도체 칩(101)의 제1 면(121)과 후술할 제2 절연층(106) 사이에 있을 수 있다. 제1 절연층(103)은 반도체 칩(101)의 제1 면(121) 및 제2 절연층(106) 사이에서 약 10 마이크로미터 내지 약 100 마이크로미터의 두께로 있을 수 있다. 보다 구체적으로, 제1 절연층(103)은 반도체 칩(101)의 제1 면(121) 및 제2 절연층(106) 사이에서 약 20 마이크로미터 내지 약 50 마이크로미터의 두께로 있을 수 있다. 다만 이에 한정되지 않고, 제1 절연 층(103)은 약 100 마이크로미터 이상의 두께를 가질 수 있다.
제1 절연층(103)은 비전도성 소재를 포함할 수 있다. 예를 들어, 제1 절연층(103)은 폴리이미드 또는 에폭시(epoxy)를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 절연층(103)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머 또는 이들의 조합을 포함할 수도 있다.
제1 절연층(103)에는 후술할 스탬핑(stamping) 공정을 통해 제1 비아 홀(도 11, H1) 및 재배선 패턴 홀(도 15, P1)이 형성될 수 있다. 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)이 포토 리소그래피 공정이 아닌 스탬핑 공정을 통해 제1 절연층(103)에 형성될 수 있으므로, 제1 절연층(103)은 감광성 소재뿐만 아니라 비감광성 소재를 포함할 수 있다.
전술한 바와 같이, 제1 비아 홀(H1)은 스탬핑 공정을 통해 제1 절연층(103)에 형성될 수 있다. 보다 구체적으로, 제1 비아 홀(H1)은 칩 패드(102)가 형성된 부분에서 제1 절연층(103)을 관통하여 형성될 수 있다. 또한, 제1 비아 홀(H1)은 칩 패드(102)를 노출시킬 수 있다.
제1 절연층(103)의 제1 비아 홀(H1)은 테이퍼(tapered) 형상일 수 있다. 보다 구체적으로, 제1 비아 홀(H1)은 칩 패드(102)에서 멀어질수록 단면적이 커지는 테이퍼 형상일 수 있다.
제1 비아 홀(H1)의 지름은 약 5 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 제1 비아 홀(H1)이 테이퍼 형상일 때, 칩 패드(102)와 인접한 영역에서 제1 비아 홀(H1)의 지름은 약 5 마이크로미터일 수 있고, 재배선 패턴(105)과 인접한 영역에서 제1 비아 홀(H1)의 지름은 약 15마이크로미터일 수 있다.
도 1에 도시된 바와 달리, 제1 비아 홀(H1)이 단면적이 일정한 원통 구조일 때, 칩 패드(102)와 인접한 영역 및 재배선 패턴(105)과 인접한 영역에서 제1 비아 홀(H1)의 지름은 약 10 마이크로미터일 수 있다. 다만 전술한 바에 한정되지 않고, 제1 비아 홀(H1)의 다양한 형상에 따라, 제1 비아 홀(H1)의 지름 값은 다양할 수 있다.
제1 절연층(103)은 복수의 제1 비아 홀(H1)을 가질 수 있다. 제1 비아 홀(H1) 상호 간 X 방향의 이격 거리(d1)는 약 30 마이크로미터 내지 약 100 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 제1 비아 홀(H1) 상호 간 X 방향의 이격 거리(d1)는 다양한 값을 가질 수 있다.
일 실시예에서, 제1 절연층(103)은 제1 필러(f1)를 포함할 수 있다. 제1 필러(f1)는 실리카 및 알루미나 중 적어도 어느 하나를 포함할 수 있다. 또한, 제1 필러(f1)는 약 0.1 마이크로미터 내지 약 10 마이크로미터 이하의 크기를 가질 수 있다. 예를 들어, 제1 필러(f1)가 구형일 때, 제1 필러(f1)의 지름은 약 0.1 마이크로미터 내지 약 10 마이크로미터일 수 있다.
제1 절연층(103)이 제1 필러(f1)를 포함할 수 있어서, 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 형성하는 단계가 용이해질 수 있다. 제1 절연층(103)이 제1 필러(f1)를 포함함으로써 제1 절연층(103)의 유동성이 조절될 수 있다. 보다 구체적으로, 제1 절연층(103) 내의 제1 필러(f1)의 농도를 제어함으로써, 제1 절연층(103)의 유동성이 제어될 수 있다.
일 실시예에서, 제1 절연층(103)이 제1 필러(f1)를 포함함으로써, 제1 절연층(103)의 유동성이 감소할 수 있다. 이에 따라, 반도체 칩(101)의 제1 면(121) 상에 소정 두께 이상의 제1 절연층(103)을 형성할 수 있다. 예를 들어, 제1 절연층(103)이 제1 필러(f1)를 포함할 수 있어서, 제1 절연층(103)은 약 10 마이크로미터 이상의 두께로 반도체 칩(101)의 제1 면(121) 상에 형성될 수 있다. 예시적인 실시예에서, 제1 절연 층(103)은 약 10 마이크로미터 내지 약 100 마이크로미터의 두께로 형성될 수 있다.
또한, 제1 절연층(103)이 제1 필러(f1)를 포함할 수 있어서, 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)을 형성하는 단계가 용이해질 수 있다. 제1 절연층(103)이 제1 필러(f1)를 포함함으로써, 제1 절연층(103)의 유동성이 감소할 수 있다. 이에 따라, 제1 절연층(103)을 스탬핑한 후 스탬프를 제1 절연층(103)으로부터 이탈시키는 단계에서, 제1 절연층(103)의 상부 표면은 평탄한 표면을 유지할 수 있다.
또한, 스탬프를 제1 절연층(103)으로부터 이탈시키는 단계에서, 제1 절연층(103)에 형성된 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)의 형상은 각각 제1 스탬프(도 10, 41a)의 제1 비아 홀 돌기부(도 10, 42) 및 제2 스탬프(도 11, 41b)의 재배선 돌기부(도 11, 43)의 형상과 실질적으로 동일할 수 있다. 다시 말해, 제1 절연층(103)이 제1 필러(f1)를 포함하여 유동성이 감소될 수 있어서, 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)은 제1 절연층(103)이 제1 필러(f1)를 포함하지 않은 경우보다 정돈된 형상일 수 있다. 이에 따라, 제1 도전성 비아(104) 및 재배선 패턴(105) 역시 정돈된 형상일 수 있다.
제1 절연층(103)이 제1 필러(f1)를 포함할 수 있어서, 반도체 패키지(100)의 신뢰성이 향상될 수 있다. 보다 구체적으로, 제1 절연층(103)이 제1 필러(f1)를 포함함으로써, 제1 절연층(103) 및 도전성 비아(104) 사이의 열 팽창 계수(coefficient of thermal expansion, CTE)의 차이가 감소될 수 있다. 이에 따라, 반도체 패키지(100)는 열에 의한 손상의 위험이 감소될 수 있다.
또한, 제1 절연층(103)이 제1 필러(f1)를 포함할 수 있어서, 제1 절연층(103) 및 제1 도전성 비아(104) 사이의 기계적 응력이 감소될 수 있다. 이에 따라, 반도체 패키지(100)는 외부의 충격에 의한 손상의 위험이 감소될 수 있다. 즉, 반도체 패키지(100)의 내구성이 향상될 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 제1 도전성 비아(104)는 제1 비아 홀(H1)을 채우는 전도성 소재일 수 있다. 상기 전도성 소재는 구리, 금, 은 등과 같은 전도성이 우수한 금속 소재일 수 있다.
제1 도전성 비아(104)는 칩 패드(102)와 접촉하고, 상기 칩 패드(102)와 전기적으로 연결될 수 있다. 이에 따라, 제1 도전성 비아(104)는 반도체 칩(101) 상의 다양한 종류의 복수의 개별 소자들과 전기적으로 연결될 수 있다. 또한, 제1 도전성 비아(104)는 재배선 패턴(105)과 전기적으로 연결될 수도 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 재배선 패턴(105)은 제1 도전성 비아(104) 및 제2 도전성 비아(107)를 전기적으로 연결시키기 위한 복수의 재배선 라인들을 포함할 수 있다. 도 1에 도시된 바와 같이, 재배선 패턴(105)은 제1 도전성 비아(104) 및 제2 도전성 비아(107) 사이에 위치하고, 제1 도전성 비아(104) 및 제2 도전성 비아(107)를 전기적으로 연결시킬 수 있다.
도 1에 도시된 바와 같이, 재배선 패턴(105)은 제1 절연층(103)의 내부에 매립될 수 있다. 보다 구체적으로, 재배선 패턴(105)의 제1 면(105a)은 제1 절연층(103)의 일 면과 실질적으로 동일한 높이에 있을 수 있다. 제1 절연층(103)은 재배선 패턴(105)의 상기 제1 면(105a)을 노출시킬 수 있다. 즉, 재배선 패턴(105)의 제1 면(105a)에 대향하는 면과 재배선 패턴(105)의 측면들은 제1 절연층(103)에 의해 둘러싸일 수 있다.
재배선 패턴(105)과 제2 절연층(106)이 맞닿아 형성된 면은 제1 절연층(103)과 제2 절연층(106)이 맞닿아 형성된 면과 실질적으로 동일한 레벨에 있을 수 있다. 재배선 패턴(105)이 제1 절연층(103)의 내부에 매립될 수 있어서, 재배선 패턴(105)은 제1 절연층(103)의 내부에 견고하게 위치할 수 있다. 또한, 재배선 패턴(105)이 제1 절연층(103)의 내부에 매립될 수 있어서, 반도체 패키지(100)의 두께가 얇아질 수 있다.
도 1에 도시된 바와 달리, 재배선 패턴(105)의 제1 면(105a)은 제1 절연층(103)의 일 면보다 반도체 칩(101)에 가까울 수 있다. 다시 말해, 재배선 패턴(105)의 제1 면(105a)과 제2 절연층(106)이 맞닿아 형성된 면은 제1 절연층(103)과 제2 절연층(106)이 맞닿아 형성된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 재배선 패턴(105)의 제1 면(105a)과 제2 절연층(106)이 맞닿아 형성된 면과 제1 절연층(103)과 제2 절연층(106)이 맞닿아 형성된 면 사이에서 단차가 발생할 수 있다.
또한, 재배선 패턴(105)의 제1 면(105a)에 대향하는 제2 면은 제1 절연층(103) 및 제2 절연층(106)이 맞닿아 형성된 면보다 반도체 칩(101)에 가까울 수 있다. 예를 들어, 재배선 패턴(105)의 상기 제2 면은 제1 절연층(103) 및 제2 절연 층(106)이 맞닿아 형성된 면보다 약 0.1 마이크로미터 내지 약 3 마이크로미터 정도 반도체 칩(101)에 가까울 수 있다.
재배선 패턴(105)의 하면은 제1 절연층(103)의 상면보다 반도체 칩(101)에 수직 방향으로 가까울 수 있다. 보다 구체적으로, 재배선 패턴(105)의 제1 면(105a)에 대향하는 제2 면은 제1 절연 층(103) 및 제2 절연층(106)이 맞닿아 형성된 면보다 반도체 칩(101)에 가까울 수 있다.
재배선 패턴(105)은 복수의 재배선 라인들을 포함할 수 있다. 재배선 라인들 상호 간의 이격 거리(d2)는 약 0.5 마이크로미터 내지 약 3 마이크로미터일 수 있다. 보다 구체적으로, 재배선 라인들 상호 간의 이격 거리(d2)는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 재배선 라인들 상호 간의 이격 거리(d2)는 다양한 값을 가질 수 있다.
또한, 상기 재배선 라인들의 너비는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 재배선 라인들의 너비는 다양한 값을 가질 수 있다. 재배선 라인들의 두께는 약 1 마이크로미터 내지 약 5 마이크로미터일 수 있다. 다만, 이에 한정되지 않고, 재배선 라인들의 두께는 다양한 값을 가질 수 있다. 후술할 본 개시의 반도체 패키지 제조 방법의 단계들로 인해, 재배선 패턴(105)의 이격 거리(d2), 너비, 및 두께는 상대적으로 작은 값을 가질 수 있다. 이에 따라, 재배선 패턴(105)의 재배선 라인들은 제1 절연층(103) 내에서 정교하고 미세하게 배열될 수 있다.
재배선 패턴(105)의 소재는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다. 또한, 재배선 패턴(105)은 제1 도전성 비아(104)의 소재와 실질적으로 동일한 소재일 수 있다. 예를 들어, 제1 도전성 비아(104)의 소재가 구리일 때, 재배선 패턴(105)의 소재는 구리를 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 제2 절연층(106)은 제1 절연층(103) 상에 있을 수 있다. 보다 구체적으로, 제2 절연층(106)은 재배선 패턴(105)과 맞닿으면서, 제1 절연층(103) 상에 있을 수 있다. 또한, 제2 절연층(106)은 제1 절연층(103) 상에서 약 10 마이크로미터 내지 약 100 마이크로미터의 두께로 있을 수 있다. 보다 구체적으로, 제2 절연 층(106)은 제1 절연층(103) 상에서 약 20 마이크로미터 내지 약 50 마이크로미터의 두께로 있을 수 있다. 다만 이에 한정되지 않고, 제2 절연 층(106)은 약 100 마이크로미터 이상의 두께를 가질 수 있다.
제2 절연층(106)은 제1 절연층(103)의 소재와 다를 수 있다. 이에 따라, 제1 절연층(103) 및 제2 절연층(106) 사이에서 경계 면이 형성될 수 있다. 상기 경계 면은 전술한 재배선 패턴(105)의 제1 면(105a)과 실질적으로 동일한 레벨에 있을 수 있다. 다만 이에 한정되지 않고, 제1 절연층(103) 및 제2 절연층(106)의 소재는 동일한 소재일 수 있다. 이 때, 제1 절연층(103) 및 제2 절연층(106) 사이에 전술한 상기 경계 면이 형성되지 않을 수도 있다.
제2 절연층(106)은 비전도성 소재를 포함할 수 있다. 예를 들어, 제2 절연층(106)은 폴리이미드와 같은 감광성 물질 또는 에폭시를 포함할 수 있다. 다만 이에 한정되지 않고, 제2 절연층(106)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머 또는 이들의 조합을 포함할 수도 있다.
제2 절연층(106)은 포토 리소그래피 공정이 아닌 스탬핑 공정을 통해 제2 비아 홀(도 21, H2) 및 유비엠(UBM) 패턴 홀(도 21, P2)을 가질 수 있다. 이에 따라, 제2 절연층(106)은 감광성 소재뿐만 아니라 비감광성 소재 역시 포함할 수 있다.
제2 비아 홀(H2)은 재배선 패턴(105)이 형성된 부분에서 제2 절연층(106)을 관통하여 형성될 수 있다. 제2 절연층(106)을 관통하여 형성되는 제2 비아 홀(H2)의 개수는 복수일 수 있다. 예를 들어, 도 1에 도시된 바와 같이 제2 비아 홀(H2)은 두 개로 형성될 수 있다. 다만 이에 한정되지 않고, 제2 비아 홀(H2)은 다양한 개수로 형성될 수 있다.
제2 절연층(106)은 제2 필러(f2)를 포함할 수 있다. 제2 절연층(106)의 제2 필러(f2)에 관한 기술적 사상은 제1 절연층(103)의 제1 필러(f1)에 관한 기술적 사상과 유사하므로 자세한 내용은 생략한다.
제1 절연층(103)의 제1 필러(f1)의 혼합 비율과 제2 절연층(106)의 제2 필러(f2)의 혼합 비율은 다를 수 있다. 예를 들어, 제2 절연층(106)이 제1 절연층(103)보다 외부와의 접촉이 상대적으로 많을 수 있고, 이에 따라, 제2 절연층(106)의 제2 필러(f2)의 혼합 비율은 제1 절연층(103)의 제1 필러(f1)의 혼합 비율보다 높을 수 있다. 다만 이에 한정되지 않고, 제1 절연층(103)의 제1 필러(f1)의 혼합 비율과 제2 절연층(106)의 제2 필러(f2)의 혼합 비율은 실질적으로 동일할 수 있다.
제1 절연층(103) 내의 제1 필러(f1)의 밀집도는 상이하게 형성될 수 있다. 또한, 제2 절연층 내의 제2 필러(f2)의 밀집도 역시 상이하게 형성될 수 있다. 예를 들어, 제1 필러(f1)는 제1 도전성 비아(104) 및 재배선 패턴(105)에 인접한 제1 절연층(103)의 영역에서 상대적으로 높은 밀집도를 가질 수 있다. 또한, 제2 필러(f2)는 제2 도전성 비아(107) 및 유비엠(108)에 인접한 제2 절연층(106)의 영역에서 상대적으로 높은 밀집도를 가질 수 있다. 이에 따라, 제1 도전성 비아(104) 및 제1 절연층(103) 사이의 열 전달 계수의 차이 및 재배선 패턴(105) 및 제1 절연층 사이의 열 전달 계수의 차이가 감소할 수 있다. 또한, 제2 도전성 비아(107) 및 제2 절연층(106) 사이의 열 전달 계수의 차이 및, 유비엠(108) 및 제2 절연층(106) 사이의 열 전달 계수의 차이가 감소할 수 있다. 상기 전술한 열 전달 계수의 차이의 감소로 인해, 반도체 패키지(100)의 열에 의한 손상의 위험이 감소될 수 있다.
제2 비아 홀(H2)은 테이퍼 형상일 수 있다. 보다 구체적으로, 제2 비아 홀(H2)은 제1 절연층(103)으로부터 멀어지는 방향으로 단면적이 커지는 테이퍼 형상일 수 있다. 다만 이에 한정되지 않고, 제2 비아 홀(H2)은 다양한 형상일 수 있다.
제2 비아 홀(H2)은 제1 비아 홀(H1)보다 외측에 위치할 수 있다. 다시 말해, 제2 비아 홀(H2)은 제1 비아 홀(H1) 보다 반도체 패키지(100)의 측면에 가까울 수 있다. 이에 따라, 제2 비아 홀(H2) 간의 이격 거리(d3)는 제1 비아 홀(H1) 간의 이격 거리(d2)보다 큰 값을 가질 수 있다. 다만, 이에 한정되지 않고, 제2 비아 홀(H2)은 제1 비아 홀(H1)의 내측에 위치할 수도 있다.
제2 비아 홀(H2)의 지름은 약 5 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 제2 비아 홀(H2)이 테이퍼 형상일 때, 제1 절연층(103)과 인접한 영역에서 제2 비아 홀(H2)의 지름은 약 5 마이크로미터일 수 있고, 유비엠(108)과 인접한 영역에서 제2 비아 홀(H2)의 지름은 약 15 마이크로미터일 수 있다.
또한, 제2 비아 홀(H2)이 원통 구조일 때, 제1 절연층(103)과 인접한 영역 및 유비엠(108)과 인접한 영역에서 제2 비아 홀(H2)의 지름들은 약 10 마이크로미터로 상호 동일한 값을 가질 수 있다. 다만 전술한 바에 한정되지 않고, 제1 비아 홀(H1)의 다양한 형상에 따라, 제1 비아 홀(H1)의 지름은 다양한 값을 가질 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 제2 도전성 비아(107)는 제2 비아 홀(H2)을 채우는 전도성 소재일 수 있다. 상기 전도성 소재는 구리, 금, 은 등과 같은 전도성이 우수한 금속 소재일 수 있다.
제2 도전성 비아(107)는 재배선 패턴(105) 및 유비엠(108)과 접촉할 수 있다. 이에 따라, 반도체 칩(101) 상의 다양한 종류의 복수의 개별 소자들은 제1 도전성 비아(104), 재배선 패턴(105), 제2 도전성 비아(107), 및 유비엠(108)을 통해 외부 연결단자(109)와 전기적으로 연결될 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 유비엠(108)은 재배선 패턴(105)과 외부 연결단자(109)를 전기적으로 연결시키기 위한 패드일 수 있다. 도 1에 도시된 바와 같이, 유비엠(108)은 제2 도전성 비아(107)와 외부 연결단자(109) 사이에 위치하고, 재배선 패턴(105)과 외부 연결단자(109)를 전기적으로 연결시킬 수 있다.
도 1에 도시된 바와 같이, 유비엠(108)은 제2 절연층(106)의 내부에 매립될 수 있다. 보다 구체적으로, 유비엠(108)의 제1 면(108i)은 제2 절연층(106)과 실질적으로 동일한 레벨에 있을 수 있다. 즉, 유비엠(108)의 제1 면(108i)에 대향하는 면과 측면들은 제2 절연층(106)에 둘러싸일 수 있다.
도 1에 도시된 바와 달리, 유비엠(108)의 제1 면(108i)은 제2 절연층(106)보다 반도체 칩(101)에 가까울 수 있다. 다시 말해, 유비엠(108)의 제1 면(108i)과 외부 연결단자(109)가 맞닿아 형성된 면은 제2 절연층(106)의 외부에 노출된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 유비엠(108)의 제1 면(108i)과 외부 연결단자(109)가 맞닿아 형성된 면과 제2 절연층(106)의 외부에 노출된 면 사이에서 단차가 발생할 수 있다.전술한 바와 같이, 유비엠(108)의 제1 면(108i)에 대향하는 면과 유비엠(108)의 측면들은 제2 절연층(106)에 의해 둘러싸일 수 있다. 유비엠(108)이 제2 절연층(106)의 내부에 매립될 수 있어서, 유비엠(108)은 제2 절연층(106)의 내부에 견고하게 위치할 수 있고, 반도체 패키지(100)의 두께가 얇아질 수 있다.
도 1을 참조할 때, 유비엠(108)은 하나의 금속 층으로 형성될 수 있다. 다만 이에 한정되지 않고, 유비엠(108)은 복수의 금속 층들로 형성될 수도 있다. 유비엠(108)의 소재는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다. 또한, 유비엠(108)은 제2 도전성 비아(107)의 소재와 실질적으로 동일한 소재일 수 있다. 예를 들어, 제2 도전성 비아(107)의 소재가 구리일 때, 유비엠(108)의 소재는 구리를 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 외부 연결단자(109)는 유비엠(108)의 하부에 위치하고, 유비엠(108)과 전기적으로 연결될 수 있다. 또한, 외부 연결단자(109)는 유비엠(108)의 제1 면(108i)과 맞닿을 수 있다.
반도체 패키지(100)는 외부 연결단자(109)에 의해 시스템 기판이나 메인 보드 등과 같은 외부 장치와 전기적으로 연결될 수 있다. 외부 연결단자(109)는 도 1에 도시된 바와 같이, 솔더볼을 포함할 수 있다. 솔더볼은 주석, 은, 구리 및 알루미늄 중 적어도 하나를 포함할 수 있다. 상기 솔더볼은 도 1에 도시된 바와 같이, 볼 형상일 수 있으나, 이에 한정되지 않고 원기둥, 다각 기둥, 다면체 등의 다양한 형상일 수도 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)의 보호층(110)은 반도체 칩(101)의 제2 면(122) 상에 있을 수 있다. 보호층(110)은 반도체 칩(101)을 유해한 환경으로부터 차단하기 위해 형성된 층일 수 있다. 일 실시예로, 보호층(110)은 산화막을 포함할 수 있다. 보호층(110)은 반도체 칩(101)의 제2 면 (122) 상에 약 15 마이크로미터 내지 약 30 마이크로미터의 두께로 있을 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지(100)는 재배선 패턴(105) 및 유비엠(108)이 각각 제1 절연층(103) 및 제2 절연층(106)에 매립될 수 있어서, 제1 도전성 비아(104), 재배선 패턴(105), 제2 도전성 비아(107), 및 유비엠(108)의 두께의 합은 제1 절연층(103) 및 제2 절연층(106)의 두께의 합과 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 제1 도전성 비아(104), 재배선 패턴(105), 제2 도전성 비아(107), 및 유비엠(108)의 두께의 합은 제1 절연층(103) 및 제2 절연층(106)의 두께와 약 0.1 마이크로미터 내지 약 10 마이크로미터 내의 범위에서 차이가 있을 수 있다.
예시적인 실시예에서, 제1 도전성 비아(104) 및 재배선 패턴(105)의 두께의 합은 제1 절연 층(103)의 두께와 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 예시적인 실시예에서, 제1 도전성 비아(104) 및 재배선 패턴(105)의 두께의 합은 제1 절연 층(103)의 두께와 약 0.1 마이크로미터 내지 약 10 마이크로미터 내의 범위에서 차이가 있을 수 있다.
도 1에 도시된 바와 달리, 본 개시의 일 실시예에 따른 반도체 패키지(100)는 복수의 재배선 패턴들(105)을 포함할 수 있다. 또한, 상기 복수의 재배선 패턴들(105)은 복수의 도전성 비아들에 의해 상호 전기적으로 연결될 수 있다.
본 개시의 일 실시예들에 따른 반도체 패키지(100)는 후술할 스탬핑 공정을 포함하는 반도체 패키지 제조 방법으로 생산될 수 있다. 이에 따라, 반도체 패키지(100)의 생산 비용이 절감될 수 있다.
또한, 본 개시의 실시예들에 따른 반도체 패키지(100)의 재배선 패턴(105) 및 유비엠(108)은 각각 제1 절연층(103) 및 제2 절연층(106)에 매립될 수 있어서, 반도체 패키지(100)는 얇고 가벼우면서도 내구성이 뛰어날 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지(200)의 단면도이다. 도 2를 참조할 때, 본 개시의 일 실시예에 따른 반도체 패키지(200)는 반도체 칩(101), 칩 패드(102), 제1 절연층(103), 제1 도전성 비아(104), 재배선 패턴(105), 제2 절연층(106), 제2 도전성 비아(107), 유비엠(108), 외부 연결단자(109), 및 보호층(110)을 포함할 수 있다.
본 개시의 반도체 패키지(200)의 제1 절연층(103)은 제1 상부 접착층(103a) 및 제1 필러층(103b)을 포함할 수 있다. 제1 상부 접착층(103a)은 유기 화합물 층일 수 있다. 예를 들어, 제1 상부 접착층(103a)은 에폭시를 포함하는 층일 수 있다. 또한, 제1 상부 접착층(103a)은 접착 물질을 포함하는 층일 수 있고, 제1 필러(f1)를 포함하지 않는 층일 수 있다.
제1 상부 접착층(103a)은 반도체 칩(101) 및 제1 필러층(103b) 사이에 개재될 수 있다. 제1 필러층(103b)은 제1 필러(f1)를 포함하는 층일 수 있다. 제1 필러층(103b)은 제1 상부 접착층(103a) 및 제2 절연층(106) 사이에 개재될 수 있다.
본 개시의 반도체 패키지(200)의 제2 절연층(106)은 제2 상부 접착층(106a) 및 제2 필러층(106b)을 포함할 수 있다. 제2 상부 접착층(106a)은 유기 화합물 층일 수 있다. 예를 들어, 제2 상부 접착층(106a)은 에폭시를 포함하는 층일 수 있다. 또한, 제2 상부 접착층(106a)은 접착 물질을 포함하는 층일 수 있고, 제2 필러(f2)를 포함하지 않는 층일 수 있다.
제2 접착층(106a)은 제1 필러층(103b) 및 제2 필러층(106b) 사이에 개재될 수 있다. 제2 필러층(106b)은 제2 필러(f2)를 포함하는 층일 수 있다. 제2 필러층(106b)은 제2 상부 접착층(106a) 상에 있을 수 있고, 제2 필러층(106b)의 일부는 외부에 노출될 수 있다.
본 개시의 반도체 패키지(200)가 제1 상부 접착층(103a)을 포함할 수 있어서, 제1 필러층(103b)은 반도체 칩(101) 상에 견고하게 부착될 수 있다. 또한, 반도체 패키지(100)가 제2 상부 접착층(106a)을 포함할 수 있어서, 제2 필러층(106b)은 제1 절연층(103) 상에 견고하게 부착될 수 있다. 이에 따라, 반도체 패키지(200)의 제조 단계가 용이해질 수 있고, 반도체 패키지(200)의 외부의 충격에 의한 손상의 위험이 감소될 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지(300)의 단면도이다. 도 3을 참조할 때, 본 개시의 일 실시예에 따른 반도체 패키지(300)는 반도체 칩(101), 칩 패드(102), 제1 절연층(103), 제1 도전성 비아(104), 재배선 패턴(105), 제2 절연층(106), 제2 도전성 비아(107), 유비엠(108), 외부 연결단자(109), 및 보호층(110)을 포함할 수 있다.
본 개시의 반도체 패키지(300)의 제1 절연층(103)은 제1 상부 접착층(103a), 제1 필러층(103b), 및 제1 하부 접착층(103c)을 포함할 수 있다. 또한, 제2 절연층(106)은 제2 상부 접착층(106a), 제2 필러층(106b), 및 제2 하부 접착층(106c)을 포함할 수 있다. 제1 하부 접착층(103c) 및 제2 하부 접착층(106c)에 관한 기술적 사상은 제1 상부 접착층(103a) 및 제2 상부 접착층(106a)에 관한 기술적 사상과 실질적으로 동일할 수 있으므로, 자세한 내용은 생략한다.
제1 절연층(103)의 제1 하부 접착층(103c)은 제1 필러층(103b) 상에 형성될 수 있다. 제1 절연층(103)의 제1 필러층(103b)은 제1 상부 접착층(103a) 및 제1 하부 접착층(103c) 사이에 개재될 수 있다. 제1 절연층(103)이 제1 필러층(103b) 상에 제1 하부 접착층(103c)을 포함할 수 있어서, 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)을 형성하는 단계에서, 제1 필러층(103b)에서부터 제1 필러(f1)의 이탈이 방지될 수 있다.
제2 절연층(106)의 제2 하부 접착층(106c)은 제2 필러층(106b) 상에 형성될 수 있다. 제2 절연층(106)의 제2 필러층(106b)은 제2 상부 접착층(106b) 및 제2 하부 접착층(106c) 사이에 개재될 수 있다. 제2 절연층(106)이 제2 필러층(106b) 상에서 제2 하부 접착층(106c)을 포함할 수 있어서, 제2 절연층(106)을 스탬핑하여 제2 비아 홀(H2)및 유비엠 패턴 홀(P2)을 형성하는 단계에서, 제2 필러층(106b)에서부터 제2 필러(f2)의 이탈이 방지될 수 있다.
또한, 본 개시의 반도체 패키지(300)가 제1 하부 접착층(103c)을 포함할 수 있어서, 제2 절연층(106)은 제1 하부 접착층(103c) 상에 견고하게 형성될 수 있다. 이에 따라, 반도체 패키지(300)의 외부의 충격에 의한 손상의 위험이 감소될 수 있다.
도 4 내지 도 7은 본 개시의 일 실시예에 따른 재배선 패턴(105)의 단면도들이다. 보다 구체적으로, 도 4 내지 도 7은 도 1 내지 도 3의 A 영역의 재배선 패턴(105)의 단면도들이다. 일 실시예에서, 본 개시의 재배선 패턴(105)은 반도체 칩(101)에 가까울수록 단면적이 좁아지는 테이퍼 형상일 수 있다.
도 4를 참조할 때, 본 개시의 재배선 패턴(105)의 단면은 삼각형 형상일 수 있다. 보다 구체적으로, 도 1의 A 영역의 재배선 패턴(105)은 X-Z 평면에서 예각 삼각형 형상의 단면을 가질 수 있다. 예를 들어, A 영역의 재배선 패턴(105)은 X-Z 평면에서 이등변 삼각형의 단면을 가질 수 있다.
도 5를 참조할 때, 본 개시의 재배선 패턴(105)의 단면은 사다리꼴 형상일 수 있다. 보다 구체적으로, 도 1의 A 영역의 재배선 패턴(105)은 X-Z 평면에서 사다리꼴 형상의 단면을 가질 수 있다. 예를 들어, 반도체 칩(101)과 평행하고, 제1 절연층(103)에 상대적으로 가까운 재배선 패턴(105)의 제1 변의 길이(t1)는 반도체 칩(101)과 평행하고, 제2 절연층(106)에 상대적으로 가까운 재배선 패턴(105)의 제2 변의 길이(t2) 보다 작을 수 있다.
도 6을 참조할 때, 본 개시의 재배선 패턴(105)의 단면은 계단 형상일 수 있다. 보다 구체적으로, 도 1의 A 영역의 재배선 패턴(105)은 X-Z 평면에서 반도체 칩(101)에 가까울수록 너비가 좁아지는 계단 형상의 단면을 가질 수 있다.
도 7을 참조할 때, 본 개시의 재배선 패턴(105)의 단면은 반원 형상일 수 있다. 보다 구체적으로, 도 1의 A 영역의 재배선 패턴(105)은 X-Z 평면에서 반도체 칩(101)에 가까울수록 너비가 좁아지는 반원 형상의 단면을 가질 수 있다.
본 개시의 재배선 패턴(105)은 스탬프의 제2 돌기부(도 11, 43)에 의해 형성된 재배선 패턴 홀(P1)을 전도성 물질로 채워서 형성될 수 있다. 재배선 돌기부(43)는 하부로 갈수록 단면적이 좁아지는 테이퍼 형상일 수 있다. 이에 따라, 본 개시의 재배선 패턴 홀(P1) 역시 반도체 칩(101)에 가까울수록 단면적이 좁아지는 테이퍼 형상일 수 있다.
재배선 돌기부(43)가 전술한 테이퍼 형상일 수 있어서, 제1 절연층(103)을 스탬핑한 후 상기 스탬프를 제1 절연층(103)으로부터 이탈시키는 단계가 용이할 수 있다. 또한, 제1 절연층(103)의 상부 표면은 평탄한 표면을 유지할 수 있다.
도 8 내지 도 24는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하는 도면들이다.
본 개시의 반도체 패키지 제조 방법은 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 형성하는 단계(S201a, S201b), 제1 절연층(103)을 스탬핑(stamping)하여 제1 비아 홀(H1)을 형성하는 단계(S202), 제1 절연층(103)을 스탬핑하여 재배선 패턴 홀(P1)을 형성하는 단계(S203), 제1 비아 홀(H1)을 식각하는 단계(S204), 제1 도전성 비아(104) 및 재배선 패턴(105)을 형성하는 단계(S205), 제1 전도성 소재(M1)를 평탄화하는 단계(S206), 제1 절연층(103) 상에 제2 절연층(106)을 형성하는 단계(S207a, S207b), 제2 절연층(106)을 스탬핑하여 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성하는 단계(S208), 제2 비아 홀(H2)을 식각하는 단계(S209), 제2 도전성 비아(107) 및 유비엠(108)을 형성하는 단계(S210), 제2 전도성 소재(M2)를 식각하는 단계(S211), 및 외부 연결단자(109)를 탑재하는 단계(S212)를 포함할 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 형성하는 단계(S201a)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 형성하는 단계(S201a)를 포함할 수 있다. 보다 구체적으로, 상기 제1 절연층(103)을 형성하는 단계는 칩 패드(102)가 형성된 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 약 10 마이크로미터 내지 약 100 마이크로미터의 두께로 형성하는 단계일 수 있다. 제1 절연층(103)은 전술한 바와 같이 비감광성 소재를 포함할 수 있다.
일 실시예에서, 제1 절연층(103)을 형성하는 단계(S201a)는 반도체 칩(101)의 제1 면(121) 상에 제1 필러(f1)를 포함하는 제1 절연층(103)을 형성하는 단계를 포함할 수 있다. 제1 필러(f1)에 관한 기술적 사상은 도 1을 참조하여 설명한 내용과 유사하므로, 자세한 내용은 생략한다.
제1 절연층(103)이 제1 필러(f1)를 포함함으로써, 제1 절연층(103)의 유동성이 조절될 수 있다. 제1 절연층(103)의 유동성이 제1 필러(f1)에 의해 조절될 수 있어서, 반도체 칩(101)의 제1 면(121) 상에 소정의 두께 이상의 제1 절연층(103)이 형성될 수 있다. 예를 들어, 제1 절연층(103)이 제1 필러(f1)를 포함할 수 있어서, 제1 절연층(103)은 약 10 마이크로미터 이상의 두께로 반도체 칩(101)의 제1 면(121) 상에 형성될 수 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 형성하는 단계(S201b)를 보여주는 도면이다. 제1 절연층(103)을 형성하는 단계(S201b)는 반도체 칩(101)의 제1 면(121) 상에 제1 상부 접착층(103a)을 형성하는 단계, 제1 상부 접착층(103a) 상에 제1 필러(f1)를 포함하는 제1 필러층(103b)을 형성하는 단계, 제1 필러층(103b) 상에 제1 하부 접착층(103c)을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 제1 절연층(103)을 형성하는 단계(S201)는 제1 상부 접착층(103a), 제1 필러(f1)를 포함하는 제1 필러층(103b), 및 제1 하부 접착층(103c)이 순차적으로 적층된 필름(film) 타입의 제1 절연층(103)을 반도체 칩(101)의 제1 면(121) 상에 부착시키는 단계를 포함할 수 있다.
도 10은 본 개시의 일 실시예에 따른 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1)을 형성하는 단계(S202)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법(S200)은 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1)을 형성하는 단계(이하, 제1 스탬핑 공정, S202)를 포함할 수 있다.
도 10을 참조할 때, 제1 스탬핑 공정(S202)은 마이크로미터 단위 또는 나노미터 단위의 크기인 제1 비아 홀 돌기부(42)를 포함하는 제1 스탬프(41a)로 제1 절연층(103)을 가압하여, 제1 절연층(103)에 제1 비아 홀(H1)을 형성하는 단계를 포함할 수 있다. 제1 스탬프(41a)의 제1 비아 홀 돌기부(42)는 제1 절연층(103)에 제1 비아 홀(H1)을 형성시킬 수 있다.
제1 스탬핑 공정(S202) 후, 제1 절연층(103)에 경화 공정이 진행될 수 있다. 제1 비아 홀(H1)은 상기 경화 공정을 거쳐, 제1 절연층(103)에 안정적으로 형성될 수 있다. 예를 들어, 경화 공정은 열 경화 공정, 광 경화 공정 등을 포함할 수 있다.
전술한 바와 같이, 제1 절연층(103)이 제1 필러(f1)를 포함할 수 있어서, 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1)을 형성하는 단계가 용이해질 수 있다. 보다 구체적으로, 제1 절연층(103)이 제1 필러(f1)를 포함하여 유동성이 감소될 수 있어서, 제1 절연층(103)을 스탬핑한 후 스탬프를 제1 절연층(103)으로부터 이탈시킬 때, 제1 절연층(103)의 표면은 평탄함을 유지할 수 있다.
또한, 제1 스탬프(41a)가 이탈된 단계에서, 제1 절연층(103) 상에 형성된 제1 비아 홀(H1)의 형상은 제1 스탬프(41a)의 제1 비아 홀 돌기부(42)의 형상과 실질적으로 동일한 형상에 가까울 수 있다. 다시 말해, 제1 절연층(103)이 제1 필러(f1)를 포함하여 유동성이 감소될 수 있어서, 제1 비아 홀(H1)은 제1 절연층(103)이 제1 필러(f1)를 포함하지 않은 경우 보다 정돈된 형상일 수 있다.
도 11 내지 도 14는 본 개시의 일 실시예에 따른 제1 절연층(103)을 스탬핑하여 재배선 패턴 홀(P1)을 형성하는 단계(S203)를 보여주는 도면들이다. 본 개시의 반도체 패키지 제조 방법은 제1 절연층(103)을 스탬핑하여 재배선 패턴 홀(P1)을 형성하는 단계(이하, 제2 스탬핑 공정, S203)를 포함할 수 있다.
도 11 내지 도 14를 참조할 때, 제2 스탬핑 공정(S203)은 마이크로미터 단위 또는 나노미터 단위의 크기인 재배선 돌기부(43)를 포함하는 제2 스탬프(41b)로 제1 절연층(103)을 가압하여, 제1 절연층(103)에 재배선 패턴 홀(도 15, P1)을 형성하는 단계를 포함할 수 있다. 제2 스탬프(41b)의 재배선 돌기부(43)는 제1 절연층(103)에 재배선 패턴 홀(P1)을 형성시킬 수 있다.
재배선 돌기부(43)는 하부로 갈수록 단면적이 좁아지는 테이퍼 형상일 수 있다. 이에 따라, 재배선 돌기부(43)에 의해 형성된 재배선 패턴 홀(P1)도 반도체 칩(101)에 가까울수록 단면적이 좁아지는 테이퍼 형상일 수 있다. 재배선 돌기부(43)가 테이퍼 형상일 수 있어서, 제1 절연층(103)으로부터 제2 스탬프(41b)의 이탈이 용이할 수 있다. 또한, 제2 스탬프(41b)를 제1 절연층(103)으로부터 이탈시킬 때, 제1 절연층(103)의 표면은 평탄함을 유지할 수 있다.
도 11을 참조할 때, 본 개시의 반도체 패키지 제조 방법은 X-Z 평면에서 단면이 삼각형 형상인 재배선 돌기부(43)를 포함하는 제2 스탬프(41b)로 제1 절연층(103)을 스탬핑하여 재배선 패턴 홀(P1)을 형성하는 단계를 포함할 수 있다. 이에 따라, 반도체 패키지(100)의 재배선 패턴(105)의 단면은 전술한 바와 같이 삼각형 형상일 수 있다.
도 12를 참조할 때, 본 개시의 반도체 패키지 제조 방법은 X-Z 평면에서단면이 사다리꼴 형상인 재배선 돌기부(43)를 포함하는 제2 스탬프(41b)로 제1 절연층(103)을 스탬핑하여 재배선 패턴 홀(P1)을 형성하는 단계를 포함할 수 있다. 이에 따라, 반도체 패키지(100)의 재배선 패턴(105)의 단면은 전술한 바와 같이 사다리꼴 형상일 수 있다.
도 13을 참조할 때, 본 개시의 반도체 패키지 제조 방법은 X-Z 평면에서 단면이 계단 형상인 재배선 돌기부(43)를 포함하는 제2 스탬프(41b)로 제1 절연층(103)을 스탬핑하여 재배선 패턴 홀(P1)을 형성하는 단계를 포함할 수 있다. 이에 따라, 반도체 패키지(100)의 재배선 패턴(105)의 단면은 전술한 바와 같이 계단 형상일 수 있다.
도 14를 참조할 때, 본 개시의 반도체 패키지 제조 방법은 X-Z 평면에서 단면이 반원 형상인 재배선 돌기부(43)를 포함하는 제2 스탬프(41b)로 제1 절연층(103)을 스탬핑하여 재배선 패턴 홀(P1)을 형성하는 단계를 포함할 수 있다. 이에 따라, 반도체 패키지(100)의 재배선 패턴(105)의 단면은 전술한 바와 같이 반원 형상일 수 있다.
전술한 바에 한정되지 않고, 본 개시의 일 실시예에 따른 스탬프는 제1 비아 홀 돌기부(42) 및 재배선 돌기부(43)를 모두 포함할 수 있다. 이에 따라, 본 개시의 반도체 패키지 제조 방법은 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)을 동시에 형성하는 단계를 포함할 수도 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법(S200)은 스탬핑 공정을 통해, 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)을 형성할 수 있으므로, 제1 절연층(103)은 다양한 소재를 포함할 수 있다. 보다 구체적으로, 포토 리소그래피 공정이 아닌 스탬핑 공정을 통해, 제1 절연층(103)에 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)을 형성할 수 있으므로, 제1 절연층(103)은 비감광성 소재를 포함할 수 있다. 이에 따라, 제1 절연층(103)의 소재의 선택의 폭이 넓어질 수 있고, 반도체 패키지(100)의 제조 비용이 절감될 수 있다.
도 15는 본 개시의 일 실시예에 따른 제1 비아 홀(H1)을 식각하는 단계(S204)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제1 비아 홀(H1)을 식각하는 단계(S204)를 포함할 수 있다. 보다 구체적으로, 제1 비아 홀(H1)을 식각하는 단계(S204)는 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하는 단계일 수 있다. 제1 비아 홀(H1)을 식각하는 단계(S203)는 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하여 칩 패드(102)를 노출시키는 단계를 포함할 수 있다.
제1 비아 홀(H1)을 식각하는 단계(S204)는 건식 식각 또는 습식 식각을 통해 제1 비아 홀(H1)을 식각하는 단계를 포함할 수 있다.
예시적인 실시예로, 제1 비아 홀(H1)을 식각하는 단계(S203)는 플라즈마를 이용하여 제1 비아 홀(H1)을 식각하는 단계일 숭 있다. 보다 구체적으로, 상기 플라즈마 식각 공정은 진공 챔버에 공정 가스를 주입한 후, 상기 공정 가스에 전기 에너지를 공급하는 단계를 포함할 수 있다. 상기 공급된 전기에너지에 의해 상기 공정 가스는 플라즈마 상태가 될 수 있다. 상기 플라즈마 상태에서 해리된 공정 가스의 반응성 원자들은 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각할 수 있고, 칩 패드(102)를 외부에 노출시킬 수 있다.
제1 비아 홀(H1)을 식각하는 단계(S204)는 초음파 세정 공정에 의해 제1 비아 홀(H1)을 세정하는 단계를 선택적으로 포함할 수 있다. 또한, 상기 초음파 클리닝 공정은 전술한 상기 플라즈마 식각 공정 이후에 수행될 수 있다.
초음파 세정 공정은 전술한 상기 플라즈마 식각 공정 이후에 제1 비아 홀(H1)의 최하부에 남아있는 제1 절연층(103)에 고주파의 진동에너지를 가하여, 제1 비아 홀(H1)의 상부의 제1 절연층(103)을 제거하여 칩 패드(102)를 외부에 노출 시키는 단계를 포함할 수 있다.
상기 플라즈마 식각 공정을 통해 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)이 식각되어 칩 패드(102)가 충분히 노출된 경우, 본 개시의 제1 비아 홀(H1)을 식각하는 단계(S203)는 전술한 초음파 세정 공정을 생략할 수도 있다.
일 실시예에서, 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)이 형성된 제1 절연층(103)을 경화시키는 단계가 수행될 수 있다. 상기 경화 공정을 통해, 제1 비아 홀(H1) 및 재배선 패턴 홀(P1)은 제1 절연층(103)에 안정적으로 형성될 수 있다.
도 16은 본 개시의 일 실시예에 따른 제1 도전성 비아(104) 및 재배선 패턴(105)을 형성하는 단계(S205)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제1 도전성 비아(104) 및 재배선 패턴(105)을 형성하는 단계(S204)를 포함할 수 있다. 보다 구체적으로, 제1 도전성 비아(104)를 형성하는 단계는 전술한 스탬핑 공정 및 식각 공정에 의해 형성된 제1 비아 홀(H1)을 제1 전도성 소재(M1)로 채우는 단계를 포함할 수 있다. 또한, 재배선 패턴(105)을 형성하는 단계는 전술한 스탬핑 공정으로 형성된 재배선 패턴 홀(P1)을 제1 전도성 소재(M1)로 채우는 단계를 포함할 수 있다. 상기 제1 전도성 소재(M1)는 다양한 금속 소재를 포함할 수 있다. 예를 들어, 상기 제1 전도성 소재(M1)는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다.
제1 도전성 비아(104) 및 재배선 패턴(105)을 형성하는 단계(S204)가 완료될 때, 제1 전도성 소재(M1)는 제1 절연층(103)을 약 1 마이크로미터 내지 약 4 마이크로미터의 두께로 덮을 수 있다.
도 17은 본 개시의 일 실시예에 따른 제1 전도성 소재(M1)를 평탄화하는 단계(S206)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제1 전도성 소재(M1)를 평탄화하는 단계(S206)를 포함할 수 있다. 보다 구체적으로, 제1 전도성 소재(M1)를 평탄화하는 단계(S206)는 전술한 바와 같이 제1 절연층(103) 및 재배선 패턴(105)을 덮는 제1 전도성 소재(M1)의 일부를 제거하여, 재배선 패턴(105) 및 제1 절연층(103)을 외부에 노출시키는 단계를 포함할 수 있다. 예를 들어, 제1 전도성 소재(M1)를 평탄화 하는 단계(S206)는 CMP(chemical mechanical polishing) 공정 및 에치 백(etch-back) 공정 등을 포함할 수 있다.
재배선 패턴(105) 및 제1 절연층(103)이 외부에 노출될 때, 재배선 패턴(105)의 제1 면(105a)과 제1 절연층(103)은 실질적으로 동일한 높이에 있을 수 있다. 또한, 재배선 패턴(105)의 제1 면(105a)에 대향하는 면과 측면들은 제1 절연층(103)에 의해 둘러싸일 수 있다. 재배선 패턴(105)이 제1 절연층(103)의 내부에 매립될 수 있어서, 재배선 패턴(105)은 제1 절연층(103)의 내부에 견고하게 위치할 수 있고, 반도체 패키지(100)의 두께가 얇아질 수 있다.
도 17에 도시된 바와 달리, 재배선 패턴(105)의 제1 면(105a)은 제1 절연층(103)의 외부에 노출된 면보다 반도체 칩(101)에 가까울 수 있다. 다시 말해, 재배선 패턴(105)의 제1 면(105a)은 제1 절연층(103)의 외부에 노출된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 재배선 패턴(105)의 제1 면(105a)과 제1 절연층(103)의 외부에 노출된 면 사이에서 단차가 발생할 수 있다.
도 18은 본 개시의 일 실시예에 따른 제1 절연층(103) 상에 제2 절연층(106)을 형성하는 단계(S207a, S207b)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제1 절연층(103) 상에 제2 절연층(106)을 형성하는 단계(S206)를 포함할 수 있다. 보다 구체적으로, 제2 절연층(106)을 형성하는 단계(S206)는 제1 절연층(103) 상에 제2 절연층(106)을 약 10 마이크로미터 내지 약 100 마이크로미터의 두께로 형성하는 단계일 수 있다.
제1 절연층(103) 및 제2 절연층(106)의 소재는 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 제1 절연층(103) 및 제2 절연층(106)의 소재는 다를 수도 있다.
제2 절연층(106)을 형성하는 단계(S207a)는 제1 절연층(103) 상에 제2 필러(f2)를 포함하는 제2 절연층(106)을 형성하는 단계를 포함할 수 있다.
전술한 바와 같이, 제2 절연층(106)이 제2 필러(f2)를 포함함으로써, 제2 절연층(106)의 유동성이 조절될 수 있다. 제2 절연층(106)의 유동성이 제2 필러(f2)에 의해 조절될 수 있어서, 제1 절연층(103) 상에 소정의 두께 이상의 제2 절연층(106)이 형성될 수 있다. 예를 들어, 제2 절연층(106)이 제2 필러(f2)를 포함할 수 있어서, 제2 절연층(106)은 약 10 마이크로미터 이상의 두께로 제1 절연층(103) 상에 형성될 수 있다.
도 19는 본 개시의 일 실시예에 따른 제1 절연층(103) 상에 제2 절연층(106)을 형성하는 단계(S207b)를 보여주는 도면이다. 제2 절연층(106)을 형성하는 단계(S207b)는 제1 절연층(103) 상에 제2 상부 접착층(106a)을 형성하는 단계, 제2 상부 접착층(106a) 상에 제2 필러(f2)를 포함하는 제2 필러층(106b)을 형성하는 단계, 제2 필러층(106b) 상에 제2 하부 접착층(106c)을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 제2 절연층(106)을 형성하는 단계(S207b)는 제2 상부 접착층(106a), 제2 필러(f2)를 포함하는 제2 필러층(106b), 및 제2 하부 접착층(106c)이 순차적으로 적층된 필름 타입의 제2 절연층(106)을 제1 절연층(103) 상에 부착시키는 단계를 포함할 수도 있다.
제2 절연층(106)이 제2 하부 접착층(106c)을 포함할 수 있어서, 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성하는 단계에서, 제2 필러층(106b)으로부터 제2 필러(f2)의 이탈이 방지될 수 있다.
도 20은 본 개시의 일 실시예에 따른 제2 절연층(106)을 스탬핑하여 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성하는 단계(이하, 제3 스탬핑 공정, S208)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제2 절연층(106)을 스탬핑하여 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성하는 단계를 포함할 수 있다. 제3 스탬핑 공정의 기술적 사상은 전술한 제1 및 제 스탬핑 공정의 기술적 사상과 실질적으로 동일하므로, 자세한 내용은 생략한다.
제3 스탬핑 공정(S208)은 마이크로미터 단위 또는 나노미터 단위의 돌기부(73)를 포함하는 제3 스탬프(70)로 제2 절연층(106)을 가압하여, 제2 절연층(106)에 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성하는 단계를 포함할 수 있다. 예를 들어, 제3 스탬핑 공정(S208)은 제2 절연층(106)에 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 동시에 형성하는 단계를 포함할 수 있다.
제3 스탬프(70)의 돌기부(73)는 제2 비아 홀 돌기부(71) 및 유비엠 돌기부(72)를 포함할 수 있다. 보다 구체적으로, 제2 비아 홀 돌기부(71)는 제2 절연층(106)에 제2 비아 홀(H2)을 형성시킬 수 있고, 유비엠 돌기부(72)는 제2 절연층(106)에 유비엠 패턴 홀(P2)을 형성시킬 수 있다.
제3 스탬핑 공정(S208) 후, 추가적으로 경화 공정이 진행될 수 있다. 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)은 상기 경화 공정을 거쳐 제2 절연층(106)에 안정적으로 형성될 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은 제3 스탬핑 공정(S208)을 통해, 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성할 수 있으므로, 제2 절연층(106)은 다양한 소재를 포함할 수 있다. 보다 구체적으로, 포토 리소그래피 공정이 아닌 제3 스탬핑 공정(S208)을 통해 제2 절연층(106)에 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성할 수 있으므로, 제2 절연층(106)은 감광성 소재뿐만 아니라 비감광성 소재를 포함할 수 있다. 이에 따라, 제2 절연층(106)의 소재의 선택의 폭이 넓어질 수 있고, 반도체 패키지(100)의 제조 비용이 절감될 수 있다.
제2 절연층(106)이 제2 필러(f2)를 포함할 수 있어서, 제2 절연층(106)을 스탬핑하여 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)을 형성하는 단계(S208)가 용이해질 수 있다. 보다 구체적으로, 제2 절연층(106)이 제2 필러(f2)를 포함하여 유동성이 감소될 수 있어서, 제2 절연층(106)을 제3 스탬프(70)로 스탬핑한 후 제3 스탬프(70)를 제2 절연층(106)으로부터 이탈시킬 때, 제2 절연층(106)의 표면이 평탄해질 수 있다. 또한, 제3 스탬프(70)가 이탈된 단계에서, 제2 절연층(106) 상에 형성된 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)의 형상은 각각 제3 스탬프(70)의 제2 비아 홀 돌기부(71) 및 유비엠 돌기부(72)의 형상과 실질적으로 동일할 수 있다. 다시 말해, 제2 절연층(106)이 제2 필러(f2)를 포함하여 유동성이 감소될 수 있어서, 제2 비아 홀(H2) 및 유비엠 패턴 홀(P2)은 제2 절연층(106)이 제2 필러(f2)를 포함하지 않은 경우 보다 정돈된 형상일 수 있다.
도 21은 본 개시의 일 실시예에 따른 제2 비아 홀(H2)을 식각하는 단계(S209)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제2 비아 홀(H2)을 식각하는 단계(S209)를 포함할 수 있다. 보다 구체적으로, 상기 제2 비아 홀(H2)을 식각하는 단계(S209)는 제2 비아 홀(H2)의 최하부에 위치한 제2 절연층(106)을 식각하는 단계일 수 있다. 제2 비아 홀(H2)의 최하부에 위치한 제2 절연층(106)을 식각하여, 재배선 패턴(105)을 외부에 노출시킬 수 있다.
제2 비아 홀(H2)을 식각하는 단계(S209)는 건식 식각 또는 습식 식각으로 제2 비아 홀(H2)을 식각하는 단계를 포함할 수 있다. 예시적인 실시예에서, 제2 비아 홀(H2)을 식각하는 단계는 전술한 플라즈마 식각 공정을 통해 제2 비아 홀(H2)을 식각하는 단계일 수 있다. 또한, 제2 비아 홀(H2)을 식각하는 단계(S209)는 전술한 초음파 세정 공정을 선택적으로 포함할 수도 있다. 상기 플라즈마 식각 공정 및 상기 초음파 세정 공정에 대한 기술적 사상은 전술한 기술적 사상과 실질적으로 동일하므로, 자세한 내용은 생략한다.
도 22는 본 개시의 일 실시예에 따른 제2 도전성 비아(107) 및 유비엠(108)을 형성하는 단계를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제2 도전성 비아(107) 및 유비엠(108)을 형성하는 단계(S210)를 포함할 수 있다. 보다 구체적으로, 제2 도전성 비아(107)를 형성하는 단계는 전술한 제3 스탬핑 공정(S208) 및 식각 공정(S209)에 의해 형성된 제2 비아 홀(H2)을 제2 전도성 소재(M2)로 채우는 단계를 포함할 수 있다. 또한, 유비엠(108)을 형성하는 단계는 전술한 제3 스탬핑 공정(S208)으로 형성된 유비엠 패턴 홀(P2)을 제2 전도성 소재(M2)로 채우는 단계를 포함할 수 있다. 상기 전도성 소재는 다양한 금속 소재를 포함할 수 있다. 예를 들어, 상기 제2 전도성 소재(M2)는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다.
제2 도전성 비아(107) 및 유비엠(108)을 형성하는 단계(S210)가 완료될 때, 제2 전도성 소재(M2)는 제2 절연층(106) 및 유비엠(108)을 약 1 마이크로미터 내지 약 4 마이크로미터 내지의 두께로 덮을 수 있다.
도 23은 본 개시의 일 실시예에 따른 제2 전도성 소재(M2)를 평탄화하는 단계(S211)를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 제2 전도성 소재(M2)를 평탄화하는 단계(S211)를 포함할 수 있다. 보다 구체적으로, 제2 전도성 소재(M2)를 평탄화하는 단계(S211)는 전술한 바와 같이 제2 절연층(106) 및 유비엠(108)을 덮는 제2 전도성 소재(M2)를 일부 제거하여, 유비엠(108) 및 제2 절연층(106)을 외부에 노출시키는 단계를 포함할 수 있다.
제2 절연층(106) 및 유비엠(108)이 외부에 노출될 때, 제2 절연층(106)과 유비엠(108)의 제1 면(108i)은 실질적으로 동일한 레벨에 있을 수 있다. 또한, 유비엠(108)의 제1 면(108i)에 대향하는 면과 측면들은 제2 절연층(106)에 의해 둘러싸일 수 있다. 유비엠(108)이 제2 절연층(106)의 내부에 매립될 수 있어서, 유비엠(108)은 제2 절연층(106)의 내부에 견고하게 위치할 수 있고, 반도체 패키지(100)의 두께가 얇아질 수 있다.
도 23에 도시된 바와 달리, 유비엠(108)의 외부에 노출된 면은 제2 절연층(106)의 외부에 노출된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 유비엠(108)의 외부에 노출된 면과 제2 절연층(106)의 외부에 노출된 면 사이에서 단차가 발생할 수 있다.
도 24는 본 개시의 일 실시예에 따른 외부 연결단자(109)를 탑재하는 단계를 보여주는 도면이다. 본 개시의 반도체 패키지 제조 방법은 외부 연결단자(109)를 탑재하는 단계(S212)를 포함할 수 있다. 보다 구체적으로, 외부 연결단자(109)를 탑재하는 단계(S212)는 유비엠(108) 상에 외부 연결단자(109)를 탑재하여, 유비엠(108)과 외부 연결단자(109)를 전기적으로 연결시키는 단계를 포함할 수 있다.
도 24를 참조할 때, 외부 연결단자(109)를 탑재하는 단계는 외부 연결단자(109)를 유비엠(108)의 제1 면(108i)과 맞닿도록 탑재하는 단계를 포함할 수 있다. 또한, 외부 연결단자(109)를 탑재하는 단계(S212)는 외부 연결단자(109)를 원기둥, 다각 기둥, 다면체 등의 다양한 형상으로 가공하는 공정을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 패키지 제조 방법은 전술한 공정들을 포함하여, 반도체 패키지의 생산 비용을 절감시킬 수 있다.
또한, 본 개시의 실시예들에 따른 반도체 패키지 제조 방법은 전술한 공정들을 포함하여, 얇고 가벼우면서도 내구성이 뛰어난 반도체 패키지를 생산할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (21)

  1. 제1 면에 칩 패드가 형성된 반도체 칩;
    상기 반도체 칩의 상기 제1 면 상에 있고, 제1 필러를 포함하는 제1 절연층;
    상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아; 및
    상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립된 재배선 패턴;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 절연층 상에서 상기 재배선 패턴과 맞닿고, 제2 필러를 포함하는 제2 절연층;
    상기 재배선 패턴과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아;
    상기 제2 도전성 비아와 전기적으로 연결되고, 상기 제2 절연층에 매립된 유비엠; 및
    상기 유비엠과 전기적으로 연결되는 외부 연결단자;
    를 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 필러 및 상기 제2 필러는,
    실리카 및 알루미나 중 적어도 어느 하나를 포함하고,
    0.1 마이크로미터 내지 10 마이크로미터의 크기인 것을 특징으로 하는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 제1 절연층의 상기 제1 필러의 혼합 비율은,
    상기 제2 절연층의 상기 제2 필러의 혼합 비율과 다른 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 절연층의 상기 제1 필러의 혼합 비율은,
    상기 제2 절연층의 상기 제2 필러의 혼합 비율보다 낮은 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 필러는,
    상기 제1 도전성 비아 및 상기 재배선 패턴과 인접한 상기 제1 절연층의 영역에서 높은 밀집도를 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제2 항에 있어서,
    상기 제1 절연층은,
    상기 반도체 칩 상의 제1 상부 접착층; 및
    상기 제1 상부 접착층 상에 있고, 상기 제1 필러를 포함하는 제1 필러층;
    을 포함하고,
    상기 제2 절연층은,
    상기 제1 필러층 상의 제2 상부 접착층; 및
    상기 제2 상부 접착층 상에 있고, 상기 제2 필러를 포함하는 제2 필러층;
    을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 절연층은,
    상기 제1 필러층 및 상기 제2 상부 접착층 사이에 개재된 제1 하부 접착층;
    을 더 포함하고,
    상기 제2 절연층은,
    상기 제2 필러층 상의 제2 하부 접착층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 재배선 패턴은,
    상기 반도체 칩에 가까울수록 단면적이 좁아지는 테이퍼 형상인 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 도전성 비아 및 상기 재배선 패턴의 두께의 합은,
    상기 제1 절연층의 두께와 동일한 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,상기 재배선 패턴의 하면은,
    상기 제1 절연층의 상면보다 상기 반도체 칩에 수직 방향으로 가까운 것을 특징으로 하는 반도체 패키지.
  12. 제1 면에 칩 패드가 형성된 반도체 칩;
    상기 반도체 칩의 상기 제1 면 상의 제1 절연층;
    상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아;
    상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립된 재배선 패턴;
    상기 제1 절연층 상에서 상기 재배선 패턴과 맞닿는 제2 절연층;
    상기 재배선 패턴과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아;
    상기 제2 도전성 비아와 전기적으로 연결되고, 상기 제2 절연층에 매립된 유비엠; 및
    상기 유비엠과 전기적으로 연결되는 외부 연결단자;를 포함하고,
    상기 재배선 패턴은,
    상기 반도체 칩에 가까울수록 단면적이 좁아지는 테이퍼(tapered) 형상인 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 재배선 패턴의 단면은,
    삼각형, 사다리꼴, 계단 형상, 반원 중 적어도 어느 하나인 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제1 절연층은 제1 필러를 포함하고,
    상기 제2 절연층은 제2 필러를 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 칩 패드가 형성된 반도체 칩의 제1 면 상에 제1 필러를 포함하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 스탬핑 하여 제1 비아 홀 및 재배선 패턴 홀을 형성하는 단계;
    상기 제1 비아 홀 및 상기 재배선 패턴 홀을 제1 전도성 소재로 채워 제1 도전성 비아 및 재배선 패턴을 형성하는 단계;
    상기 제1 절연층 상에 제2 필러를 포함하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 스탬핑하여 제2 비아 홀 및 유비엠 패턴을 형성하는 단계; 및
    상기 제2 비아 홀 및 상기 유비엠 패턴을 제2 전도성 소재로 채워 제2 도전성 비아 및 유비엠을 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 절연층을 형성하는 단계는,
    상기 반도체 칩의 상기 제1 면 상에 제1 상부 접착층을 형성하는 단계;
    상기 제1 상부 접착층 상에 상기 제1 필러를 포함하는 제1 필러층을 형성하는 단계; 및
    상기 제1 필러층 상에 제1 하부 접착층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 절연층을 형성하는 단계는,
    제1 상부 접착층, 상기 제1 필러를 포함하는 제1 필러층, 및 제1 하부 접착층이 순차적으로 적층된 필름(film) 타입의 상기 제1 절연층을 상기 반도체 칩의 상기 제1 면 상에 부착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 제15 항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제1 절연층 상에 제2 상부 접착층을 형성하는 단계;
    상기 제2 상부 접착층 상에 상기 제2 필러를 포함하는 제2 필러층을 형성하는 단계; 및
    상기 제2 필러층 상에 제2 하부 접착층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  19. 제15 항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    제2 상부 접착층, 상기 제2 필러를 포함하는 제2 필러층, 및 제2 하부 접착층이 순차적으로 적층된 필름 타입의 상기 제2 절연층을 상기 제1 절연층 상에 부착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  20. 제15 항에 있어서,
    상기 재배선 패턴 홀을 형성하는 단계는,
    상기 제1 절연층을 스탬핑하여 상기 반도체 칩의 상기 제1 면에 가까울수록 단면적이 좁아지는 테이퍼 형상의 상기 재배선 패턴 홀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  21. 제20 항에 있어서,
    상기 재배선 패턴 홀을 형성하는 단계는,
    삼각형, 사다리꼴, 계단 형상, 반원 중 적어도 어느 하나의 형상으로 상기 재배선 패턴 홀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
KR1020190152232A 2019-02-27 2019-11-25 반도체 패키지 및 반도체 패키지 제조 방법 KR102294984B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/792,518 US20200273830A1 (en) 2019-02-27 2020-02-17 Semiconductor device and method for manufacturing the same
TW109106030A TWI750598B (zh) 2019-02-27 2020-02-25 半導體封裝件及製造半導體封裝件的方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020190023289 2019-02-27
KR20190023289 2019-02-27
KR1020190074125 2019-06-21
KR20190074125 2019-06-21

Publications (2)

Publication Number Publication Date
KR20200104782A true KR20200104782A (ko) 2020-09-04
KR102294984B1 KR102294984B1 (ko) 2021-08-30

Family

ID=72470877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190152232A KR102294984B1 (ko) 2019-02-27 2019-11-25 반도체 패키지 및 반도체 패키지 제조 방법

Country Status (1)

Country Link
KR (1) KR102294984B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080056016A (ko) * 2005-10-14 2008-06-19 가부시키가이샤후지쿠라 프린트 배선 기판 및 프린트 배선 기판의 제조 방법
JP2010062178A (ja) * 2008-09-01 2010-03-18 Toyota Motor Corp 半導体装置
JP2017183649A (ja) * 2016-03-31 2017-10-05 大日本印刷株式会社 電子デバイス及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080056016A (ko) * 2005-10-14 2008-06-19 가부시키가이샤후지쿠라 프린트 배선 기판 및 프린트 배선 기판의 제조 방법
JP2010062178A (ja) * 2008-09-01 2010-03-18 Toyota Motor Corp 半導体装置
JP2017183649A (ja) * 2016-03-31 2017-10-05 大日本印刷株式会社 電子デバイス及びその製造方法

Also Published As

Publication number Publication date
KR102294984B1 (ko) 2021-08-30

Similar Documents

Publication Publication Date Title
US10483211B2 (en) Fan-out package structure and method for forming the same
TWI587467B (zh) 半導體封裝結構及形成該半導體封裝結構的方法
KR101884971B1 (ko) 더미 다이들을 갖는 팬-아웃 적층 시스템 인 패키지(ｓｉｐ) 및 그 제조 방법
KR101366461B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2015534287A (ja) 半導体デバイス及びその製造方法
KR20200061228A (ko) 반도체 패키지
TW201813008A (zh) 半導體封裝及其製造方法
JP2012501077A (ja) チップ・パッケージ相互作用安定性を高めるための応力緩和ギャップを含む半導体デバイス。
CN214672598U (zh) 三维半导体装置结构和三维半导体装置
TW202205594A (zh) 半導體封裝
US20220336329A1 (en) Package structure and method of fabricating the same
US20230053721A1 (en) Bonding structure and manufacturing method therefor
KR20210007457A (ko) 반도체 패키지
US20140264917A1 (en) A Semiconductor Device with a Through-Silicon Via and a Method for Making the Same
TW202230711A (zh) 半導體封裝
TW201631720A (zh) 晶片封裝體及其製造方法
US20210020505A1 (en) Method of manufacturing a semiconductor package
TWI750598B (zh) 半導體封裝件及製造半導體封裝件的方法
KR102294984B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
TWI431750B (zh) 半導體裝置及其製造方法
TWI758151B (zh) 半導體封裝結構
KR102251280B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
CN117121182A (zh) 具有减薄的表面的嵌入式桥架构
CN221102061U (zh) 封装体
CN220829951U (zh) 半导体封装

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant