KR20200061228A - 반도체 패키지 - Google Patents

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KR20200061228A
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 재배선이 형성되는 재배선 영역, 재배선과 연결되는 수직 비아, 및 재배선 영역의 상면으로부터 리세스되는 리세스 영역을 가지는 확장 영역과, 리세스 영역에 배치되며, 기판, 기판의 상면에 배치되는 상면 패드, 및 기판을 관통하여 상면 패드와 연결되는 관통 전극을 가지는 인터포저와, 상면 패드 및 재배선 영역의 상면에서 노출되는 수직 비아 각각과 접속하는 연결 단자를 가지며, 확장 영역의 상부 및 인터포저의 상부에 걸쳐서 실장되고, 서로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 평면에서 보았을 때, 인터포저는 제1 반도체 칩 및 제2 반도체 칩 각각의 일부분과 오버랩되도록 배치된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는, 재배선(redistribution layer)을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 전자 제품 시장은 휴대 전자 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 휴대 전자 장치에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 반도체 패키지의 전체적인 두께는 감소하고 있으나, 메모리의 용량 증가에 대한 요구는 계속하여 늘어나고 있다. 따라서, 한정적인 반도체 패키지의 구조 내에 반도체 칩을 효율적으로 배치하기 위하여 웨이퍼 레벨 패키지(Wafer Level Package)가 적용되고 있는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 재배선(redistribution layer)을 포함하는 반도체 패키지에서, 복수의 반도체 칩 사이의 상호 연결의 신뢰성을 가지는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 재배선이 형성되는 재배선 영역, 상기 재배선과 연결되는 수직 비아, 및 상기 재배선 영역의 상면으로부터 리세스되는 리세스 영역을 가지는 확장 영역; 상기 리세스 영역에 배치되며, 기판, 상기 기판의 상면에 배치되는 상면 패드, 및 상기 기판을 관통하여 상기 상면 패드와 연결되는 관통 전극을 가지는 인터포저; 및 상기 상면 패드 및 상기 재배선 영역의 상면에서 노출되는 상기 수직 비아 각각과 접속하는 연결 단자를 가지며, 상기 확장 영역의 상부 및 상기 인터포저의 상부에 걸쳐서 실장되고, 서로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩;을 포함하고, 평면에서 보았을 때, 상기 인터포저는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 일부분과 오버랩되도록 배치된다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 제1 재배선이 형성되는 제1 재배선 영역 및 상기 제1 재배선 영역의 상면에 배치되며 상기 제1 재배선과 연결되는 연결 패드를 가지는 제1 확장 영역; 상기 제1 확장 영역의 하부에 배치되며, 제2 재배선이 형성되는 제2 재배선 영역, 상기 제1 재배선과 상기 제2 재배선을 연결하는 수직 비아, 및 상기 제2 재배선 영역의 상면으로부터 리세스되는 리세스 영역을 가지는 제2 확장 영역; 상기 리세스 영역에 배치되며, 기판, 상기 기판의 상면에 배치되는 상면 패드, 및 상기 기판을 관통하여 상기 상면 패드와 연결되는 관통 전극을 가지는 인터포저; 및 상기 연결 패드와 접속하는 연결 단자를 가지며, 상기 제1 확장 영역의 상부에 서로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩;을 포함하고, 평면에서 보았을 때, 상기 인터포저는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 일부분과 오버랩되도록 배치된다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 재배선이 형성되는 재배선 영역, 상기 재배선과 연결되는 수직 비아, 및 상기 재배선 영역의 상면으로부터 리세스되는 복수의 리세스 영역을 가지는 확장 영역; 상기 복수의 리세스 영역에 배치되고, 기판, 상기 기판의 상면에 배치되는 상면 패드, 및 상기 기판을 관통하여 상기 상면 패드와 연결되는 관통 전극을 가지는 복수의 인터포저; 및 상기 상면 패드 및 상기 재배선 영역의 상면에서 노출되는 상기 수직 비아 각각과 접속하는 연결 단자를 가지며, 상기 확장 영역의 상부 및 상기 복수의 인터포저의 상부에 걸쳐서 실장되고, 서로 이격되어 배치되는 복수의 반도체 칩;을 포함하고, 평면에서 보았을 때, 상기 인터포저는 상기 복수의 반도체 칩 중 적어도 두 개의 일부분과 오버랩되도록 배치된다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FO-WLP)에서, 고밀도 접속 단자(High Density Interconnect, HDI)가 요구되는 영역에는 관통 전극을 포함하는 인터포저(Interposer)를 배치하고, 고밀도 접속 단자가 요구되지 않는 나머지 영역에는 재배선(redistribution layer)을 이용함으로써, 대면적의 인터포저를 사용하지 않을 수 있으므로 노광 면적의 기술적 한계를 극복할 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 2a 내지 도 5b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 7a 내지 도 7j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 8은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 반도체 모듈을 나타내는 평면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(10)를 나타내는 도면들이다. 구체적으로, 도 1a는 반도체 패키지(10)의 제1 방향(X)에 따른 측단면도이고, 도 1b는 반도체 패키지(10)의 평면도이다. 또한, 도 1b에서 설명의 편의를 위하여, 몰딩부(400)는 삭제하였고, 제1 및 제2 반도체 칩(310, 320)은 파선으로 도시하였다.
도 1a 및 도 1b를 같이 참조하면, 관통 전극(120)을 포함하는 인터포저(100), 재배선(230)이 형성되는 재배선 영역(200L)과 리세스 영역(200R)을 가지는 확장 영역(200), 및 상기 확장 영역(200)의 상부와 상기 인터포저(100)의 상부에 걸쳐서 실장되고 서로 이격되어 배치되는 제1 및 제2 반도체 칩(310, 320)을 포함하는 반도체 패키지(10)를 나타낸다.
인터포저(100)는 베이스 기판(110) 및 상기 베이스 기판(110)에 형성된 도전성 구조체를 포함할 수 있다. 상기 베이스 기판(110)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함하는 실리콘 웨이퍼(Si Wafer)일 수 있다. 상기 도전성 구조체는, 베이스 기판(110)의 상면에 형성되고 제1 및 제2 반도체 칩(310, 320)과 전기적으로 연결되는 상면 패드(130), 베이스 기판(110)의 몸체부에 형성되고 상기 상면 패드(130)와 연결되는 관통 전극(120), 및 베이스 기판(110)의 하면에 형성되고 상기 관통 전극(120)과 연결되는 하면 패드(140)를 포함할 수 있다. 여기서, 상기 하면 패드(140)는 재배선 영역(200L)의 수직 비아(220)를 통하여 재배선(230)과 전기적으로 연결될 수 있다. 다시 말해, 상기 관통 전극(120)은 상기 인터포저(100)의 하부에 배치되는 상기 재배선(230)과 상기 수직 비아(220)를 통하여 직접 연결될 수 있다.
일부 실시예들에서, 상기 인터포저(100)는 회로 영역(미도시)을 더 포함할 수 있고, 상기 회로 영역에는 제1 및 제2 반도체 칩(310, 320)의 캐패시턴스 로딩(capacitance loading)을 제어할 수 있는 버퍼 회로가 형성될 수 있다. 다른 실시예들에서, 상기 회로 영역에는 트랜지스터, 다이오드, 캐패시터, 및 저항체 중에서 선택된 적어도 하나를 포함하는 반도체 집적 회로가 형성될 수 있다. 경우에 따라, 상기 회로 영역은 존재하지 않을 수 있다.
또한, 상기 인터포저(100)는 제1 및 제2 반도체 칩(310, 320) 각각과 오버랩되도록 제1 및 제2 반도체 칩(310, 320) 사이 영역의 하부에 배치될 수 있다. 즉, 평면에서 보았을 때, 상기 인터포저(100)의 일부는 제1 반도체 칩(310)과 오버랩되도록 배치되고, 상기 인터포저(100)의 다른 일부는 제2 반도체 칩(320)과 오버랩되도록 배치될 수 있다.
일반적인 반도체 패키지는, 반도체 칩들의 소형화 또는 입/출력을 위한 신호 단자의 개수가 증가할 경우, 모든 신호 단자를 반도체 칩들의 주면 내에 수용하기 어렵다. 따라서, 일반적인 반도체 패키지는, 재배선을 상기 반도체 칩들의 주면 외부까지 연장하여 상기 신호 단자가 배치되는 영역을 확장할 수 있다. 즉, 일반적인 반도체 패키지에, 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FO-WLP) 또는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FO-PLP)(이하, FO-WLP로 통칭) 구조가 적용되고 있는 추세이다.
이러한 FO-WLP 구조를 가지는 일반적인 반도체 패키지와 달리, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 제1 및 제2 반도체 칩(310, 320)의 하부에 제1 및 제2 반도체 칩(310, 320) 각각과 부분적으로 오버랩되는 인터포저(100) 및 재배선 영역(200L)을 모두 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)는 FO-WLP 구조 중에서, 특히, 재배선 영역(200L)을 먼저 형성하고, 형성된 재배선 영역(200L) 상에 제1 및 제2 반도체 칩(310, 320)을 나중에 실장하는 칩 라스트(Chip-Last) 방식으로 구현될 수 있다.
재배선 영역(200L)은 재배선(230), 상기 재배선(230)을 수직으로 연결하는 수직 비아(220), 상기 재배선(230)과 상기 수직 비아(220)의 주변을 둘러싸는 절연 물질인 층간 절연막(210)으로 구성될 수 있다. 구조적으로, 상기 재배선 영역(200L)의 상면으로 노출되는 상기 수직 비아(220)의 최상면, 상기 층간 절연막(210)의 최상면, 상기 인터포저(100)의 최상면은 실질적으로 동일 평면(coplanar)에 위치할 수 있다.
상기 수직 비아(220)는 상기 제1 및 제2 반도체 칩(310, 320)에서 수직 방향으로 멀어질수록 폭이 넓어지는 사다리꼴 수직 단면 형상을 가질 수 있다. 다시 말해, 상기 수직 비아(220)는 상면의 폭(220W1)이 하면의 폭(220W2)보다 좁은 테이퍼진(tapered) 측벽을 가질 수 있다.
리세스 영역(200R)은 상기 인터포저(100)가 배치되는 영역을 지칭할 수 있다. 상기 확장 영역(200)의 관점에서는 상기 리세스 영역(200R)은 상기 재배선 영역(200L)의 상면으로부터 리세스되는 공간으로 정의될 수 있으나, 상기 인터포저(100)의 관점에서는 상기 리세스 영역(200R)은 상기 인터포저(100)를 둘러싸는 공간으로 정의될 수 있다. 따라서, 상기 리세스 영역(200R)의 깊이는 상기 인터포저(100)의 두께와 실질적으로 동일할 수 있다.
또한, 상기 리세스 영역(200R)은 제1 및 제2 반도체 칩(310, 320) 각각과 오버랩되도록 제1 및 제2 반도체 칩(310, 320) 사이 영역의 하부에 배치될 수 있다. 즉, 평면에서 보았을 때, 상기 리세스 영역(200R)의 일부는 제1 반도체 칩(310)과 오버랩되도록 배치되고, 상기 리세스 영역(200R)의 다른 일부는 제2 반도체 칩(320)과 오버랩되도록 배치될 수 있다.
제1 반도체 칩(310)은 단일의 로직 칩으로서, 예를 들어, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 반도체 칩(310)은 서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판(311) 및 상기 반도체 기판(311)의 하면에 제1 칩 패드(313)를 포함할 수 있다. 상기 제1 칩 패드(313)는 배선 구조(미도시)를 통하여 제1 반도체 칩(310)의 로직 소자(미도시)와 연결될 수 있다.
상기 제1 칩 패드(313) 중 일부는 인터포저(100)의 상면에 배치되는 상면 패드(130)와 제1 접속 단자(315)를 통하여 직접 연결될 수 있다. 상기 제1 칩 패드(313) 및 상기 상면 패드(130)는 제1 반도체 칩(310) 및 인터포저(100)의 입/출력 데이터 신호 전송을 위한 터미널로 이용될 수 있다. 상기 제1 칩 패드(313) 및 상기 상면 패드(130)의 개수 및 배치는 예시적으로 도시되었다.
상기 제1 칩 패드(313) 중 다른 일부는 확장 영역(200)의 수직 비아(220)와 제1 접속 단자(315)를 통하여 직접 연결될 수 있다. 상기 제1 칩 패드(313) 및 상기 수직 비아(220)는 제1 반도체 칩(310)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다. 상기 제1 칩 패드(313) 및 상기 수직 비아(220)의 개수 및 배치는 예시적으로 도시되었다.
제2 반도체 칩(320)은 고대역폭 메모리(high bandwidth memory) 칩을 포함할 수 있다. 일부 실시예들에서, 제2 반도체 칩(320)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)일 수 있다.
상기 제2 반도체 칩(320)은 상호 간에 데이터 병합이 가능한 복수의 메모리 칩을 포함하는 메모리 칩 세트로 구성될 수 있다. 상기 제2 반도체 칩(320)을 구성하는 각각의 메모리 칩은 서로 대향하는 활성면 및 비활성면을 가지는 반도체 기판(321), 상기 활성면에 형성되는 메모리 소자(미도시), 및 상기 반도체 기판(321)을 관통하는 TSV(Through Silicon Via)(323)를 포함할 수 있다.
상기 제2 반도체 칩(320)은 하면에 TSV(323)와 연결되는 제2 칩 패드(미도시)를 포함할 수 있다. 상기 제2 반도체 칩(320)은 상기 제2 칩 패드를 통하여 제2 접속 단자(325)와 연결될 수 있다.
상기 TSV(323) 중 일부는 인터포저(100)의 상면에 배치되는 상면 패드(130)와 제2 접속 단자(325)를 통하여 직접 연결될 수 있다. 상기 TSV(323) 및 상기 상면 패드(130)는 제2 반도체 칩(320) 및 인터포저(100)의 입/출력 데이터 신호 전송을 위한 터미널로 이용될 수 있다. 상기 TSV(323) 및 상기 상면 패드(130)의 개수 및 배치는 예시적으로 도시되었다.
상기 TSV(323) 중 다른 일부는 확장 영역(200)의 수직 비아(220)와 제2 접속 단자(325)를 통하여 연결될 수 있다. 상기 TSV(323) 및 상기 수직 비아(220)는 제2 반도체 칩(320)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다. 상기 TSV(323) 및 상기 수직 비아(220)의 개수 및 배치는 예시적으로 도시되었다.
다수의 개별 반도체 칩들을 하나의 패키지로 집적하는 시스템 인 패키지(System in Package)에서, 제2 반도체 칩(320)을 구성하는 메모리 칩의 개수는 반도체 패키지(10)의 용도에 따라 다를 수 있다. 즉, 제2 반도체 칩(320)을 구성하는 메모리 칩의 개수가 도면에 도시된 개수로 한정되는 것은 아니다.
제2 반도체 칩(320)을 구성하는 메모리 칩은 각각 접착 부재(미도시)를 통하여 서로 간에 접착되어 적층될 수 있다. 상기 접착 부재는 다이 어태치 필름(Die Attach Film)일 수 있다. 다이 어태치 필름은 무기질 접착제와 고분자 접착제로 구분될 수 있다. 또한, 이 두 가지 성분을 혼합시켜 만든 하이브리드 형도 있다.
반도체 패키지(10)를 평면에서 보았을 때, 상기 인터포저(100)의 평면적은 상기 제1 및 제2 반도체 칩(310, 320) 각각의 평면적 보다 작을 수 있다. 또한, 상기 상면 패드(130)의 최소 피치(minimum pitch)(130P)는 상기 재배선 영역(200L)의 상면에서 노출되는 상기 수직 비아(220)의 최소 피치(220P)보다 작을 수 있다.
몰딩부(400)는 제1 및 제2 반도체 칩(310, 320)의 적어도 측면을 밀봉하여, 제1 및 제2 반도체 칩(310, 320)을 외부 환경으로부터 보호하는 역할을 수행할 수 있다.
상기 몰딩부(400)는 주입 공정에 의하여 적절한 양의 몰딩 수지가 인터포저(100) 및 확장 영역(200)의 상면 상에 주입되고, 경화 공정을 통하여 반도체 패키지(10)의 외형을 형성할 수 있다. 일부 실시예들에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다.
상기 몰딩부(400)는 제1 및 제2 반도체 칩(310, 320)을 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 일부 실시예들에서, 상기 몰딩부(400)는 제1 및 제2 반도체 칩(310, 320)의 상면을 감싸도록 형성될 수 있다. 다른 실시예들에서, 상기 몰딩부(400)는 제1 및 제2 반도체 칩(310, 320)의 상면을 외부로 노출시키도록 형성될 수 있다.
상기 몰딩부(400)는 상기 인터포저(100) 및 상기 확장 영역(200)의 상면을 모두 덮으므로, 상기 몰딩부(400)의 너비는 반도체 패키지(10)의 너비와 실질적으로 동일할 수 있다. 또한, 상기 층간 절연막(210)의 측면과 상기 몰딩부(400)의 측면은 실질적으로 동일 평면에 위치할 수 있다.
일반적인 반도체 패키지 구조에서, 로직 칩 및 메모리 칩 각각에 포함되는 모든 칩 패드들은 인터포저 상에 배치되어, 인터포저의 관통 전극을 통하여 입/출력 데이터 신호의 전송, 전원의 공급, 및/또는 접지될 수 있다. 상기 관통 전극은 재배선에 비하여 더욱 미세한 피치로 형성될 수 있으나, 제조 비용이 상대적으로 비싸고, 제조 과정이 상대적으로 복잡할 수 있다.
이와 달리, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 제1 및 제2 반도체 칩(310, 320)의 입/출력 데이터 신호와 같이 상대적으로 고밀도 접속 단자(High Density Interconnect, HDI)를 요구하는 영역은 인터포저(100)의 관통 전극(120)을 통하여 전송하고, 제1 및 제2 반도체 칩(310, 320)의 전원 및/또는 접지와 같이 상대적으로 저밀도 접속 단자를 요구하는 영역은 인터포저(100)의 관통 전극(120)을 거치지 않고, 수직 비아(220) 및 재배선(230)을 통하여 외부 접속 단자(260)와 연결되는 구조를 가질 수 있다.
따라서, 일반적인 반도체 패키지 구조와 같이 반도체 칩들 각각의 모든 칩 패드들이 인터포저의 관통 전극을 통하여 신호를 전송하는 경우에 비해서, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 신호 전송에서 경로가 차지하는 면적을 보다 효율적으로 사용할 수 있다. 또한, 동일한 면적을 가지는 반도체 패키지(10)에서 신호 전송을 위한 전기적 저항이 서로 다른 경로로 분산되어, 반도체 패키지(10)의 성능이 향상될 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, FO-WLP에서, 제1 및 제2 반도체 칩(310, 320)의 고밀도 접속 단자가 요구되는 영역에는 관통 전극(120)을 포함하는 인터포저(100)를 배치하고, 저밀도 접속 단자가 요구되는 나머지 영역에는 재배선(230)을 포함하는 재배선 영역(200L)을 형성함으로써, 대면적 인터포저(100)를 사용하지 않고도 실질적으로 동일한 성능을 구현할 수 있다. 즉, 대면적 인터포저(100)를 생산하기 위한 노광기의 노광 면적에 따른 기술적 한계를 극복할 수 있다. 그러므로 본 발명의 기술적 사상에 따른 반도체 패키지(10)에 따르면, 반도체 패키지 제조의 생산성 및 경제성을 높일 수 있다.
도 2a 내지 도 5b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지(20, 30, 40, 50)를 나타내는 도면들이다.
이하에서 설명하는 반도체 패키지들(20, 30, 40, 50)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여 반도체 패키지(10, 도 1a 참조)와 차이점을 중심으로 설명하도록 한다.
도 2a 및 도 2b를 같이 참조하면, 제1 재배선(231)이 형성되는 제1 재배선 영역(201L)을 가지는 제1 확장 영역(201), 관통 전극(120)을 포함하는 인터포저(100), 제2 재배선(230)이 형성되는 제2 재배선 영역(200L)과 리세스 영역(200R)을 가지는 제2 확장 영역(200), 및 상기 제1 확장 영역(200)의 상부에 실장되고 서로 이격되어 배치되는 제1 및 제2 반도체 칩(310, 320)을 포함하는 반도체 패키지(20)를 나타낸다.
제1 재배선 영역(201L)을 가지는 제1 확장 영역(201)은 절연 물질인 제1 층간 절연막(211)을 포함하고, 도전 물질인 연결 비아(221), 제1 재배선(231), 및 연결 패드(241)를 포함할 수 있다.
제1 확장 영역(201)의 상면 및 하면은 각각 실질적으로 평면일 수 있다. 다시 말해, 제2 확장 영역(200)과 달리, 제1 확장 영역(201)은 리세스 영역을 포함하지 않을 수 있다.
연결 패드(241)는 상기 제1 재배선 영역(201L)의 상면에 형성될 수 있다. 상기 연결 패드(241)는 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 상기 연결 패드(241)는 물리 기상 증착 공정, 화학 기상 증착 공정 등에 의하여 형성될 수 있다.
상기 연결 패드(241)가 형성되는 영역은, 상기 연결 패드(241)가 제1 최소 피치(241P1)로 배치되는 제1 영역(AR1) 및 상기 제1 최소 피치(241P1)보다 큰 제2 최소 피치(241P2)로 배치되는 제2 영역(AR2)으로 구별될 수 있다. 상기 제1 영역(AR1)은 상기 인터포저(100)가 배치되는 영역일 수 있다.
상기 제1 영역(AR1)의 연결 패드(241)는 제1 재배선(231)을 통하여 인터포저(100)의 관통 전극(120)과 전기적으로 연결될 수 있고, 상기 제2 영역(AR2)의 연결 패드(241)는 제1 재배선(231)을 통하여 제2 재배선(230)과 전기적으로 연결될 수 있다.
연결 비아(221)는 제1 재배선(231) 각각을 연결하거나, 상기 연결 패드(241)와 상기 제1 재배선(231)을 연결할 수 있다. 상기 연결 비아(221)는 상기 연결 패드(241)와 동일한 금속으로 형성될 수 있다. 일부 실시예들에서, 상기 연결 비아(221)는 도금 공정으로 형성될 수 있으며, 시드층 상에 금속이 도금될 수 있다.
상기 연결 비아(221)는 상기 제1 및 제2 반도체 칩(310, 320)에서 수직 방향으로 멀어질수록 폭이 넓어지는 사다리꼴 수직 단면 형상을 가질 수 있다. 다시 말해, 상기 연결 비아(221)는 수직 비아(220)와 동일하게, 상면의 폭이 하면의 폭보다 좁은 테이퍼진 측벽을 가질 수 있다.
제1 재배선(231)이 상기 연결 비아(221)와 전기적으로 연결될 수 있다. 상기 제1 재배선(231)은 상기 연결 비아(221)와 동일한 금속으로 형성될 수 있다. 일부 실시예들에서, 상기 연결 비아(221) 및 상기 제1 재배선(231)은 다마신(damascene) 공정 또는 듀얼 다마신 공정을 통하여 동시에 형성될 수 있다. 다른 실시예들에서, 상기 제1 재배선(231)은 리프트 오프(lift-off) 공정을 통하여 형성될 수 있다.
인터포저(100)는 제2 확장 영역(200)의 리세스 영역(200R)에 배치되어, 제1 확장 영역(201) 및 제2 확장 영역(200)에 의하여 둘러싸일 수 있다.
제1 및 제2 반도체 칩(310, 320)은 상기 제1 확장 영역(200)의 상부에 실장되고 서로 이격되어 배치될 수 있다. 즉, 상기 제1 및 제2 반도체 칩(310, 320)은 직접적으로 상기 인터포저(100)와 맞닿지 않을 수 있다.
상기 몰딩부(400)는 제1 확장 영역(201)의 상면을 모두 덮으므로, 상기 몰딩부(400)의 너비는 반도체 패키지(20)의 너비와 실질적으로 동일할 수 있다. 또한, 상기 제1 확장 영역(201)의 측면, 상기 제2 확장 영역(200)의 측면, 및 상기 몰딩부(400)의 측면은 실질적으로 동일 평면에 위치할 수 있다.
도 3a 및 도 3b를 같이 참조하면, 관통 전극(120)을 포함하는 인터포저(100), 재배선 영역(200L)과 리세스 영역(200R)을 가지는 확장 영역(200), 상기 확장 영역(200)의 상부와 상기 인터포저(100)의 상부에 걸쳐서 실장되고 서로 이격되어 배치되는 제1 및 제2 반도체 칩(310, 320), 및 상기 확장 영역(200)의 하부에 배치되는 패키지 기판(500)을 포함하는 반도체 패키지(30)를 나타낸다.
패키지 기판(500)은 상면에 상부 기판 패드(530)를 가질 수 있으며, 패키지 기판(500)의 하면에 하부 기판 패드(540)를 가질 수 있다. 또한, 패키지 기판(500)은 상기 상부 기판 패드(530)와 상기 하부 기판 패드(540)를 전기적으로 연결하는 내부 배선(520)을 가질 수 있다. 상기 패키지 기판(500)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 물론, 상기 패키지 기판(500)이 인쇄회로기판에 한정되는 것은 아니다.
패키지 기판(500)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 몸체부(510)를 가질 수 있다. 또한, 상부 기판 패드(530), 하부 기판 패드(540), 및 내부 배선(520)은 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al), 또는 베릴륨 구리(beryllium copper)로 이루어질 수 있다.
상기 확장 영역(200)과 상기 패키지 기판(500)은 외부 접속 단자(260)를 통하여 서로 접속될 수 있다. 상기 관통 전극(120)은 상기 인터포저(100)의 하부에 위치하는 수직 비아(220) 및 재배선(230)을 통하여 상기 외부 접속 단자(260)와 연결되고, 상기 패키지 기판(500)에 전기적으로 연결될 수 있다.
도 4a 및 도 4b를 같이 참조하면, 관통 전극(121, 122)을 포함하는 복수의 인터포저(101, 102), 재배선 영역(200L)과 복수의 리세스 영역(200R1, 200R2)을 가지는 확장 영역(200), 및 상기 확장 영역(200)의 상부와 상기 복수의 인터포저(101, 102)의 상부에 걸쳐서 실장되고 서로 이격되어 배치되는 복수의 반도체 칩(310, 320, 330)을 포함하는 반도체 패키지(40)를 나타낸다.
복수의 반도체 칩(310, 320, 330)은 예를 들어, 제1 반도체 칩(310), 제2 반도체 칩(320), 및 제3 반도체 칩(330)을 포함할 수 있으나, 복수의 반도체 칩(310, 320, 330)의 개수가 이에 한정되는 것은 아니다. 제2 및 제3 반도체 칩(320, 330)은 제1 반도체 칩(310)의 서로 반대되는 양측에 이웃하여 배치될 수 있으나, 이에 한정되는 것은 아니다. 제3 반도체 칩(330)은 제2 반도체 칩(320)과 실질적으로 동일한 구성을 가질 수 있다. 즉, 상기 제3 반도체 칩(330)은 상호 간에 데이터 병합이 가능한 복수의 메모리 칩을 포함하는 메모리 칩 세트로 구성될 수 있다.
복수의 리세스 영역(200R1, 200R2) 각각의 깊이는 서로 실질적으로 동일하고, 상기 복수의 인터포저(101, 102) 각각의 두께는 서로 실질적으로 동일할 수 있다. 상기 제1 인터포저(101)는 제1 및 제2 반도체 칩(310, 320) 각각과 오버랩되도록 제1 및 제2 반도체 칩(310, 320) 사이 영역의 하부에 배치될 수 있다. 또한, 상기 제2 인터포저(102)는 제1 및 제3 반도체 칩(310, 330) 각각과 오버랩되도록 제1 및 제3 반도체 칩(310, 330) 사이 영역의 하부에 배치될 수 있다.
도 5a 및 도 5b를 같이 참조하면, 관통 전극(121, 122)을 포함하는 복수의 인터포저(101, 102), 재배선 영역(200L)과 복수의 리세스 영역(200R1, 200R2)을 가지는 확장 영역(200), 및 상기 확장 영역(200)의 상부와 상기 복수의 인터포저(101, 102)의 상부에 걸쳐서 실장되고 서로 이격되어 배치되는 복수의 반도체 칩(310, 320, 330, 340, 350, 360)을 포함하는 반도체 패키지(50)를 나타낸다.
반도체 패키지(50)의 제1 방향(X)에 따른 측단면도는 도 4a와 실질적으로 동일하므로, 도 5a에는 제2 방향(Y)에 따른 측단면도를 도시하였다.
복수의 반도체 칩(310, 320, 330, 340, 350, 360)은 예를 들어, 제1 반도체 칩(310), 제2 반도체 칩(320), 제3 반도체 칩(330), 제4 반도체 칩(340), 제5 반도체 칩(350), 및 제6 반도체 칩(360)을 포함할 수 있으나, 복수의 반도체 칩(310, 320, 330, 340, 350, 360)의 개수가 이에 한정되는 것은 아니다. 제2 및 제3 반도체 칩(320, 330)은 제1 반도체 칩(310)의 서로 반대되는 양측에 인접하여 배치될 수 있고, 제5 및 제6 반도체 칩(350, 360)은 제4 반도체 칩(340)의 서로 반대되는 양측에 인접하여 배치될 수 있으나, 이에 한정되는 것은 아니다.
제4 반도체 칩(340)은 제1 반도체 칩(310)과 실질적으로 동일한 구성을 가질 수 있다. 즉, 상기 제4 반도체 칩(340)은 단일의 로직 칩으로 구성될 수 있다. 또한, 제3, 제5, 및 제6 반도체 칩(330, 350, 360)은 제2 반도체 칩(320)과 실질적으로 동일한 구성을 가질 수 있다. 즉, 상기 제3, 제5, 및 제6 반도체 칩(330, 350, 360)은 상호 간에 데이터 병합이 가능한 복수의 메모리 칩을 포함하는 메모리 칩 세트로 구성될 수 있다.
복수의 리세스 영역(200R1, 200R2) 각각의 깊이는 서로 실질적으로 동일하고, 상기 복수의 인터포저(101, 102) 각각의 두께는 서로 실질적으로 동일할 수 있다. 상기 제1 인터포저(101)는 제1, 제2, 제4, 및 제5 반도체 칩(310, 320, 340, 350) 각각과 오버랩되도록 제1, 제2, 제4, 및 제5 반도체 칩(310, 320, 340, 350) 사이 영역의 하부에 배치될 수 있다. 또한, 상기 제2 인터포저(102)는 제1, 제3, 제4, 및 제6 반도체 칩(310, 330, 340, 360) 각각과 오버랩되도록 제1, 제3, 제4, 및 제6 반도체 칩(310, 330, 340, 360) 사이 영역의 하부에 배치될 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법(S10)을 나타내는 블록도이다.
도 6을 참조하면, 반도체 패키지 제조 방법(S10)은 다음과 같은 공정 순서를 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10)은, 제1 캐리어 기판 상에 인터포저를 배치하는 제1 단계(S110), 인터포저를 둘러싸는 확장 영역을 형성하는 제2 단계(S120), 확장 영역의 하부에 제1 캐리어 기판과 대향하여 제2 캐리어 기판을 부착하는 제3 단계(S130), 제1 캐리어 기판을 제거하는 제4 단계(S140), 인터포저의 상부 및 확장 영역의 상부에 걸쳐 제1 반도체 칩 및 제2 반도체 칩을 실장하는 제5 단계(S150), 제1 반도체 칩 및 제2 반도체 칩을 둘러싸는 몰딩부를 형성하는 제6 단계(S160), 및 제2 캐리어 기판을 제거하는 제7 단계(S170)를 포함한다.
상기 제1 내지 제7 단계(S110 내지 S170) 각각에 대한 기술적 특징은 후술하는 도 7a 내지 도 7j를 통하여 상세히 설명하도록 한다.
도 7a 내지 도 7j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지(10)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
이하에서, 상기 제1 캐리어 기판(CS1)과 맞닿는 상기 인터포저(100)의 접촉면을 상면으로 지칭하고, 상기 상면과 대향하는 반대면을 하면으로 지칭한다.
도 7a를 참조하면, 인터포저(100)의 상면에 제1 캐리어 기판(CS1)을 부착할 수 있다.
인터포저(100)는 베이스 기판(110) 및 상기 베이스 기판(110)에 형성된 도전성 구조체를 포함할 수 있다. 상기 베이스 기판(110)은 실리콘 웨이퍼일 수 있다. 상기 도전성 구조체는 베이스 기판(110)의 상면에 형성되는 상면 패드(130), 베이스 기판(110)의 몸체부에 형성되고 상기 상면 패드(130)와 연결되는 관통 전극(120), 및 베이스 기판(110)의 하면에 형성되고 상기 관통 전극(120)과 연결되는 하면 패드(140)를 포함할 수 있다.
제1 캐리어 기판(CS1)은 예를 들어, 유리, 실리콘, 또는 알루미늄 산화물을 포함할 수 있다. 상기 인터포저(100)에 제1 캐리어 기판(CS1)의 부착을 용이하게 하기 위하여, 제1 캐리어 기판(CS1)과 인터포저(100)의 사이에 접착층(미도시)이 형성될 수 있다. 상기 접착층은 소정의 압력에서 용이하게 변형이 가능한 액체 형태 또는 젤 형태일 수 있다.
도 7b를 참조하면, 제1 캐리어 기판(CS1) 상에 인터포저(100)의 주변을 둘러싸고, 인터포저(100)의 하면을 모두 덮는 절연 물질인 층간 절연막(210)을 형성한다.
층간 절연막(210)은 예를 들어, 실리콘산화물, 실리콘질화물, 또는 PID(photo imagable dielectric)와 같은 감광성 절연막으로 이루어질 수 있다. 상기 층간 절연막(210)이 포함하는 리세스 영역(200R)은 상기 인터포저(100)가 배치되는 영역을 지칭할 수 있다.
포토 마스크 패턴(PM)이 상기 층간 절연막(210) 상에 형성될 수 있다. 상기 층간 절연막(210) 상에 포토레지스트를 코팅한 후, 상기 포토레지스트를 노광 및 현상하면, 포토레지스트의 일부만이 남고 나머지는 제거되어 포토 마스크 패턴(PM)이 형성된다.
상기 포토 마스크 패턴(PM)은 일정한 규칙을 가지고 배열된 패턴이거나, 불규칙적으로 배열된 패턴일 수 있다. 또한, 상기 포토 마스크 패턴(PM)의 두께 및 폭을 조절하여 후속 공정에서 수직 비아 홀(210H, 도 7c 참조)의 형상에 영향을 미칠 수 있다.
도 7c를 참조하면, 포토 마스크 패턴(PM, 도 7b 참조)을 식각 마스크로 이용하여, 층간 절연막(210)의 일부를 식각하고, 상기 포토 마스크 패턴(PM)을 애싱 및 스트립 공정으로 제거한다.
상기 식각은 건식 식각일 수 있다. 상기 건식 식각을 통하여, 복수의 수직 비아 홀(210H)을 포함하는 층간 절연막(210)을 형성한다. 건식 식각 공정의 특성상, 상기 수직 비아 홀(210H)은 아래로 갈수록 폭이 좁아지는 테이퍼진 측벽을 가질 수 있다. 다른 실시예들에서, 상기 수직 비아 홀(210H)은 제1 캐리어 기판(CS1)의 상면에 실질적으로 수직인 측벽을 가질 수 있다. 이 경우, 상기 수직 비아 홀(210H)은 직사각형의 단면 형상을 가질 수 있다.
상기 수직 비아 홀(210H)은 제1 캐리어 기판(CS1)의 상면 및 인터포저(100)의 하면 패드(140)를 부분적으로 노출시킨다. 또한, 상기 제1 캐리어 기판(CS1)의 상면의 노출된 부분 및 상기 하면 패드(140)의 노출된 부분을 평면에서 보면 원 형상일 수 있다. 즉, 상기 층간 절연막(210)은 원뿔대 형상의 복수의 수직 비아 홀(210H)을 포함할 수 있다.
도 7d를 참조하면, 수직 비아 홀(210H, 도 7c 참조)에 도전 물질로 수직 비아(220)를 형성하고, 상기 수직 비아(220)의 위에 도전 물질로 재배선(230)을 형성한다.
수직 비아(220)는 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 상기 도전 물질의 매립은 다양한 방식으로 수행될 수 있다. 예를 들어, 전해 도금 공정, 무전해 도금 공정, 물리 기상 증착 공정, 화학 기상 증착 공정 등에 의하여 수행될 수 있다. 일부 실시예들에서, 상기 수직 비아(220)는 도금 공정으로 형성될 수 있으며, 시드층 상에 금속이 도금될 수 있다. 상기 수직 비아(220)와 상기 시드층은 동일한 금속으로 형성될 수 있으며, 예를 들어, 구리(Cu)일 수 있다.
수직 비아(220)는 제1 캐리어 기판(CS1)과 접하는 상면의 폭(220W1)이 재배선(230)과 접하는 하면의 폭(220W2)보다 좁은 테이퍼진 측벽을 가질 수 있다. 이는 수직 비아(220)가, 앞서 건식 식각 공정으로 형성된 상기 수직 비아 홀(210H)의 형상을 따라 형성되기 때문이다.
상기 수직 비아(220) 및 상기 층간 절연막(210) 상에 재배선(230)이 형성될 수 있다. 상기 재배선(230)은 상기 수직 비아(220)와 동일한 금속으로 형성될 수 있다. 상기 재배선(230)은 전기 도금 공정으로 형성될 수 있다.
도 7e를 참조하면, 수직 비아(220) 및 재배선(230)을 복수의 층으로 형성하고, 상기 복수의 층으로 구성되는 수직 비아(220) 및 재배선(230)을 모두 덮으며 복수의 층으로 구성되는 층간 절연막(210)을 형성한다.
일부 실시예들에서, 상기 수직 비아(220) 및 상기 재배선(230)은 다마신 공정 또는 듀얼 다마신 공정을 통하여 동시에 형성될 수 있다. 다른 실시예들에서, 상기 재배선(230)은 리프트 오프 공정을 통하여 형성될 수 있다.
상기 층간 절연막(210)은 앞서 살펴본 바와 같이, 감광성 절연막으로 형성될 수 있다. 상기 감광성 절연막은 하층의 형상을 반영하지 않고 평탄한 상면을 가지도록 형성되는 특징을 가진다. 따라서, 상기 재배선(230)의 형상에 관계없이, 상기 층간 절연막(210)은 평탄한 프로파일을 가질 수 있다.
다른 실시예들에서, 복수의 층으로 구성되는 층간 절연막(210)은 앞서 살펴본 바와 같이, 실리콘산화물 또는 실리콘질화물로 형성될 수 있다. 상기 실리콘 계열의 절연막은 절연 성능이 우수하고, 하층의 형상을 반영하여 형성되는 특징을 가진다. 따라서, 상기 재배선(230)의 형상에 따라, 상기 층간 절연막(210)은 요철 구조의 프로파일을 가질 수 있다. 다만, 설명의 편의를 위하여, 상기 층간 절연막(210)을 평탄면으로 도시하였다.
도 7f를 참조하면, 층간 절연막(210) 상에 패드 절연막(240) 및 접속 패드(250)를 형성하고, 상기 접속 패드(250) 상에 외부 접속 단자(260)를 형성한다.
일부 실시예들에서, 외부 접속 단자(260)는 솔더볼로 형성될 수 있다. 상기 솔더볼은 구형으로 형성되어, 상기 접속 패드(250) 각각에 부착될 수 있다. 다른 실시예들에서, 상기 외부 접속 단자(260)는 상기 접속 패드(250) 상에 솔더 범프로 형성될 수 있다.
상기 접속 패드(250)의 측면은 패드 절연막(240)에 의하여 덮일 수 있다. 다른 실시예들에서, 상기 접속 패드(250)의 측면은 상기 패드 절연막(240)으로 덮이지 않을 수 있다. 다시 말하면, 상기 패드 절연막(240)은 생략될 수 있다.
도 7g를 참조하면, 패드 절연막(240), 접속 패드(250), 및 외부 접속 단자(260)를 모두 캡핑하는 캡핑 부재(CM) 및 제1 캐리어 기판(CS1)과 대향하도록 캡핑 부재(CM) 상에 제2 캐리어 기판(CS2)을 부착할 수 있다.
제1 캐리어 기판(CS1)을 제거하고 후속 공정을 수행하기 위하여, 제2 캐리어 기판(CS2)을 부착할 수 있다. 상기 제2 캐리어 기판(CS2)은 예를 들어, 유리, 실리콘, 또는 알루미늄 산화물을 포함할 수 있다. 상기 제2 캐리어 기판(CS2)의 부착을 용이하게 하기 위하여, 상기 캡핑 부재(CM)는 접착력을 가질 수 있다.
일부 실시예들에서, 상기 제2 캐리어 기판(CS2)과 상기 캡핑 부재(CM)가 결합된 형태의 결합 구조물을 먼저 준비하고, 상기 결합 구조물을 패드 절연막(240), 접속 패드(250), 및 외부 접속 단자(260)가 형성된 부분에 압력을 가하여 부착할 수 있다.
도 7h를 참조하면, 제1 캐리어 기판(CS1, 도 7g 참조)을 분리/제거하기 위하여 상기 제1 캐리어 기판(CS1)에 레이저를 조사할 수 있다.
상기 레이저의 조사에 의하여 레이저 반응층(미도시)과 상기 제1 캐리어 기판(CS1) 사이의 결합력이 약화될 수 있다. 일부 실시예들에서, 상기 레이저의 조사에 의하여 상기 레이저 반응층이 제거될 수 있다. 이 후, 식각제를 이용하여 잔여 레이저 반응층을 제거할 수 있다. 상기 잔여 레이저 반응층의 제거는 습식 식각 또는 건식 식각에 의하여 수행될 수 있다.
상기 제1 캐리어 기판(CS1)을 제거한 후, 구조적으로, 상기 재배선 영역(200L)의 상면으로 노출되는 상기 수직 비아(220)의 최상면, 상기 층간 절연막(210)의 최상면, 상기 인터포저(100)의 최상면은 실질적으로 동일 평면에 위치할 수 있다.
상기 제1 캐리어 기판(CS1)을 제거한 후, 제2 캐리어 기판(CS2)이 아래에 위치하도록, 제2 캐리어 기판(CS2)을 뒤집어 후속 공정을 진행할 수 있다.
도 7i를 참조하면, 상기 재배선 영역(200L)의 상면으로 노출되는 수직 비아(220) 및 인터포저(100)의 상면 패드(130)와 각각 전기적으로 연결되는 제1 및 제2 접속 단자(315, 325)를 형성하고, 상기 제1 접속 단자(315) 상에 제1 반도체 칩(310)을 실장하고, 상기 제2 접속 단자(325) 상에 제2 반도체 칩(320)을 각각 실장할 수 있다.
상기 제1 반도체 칩(310)은 도전성 접속 패드로서 제1 칩 패드(313)를 포함하고, 상기 제2 반도체 칩(320)은 도전성 접속 패드로서 제2 접속 패드(미도시)를 포함할 수 있다. 상기 제1 및 제2 반도체 칩(310, 320) 각각은 다이싱되어 개별화된 반도체 다이(die)일 수 있고, 또는 반도체 다이가 몰딩된 서브-패키지일 수 있다. 상기 제1 및 제2 반도체 칩(310, 320)은 상기 제1 및 제2 접속 단자(315, 325)와 접촉될 수 있다. 일부 실시예들에서, 상기 제1 및 제2 접속 단자(315, 325)는 솔더볼일 수 있다.
상기 제1 및 제2 반도체 칩(310, 320)은 활성면이 아래를 향하도록 실장되어, 상기 제2 캐리어 기판(CS2)의 상면과 마주보도록 정렬될 수 있으나, 이에 한정되는 것은 아니다.
도 7j를 참조하면, 제1 및 제2 반도체 칩(310, 320)의 측면 및 상면을 감싸는 몰딩부(400)를 형성한다.
상기 몰딩부(440)는 제1 및 제2 반도체 칩(310, 320)을 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 몰딩부(400)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC), 레진(resin) 등으로 이루어질 수 있다. 또한, 몰딩부(400)는 컴프레션 몰딩, 라미네이션(lamination), 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 몰딩부(400)는 제1 및 제2 반도체 칩(310, 320)의 상면을 외부로 노출시킬 수 있도록 상기 제1 및 제2 반도체 칩(310, 320)의 측면만을 감쌀 수 있다.
제1 및 제2 접속 단자(315, 325)와 제1 및 제2 반도체 칩(310, 320)의 연결 과정에서 제1 및 제2 접속 단자(315, 325)와 제1 및 제2 반도체 칩(310, 320) 사이에는 틈이 형성될 수 있다. 이러한 틈은 제1 및 제2 반도체 칩(310, 320)과 제1 및 제2 접속 단자(315, 325)의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 제1 및 제2 언더필(410, 420)을 주입하고 경화할 수 있다.
상기 제1 및 제2 언더필(410, 420)에 의해 제1 및 제2 반도체 칩(310, 320)은 제1 및 제2 접속 단자(315, 325) 상에 더욱 안정적으로 고정되며, 제1 및 제2 반도체 칩(310, 320)과 제1 및 제2 접속 단자(315, 325) 사이의 열팽창 계수 차이에도 불구하고, 제1 및 제2 반도체 칩(310, 320)과 제1 및 제2 접속 단자(315, 325)는 분리되지 않을 수 있다.
일부 실시예들에서, 상기 몰딩부(400)가 제1 및 제2 반도체 칩(310, 320)과 제1 및 제2 접속 단자(315, 325) 사이의 틈으로 직접 충진될 수 있고, 이 경우, 제1 및 제2 언더필(410, 420)은 생략될 수 있다.
다시 도 1a를 참조하면, 상기 캡핑 부재(CM) 및 상기 제2 캐리어 기판(CS2)을 제거하여 본 발명의 기술적 사상에 따른 반도체 패키지(10)를 완성할 수 있다.
상기 제2 캐리어 기판(CS2)을 분리/제거하기 위하여, 상기 제2 캐리어 기판(CS2)에 레이저를 조사할 수 있다. 상기 레이저의 조사에 의하여 상기 캡핑 부재(CM)와 상기 제2 캐리어 기판(CS2) 사이의 결합력이 약화될 수 있다. 이 후, 식각제를 이용하여 잔여 캡핑 부재(CM)를 제거할 수 있다.
도 8은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지의 제조 방법(S20)을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지 제조 방법(S20)은 앞서 도 6에서 설명한 단계를 모두 포함하되, 추가적인 단계가 수행될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S20)은, 제1 캐리어 기판 상에 제1 확장 영역을 형성하는 제1 단계(S210), 제1 확장 영역 상에 인터포저를 배치하는 제2 단계(S220), 인터포저를 둘러싸는 제2 확장 영역을 형성하는 제3 단계(S230), 제2 확장 영역의 하부에 제1 캐리어 기판과 대향하여 제2 캐리어 기판을 부착하는 제4 단계(S240), 제1 캐리어 기판을 제거하는 제5 단계(S250), 제1 확장 영역의 상부에 제1 반도체 칩 및 제2 반도체 칩을 실장하는 제6 단계(S260), 제1 반도체 칩 및 제2 반도체 칩을 둘러싸는 몰딩부를 형성하는 제7 단계(S270), 및 제2 캐리어 기판을 제거하는 제8 단계(S280)를 포함한다.
상기 제4 내지 제8 단계(S240 내지 S280)에 대한 기술적 특징은 전술한 도 7a 내지 도 7j를 통하여 상세히 설명하였다. 따라서, 상기 제1 내지 제3 단계(S210 내지 S230)에 대한 기술적 특징에 대하여 후술하는 도 9a 내지 도 9c를 통하여 설명하도록 한다.
도 9a 내지 도 9c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지(20)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 9a를 참조하면, 인터포저(100, 도 9b 참조)를 부착하기에 앞서, 제1 캐리어 기판(CS1) 상에 제1 재배선 영역(201L)을 가지는 제1 확장 영역(201)을 형성한다.
제1 재배선 영역(201L)은 절연 물질인 제1 층간 절연막(211)을 포함하고, 도전 물질인 연결 비아(221), 제1 재배선(231), 및 연결 패드(241)를 포함할 수 있다.
연결 패드(241)는 상기 제1 캐리어 기판(CS1)의 상면에 맞닿아 형성될 수 있다. 상기 연결 패드(241)는 물리 기상 증착 공정, 화학 기상 증착 공정 등에 의하여 형성될 수 있다. 상기 연결 패드(241)가 형성되는 영역은 제1 최소 피치(241P1)로 배치되는 제1 영역(AR1) 및 상기 제1 최소 피치(241P1)보다 큰 제2 최소 피치(241P2)로 배치되는 제2 영역(AR2)으로 구별될 수 있다. 상기 제1 영역(AR1)은 상기 인터포저(100)가 배치되는 영역일 수 있다.
연결 비아(221)는 제1 재배선(231) 각각을 연결하거나, 상기 연결 패드(241)와 상기 제1 재배선(231)을 연결할 수 있다. 상기 연결 비아(221)는 도금 공정으로 형성될 수 있으며, 시드층 상에 금속이 도금될 수 있다.
제1 재배선(231)은 상기 연결 비아(221)와 전기적으로 연결되도록 형성될 수 있다. 상기 제1 재배선(231)은 상기 연결 비아(221)와 동일한 금속으로 형성될 수 있다. 일부 실시예들에서, 상기 연결 비아(221) 및 상기 제1 재배선(231)은 다마신 공정 또는 듀얼 다마신 공정을 통하여 동시에 형성될 수 있다. 다른 실시예들에서, 상기 제1 재배선(231)은 리프트 오프 공정을 통하여 형성될 수 있다.
제1 층간 절연막(211)은 실리콘산화물, 실리콘질화물, 또는 감광성 절연막으로 이루어질 수 있다. 제1 층간 절연막(211)은 상기 연결 비아(221) 및/또는 상기 제1 재배선(231)의 일부를 노출할 수 있다.
도 9b를 참조하면, 제1 확장 영역(201) 상에 관통 전극(120)을 가지는 인터포저(100)를 배치할 수 있다.
상기 연결 패드(241)가 형성되는 영역은 제1 최소 피치(241P1)로 배치되는 제1 영역(AR1) 및 상기 제1 최소 피치(241P1)보다 큰 제2 최소 피치(241P2)로 배치되는 제2 영역(AR2)으로 구별될 수 있고, 상기 제1 영역(AR1)에 상기 인터포저(100)가 배치될 수 있다.
상기 제1 영역(AR1)의 연결 패드(241)는 제1 재배선(231)을 통하여 인터포저(100)의 관통 전극(120)과 전기적으로 연결될 수 있고, 상기 제2 영역(AR2)의 연결 패드(241)는 제1 재배선(231)을 통하여 제2 재배선(230, 도 9c 참조)과 전기적으로 연결될 수 있다.
도 9c를 참조하면, 제1 확장 영역(200) 및 인터포저(100)를 덮도록 제2 재배선 영역(200L) 및 리세스 영역(200R)을 포함하는 제2 확장 영역(200)을 형성한다.
제2 확장 영역(200)에서, 수직 비아(220) 및 제2 재배선(230)을 복수의 층으로 형성하고, 상기 복수의 층으로 구성되는 수직 비아(220) 및 제2 재배선(230)을 모두 덮으며 복수의 층으로 구성되는 제2 층간 절연막(210)을 형성한다.
제1 캐리어 기판(CS1) 상에서, 인터포저(100)는 제1 확장 영역(201) 및 제2 확장 영역(200)에 의하여 둘러싸이도록 배치될 수 있다.
이 후, 후속 공정으로, 도 7f 내지 도 7j를 참조하여 설명한 공정과 실질적으로 동일한 공정을 수행하여 본 발명의 기술적 사상에 따른 반도체 패키지(20)를 완성할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 반도체 모듈(1000)을 나타내는 평면도이다.
도 10을 참조하면, 반도체 모듈(1000)은 모듈 기판(1010), 상기 모듈 기판(1010) 상에 장착된 제어 칩(1020), 및 상기 모듈 기판(1010) 상에 장착된 복수의 반도체 패키지(1030)를 포함한다.
모듈 기판(1010)의 일측에는 메인 보드의 소켓에 끼워질 수 있는 복수의 입출력 단자(1050)가 배치된다. 상기 복수의 반도체 패키지(1030)는 도 1a 내지 도 5b를 참조하여 설명한 반도체 패키지(10, 20, 30, 40, 50) 중 어느 하나를 포함할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 시스템(1100)을 나타내는 구성도이다.
도 11을 참조하면, 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다.
시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1110)는 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기, 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
메모리(1130)는 제어기(1110)의 동작을 위한 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(1130)는 도 1a 내지 도 5b를 참조하여 설명한 반도체 패키지(10, 20, 30, 40, 50) 중 어느 하나를 포함할 수 있다.
인터페이스(1140)는 상기 시스템(1100)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50: 반도체 패키지
100: 인터포저 120: 관통 전극
200: 확장 영역 230: 재배선
310, 320: 반도체 칩
400: 몰딩부
500: 패키지 기판
S10, S20: 반도체 패키지의 제조 방법

Claims (20)

  1. 재배선이 형성되는 재배선 영역, 상기 재배선과 연결되는 수직 비아, 및 상기 재배선 영역의 상면으로부터 리세스되는 리세스 영역을 가지는 확장 영역;
    상기 리세스 영역에 배치되며, 기판, 상기 기판의 상면에 배치되는 상면 패드, 및 상기 기판을 관통하여 상기 상면 패드와 연결되는 관통 전극을 가지는 인터포저; 및
    상기 상면 패드 및 상기 재배선 영역의 상면에서 노출되는 상기 수직 비아 각각과 접속하는 연결 단자를 가지며, 상기 확장 영역의 상부 및 상기 인터포저의 상부에 걸쳐서 실장되고, 서로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩;을 포함하고,
    평면에서 보았을 때, 상기 인터포저는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 일부분과 오버랩되도록 배치되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 상면 패드의 최소 피치(minimum pitch)는 상기 재배선 영역의 상면에서 노출되는 상기 수직 비아의 최소 피치보다 작은 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 수직 비아는 상기 제1 반도체 칩 및 상기 제2 반도체 칩으로부터 멀어질수록 폭이 점차 넓어지는 테이퍼진(tapered) 형태인 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 인터포저는 웨이퍼 기판으로 형성되고,
    상기 관통 전극은 상기 웨이퍼 기판을 관통하여, 상기 인터포저의 하부에 배치되는 상기 재배선과 상기 수직 비아를 통하여 직접 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 반도체 칩은 단일의 로직 칩으로 구성되고,
    상기 제2 반도체 칩은 상호 간에 데이터 병합이 가능한 메모리 칩 세트로 구성되는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 인터포저를 통하여 상호 간에 데이터 신호를 전송하고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은 상기 수직 비아 및 상기 재배선을 통하여 전원을 공급받거나 접지되는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 재배선 및 상기 수직 비아를 둘러싸는 층간 절연막; 및
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 적어도 측면과 상기 확장 영역의 상면을 감싸는 몰딩부;를 포함하고,
    상기 층간 절연막의 측면과 상기 몰딩부의 측면은 실질적으로 동일 평면에 위치하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 재배선 영역의 상면으로 노출되는 상기 수직 비아의 최상면, 상기 층간 절연막의 최상면, 상기 인터포저의 최상면은 실질적으로 동일 평면에 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 확장 영역의 하부에 배치되고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 실장되는 인쇄 회로 기판; 및
    상기 확장 영역 및 상기 인쇄 회로 기판의 사이에 배치되고, 상기 수직 비아와 연결되는 외부 접속 단자;를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 관통 전극은 상기 인터포저의 하부에 배치되는 상기 수직 비아 및 상기 재배선을 통하여 상기 외부 접속 단자와 직접 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 제1 재배선이 형성되는 제1 재배선 영역 및 상기 제1 재배선 영역의 상면에 배치되며 상기 제1 재배선과 연결되는 연결 패드를 가지는 제1 확장 영역;
    상기 제1 확장 영역의 하부에 배치되며, 제2 재배선이 형성되는 제2 재배선 영역, 상기 제1 재배선과 상기 제2 재배선을 연결하는 수직 비아, 및 상기 제2 재배선 영역의 상면으로부터 리세스되는 리세스 영역을 가지는 제2 확장 영역;
    상기 리세스 영역에 배치되며, 기판, 상기 기판의 상면에 배치되는 상면 패드, 및 상기 기판을 관통하여 상기 상면 패드와 연결되는 관통 전극을 가지는 인터포저; 및
    상기 연결 패드와 접속하는 연결 단자를 가지며, 상기 제1 확장 영역의 상부에 서로 이격되어 배치되는 제1 반도체 칩 및 제2 반도체 칩;을 포함하고,
    평면에서 보았을 때, 상기 인터포저는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 일부분과 오버랩되도록 배치되는 반도체 패키지.
  12. 제11항에 있어서,
    상기 연결 패드가 제1 최소 피치로 배치되는 제1 영역; 및
    상기 연결 패드가 상기 제1 최소 피치보다 큰 제2 최소 피치로 배치되는 제2 영역;을 구비하는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 영역의 상기 연결 패드는 상기 관통 전극과 연결되고,
    상기 제2 영역의 상기 연결 패드는 상기 제2 재배선과 연결되는 것을 특징으로 하는 반도체 패키지.
  14. 제11항에 있어서,
    상기 인터포저는 상기 제1 확장 영역 및 상기 제2 확장 영역으로 둘러싸이는 것을 특징으로 하는 반도체 패키지.
  15. 제11항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 적어도 측면과 상기 제1 확장 영역의 상면을 감싸는 몰딩부;를 포함하고,
    상기 제1 확장 영역의 측면, 상기 제2 확장 영역의 측면, 및 상기 몰딩부의 측면은 실질적으로 동일 평면에 위치하는 것을 특징으로 하는 반도체 패키지.
  16. 재배선이 형성되는 재배선 영역, 상기 재배선과 연결되는 수직 비아, 및 상기 재배선 영역의 상면으로부터 리세스되는 복수의 리세스 영역을 가지는 확장 영역;
    상기 복수의 리세스 영역에 배치되고, 기판, 상기 기판의 상면에 배치되는 상면 패드, 및 상기 기판을 관통하여 상기 상면 패드와 연결되는 관통 전극을 가지는 복수의 인터포저; 및
    상기 상면 패드 및 상기 재배선 영역의 상면에서 노출되는 상기 수직 비아 각각과 접속하는 연결 단자를 가지며, 상기 확장 영역의 상부 및 상기 복수의 인터포저의 상부에 걸쳐서 실장되고, 서로 이격되어 배치되는 복수의 반도체 칩;을 포함하고,
    평면에서 보았을 때, 상기 인터포저는 상기 복수의 반도체 칩 중 적어도 두 개의 일부분과 오버랩되도록 배치되는 반도체 패키지.
  17. 제16항에 있어서,
    상기 상면 패드의 최소 피치는 상기 재배선 영역의 상면에서 노출되는 상기 수직 비아의 최소 피치보다 작고,
    상기 수직 비아는 상기 복수의 반도체 칩으로부터 멀어질수록 폭이 점차 넓어지는 테이퍼진 형태인 것을 특징으로 하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 복수의 리세스 영역 각각의 깊이는 서로 실질적으로 동일하고,
    상기 복수의 인터포저 각각의 두께는 서로 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  19. 제16항에 있어서,
    상기 인터포저와 오버랩되는 상기 복수의 반도체 칩 중 하나는 단일의 로직 칩으로 구성되고,
    상기 인터포저와 오버랩되는 상기 복수의 반도체 칩 중 나머지 각각은 상호 간에 데이터 병합이 가능한 메모리 칩 세트로 구성되는 것을 특징으로 하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 로직 칩 및 상기 메모리 칩 세트는 상기 인터포저를 통하여 상호 간에 데이터 신호를 전송하고,
    상기 로직 칩 및 상기 메모리 칩 세트 각각은 상기 수직 비아 및 상기 재배선을 통하여 전원을 공급받거나 접지되는 것을 특징으로 하는 반도체 패키지.
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