KR20170075125A - 반도체 패키지 및 제조 방법 - Google Patents

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KR20170075125A
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die
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structure layer
patterns
connection pads
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정연승
손호영
박수현
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에스케이하이닉스 주식회사
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Abstract

제1다이에 전기적으로 접속되는 상호 연결 구조층(interconnect structure layer)과, 상호 연결 구조층의 일면 상에 위치하는 다수의 제1접속재들 및 제2다이와, 제1접속재들에 전기적으로 접속되는 패키지 기판(package substrate)을 포함하고, 패키지 기판은 캐비티(cavity)를 가지고, 상호 연결 구조층은 제1다이와 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들, 제2다이와 제1접속재들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들을 포함하는 반도체 패키지 및 제조 방법들을 제시할 수 있다.

Description

반도체 패키지 및 제조 방법{Semiconductor package and method for the same}
본 출원은 서로 다른 기능을 하는 반도체 칩(semiconductor chip)들이 실질적으로 수직하게 위치하도록 배치된 반도체 패키지 및 제조 방법 및 제조 방법에 관한 것이다.
모바일(mobile) 기기와 같은 전자 제품을 소형화하면서, 대용량의 데이터(data)를 처리할 수 있는 반도체 패키지가 요구하고 있다. 여러 기능의 다수의 반도체 칩(semiconductor chip)들을 하나의 패키지로 구현하여, 다양한 기능을 수행하며 대용량의 데이터를 한번에 처리할 수 있는 패키지가 요구되고 있다. 시스템 인 패키지 (SIP: System In Package) 기술은 다양한 기능들을 수행하는 반도체 칩들을 하나의 패키지에 구현하는 기술로 주목되고 있다. 시스템 인 패키지는 마이크로-프로세서 칩(micro-processor chip)과 메모리 칩(memory chip)을 함께 구비하고자 시도되고 있으며, 반도체 칩들의 상호 간의 배치 또는 적층 형태에 따라 2.5D 또는 3D 형태의 시스템 인 패키지 구조가 시도되고 있다.
본 출원은 서로 다른 기능을 하는 반도체 칩들 사이에 상호 연결 구조층(interconnect structure layer)를 개재하여, 반도체 칩들이 실질적으로 수직하게 적층되도록 배치한 반도체 패키지를 제시하고자 한다.
본 출원은 서로 다른 기능을 하는 반도체 칩들 사이에 상호 연결 구조층(interconnect structure layer)를 개재하여, 반도체 칩들이 실질적으로 수직하게 적층되도록 배치한 반도체 패키지를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 더미 웨이퍼(dummy wafer)를 도입하는 단계; 상기 더미 웨이퍼 상에 상호 연결 구조층(interconnect structure layer)을 형성하는 단계; 상기 상호 연결 구조층(interconnect structure layer)에 제1다이(die)를 접속시키는 단계; 상기 상호 연결 구조층(interconnect structure layer) 상에 상기 제1다이(die)를 보호하는 몰드부(molding part)를 형성하는 단계; 상기 더미 웨이퍼의 후면으로 상기 더미 웨이퍼를 리세스(recess)하여 상기 상호 연결 구조층(interconnect structure layer)의 일면을 노출하는 단계; 상기 상호 연결 구조층의 노출된 상기 일면 상에 상기 제1다이와 일부 영역이 중첩되도록 제2다이를 배치하는 단계; 상기 제2다이에 의해 노출된 상기 상호 연결 구조층의 노출된 상기 일면 부분 상에 다수의 제1접속재들을 형성하는 단계; 및 상기 제1접속재들에 패키지 기판(package substrate)을 전기적으로 접속시키는 단계;를 포함하고, 상기 패키지 기판은 캐비티(cavity)를 가지고, 상기 제2다이는 상기 캐비티 내에 적어도 부분적으로 배치되고, 상기 상호 연결 구조층(interconnect structure layer)은 상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들; 상기 제2다이와 상기 제1접속재들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및 상기 제1다이와 상기 제1접속재들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지 제조 방법을 제시할 수 있다.
본 출원의 일 관점은, 더미 웨이퍼(dummy wafer)를 도입하는 단계; 상기 더미 웨이퍼 상에 상호 연결 구조층(interconnect structure layer)을 형성하는 단계; 상기 상호 연결 구조층(interconnect structure layer)에 제1다이(die)를 접속시키는 단계; 상기 상호 연결 구조층(interconnect structure layer) 상에 상기 제1다이(die)를 보호하는 제1몰드부(molding part)를 형성하는 단계; 상기 더미 웨이퍼의 후면으로 상기 더미 웨이퍼를 리세스(recess)하여 상기 상호 연결 구조층(interconnect structure layer)의 일면을 노출하는 단계; 상기 상호 연결 구조층의 노출된 상기 일면 상에 상기 제1다이와 일부 영역이 중첩되도록 제2다이를 배치하는 단계; 상기 제2다이에 의해 노출된 상기 상호 연결 구조층의 노출된 상기 일면 부분 상에 상기 제2다이를 둘러싸는 제2몰드부를 형성하는 단계; 상기 몰드부를 관통하여 상기 상호 연결 구조층에 전기적으로 접속되는 다수의 관통 몰드 비아(through mold via)들을 형성하는 단계; 상기 관통 몰드 비아(TMV)들에 패키지 기판(package substrate)을 전기적으로 접속시키는 단계;를 포함하고, 상기 상호 연결 구조층(interconnect structure layer)은 상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들; 상기 제2다이와 상기 관통 몰드 비아(TMV)들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및 상기 제1다이와 상기 관통 몰드 비아(TMV)들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지 제조 방법을 제시할 수 있다.
본 출원의 일 관점은, 제1다이(die); 상기 제1다이에 전기적으로 접속되는 상호 연결 구조층(interconnect structure layer); 상기 상호 연결 구조층의 일면 상에 위치하는 다수의 제1접속재들; 상기 제1다이와 일부 영역이 중첩되도록 배치된 제2다이; 및 상기 제1접속재들에 전기적으로 접속되는 패키지 기판(package substrate)을 포함하고, 상기 패키지 기판은 캐비티(cavity)를 가지고, 상기 제2다이는 상기 캐비티 내에 적어도 부분적으로 배치되고, 상기 상호 연결 구조층(interconnect structure layer)은 상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들; 상기 제2다이와 상기 제1접속재들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및 상기 제1다이와 상기 제1접속재들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지를 제시할 수 있다.
본 출원의 일 관점은, 제1다이(die); 상기 제1다이에 전기적으로 접속되는 상호 연결 구조층(interconnect structure layer); 상기 제1다이와 일부 영역이 중첩되도록 배치된 제2다이; 상기 상호 연결 구조층의 일면 상에 상기 제2다이를 에워싸도록 배치된 몰드부 및 상기 몰드부를 관통하는 다수의 관통 몰드 비아(through mold via)들; 및 상기 관통 몰드 비아(TMV)들에 전기적으로 접속되는 패키지 기판(package substrate)을 포함하고, 상기 상호 연결 구조층(interconnect structure layer)은 상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들; 상기 제2다이와 상기 관통 몰드 비아(TMV)들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및 상기 제1다이와 상기 관통 몰드 비아(TMV)들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지를 제시할 수 있다.
도 1 내지 도 5는 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이다.
도 6은 일 예에 따른 반도체 패키지 구조를 보여주는 도면이다.
도 7 내지 도 16는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다.
도 17은 일 예에 따른 반도체 패키지 구조를 보여주는 도면이다.
도 18 내지 도 22는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
본 출원의 반도체 패키지는 시스템 인 패키지로 구성될 수 있다. 반도체 패키지는 서로 다른 기능을 수행하도록 제작된 다수의 반도체 칩들이 하나의 패키지 형태로 조립된 형태를 가질 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 다이(die)가 패키지 기판 상에 패키징(packaging)된 형태를 가질 수 있다. 반도체 칩은 다수의 반도체 다이들이 관통 실리콘 비아(TSV: Through Silicon Via) 구조를 이용하여 수직하게 3 차원(3D) 적층된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩일 수 있다. 반도체 칩 또는 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
시스템 인 패키지에 하나의 시스템을 이루는 일부로 배치되는 반도체 칩은 시스템 온 칩(SoC: System on Chip) 형태의 로직(logic) 칩일 수 있다. SoC는 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러나(microcontroller), 디지털 신호 처리 코어(digital signal processing core) 및 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다. SoC칩은 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit)일 수 있다. 이러한 SoC칩이 고속 동작하기 위해서, 데이터를 저장하는 메모리 칩과 SoC칩은 빠르게 데이터를 주고받을 필요가 있으며, 이를 위해 짧은 인터페이스 신호 경로 거리 및 보다 높은 신호 대역이 요구되고 있다. 일 예로서, 하나의 시스템 인 패키지에 GPU 칩과 광대역 메모리(HBM: High Bandwidth Memory) 칩을 실질적으로 상호 수직하게 배치하여, 짧은 인터페이스 신호 경로를 확보할 수 있다.
고성능의 시스템에서, 메모리(memory) 칩과 프로세서(processor) 간의 신호 교환 병목 현상이 전체 시스템의 성능을 저하시키는 요인이 되고 있다. 이를 개선하기 위해 광대역 메모리(HBM)와 같은 고성능 메모리 소자를 메모리 칩으로 도입할 수 있다. HBM은 관통 실리콘 비아(TSV: Through Silicon Via) 기술로 상호 수직하게 적층된 메모리 다이(die)들을 연결하여 광대역 신호 교환을 수행하고 있다. HBM은 수직하게 적층된 메모리 다이들 각각을 상호 독립적으로 콘트롤(control)하기 위해서, 각각의 메모리 다이들에 독립적으로 연결되는 TSV들을 구비할 수 있다. 하나의 메모리 다이는 두 개의 메모리 채널로 구성될 수 있고, 각각의 메모리 채널이 동작하기 위한 인풋/아웃풋(I/O: Input/Output) 단자로서 예컨대 128개의 TSV들이 요구될 수 있다. 상호 적층된 4개의 메모리 다이들을 포함하는 HBM은 8개의 메모리 채널을 독립적으로 동작시키기 위해, 예컨대 1024개의 TSV들을 구비하여, 하나의 메모리 채널이 다른 메모리 채널과는 다른 독립적인 TSV를 통해 신호 교환하도록 할 수 있다. 각각의 메모리 채널이 독립적인 TSV들에 의해 신호 인풋 및 아웃풋이 가능하므로, 신호 대역(bandwidth)를 보다 넓게 확보할 수 있다. 이와 같이 많은 수의 TSV들에 배선들을 연결시키 위해서 배선들의 피치(pitch)나 패드(pad)의 크기들이 작아져야 하므로, 보다 미세한 피치의 배선들을 웨이퍼 공정(wafer processing)으로 구현한 상호 연결 구조층(interconnect structure layer)을 이용하여 메모리 반도체 칩들과 ASIC 반도체 칩들을 상호 연결시킨 시스템 인 패키지 구조를 제시한다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 5는 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이다.
도 1은 반도체 패키지(10)가 상호 연결 구조층(interconnect structure layer: 100)의 상면(101) 상에 제1다이(200)를 배치하고, 상면(101)에 반대되는 일 표면인 하면(103) 상에 제2다이(400)를 배치한 실질적인 단면 구조를 보여준다. 반도체 패키지(10)는 집적 회로(IC) 패키지로 구성될 수 있다. 반도체 패키지(10)는 서로 다른 기능을 수행하도록 집적 회로가 구성된 제1다이(200)와 제2다이(400)를 구비하여 하나의 시스템(system)을 구성하는 시스템 인 패키지(SIP)로 구성될 수 있다.
제1다이(200)는 상호 연결 구조층(100)에 전기적으로 접속되도록 배치될 수 있다. 제1다이(200)는 반도체 기판(도시되지 않음), 트랜지스터(transistor: 도시되지 않음)와 같은 활성 소자(active device: 도시되지 않음)들, 연결 배선층(interconnect layer: (도시되지 않음)을 포함할 수 있다. 활성 소자는 반도체 기판 상에 형성될 수 있고, 연결 배선층은 활성 소자 및 반도체 기판 상에 형성될 수 있다. 연결 배선층은 층간 절연층(ILD)이나 금속층간 절연층(IMD)를 포함하여 반도체 기판 상에 형성될 수 있다.
제1다이(200)는 고성능의 중앙처리장치(CPU: Central Processing Unit)이나 그래픽처리장치(GPU: graphics processing unit)일 수 있다. 제1다이(200)는, 도 2에 보여지듯이, 제2다이(400)와 상호 연결 구조층(100)을 사이에 두고 상호 간에 적어도 일부 영역이 중첩되도록 배치될 수 있다. 제1다이(200)와 제2다이(400)는 상호 연결 구조층(100)의 서로 다른 반대되는 표면들 상에 각각 위치할 수 있다. 제1다이(200)와 제2다이(400)는 서로 간에 실질적으로 수직하도록 배치될 수 있다. 제1다이(200)는 제2다이(400)와 전기적인 신호 교환을 위한 인터페이스(interface) 물리계층(PHY1)을 구비할 수 있고, 제2다이(400)는 제1다이(400)와 전기적인 신호 교환을 위한 인터페이스 PHY2를 구비할 수 있다. 제1다이(200)의 인터페이스 PHY1및 제2다이(400)의 인터페이스 PHY2가 실질적으로 수직 방향으로 중첩되게 위치하도록, 제1다이(200)에 대한 제2다이(400)의 위치를 조절할 수 있다. 제1다이(200)의 인터페이스 PHY1와 제2다이(400)의 인터페이스 PHY2가 실질적으로 수직하게 중첩하므로, 인터페이스 PHY1과 인터페이스 PHY2를 전기적 또는 신호적으로 연결하는 경로(134A)의 길이는 실질적으로 최소화될 수 있다. 인터페이스 PHY1과 인터페이스 PHY2가 근접하는 위치에 제1다이(200)와 제2다이(400)가 배치되므로, 제1다이(200)와 제2다이(400) 사이의 신호이 빠른 속도로 이루어질 수 있다. 제1다이(200)가 그래픽 처리 장치(GPU)를 포함하는 소자이고, 제2다이(400)가 GPU를 위한 메모리 소자일 때, 고속 화상 처리를 위해 메모리 소자와 GPU 사이의 신호 교환을 매우 빠른 속도로 처리하도록 요구되고 있다. 제1다이(200)와 제2다이(400) 사이의 신호 교환을 위한 경로(134A)를 실질적으로 최소화할 수 있으므로, 반도체 패키지(10)는 보다 고속화된 동작을 수행하는 것이 가능하다.
반도체 패키지(10)는 제1다이(200), 상호 연결 구조층(interconnect structure layer: 100) 및 제2다이(400)가 전기적 및 기계적으로 접속되는 패키지 기판(package substrate: 500)을 구비할 수 있다. 패키지 기판(500)은, 제1다이(200), 상호 연결 구조층(interconnect structure layer: 100) 및 제2다이(400)가 배치된 일 표면인 상면(503)에 반대되는 다른 표면인 하면(501)에 외측 접속 단자(340)들을 구비할 수 있다. 외측 접속 단자(340)는 솔더 볼(solder ball)이나 범프(bump) 형상을 가질 수 있다.
패키지 기판(500)는, 집적 회로가 집적되는 반도체 기판과는 달리, 반도체 소자들을 포함하는 제1다이(200)나 제2다이(400)를 외부의 다른 기기에 전기적으로 연결시기 위한 패키지 배선 구조(530, 540, 550)을 회로 배선으로 구비할 수 있다. 패키지 기판(500)은 패키지 배선 구조(530, 540, 550)를 전기적으로 격리하기 위한 유전층 바디(body)를 구비하고, 유전층 바디에 인쇄 회로(printed circuit) 형태로 패키지 배선 구조(530, 540, 550)를 구비한 인쇄회로기판(PCB: Printed Circuit Board) 형태를 가질 수 있다. 패키지 배선 구조는 제1다이(200)나 제2다이(400)와의 전기적인 접속을 위한 패키지 제1배선 패드(540)들을 상면(503)에 구비할 수 있다. 패키지 배선 구조는 외측 접속 단자(340)들과 체결되는 패키지 제2배선 패드(550)들 및 패키지 제1배선 패드(540)와 패키지 제2배선 패드(550)들을 상호 연결시키도록 라우팅(routing)된 패키지 제3배선(530)을 포함할 수 있다. 패키지 제3배선(530)은 패키지 기판(500)의 기판 바디를 실질적으로 관통하는 도전층을 포함할 수 있다. 패키지 제2배선 패드(550)에 외측 접속 단자(340)가 연결되므로, 외측 접속 단자(340)의 피치(P4)와 실질적으로 동일한 피치로 패키지 제2배선 패드(550)들이 배치될 수 있다. 외측 접속 단자(340)의 피치(P4)는 외측 접속 단자(340)의 크기(W4) 및 높이(H4)에 관련되어 설정될 수 있으므로, 패키지 제2배선 패드(550)들의 크기 또한 피치(P4) 및 크기(W4)에 연관되어 설정될 수 있다. 패키지 제2배선 패드(550)들의 크기 및 피치는 실질적으로 패키지 제1배선 패드(540)들의 크기 및 피치 보다는 크도록 설정될 수 있다.
패키지 기판(500)의 일 표면인 상면(503)에는 오목한 홈 형상의 캐비티(509)가 배치될 수 있다. 제2다이(400)는 캐비티(509) 내에 적어도 부분적으로 삽입될 수 있다. 제2다이(400)는 캐비티(509) 내에 일부 깊이 또는 전체 깊이로 삽입되므로, 패키지 기판(500)과 상호 연결 구조층(100) 사이의 이격 거리가 제2다이(400)의 높이 보다 줄어들 수 있다. 제2다이(400)가 캐비티(509) 내에 삽입되므로, 패키지 기판(500)의 상면(503)과 상호 연결 구조층(100)의 하면(103) 사이의 이격 간격이 줄어들 수 있다.
반도체 칩이나 반도체 패키지를 솔더 전극 또는 솔더 볼과 접속재를 이용해 실장하는 경우, 솔더 전극의 높이(height)와 피치(pitch)는 서로 비례 관계를 갖을 수 있다. 솔더 전극의 높이값이 커질 경우, 솔더 리플로우(solder reflow) 시 이웃하는 다른 솔더 전극과 원하지 않게 연결될 수 있다. 이러한 회로의 단락(short)이 야기되는 것을 방지하기 위해서 솔더 전극의 높이가 높아짐에 따라, 솔더 전극과 솔더 전극 사이의 간격은 더 넓은 간격을 가지고 또한 솔더 전극들 간의 피치(pitch)는 더 커지게 될 수 있다. 솔더 전극의 피치가 커질 경우, 제한된 면적 내에 배치될 수 있는 솔더 전극의 개수가 줄어들게 되며, 고성능 반도체 패키지에서 요구되는 솔더 전극의 수를 확보하기 어려워질 수 있다.
반도체 패키지(10)는 상호 연결 구조층(100)의 일면인 하면(103)에 전기적 제1접속재(330)들을 다수 개 구비할 수 있다. 제1접속재(330)들은 솔더 범프와 같이 볼(ball) 형태를 가지는 도전성 부재로 구비될 수 있다. 제1접속재(330)는 상호 연결 구조층(100)의 하면(103)과 패키지 기판(500)의 상면(503) 사이에 필라(pillar) 형상을 가지는 도전성 부재로 도입되어 상호 연결 구조층(100)을 지지하는 역할을 할 수 있다. 제2다이(400)가 캐비티(509) 내에 삽입되므로, 상호 연결 구조층(100)의 하면(103)과 패키지 기판(500)의 상면(503)을 상호 연결하는 제1접속재(330)의 높이(H3)는 상대적으로 낮아질 수 있다. 상호 연결 구조층(100)의 하면(103)과 패키지 기판(500)의 상면(503)사이의 거리, 즉 패키지 기판(500)의 실장 높이(H3)가 낮아지면, 상호 연결 구조층(100)을 실장하기 위한 제1접속재(330)의 크기(W3) 또한 작아질 수 있다. 패키지 기판(500)의 실장 높이(H3)가 높아지면 이에 필요한 제1접속재(330)의 크기(W3) 또한 커져야 하며, 제1접속재(330)들의 피치(P3)는 넓어질 수 있다. 제2다이(400)가 캐비티(509) 내에 삽입되어, 패키지 기판(500)의 실장 높이(H3)가 상대적으로 낮아질 수 있으므로, 제1접속재(330)들의 피치(P3) 또한 작아질 수 있다. 이에 따라, 제1접속재(330)들은 보다 미세한 피치를 가지도록 배치할 수 있고, 이에 따라 한정된 면적 안에 다수의 신호 입출력 단자를 배치할 수 있어 고성능 반도체 패키지를 제작할 수 있다. 한편, 전체 반도체 패키지(10)의 폭 또한 상대적으로 줄일 수 있어 더 작은 폼 팩터(form factor)를 가지는 반도체 패키지를 제작할 수 있다.
제2다이(400)는, 도 3에 보여지듯이, 캐비티(509) 내에 다수 개가 나란히 삽입되어 상호 간에 마주 보며 이웃하도록 배치될 수 있다. 예컨대 네 개의 제2다이(400)들이 모자익(mosaic) 배열을 이루며 캐비티(509) 내에 배치될 수 있다. 다수의 제2다이(400)들이 모여 군집하도록 배치될 수 있어, 제2다이(400)들에 전기적인 연결을 위해 구비되는 상호 연결 배선들 또한 상대적으로 복잡하지 않고 단순하게 배치될 수 있다.
도 1을 참조하면, 제2다이(400)는 상호 연결 구조층(100)의 하면(103)에 제2접속재(320)들에 의해 전기적으로 및 기계적으로 연결될 수 있다. 제2접속재(320)들은 제2다이(400)가 중첩되는 상호 연결 구조층(100)의 일부 영역 부분에 도입될 수 있다. 제2접속재(320)들은 제2다이(400)에 직접적으로 체결되므로, 제2다이(400)의 신호 입출력 패드(미도시) 크기 및 피치에 맞춰 형성되게 된다. 제2접속재(320)는 제1접속재(330)의 크기(W3) 및 피치(P3)에 비해 작은 크기(W1)를 가지고, 좁은 피치(P1)를 가지도록 배치된다. 제2접속재(320)의 크기(W1)가 제1접속재(330)의 크기(W3)보다 작으므로, 상호 연결 구조층(100)의 하면(103)과 제2다이(400) 사이의 거리, 즉 제2다이(400)의 실장 높이(H1)는 패키지 기판(500)의 높이(H3)보다 작은 값을 가지게 된다. 제2접속재(320)는 마이크로 범프(micro bump) 형태를 가질 수 있다.
제1다이(200)는 상호 연결 구조층(100)의 상면(101)에 제3접속재(310)들에 의해 전기적 및 기계적으로 연결될 수 있다. 제3접속재(310)들은 제1다이(200)가 중첩되는 상호 연결 구조층(100)의 일부 영역 부분에 도입될 수 있다. 제3접속재(310)들은 제1다이(200)에 직접적으로 체결되므로, 제1다이(200)의 신호 입출력 패드(미도시) 크기 및 피치에 맞춰 형성되게 된다. 제3접속재(310)는 제1접속재(330)의 크기(W3) 및 피치(P3)에 비해 작은 크기(W2)를 가지고, 좁은 피치(P2)를 가지도록 배치된다. 제3접속재(310)의 크기(W2)가 제1접속재(330)의 크기(W3)보다 작으므로, 상호 연결 구조층(100)의 상면(101)과 제1다이(200) 사이의 거리, 즉 제1다이(200)의 실장 높이(H2)는 패키지 기판(500)에서의 제1접속재(330)의 높이(H3)보다 작은 값을 가지게 된다. 제3접속재(310)는 마이크로 범프(micro bump) 형태를 가질 수 있다. 제3접속재(310)들은 제2접속재(320)들과 실질적으로 동일한 크기(W2) 및 높이(H2), 피치(P2)를 가질 수 있다.
상호 연결 구조층(100)은, 미세한 피치(P2, P1)를 가지는 제3접속재(310) 및 제2접속재(320)들이 실장(mounting)될 수 있도록, 매우 미세한 피치를 가지는 제1접속 패드(pad: 143)들을 하면(103)에 구비하고, 또한 매우 미세한 피치를 가지는 제3접속 패드(120)들을 상면(101)에 구비할 수 있다. 제1접속 패드(143)들은 제1접속재(330)들의 피치(P3) 보다 작은 피치를 가지도록 배치될 수 있다 제1접속 패드(143)들은 제2접속재(320)들의 피치(P1)와 실질적으로 동일한 피치를 가지도록 배치될 수 있다. 제3접속 패드(120)들은 제1접속재(330)들의 피치(P3) 보다 작은 피치를 가지도록 배치될 수 있다. 제3접속 패드(120)들은 제3접속재(310)들의 피치(P2)와 실질적으로 동일한 피치를 가지도록 배치될 수 있다. 제3접속 패드(120)들은 제1접속 패드(143)들과 실질적으로 동일한 크기 및 피치를 가지도록 배치될 수 있다. 고성능의 반도체 패키지를 구현하기 위해 제1다이(200) 및 제2다이(400)의 표면에는 신호입출력을 위한 많은 수의 다이 패드(도시되지 않음)들이 배치될 수 있다. 다이 패드(도시되지 않음)들을 한정된 면적 내에 보다 많은 수로 배치할 경우, 다이 패드의 피치는 감소될 수 있다. 솔더 볼을 이용한 접속 구조에서 피치가 줄어들 경우, 솔더 볼과 인접한 다른 솔더 볼이 의도하지 않게 접합되어 단락되는 불량이 발생할 수 있다. 이러한 단락을 방지하기 위해서 솔더 볼 접속 구조의 크기를 줄이는 것이 요구될 수 있다. 제1접속 패드(143) 및 제3접속 패드(120)는, 제1다이(200)의 다이 패드 및 제2다이(400)의 다이 패드 피치에 맞춰 상호 연결 구조층 표면에 미세한 피치로 배치될 수 있다. 제1다이(200)의 다이 패드(도시되지 않음) 피치와 실질적으로 동일한 피치로 제3접속 패드(120)의 피치 및 제3접속재(310)의 피치가 설정될 수 있다. 이와 같이 설정되는 제3접속재(310)의 피치에 의존하여 제3접속재(310)의 크기는 작게 감소될 수 있다. 제1다이(200)의 다이 패드(도시되지 않음) 피치와 실질적으로 동일한 피치로 제1접속 패드(143)의 피치 및 제2접속재(320)의 피치가 설정될 수 있고, 설정되는 제2접속재(320)의 피치에 의존하여 제2접속재(320)의 크기는 작게 감소될 수 있다. 상호 연결 구조층(100)은, 제1접속 패드(143)들이 위치하는 영역과 근접하는 다른 영역 부분에, 제1접속 패드(143)들의 피치 보다 큰 피치를 가지는 제2접속 패드(146)들을 구비할 수 있다. 제2접속 패드(146)에는 제1접속재(330)가 실장되므로, 제2접속 패드(146)는 제1접속재(330)의 피치(P3)와 실질적으로 동일한 피치를 가지도록 배치될 수 있다. 제2다이(400)가 캐비티(509)에 실질적으로 완전히 삽입되어 제1접속재(330)의 높이(H2)가 제2접속재(320)의 높이(H1)와 실질적으로 동일할 수 있다면, 제2접속 패드(146)들의 피치 및 폭 크기는 제1접속 패드(143)들의 피치 및 폭 크기와 실질적으로 동일할 수 있다.
상호 연결 구조층(100)은 서로 다른 전기적 연결 경로를 제공하는 재배선 패턴(130)들을 접속 위치를 바꿔주는 라우팅하는 도전층 패턴으로 구비할 수 있다. 상호 연결 구조층(100)은, 제1다이(200)와 제2다이(400)를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern: 134)들을 포함하고, 제2다이(400)와 제1접속재(330)들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴(135)들, 및 제1다이(200)와 제1접속재(330)들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴(132)들을 포함할 수 있다.
제1접속 패드(143)들의 일부(142)들은 제1재배선 패턴(134)의 일 단부와 직접적으로 연결되고, 제3접속 패드(120)들의 일부(124)들은 제1재배선 패턴(134)의 다른 단부와 직접적으로 연결될 수 있다. 제1재배선 패턴(134)은 상호 연결 구조층(100)의 바디 부분을 실질적으로 수직하게 관통하며, 제1재배선 패턴(134)의 양 단부들에 각각 연결되는 제1접속 패드(143)들의 일부(142)와 제3접속 패드(120)들의 일부(124)는 상호 중첩되도록 위치할 수 있다.
제1접속 패드(143)들의 다른 일부(141)들은 제2재배선 패턴(135)의 일 단부와 직접적으로 연결되고, 제2접속 패드(146)들의 일부(144)들은 제2재배선 패턴(135)의 다른 단부와 직접적으로 연결될 수 있다. 제2접속 패드(146)의 일부(144)와 제1접속 패드(143)의 다른 일부(141)는 동일하게 상호 연결 구조층(100)의 하면(103)에 위치하므로, 제2접속 패드(146)의 일부(144)와 제1접속 패드(143)의 다른 일부(141)를 상호 연결하는 제2재배선 패턴(135)은 상호 연결 구조층(100)의 하면(103)에 대해 실질적으로 수평한 방향으로 연장된 형상을 가질 수 있다. 제2재배선 패턴(135)은 상호 연결 구조층(100)의 바디 부분 내부에 위치할 수 있다. 제2재배선 패턴(135)은 배선 경로를 보다 짧게 하기 위해서 상호 연결 구조층(100)의 바디 부분의 표면, 예컨대, 하면(103)에 위치할 수도 있다.
제3접속 패드(120)들의 다른 일부(122)들은 제3재배선 패턴(132)의 일 단부와 직접적으로 연결되고, 제2접속 패드(146)들의 다른 일부(145)들은 제3재배선 패턴(132)의 다른 단부와 직접적으로 연결될 수 있다. 제3재배선 패턴(132)은 실질적으로 상호 연결 구조층(100)의 바디 부분을 실질적으로 관통하지만, 서로 중첩되지 않도록 위치할 수 있는 제3접속 패드(120)들의 다른 일부(122)와 제2접속 패드(146)들의 다른 일부(145)를 상호 연결시키기 위해서 수평하게 연장된 부분을 가질 수 있다.
제1재배선 패턴(134)들은 제1다이(200)와 제2다이(400) 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고, 제2재배선 패턴(135)들은 제2다이(400)와 패키지 기판(500) 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고, 제3재배선 패턴(132)들은 제1다이(200)와 패키지 기판(500) 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공할 수 있다. 제1, 제2 및 제3재배선 패턴들(134, 135, 132)은 상호 간에 독립적인 경로를 제공할 수 있다. 제2재배선 패턴(135)은 패키지 기판(500)과 제2다이(400) 사이만 연결하므로, 제2다이(400)에 직접적으로 연결할 필요가 있는 신호들, 예컨대, 제2다이(400)만을 선택적으로 테스트(test)하기 위한 신호나 제2다이(400)를 리페어(repair)하기 위한 신호들을 제2다이(400)에 인가하는 데 사용될 수 있다.
제2다이(400)는, 도 4에 보여지듯이, 다수의 다이들(410, 420A, 420B, 420C, 420D)이 적층된 구조를 가질 수 있다. 예컨대 마스터 다이(master die: 410)에 제1슬레이브 다이(slave die: 420A), 제2슬레이브 다이(420B), 제3슬레이브 다이(420C), 제4슬레이브 다이(420D)들이 실질적으로 수직하게 적층되고, 다이들(410, 420A, 420B, 420C, 420D) 상호 간을 전기적으로 연결하는 관통 실리콘 비아(TSV: 411, 421A, 421B, 421C) 및 내부 연결 배선(412, 422A, 422B, 422C), 연결 범프를 포함하는 TSV 연결 구조가 구비될 수 있다. 슬레이브 다이들(420A, 420B, 420C, 420D)의 측면을 덮는 측면 몰드부(side molding part: 430)가 구비될 수 있다. 최상층의 슬레이브 다이(420D)의 상면(425D)는 외부로 노출되어 열 방출을 개선할 수 있다. 마스터 다이(410)의 노출된 표면(413) 상에는 제2접속재(320)들이 연결될 수 있고, 제2접속재(320)들의 일부(321)는 제1다이(200)와의 신호 교환을 위해 인터페이스 PHY2 영역 상에 위치하고, 다른 일부(324)는 패키지 기판(500)과의 직접적인 연결을 위해 구분되는 다른 영역에 위치할 수 있다. 다수의 다이들(410, 420A, 420B, 420C, 420D)이 적층된 제2다이(400)는 예컨대 광대역 메모리(High Bandwidth Memory) 소자와 같은 고성능 메모리 소자로 구성될 수 있다.
도 1을 다시 참조하면, 반도체 패키지(10)는 제1다이(200)의 주위를 에워싸 보호하는 몰딩부(250)을 더 포함할 수 있다. 몰딩부(250)는 제1다이(200)의 상면(203)을 외부 환경에 노출하도록 제1다이(200)의 측면을 감싸는 측면 몰딩 구조로 구비될 수 있다. 노출된 제1다이(200)의 상면에는 열 방출을 위한 열 방출 구조, 예컨대, 열전인터페이스물질층(TIM: Thermal Interface Material: 도시되지 않음)에 의해 접합된 히트 스프레더(heat spreader: 도시되지 않음) 구조가 부착될 수 있다.
도 1은 캐비티(509)가 패키지 기판(500)의 중앙 부분에 위치하여, 캐비티(509)에 삽입되는 제2다이(400)가 제1다이(200)의 중앙 부분에 중첩되도록 위치하도록 유도한 구조를 보여주고 있다. 도 5에 보여지듯이, 패키지 기판(500A)의 캐비티(509A)는 패키지 기판(500)의 네 모서리 부분(503A)에 인근하는 영역에 각각 상호 간에 대칭적으로 위치할 수 있다. 이에 따라, 캐비티(509A)에 각각 삽입될 제2다이(도 1의 400)들은 패키지 기판(500A)의 네 모서리 부분(503A)에 인근하는 위치들에 각각 배치되어, 실질적으로 제1다이(도 1의 200)의 네 모서리 부분에 일부 영역, 예컨대, 제2다이(도 2의 400)의 인터페이스 PHY2 부분이 위치한 영역이 제1다이(200)에 중첩되도록 유도할 수 있다. 이러한 경우, 제2다이(400)들은 상호 간에 이격되지만 상호 간에 대칭적인 위치에 배치될 수 있다.
도 6은 일 예에 따른 반도체 패키지(20)를 보여준다. 도 6에 제시된 일부 부재들은 도 1에 제시된 부재들과 실질적으로 동일하거나 또는 대등한 부재로 제시될 수 있다.
도 6를 참조하면, 반도체 패키지(20)는 상호 연결 구조층(1100)의 상면(1101) 상에 제1다이(1200)를 배치하고, 하면(1103) 상에 제2다이(1400)를 배치할 수 있다. 반도체 패키지(20)는 제1다이(1200), 상호 연결 구조층(1100) 및 제2다이(1400)가 전기적 및 기계적으로 접속되는 패키지 기판(1500)을 구비할 수 있다. 패키지 기판(1500)은, 제1다이(1200), 상호 연결 구조층(1100) 및 제2다이(1400)가 배치된 일 표면인 상면(1503)에 반대되는 다른 표면인 하면(1501)에 외측 접속 단자(1340)들을 구비할 수 있다.
패키지 기판(1500)은 제1다이(1200)나 제2다이(1400)를 외부의 다른 기기에 전기적으로 연결시기 위한 패키지 배선 구조(1530, 1540, 1550)을 회로 배선으로 구비할 수 있다. 패키지 배선 구조는 제1다이(1200)나 제2다이(1400)와의 전기적인 접속을 위한 패키지 제1배선 패드(1540)들을 상면(1503)에 구비할 수 있다. 패키지 배선 구조는 하면(1501)의 외측 접속 단자(1340)들과 체결되는 패키지 제2배선 패드(1550)들 및 패키지 제1배선 패드(1540)와 패키지 제2배선 패드(1550)들을 상호 연결시키도록 라우팅된 패키지 제3배선(1530)을 포함할 수 있다. 패키지 기판(1500)의 일 표면인 상면(1503)에는 패키지 기판(1500)의 바디 부분을 실질적으로 관통하는 관통홀 형상의 캐비티(1509)가 배치될 수 있다. 제2다이(1400)는 캐비티(1509) 내에 적어도 부분적으로 삽입될 수 있다.
반도체 패키지(20)는 상호 연결 구조층(1100)의 일면인 하면(1103)에 전기적 제1접속재(1330)들이 다수 개로 구비할 수 있다. 제2다이(1400)는 상호 연결 구조층(1100)의 하면(1103)에 제2접속재(1320)들에 의해 전기적으로 및 기계적으로 연결될 수 있다. 제1다이(1200)는 상호 연결 구조층(1100)의 상면(1101)에 제3접속재(1310)들에 의해 전기적으로 및 기계적으로 연결될 수 있다.
상호 연결 구조층(1100)은, 매우 미세한 피치를 가지는 제1접속 패드(1143)들을 하면(1103)에 구비하고, 또한 매우 미세한 피치를 가지는 제3접속 패드(1120)들을 상면(1103)에 구비할 수 있다. 상호 연결 구조층(1100)은, 제1접속 패드(1143)들이 위치하는 영역의 외곽의 다른 영역 부분에, 제1접속 패드(1143)들의 피치 보다 큰 피치를 가지는 제2접속 패드(1146)들을 구비할 수 있다.
상호 연결 구조층(1100)은, 제1다이(1200)와 제2다이(1400)를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(1134)들을 포함하고, 제2다이(1400)와 제1접속재(1330)들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴(1135)들, 및 제1다이(1200)와 제1접속재(1330)들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴(1132)들을 포함하는 재배선 패턴 구조(1130)를 포함할 수 있다.
제1접속 패드(1143)들의 일부(1142)들은 제1재배선 패턴(1134)의 일 단부와 직접적으로 연결되고, 제3접속 패드(1120)들의 일부(1124)들은 제1재배선 패턴(1134)의 다른 단부와 직접적으로 연결될 수 있다. 제1접속 패드(1143)들의 다른 일부(1141)들은 제2재배선 패턴(1135)의 일 단부와 직접적으로 연결되고, 제2접속 패드(1146)들의 일부(1144)들은 제2재배선 패턴(1135)의 다른 단부와 직접적으로 연결될 수 있다. 제3접속 패드(1120)들의 다른 일부(1122)들은 제3재배선 패턴(1132)의 일 단부와 직접적으로 연결되고, 제2접속 패드(1146)들의 다른 일부(1145)들은 제3재배선 패턴(1132)의 다른 단부와 직접적으로 연결될 수 있다.
반도체 패키지(20)는 제1다이(1200)의 주위를 에워싸 보호하는 몰딩부(1250)을 더 포함할 수 있다. 몰딩부(1250)는 제1다이(1200)의 상면(1203)을 외부 환경에 노출하도록 제1다이(1200)의 측면을 감싸는 측면 몰딩 구조로 구비될 수 있다.
도 7 내지 도 16는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다. 도 7 내지 도 16은 도 1의 반도체 패키지(10)를 구현하는 제조 방법을 제시하는 실질적인 단면도들이다. 도 7 내지 도 16에 제시된 일부 부재들은 도 1에 제시된 부재들과 실질적으로 동일하거나 또는 대등한 부재로 제시될 수 있다.
도 7은 더미 웨이퍼(dummy wafer: 2000) 상에 제1접속 패드(2143) 및 제2접속 패드(2146)들을 포함하는 도전층 패턴(2140)들의 배열을 형성하는 과정을 보여준다. 더미 웨이퍼(2000)는 상호 연결 구조층(도 1의 100)을 형성하기 위한 공정을 수행할 웨이퍼 또는 서포터(supporter)로 도입될 수 있다. 더미 웨이퍼(2000)는 베어 실리콘 웨이퍼(bare silicon wafer)로 도입될 수 있다. 더미 웨이퍼(2000)는 상호 연결 구조층(100)을 이루는 도전 패턴들 및 유전층들의 적층 구조를 형성하기 위해서 도입되므로, 웨이퍼 형상을 가지는 다른 재질의 웨이퍼, 예컨대, 사파이어 웨이퍼(sapphire wafer)나 실리콘 온 인슐레이터(SOI: Silicon On Insulator), 절연 웨이퍼 또는 유전 웨이퍼를 사용할 수도 있다. 더미 웨이퍼(2000)로 베어 실리콘 웨이퍼를 사용할 경우, 상호 연결 구조층(도 1의 100)을 형성할 때 웨이퍼 가공을 위한 반도체 장비들을 사용하고 또한 웨이퍼를 사용하는 반도체 공정 기술을 적용할 수 있어, 별도의 장비나 공정 개발이 생략될 수 있다. 상호 연결 구조층(100)을 형성하는 과정은 더미 웨이퍼(2000) 상에 재배선 형성 과정을 수행하여 형성될 수 있다. 이하 공정은 웨이퍼 가공 기술을 적용하는 경우를 예시하지만, 공정 순서나 패턴 형상을 변형하여 보다 간단하게 재배선을 형성하는 과정으로 변형될 수도 있다. 더미 웨이퍼(2000)는 매우 평탄한 표면을 제공할 수 있으므로, 더미 웨이퍼(2000) 상에 형성되는 도전층 패턴(2140)들은 매우 정교하면서도 매우 작은 미세한 피치를 가지는 배열을 이루도록 형성될 수 있다.
더미 웨이퍼(2000) 상에 도전층을 형성하고 패터닝하여 제1접속 패드(2143)들 및 제2접속 패드(2146)들을 형성한다. 제1접속 패드(2143)들의 일부(2142)들은 제1재배선 패턴(도 1의 134)의 일 단부와 직접적으로 연결될 위치에 위치하고, 제1접속 패드(2143)들의 다른 일부(2141)들은 제2재배선 패턴(도 1의 135)의 일 단부와 직접적으로 연결될 위치에 위치하도록 패터닝될 수 있다. 제2접속 패드(2146)들의 일부(2144)들은 제2재배선 패턴(도 1의 135)의 다른 단부와 직접적으로 연결될 위치에 위치하고, 제2접속 패드(2146)들의 다른 일부(2145)들은 제3재배선 패턴(도 1의 132)의 다른 단부와 직접적으로 연결될 위치에 위치할 수 있다.
제1접속 패드(2143)과 제2접속 패드(2143)들이 서로 다른 피치를 가지더라도, 더미 웨이퍼(2000)가 평탄한 표면을 가지고 웨이퍼 공정 장비에서 공정이 진행될 수 있어, 제1접속 패드(2143)과 제2접속 패드(2143)들은 일반적인 PCB에서의 인쇄회로를 형성하는 과정에 비해 더 미세한 피치를 가지도록 패터닝되는 것이 가능하다.
도 8을 참조하면, 제1 및 제2접속 패드들(2143, 2146) 사이를 상호 격리시키는 제1유전층(2151)을 형성한다. 제1유전층(2151)은 다양한 유전 물질, 예컨대, 층간 절연 물질(ILD material)이나 금속층간 절연 물질(IMD material), 폴리 이미드(polyimide)와 같은 폴리머(polymer), 실리콘 산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 등의 절연 물질을 포함할 수 있다. 제1유전층(2151)은 유전층의 합지(lamination)이나 증착 또는 도포를 이용하여 형성될 수 있다.
제1유전층(2151) 상에 제1접속 패드(2143)들의 일부(2142)와 제2접속 패드(2146)들의 일부(2144)를 각각 상호 연결하는 제1도전성 패턴(2135)들을 제2재배선 패턴(도 1의 135)들을 이루는 패턴으로 형성할 수 있다. 제1도전성 패턴(2135)들은 제1유전층(2151)을 실질적으로 관통하는 비아(via) 형상 부분으로 제1접속 패드(2143)들의 일부(2142)와 제2접속 패드(2146)들의 일부(2144)에 각각 접속될 수 있다.
도 9를 참조하면, 제1도전성 패턴(2135)들을 상호 격리시키는 제2유전층(2153)을 형성한다. 제2유전층(2153)은 다양한 유전 물질, 예컨대, 층간 절연 물질(ILD material)이나 금속층간 절연 물질(IMD material), 폴리 이미드(poyimide)와 같은 폴리머(polymer), 실리콘 산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 등의 절연 물질을 포함할 수 있다. 제2유전층(2153)은 유전층의 합지(lamination)이나 증착 또는 도포를 이용하여 형성될 수 있다.
제2유전층(2153) 상에 제2접속 패드(2146)들의 다른 일부(2145)에 각각 접속되고 제2유전층(2153) 상으로 연장되어 제2접속 패드(2145)의 위치를 전기적으로 라우팅(routing)하는 제2도전성 패턴(2132A)들을 제3재배선 패턴(도 1의 132)를 이루는 일부 부분들로 형성한다. 제2도전성 패턴(2132A)은 제1유전층(2151) 및 제2유전층(2153)을 실질적으로 관통하는 비아 형상 부분으로 제2접속 패드(2146)들의 다른 일부(2145)에 각각 접속될 수 있다.
도 10을 참조하면, 제2도전성 패턴(2132A)들을 상호 격리시키는 제3유전층(2155)을 형성한다. 제3유전층(2155)은 다양한 유전 물질로 형성될 수 있다. 제3유전층(2155) 상에 제1접속 패드(2143)들의 다른 일부(2141)에 각각 접속되고 제3 내지 제1유전층들(2155, 2153, 2151)을 실질적으로 수직하게 관통하는 제3도전층 패턴(2124)들을 제1재배선 패턴(도 1의 134)들로 형성한다. 제2도전성 패턴(2132A)에 접속되고 제3유전층(2155)를 실질적으로 수직하게 관통하는 제4도전층 패턴(2132B)를 형성하여, 제2도전성 패턴(2132A)와 함께 제3재배선 패턴(도 1의 132)를 이루도록 할 수 있다.
도 11을 참조하면, 제3유전층(2155) 상에 제3도전층 패턴(2134)들에 중첩되어 연결되고 제4도전층 패턴(2132B)에 연결되어 제2도전층 패턴(2132A)의 일부에 중첩되어 연결되는 제3접속 패드(2120)들을 형성한다. 제3접속 패드(2120)들의 일부(2124)들은 제1재배선 패턴(도 1의 134)을 이루는 제3도전층 패턴(2134)에 연결되고, 제3접속 패드(2120)들의 다른 일부(2122)들은 제3재배선 패턴(도 1의 132)를 이루는 제4도전성 패턴(2132B)에 직접적으로 연결될 수 있다. 이후에, 제3접속 패드(2120)들을 상호 격리시키는 제4유전층(2157)을 형성할 수 있다. 제1 내지 제4유전층(2151, 2153, 2155, 2157)은 상호 연결 구조층(2100)의 바디를 이룰 수 있다.
상호 연결 구조층(2100) 상에 제1다이(2200)을 실장하여 배치할 수 있다. 제1다이(2200)는 제3접속재(2310)들에 의해 제3접속 패드(2120)들에 접속될 수 있다.
도 12를 참조하면, 제1다이(2200)를 보호하는 몰드부(2250)를 형성한다. 몰드부(2250)는 제1다이(2200)의 측면을 덮고 상면(2203)을 노출하는 측면 몰드부 형상을 가지도록, 몰딩 화합물을 사용하는 몰딩 과정으로 형성될 수 있다.
도 13을 참조하면, 더미 웨이퍼(도 12의 2200)의 후면으로 더미 웨이퍼(2200)를 리세스(recess)하여 상호 연결 구조층(2100)의 일면(2152)을 노출한다. 더미 웨이퍼(2200)를 리세스하는 과정은 더미 웨이퍼(2200)를 선택적으로 제거하여 상호 연결 구조층(2100)의 일면(2152)를 노출하도록 수행된다. 더미 웨이퍼(2200)를 리세스하는 과정은 상호 연결 구조층(2100)에 반대되는 더미 웨이퍼(2200)의 후면을 백 그라인딩(back grinding)하는 과정을 포함할 수 있다. 백 그라인딩된 더미 웨이퍼(2200)의 후면을 에치 백(etch back) 등으로 추가 리세스하여, 상호 연결 구조층(2100)의 하면(2152)를 노출시킬 수 있다. 상호 연결 구조층(2100)은 상당히 얇은 두께를 가져 자체적으로는 그 형상을 유지하기 어려울 수 있지만, 상호 연결 구조층(2100) 상에 몰드부(2250) 및 제1다이(2200)의 구조물이 상호 연결 구조층(2100)을 지지할 수 있어, 지지를 위한 별도의 캐리어(carrier)나 서포터를 도입하지 않을 수 있다.
도 14를 참조하면, 상호 연결 구조층(2100)의 하면(2152) 상에 제2다이(2400)을 실장하여 배치할 수 있다. 제2다이(2400)는 제2접속재(2320)들에 의해 제1접속 패드(2143)들에 제2다이(2400)를 접속시킬 수 있다.
도 15를 참조하면, 제2다이(2400)에 의해 노출된 상호 연결 구조층(2100)의 하면(2152)의 노출된 부분 상에 다수의 제1접속재(2330)들을 부착할 수 있다. 제1접속재(2330)들은 볼 장착(ball mount) 과정을 통해 부착될 수 있다.
도 16을 참조하면, 제1접속재(2330)들에 패키지 기판(2500)을 전기적으로 접속시킬 수 있다. 패키지 기판(2500)은 제1다이(2200)나 제2다이(2400)를 외부의 다른 기기에 전기적으로 연결시기 위한 패키지 배선 구조(2530, 2540, 2550)을 회로 배선으로 구비할 수 있다. 패키지 배선 구조는 제1다이(2200)나 제2다이(2400)와의 전기적인 접속을 위한 패키지 제1배선 패드(2540)들을 상면(2503)에 구비할 수 있다. 패키지 배선 구조는 하면(2501)에 부착된 외측 접속 단자(도 1의 340)들과 체결되는 패키지 제2배선 패드(2550)들 및 패키지 제1배선 패드(2540)와 패키지 제2배선 패드(2550)들을 상호 연결시키도록 라우팅된 패키지 제3배선(2530)을 포함할 수 있다. 패키지 기판(2500)의 일 표면인 상면(2503)에는 패키지 기판(2500)의 바디 부분에 캐비티(2509)가 배치될 수 있다. 제2다이(2400)는 캐비티(2509) 내에 적어도 부분적으로 삽입될 수 있다.
도 17은 일 예에 따른 반도체 패키지(40)를 보여준다. 도 17에 제시된 일부 부재들은 도 1에 제시된 부재들과 실질적으로 동일하거나 또는 대등한 부재로 제시될 수 있다.
도 17을 참조하면, 반도체 패키지(40)는 상호 연결 구조층(4100)의 상면(4101) 상에 제1다이(4200)를 배치하고, 하면(4103) 상에 제2다이(4400)를 배치할 수 있다. 반도체 패키지(40)는 제1다이(4200), 상호 연결 구조층(4100) 및 제2다이(4400)가 전기적 및 기계적으로 접속되는 패키지 기판(4500)을 구비할 수 있다. 반도체 패키지(40)는 제1다이(4200)의 주위를 에워싸 보호하는 제1몰딩부(4250)을 더 포함할 수 있다. 제1몰딩부(4250)는 제1다이(4200)의 상면(4203)을 외부 환경에 노출하도록 제1다이(4200)의 측면을 감싸는 측면 몰딩 구조로 구비될 수 있다.
패키지 기판(4500)은, 제1다이(4200), 상호 연결 구조층(4100) 및 제2다이(4400)가 배치된 일 표면인 상면(4503)에 반대되는 다른 표면인 하면(4501)에 외측 접속 단자(4340)들을 구비할 수 있다. 패키지 기판(4500)은 제1다이(4200)나 제2다이(4400)를 외부의 다른 기기에 전기적으로 연결시기 위한 패키지 배선 구조(4530, 4540, 4550)을 회로 배선으로 구비할 수 있다. 패키지 배선 구조는 제1다이(4200)나 제2다이(4400)와의 전기적인 접속을 위한 패키지 제1배선 패드(4540)들을 상면(4503)에 구비할 수 있다. 패키지 배선 구조는 하면(4501)의 외측 접속 단자(4340)들과 체결되는 패키지 제2배선 패드(4550)들 및 패키지 제1배선 패드(4540)와 패키지 제2배선 패드(4550)들을 상호 연결시키도록 라우팅된 패키지 제3배선(4530)을 포함할 수 있다. 패키지 기판(4500)의 일 표면인 상면(4503)에는 패키지 기판(4500)의 바디 부분에 캐비티(4509)가 배치될 수 있다. 제2다이(4400)는 캐비티(4509) 내에 적어도 부분적으로 삽입될 수 있다. 캐비티(4509)는 패키지 기판(4500)의 바디를 실질적으로 관통하는 관통홀 형상으로 구비될 수 있다.
반도체 패키지(40)는 상호 연결 구조층(4100)의 일면인 하면(4103)에 전기적인 접속을 위한 관통 몰드 비아(through mold via: 4650)들이 다수 개로 구비할 수 있다. 반도체 패키지(40)는 관통 몰드 비아(4650)를 둘러싸는 제2몰드부(4600)를 더 구비할 수 있다. 제2몰드부(4600)는 제2다이(2400)에 의해 노출된 상호 연결 구조층(4100)의 하면(4103)의 노출된 부분을 덮고 제2다이(2400)가 배치될 상호 연결 구조층(4100)의 하면(4103)의 다른 영역 부분을 제2다이(2400)가 삽입된 영역을 열어주도록 형성될 수 있다.
제2몰드부(4600)는 에폭시몰딩 화합물(EMC: Epoxy Molding Compound)와 같은 몰딩 화합물을 사용하는 몰딩 과정으로 형성될 수 있다. 제2몰드부(4600)는 상호 연결 구조층(4100)을 사이에 두고 제1몰드부(4250)에 대응되도록 위치할 수 있다. 제1몰드부(4250)를 구성하는 EMC는 제1다이(4200)나 제2다이(4400)을 구성하는 실리콘 반도체 기판과는 열팽창계수가 상당히 차이가 나는 물질로, 반도체 패키지(40)의 휨(warpage)나 크랙(crack)의 요인으로 작용할 수 있다. 제2몰드부(4600)는 제1몰드부(4250)에 대응되는 반대측에 위치하므로, 제1몰드부(4250)에 의해 열팽창계수 차이에 따른 휨을 보상하는 또 다른 힘을 제공하여, 반도체 패키지(40)가 휘는 것을 방지하는 역할을 할 수 있다. 제2몰드부(4600)을 관통하는 관통 몰드 비아(4650)은 제2몰드부(4600)을 관통하는 관통홀(2651)을 채우는 도전층을 포함할 수 있다. 관통 몰드 비아(4650)은 도 1의 제1접속재(도 1의 330)과 마찬가지로 패키지 기판(4500)과 상호 연결 구조층(4100)을 전기적으로 연결하는 경로를 제공한다. 관통 몰드 비아(4650)은 제1접속재(도 1의 330)의 접속 관계와 실질적으로 동일하거나 유사한 접속 관계를 유지할 수 있다.
제2다이(4400)는 상호 연결 구조층(4100)의 하면(4103)에 제1접속재(4320)들에 의해 전기적으로 및 기계적으로 연결될 수 있다. 제1접속재(4320)는 도 1의 제2접속재(도 2의 320)과 실질적으로 동일하거나 유사한 부재일 수 있다. 제1다이(4200)는 상호 연결 구조층(4100)의 상면(4101)에 제2접속재(4310)들에 의해 전기적으로 및 기계적으로 연결될 수 있다.
상호 연결 구조층(4100)은, 매우 미세한 피치를 가지는 제1접속 패드(4143)들을 하면(4103)에 구비하고, 또한 매우 미세한 피치를 가지는 제3접속 패드(4120)들을 상면(4103)에 구비할 수 있다. 상호 연결 구조층(4100)은, 제1접속 패드(4143)들이 위치하는 영역의 외곽의 다른 영역 부분에, 제1접속 패드(4143)들의 피치 및 폭 보다 큰 피치 및 폭을 가지는 제2접속 패드(4146)들을 구비할 수 있다.
상호 연결 구조층(4100)은, 제1다이(4200)와 제2다이(4400)를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(4134)들을 포함하고, 제2다이(4400)와 관통 몰드 비아(4650)들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴(4135)들, 및 제1다이(4200)와 관통 몰드 비아(4650)들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴(4132)들을 포함하는 재배선 패턴 구조(4130)를 포함할 수 있다.
제1접속 패드(4143)들의 일부(4142)들은 제1재배선 패턴(4134)의 일 단부와 직접적으로 연결되고, 제3접속 패드(4120)들의 일부(4124)들은 제1재배선 패턴(4134)의 다른 단부와 직접적으로 연결될 수 있다. 제1접속 패드(4143)들의 다른 일부(4141)들은 제2재배선 패턴(4135)의 일 단부와 직접적으로 연결되고, 제2접속 패드(4146)들의 일부(4144)들은 제2재배선 패턴(4135)의 다른 단부와 직접적으로 연결될 수 있다. 제3접속 패드(4120)들의 다른 일부(4122)들은 제3재배선 패턴(4132)의 일 단부와 직접적으로 연결되고, 제2접속 패드(4146)들의 다른 일부(4145)들은 제3재배선 패턴(4132)의 다른 단부와 직접적으로 연결될 수 있다.
도 18 내지 도 22는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다. 도 18 내지 도 22은 도 17의 반도체 패키지(40)를 구현하는 제조 방법을 제시하는 실질적인 단면도들이다. 도 18 내지 도 22에 제시된 부재들의 일부는 도 17 또는 도 1에 제시된 부재들이나 또는 도 7 내지 도 16에 제시된 부재들과 실질적으로 동일하거나 또는 대등한 부재로 제시될 수 있다.
도 18은 더미 웨이퍼(도 7의 2000) 상에 제1접속 패드(5143) 및 제2접속 패드(5146)들을 포함하는 도전층 패턴(5140)들의 배열을 형성하는 과정을 보여준다. 도 7을 참조하여 설명한 바와 같이, 더미 웨이퍼(도 7의 2000) 상에 도전층을 형성하고 패터닝하여 제1접속 패드(5143)들 및 제2접속 패드(5146)들을 형성한다. 제1접속 패드(5143)들의 일부(5142)들은 제1재배선 패턴(도 1의 134)의 일 단부와 직접적으로 연결될 위치에 위치하고, 제1접속 패드(5143)들의 다른 일부(5141)들은 제2재배선 패턴(도 1의 135)의 일 단부와 직접적으로 연결될 위치에 위치하도록 패터닝될 수 있다. 제2접속 패드(5146)들의 일부(5144)들은 제2재배선 패턴(도 1의 135)의 다른 단부와 직접적으로 연결될 위치에 위치하고, 제2접속 패드(5146)들의 다른 일부(5145)들은 제3재배선 패턴(도 1의 132)의 다른 단부와 직접적으로 연결될 위치에 위치할 수 있다.
제1 및 제2접속 패드들(5143, 5146) 사이를 상호 격리시키는 제1유전층(5151)을, 도 8을 참조하여 설명한 바와 마찬가지로, 형성한다. 제1유전층(5151) 상에 제1접속 패드(5143)들의 일부(5142)와 제2접속 패드(5146)들의 일부(5144)를 각각 상호 연결하는 제1도전성 패턴(5135)들을 제2재배선 패턴(도 1의 135)들을 이루는 패턴으로 형성할 수 있다. 제1도전성 패턴(5135)들은 제1유전층(5151)을 실질적으로 관통하는 비아(via) 형상 부분으로 제1접속 패드(5143)들의 일부(5142)와 제2접속 패드(5146)들의 일부(5144)에 각각 접속될 수 있다.
제1도전성 패턴(5135)들을 상호 격리시키는 제2유전층(5153)을, 도 9를 참조하여 설명한 바와 같이, 형성할 수 있다. 제2유전층(5153) 상에 제2접속 패드(5146)들의 다른 일부(5145)에 각각 접속되고 제2유전층(5153) 상으로 연장되어 제2접속 패드(5145)의 위치를 전기적으로 라우팅(routing)하는 제2도전성 패턴(5132A)들을 제3재배선 패턴(도 1의 132)를 이루는 일부 부분들로 형성한다. 제2도전성 패턴(5132A)은 제1유전층(5151) 및 제2유전층(5153)을 실질적으로 관통하는 비아 형상 부분으로 제2접속 패드(5146)들의 다른 일부(5145)에 각각 접속될 수 있다.
제2도전성 패턴(5132A)들을 상호 격리시키는 제3유전층(5155)을, 도 10을 참조하여 설명한 바와 같이, 형성할 수 있다. 제3유전층(5155)은 다양한 유전 물질로 형성될 수 있다. 제3유전층(5155) 상에 제1접속 패드(5143)들의 다른 일부(5141)에 각각 접속되고 제3 내지 제1유전층들(5155, 5153, 5151)을 실질적으로 수직하게 관통하는 제3도전층 패턴(5124)들을 제1재배선 패턴(도 1의 134)들로 형성한다. 제2도전성 패턴(5132A)에 접속되고 제3유전층(5155)를 실질적으로 수직하게 관통하는 제4도전층 패턴(5132B)를 형성하여, 제2도전성 패턴(5132A)와 함께 제3재배선 패턴(도 1의 132)를 이루도록 할 수 있다.
제3유전층(5155) 상에 제3도전층 패턴(5134)들에 중첩되어 연결되고 제4도전층 패턴(5132B)에 연결되어 제2도전층 패턴(5132A)의 일부에 중첩되어 연결되는 제3접속 패드(5120)들을, 도 11을 참조하여 설명한 바와 같이, 형성할 수 있다. 제3접속 패드(5120)들의 일부(5124)들은 제1재배선 패턴(도 1의 134)을 이루는 제3도전층 패턴(5134)에 연결되고, 제3접속 패드(5120)들의 다른 일부(5122)들은 제3재배선 패턴(도 1의 132)를 이루는 제4도전성 패턴(5132B)에 직접적으로 연결될 수 있다. 이후에, 제3접속 패드(5120)들을 상호 격리시키는 제4유전층(5157)을 형성할 수 있다. 제1 내지 제4유전층(5151, 5153, 5155, 5157)은 상호 연결 구조층(5100)의 바디를 이룰 수 있다.
상호 연결 구조층(5100) 상에 제1다이(5200)을 실장하여 배치할 수 있다. 제1다이(5200)는 제2접속재(5310)들에 의해 제3접속 패드(5120)들에 접속될 수 있다.
제1다이(5200)를 보호하는 몰드부(5250)를, 도 12를 참조하여 설명한 바와 같이, 형성할 수 있다. 몰드부(5250)는 제1다이(5200)의 측면을 덮고 상면(5203)을 노출하는 측면 몰드부 형상을 가지도록, 몰딩 화합물을 사용하는 몰딩 과정으로 형성될 수 있다.
상호 연결 구조층(5100)의 일면(5152)을 노출하도록, 도 13을 참조하여 설명한 바와 같이, 더미 웨이퍼(도 12의 2200)의 후면으로 더미 웨이퍼(2200)를 리세스(recess)할 수 있다.
상호 연결 구조층(5100)의 하면(5152) 상에 제2다이(5400)을, 도 14를 참조하여 설명한 바와 같이, 실장하여 배치할 수 있다. 제2다이(5400)는 제1접속재(5320)들에 의해 제1접속 패드(5143)들에 제2다이(5400)를 접속시킬 수 있다.
도 18를 다시 참조하면, 제2다이(5400)에 의해 노출된 상호 연결 구조층(5100)의 하면(5152)의 노출된 부분 상을 덮고, 제2다이(5400)을 노출하는 제2몰드부(5600)을 형성한다. 제2다이(5400)에 의해 노출된 상호 연결 구조층(5100)의 하면(5152)의 노출된 부분에 몰딩 화합물을 부분 몰딩(partial molding)하여 제2몰드부(5600)을 형성한다. 제2다이(5400)가 위치하는 부분에는 몰딩 화합물이 유입되지 않도록 몰딩 과정에서 제어할 수 있다.
도 19를 참조하면, 제2몰드부(5600)의 일부 영역을 선택적으로 제거하여, 제2몰드부(5600)를 관통하여 상호 연결 구조층(5100)의 일부 부분들을 각각 노출하는 관통홀(5651)들을 형성할 수 있다.
도 20을 참조하면, 관통홀(5651)들을 도전성 물질로 채워 비아(via) 형상이 관통홀(5651)에 의해 유도된 관통 몰드 비아(TMV: 5650)들을 형성한다.
도 21을 참조하면, 관통 몰드 비아(5650)에 제3접속재(5670)을 형성할 수 있다. 제3접속재(5670)들은 솔더 볼을 볼 드랍하는 과정으로 형성될 수 있다.
도 22를 참조하면, 제3접속재(5670)들에 패키지 기판(5500)을 전기적으로 접속시킬 수 있다. 패키지 기판(5500)은 제1다이(5200)나 제2다이(5400)를 외부의 다른 기기에 전기적으로 연결시기 위한 패키지 배선 구조(5530, 5540, 5550)을 회로 배선으로 구비할 수 있다. 패키지 배선 구조는 제1다이(5200)나 제2다이(5400)와의 전기적인 접속을 위한 패키지 제1배선 패드(5540)들을 상면(5503)에 구비할 수 있다. 패키지 배선 구조는 하면(5501)에 부착된 외측 접속 단자(도 17의 4340)들과 체결되는 패키지 제2배선 패드(5550)들 및 패키지 제1배선 패드(5540)와 패키지 제2배선 패드(5550)들을 상호 연결시키도록 라우팅된 패키지 제3배선(5530)을 포함할 수 있다. 패키지 기판(5500)의 일 표면인 상면(5503)에는 패키지 기판(5500)의 바디 부분에는 도 1의 캐비티(509)와 같은 삽입홈 형태가 배치되지 않거나 또는 경우에 따라 배치될 수도 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 상호 연결 구조층,
200, 400: 반도체 다이,
500: 패키지 기판.

Claims (60)

  1. 더미 웨이퍼(dummy wafer)를 도입하는 단계;
    상기 더미 웨이퍼 상에 상호 연결 구조층(interconnect structure layer)을 형성하는 단계;
    상기 상호 연결 구조층(interconnect structure layer)에 제1다이(die)를 접속시키는 단계;
    상기 상호 연결 구조층(interconnect structure layer) 상에 상기 제1다이(die)를 보호하는 몰드부(molding part)를 형성하는 단계;
    상기 더미 웨이퍼의 후면으로 상기 더미 웨이퍼를 리세스(recess)하여 상기 상호 연결 구조층(interconnect structure layer)의 일면을 노출하는 단계;
    상기 상호 연결 구조층의 노출된 상기 일면 상에 상기 제1다이와 일부 영역이 중첩되도록 제2다이를 배치하는 단계;
    상기 제2다이에 의해 노출된 상기 상호 연결 구조층의 노출된 상기 일면 부분 상에 다수의 제1접속재들을 형성하는 단계; 및
    상기 제1접속재들에 패키지 기판(package substrate)을 전기적으로 접속시키는 단계;를 포함하고,
    상기 패키지 기판은 캐비티(cavity)를 가지고, 상기 제2다이는 상기 캐비티 내에 적어도 부분적으로 배치되고,
    상기 상호 연결 구조층(interconnect structure layer)은
    상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들;
    상기 제2다이와 상기 제1접속재들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및
    상기 제1다이와 상기 제1접속재들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 더미 웨이퍼는
    실리콘 웨이퍼(Si wafer)로 도입되는 반도체 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 더미 웨이퍼 상에 유전층 및 상기 제1 내지 제3재배선층 패턴들을 제공하는 도전층 패턴들을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 제2다이를 배치하는 단계는
    상기 제1접속재들의 피치(pitch) 및 크기 보다 작은 피치 및 크기를 가지는 다수의 제2접속재들을 이용하여 상기 제2다이와 상기 상호 연결 구조층의 노출된 상기 일면을 연결시키는 단계를 포함하는 반도체 패키지 제조 방법.
  5. 제4항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제2다이와 중첩된 상기 상호 연결 구조층의 상기 일면의 부분에 상기 제1 및 제2재배선 패턴들의 일 단부들에 직접적으로 연결되며 상기 제2접속재들이 실장(mounting)될 제1접속 패드(pad)들; 및
    상기 제1접속재들에 중첩되는 상기 상호 연결 구조층의 상기 일면의 부분에 상기 제1접속 패드들의 피치보다 큰 피치를 가지도록 배치되며 일부는 상기 제2재배선 패턴들의 다른 단부들에 직접적으로 연결되고 다른 일부는 상기 제3재배선 패턴들의 일 단부에 직접적으로 연결되며 상기 제1접속재들이 실장될 제2접속 패드(pad)들;을 동시에 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  6. 제5항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제1 및 제2접속 패드들 사이를 상호 격리시키는 제1유전층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제1유전층 상에
    상기 제1접속 패드들의 일부와 상기 제2접속 패드들의 일부를 각각 상호 연결하는 제1도전성 패턴들을 상기 제2재배선 패턴들로 형성하는 단계; 및
    상기 제1도전성 패턴들 사이를 상호 격리하는 제2유전층을 상기 제1유전층 상에 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제2유전층 상에 상기 제2접속 패드들의 다른 일부에 각각 접속되고 상기 제2유전층 상으로 연장되어 상기 제2접속 패드를 전기적으로 라우팅(routing)하는 제2도전성 패턴들을 상기 제3재배선 패턴들로 형성하는 단계; 및
    상기 제2도전성 패턴들 사이를 상호 격리하는 제3유전층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제1접속 패드들의 다른 일부에 각각 접속되고 상기 제3 내지 제1유전층들을 실질적으로 수직하게 관통하는 제3도전층 패턴들을 상기 제1재배선 패턴들로 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제3유전층 상에 상기 제3도전층 패턴들에 중첩되어 연결되고 상기 제2도전층 패턴의 일부에 중첩되어 연결되는 제3접속 패드들을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  11. 제1항에 있어서,
    상기 제1재배선 패턴들은
    상기 제1다이와 상기 제2다이 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제2재배선 패턴들은
    상기 제2다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제3재배선 패턴들은 상기 제1다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제 1, 제2 및 제3재배선 패턴들은 상호 간에 독립적인 경로를 제공하는 반도체 패키지 제조 방법.
  12. 제1항에 있어서,
    상기 제1다이는
    마이크로 프로세서(micro processer) 소자를 포함하고,
    상기 제2다이는
    광대역 메모리(High Bandwidth Memory) 소자를 포함하는 반도체 패키지 제조 방법.
  13. 제1항에 있어서,
    상기 제1접속재를 형성하는 단계는
    상기 상호 연결 구조층의 노출된 상기 일면 부분에 솔더 볼(ball)들을 부착하는 단계를 포함하는 반도체 패키지 제조 방법.
  14. 제1항에 있어서,
    상기 패키지 기판의 상기 캐비티는
    상기 제2다이가 상기 제1다이의 중앙 부분에 중첩되도록 상기 패키지 기판의 중앙 부분에 배치되는 반도체 패키지 제조 방법.
  15. 제14항에 있어서,
    상기 제2다이는 다수 개가 나란히 배치되고,
    상기 패키지 기판의 상기 캐비티 내에 다수 개의 상기 제2다이들이 나란히 배치되는 반도체 패키지 제조 방법.
  16. 제1항에 있어서,
    상기 패키지 기판의 상기 캐비티는
    다수개가 상호 이격되도록 상기 패키지 기판에 배치되고,
    상기 다수 개의 캐비티들은 상기 패키지 기판의 네 모서리 부분에 인근하는 위치에 각각 배치되는 반도체 패키지 제조 방법.
  17. 제1항에 있어서,
    상기 캐비티는
    상기 패키지 기판을 관통하도록 연장된 반도체 패키지 제조 방법.
  18. 제1항에 있어서,
    상기 더미 웨이퍼를 리세스(recess)하는 단계는
    상기 상호 연결 구조층(interconnect structure layer)에 반대되는 상기의 더미 웨이퍼의 상기 후면을 백 그라인딩(back grinding)하는 단계;를 포함하는 반도체 패키지 제조 방법.
  19. 제18항에 있어서,
    상기 더미 웨이퍼를 리세스(recess)하는 단계는
    상기 백 그라인딩된 상기 더미 웨이퍼의 후면을 상기 상호 연결 구조층(interconnect structure layer)의 상기 일면이 노출되도록 에치 백(etch back)하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  20. 더미 웨이퍼(dummy wafer)를 도입하는 단계;
    상기 더미 웨이퍼 상에 상호 연결 구조층(interconnect structure layer)을 형성하는 단계;
    상기 상호 연결 구조층(interconnect structure layer)에 제1다이(die)를 접속시키는 단계;
    상기 상호 연결 구조층(interconnect structure layer) 상에 상기 제1다이(die)를 보호하는 제1몰드부(molding part)를 형성하는 단계;
    상기 더미 웨이퍼의 후면으로 상기 더미 웨이퍼를 리세스(recess)하여 상기 상호 연결 구조층(interconnect structure layer)의 일면을 노출하는 단계;
    상기 상호 연결 구조층의 노출된 상기 일면 상에 상기 제1다이와 일부 영역이 중첩되도록 제2다이를 배치하는 단계;
    상기 제2다이에 의해 노출된 상기 상호 연결 구조층의 노출된 상기 일면 부분 상에 상기 제2다이를 둘러싸는 제2몰드부를 형성하는 단계;
    상기 몰드부를 관통하여 상기 상호 연결 구조층에 전기적으로 접속되는 다수의 관통 몰드 비아(through mold via)들을 형성하는 단계;
    상기 관통 몰드 비아(TMV)들에 패키지 기판(package substrate)을 전기적으로 접속시키는 단계;를 포함하고,
    상기 상호 연결 구조층(interconnect structure layer)은
    상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들;
    상기 제2다이와 상기 관통 몰드 비아(TMV)들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및
    상기 제1다이와 상기 관통 몰드 비아(TMV)들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지 제조 방법.
  21. 제20항에 있어서,
    상기 더미 웨이퍼는
    실리콘 웨이퍼(Si wafer)로 도입되는 반도체 패키지 제조 방법.
  22. 제20항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 더미 웨이퍼 상에 유전층 및 상기 제1 내지 제3재배선층 패턴들을 제공하는 도전층 패턴들을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  23. 제20항에 있어서,
    상기 제2다이를 배치하는 단계는
    상기 관통 몰드 비아(TMV)들의 피치(pitch) 및 크기 보다 작은 피치 및 크기를 가지는 다수의 제1접속재들을 이용하여 상기 제2다이와 상기 상호 연결 구조층의 노출된 상기 일면을 연결시키는 단계를 포함하는 반도체 패키지 제조 방법.
  24. 제23항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제2다이와 중첩된 상기 상호 연결 구조층의 상기 일면의 부분에 상기 제1 및 제2재배선 패턴들의 일 단부들에 직접적으로 연결되고 상기 제1접속재들이 실장(mounting)될 제1접속 패드(pad)들; 및
    상기 관통 몰드 비아(TMV)들에 중첩되는 상기 상호 연결 구조층의 상기 일면의 부분에 상기 제1접속 패드들의 피치 및 크기 보다 큰 피치 및 크기를 가지고 배치되어 일부는 상기 제2재배선 패턴들의 다른 단부들에 직접적으로 연결되고 다른 일부는 상기 제3재배선 패턴들의 일 단부에 직접적으로 연결되고 상기 관통 몰드 비아(TMV)들 실장될 제2접속 패드(pad)들;을 동시에 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  25. 제24항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제1 및 제2접속 패드들 사이를 상호 격리시키는 제1유전층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  26. 제25항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제1유전층 상에
    상기 제1접속 패드들의 일부와 상기 제2접속 패드들의 일부를 각각 상호 연결하는 제1도전성 패턴들을 상기 제2재배선 패턴들로 형성하는 단계; 및
    상기 제1도전성 패턴들 사이를 상호 격리하는 제2유전층을 상기 제1유전층 상에 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  27. 제26항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제2유전층 상에 상기 제2접속 패드들의 다른 일부에 각각 접속되고 상기 제2유전층 상으로 연장되어 상기 제2접속 패드를 전기적으로 라우팅(routing)하는 제2도전성 패턴들을 상기 제3재배선 패턴들로 형성하는 단계; 및
    상기 제2도전성 패턴들 사이를 상호 격리하는 제3유전층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  28. 제27항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제1접속 패드들의 다른 일부에 각각 접속되고 상기 제3 내지 제1유전층들을 실질적으로 수직하게 관통하는 제3도전층 패턴들을 상기 제1재배선 패턴들로 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  29. 제28항에 있어서,
    상기 상호 연결 구조층(interconnect structure layer)을 형성하는 단계는
    상기 제3유전층 상에 상기 제3도전층 패턴들에 중첩되어 연결되고 상기 제2도전층 패턴의 일부에 중첩되어 연결되는 제3접속 패드들을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  30. 제20항에 있어서,
    상기 제1재배선 패턴들은
    상기 제1다이와 상기 제2다이 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제2재배선 패턴들은
    상기 제2다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제3재배선 패턴들은 상기 제1다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제 1, 제2 및 제3재배선 패턴들을 상호 간에 독립적인 경로를 제공하는 반도체 패키지 제조 방법.
  31. 제20항에 있어서,
    상기 제1다이는
    마이크로 프로세서(micro processer) 소자를 포함하고,
    상기 제2다이는
    광대역 메모리(High Bandwidth Memory) 소자를 포함하는 반도체 패키지 제조 방법.
  32. 제20항에 있어서,
    상기 제2몰드부를 형성하는 단계는
    상기 제2다이에 의해 노출되는 상기 상호 연결 구조층 부분을 덮고 상기 제2다이를 노출하도록 몰딩 화합물(molding compound)을 부분 몰딩(partial molding)하는 단계를 포함하는 반도체 패키지 제조 방법.
  33. 제20항에 있어서,
    상기 관통 몰드 비아(TMV)들을 형성하는 단계는
    상기 제2몰드부의 일부 영역을 제거하여 상기 제2몰드부를 관통하여 상기 상호 연결 구조층의 일부 부분들을 각각 노출하는 관통홀들을 형성하는 단계; 및
    상기 관통홀들을 채우는 도전성 비아(via)들을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  34. 제20항에 있어서,
    상기 제2다이는 상기 제1다이의 중앙 부분에 중첩되도록 배치되는 반도체 패키지 제조 방법.
  35. 제20항에 있어서,
    상기 제2다이는
    상기 다수 개가 상호 간에 마주 보며 이웃하여 밀집되도록 배치된 반도체 패키지 제조 방법.
  36. 제20항에 있어서,
    상기 제2다이는
    다수 개가 상기 패키지 기판 상에 상호 이격되도록 배치되고,
    상기 다수 개의 제2다이들은 상기 패키지 기판의 네 모서리 부분에 인근하는 위치들에 각각 배치되는 반도체 패키지 제조 방법.
  37. 제20항에 있어서,
    상기 패키지 기판은
    상기 제2다이가 적어도 부분적으로 삽입되는 캐비티(cavity)를 가지는 반도체 패키지 제조 방법.
  38. 제1다이(die);
    상기 제1다이에 전기적으로 접속되는 상호 연결 구조층(interconnect structure layer);
    상기 상호 연결 구조층의 일면 상에 위치하는 다수의 제1접속재들;
    상기 제1다이와 일부 영역이 중첩되도록 배치된 제2다이; 및
    상기 제1접속재들에 전기적으로 접속되는 패키지 기판(package substrate)을 포함하고,
    상기 패키지 기판은 캐비티(cavity)를 가지고, 상기 제2다이는 상기 캐비티 내에 적어도 부분적으로 배치되고,
    상기 상호 연결 구조층(interconnect structure layer)은
    상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들;
    상기 제2다이와 상기 제1접속재들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및
    상기 제1다이와 상기 제1접속재들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지.
  39. 제38항에 있어서,
    상기 제1다이와 상기 제2다이는
    상기 상호 연결 구조층의 반대되는 표면들에 각각 배치된 반도체 패키지.
  40. 제38항에 있어서,
    상기 제2다이와 상기 제1접속재들은
    상기 상호 연결 구조층의 동일한 상기 일면 상에 배치된 반도체 패키지.
  41. 제38항에 있어서,
    상기 제2다이와 상기 상호 연결 구조층을 전기적으로 연결하도록 상기 상호 연결 구조층과 상기 제2다이가 중첩된 사이 부분에 도입되고 상기 제1접속재들의 피치 및 크기 보다 작은 피치 및 크기를 가지는 다수의 제2접속재들을 더 포함하고,
    상기 제2다이와 중첩된 상기 상호 연결 구조층의 상기 일면의 부분에 상기 제1 및 제2재배선 패턴들의 일 단부들에 직접적으로 연결되고 상기 제2접속재들이 실장(mounting)된 제1접속 패드(pad)들; 및
    상기 제1접속재들에 중첩되는 상기 상호 연결 구조층의 상기 일면의 다른 부분에 상기 제1접속 패드들의 피치 보다 큰 피치를 가지고 배치되어 일부는 상기 제2재배선 패턴들의 다른 단부들에 직접적으로 연결되고 다른 일부는 상기 제3재배선 패턴들의 일 단부에 직접적으로 연결되며 상기 제1접속재들이 실장된 제2접속 패드(pad)들;을 더 포함하는 반도체 패키지.
  42. 제41항에 있어서,
    상기 제1다이와 상기 상호 연결 구조층을 전기적으로 연결하도록 상기 상호 연결 구조층과 상기 제1다이가 중첩된 사이 부분에 도입되고 상기 제1접속재들의 피치 및 크기 보다 작은 피치 및 크기를 가지는 다수의 제3접속재들을 더 포함하고,
    상기 제1재배선 패턴들의 다른 단부들 및 상기 제3재배선 패턴들의 다른 단부들에 직접적으로 연결되고 상기 제3접속재들이 실장된 제3접속 패드들을 더 포함하고, 상기 제3접속 패드들과 상기 제1접속 패드들은 상기 상호 연결 구조층의 서로 반대되는 반대면들에 각각 배치된 반도체 패키지.
  43. 제38항에 있어서,
    상기 제1재배선 패턴들은
    상기 제1다이와 상기 제2다이 사이의 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제2재배선 패턴들은
    상기 제2다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제3재배선 패턴들은 상기 제1다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제 1, 제2 및 제3재배선 패턴들은 상호 간에 독립적인 경로를 제공하는 반도체 패키지.
  44. 제38항에 있어서,
    상기 제1다이는
    마이크로 프로세서(micro processer) 소자를 포함하고,
    상기 제2다이는
    광대역 메모리(High Bandwidth Memory) 소자를 포함하는 반도체 패키지.
  45. 제38항에 있어서,
    상기 제1접속재는
    볼(ball) 형상을 가지는 반도체 패키지.
  46. 제38항에 있어서,
    상기 패키지 기판의 상기 캐비티는
    상기 제2다이가 상기 제1다이의 중앙 부분에 중첩되도록 배치된 반도체 패키지.
  47. 제46항에 있어서,
    상기 제2다이는 다수 개가 나란히 배치되고,
    상기 패키지 기판의 상기 캐비티 내에 다수 개의 상기 제2다이들이 나란히 배치된 반도체 패키지.
  48. 제38항에 있어서,
    상기 패키지 기판의 상기 캐비티는
    다수개가 상호 이격되도록 상기 패키지 기판에 배치되고,
    상기 다수 개의 캐비티들은 상기 패키지 기판의 네 모서리 부분에 인근하는 위치에 각각 배치된 반도체 패키지.
  49. 제38항에 있어서,
    상기 패키지 기판의 상기 캐비티는
    상기 패키지 기판을 관통하도록 연장된 반도체 패키지.
  50. 제1다이(die);
    상기 제1다이에 전기적으로 접속되는 상호 연결 구조층(interconnect structure layer);
    상기 제1다이와 일부 영역이 중첩되도록 배치된 제2다이;
    상기 상호 연결 구조층의 일면 상에 상기 제2다이를 에워싸도록 배치된 몰드부 및 상기 몰드부를 관통하는 다수의 관통 몰드 비아(through mold via)들; 및
    상기 관통 몰드 비아(TMV)들에 전기적으로 접속되는 패키지 기판(package substrate)을 포함하고,
    상기 상호 연결 구조층(interconnect structure layer)은
    상기 제1다이와 상기 제2다이를 전기적으로 연결하도록 실질적으로 수직하게 연장된 제1재배선 패턴(RDL pattern)들;
    상기 제2다이와 상기 관통 몰드 비아(TMV)들의 일부를 전기적으로 연결하도록 실질적으로 수평하게 연장된 제2재배선 패턴들; 및
    상기 제1다이와 상기 관통 몰드 비아(TMV)들의 다른 일부를 전기적으로 연결하는 제3재배선 패턴들을 포함하는 반도체 패키지.
  51. 제50항에 있어서,
    상기 제1다이와 상기 제2다이는
    상기 상호 연결 구조층의 반대되는 표면들에 각각 배치된 반도체 패키지.
  52. 제50항에 있어서,
    상기 제2다이와 상기 상호 연결 구조층을 전기적으로 연결하도록 상기 상호 연결 구조층과 상기 제2다이가 중첩된 사이 부분에 도입되고 상기 몰드 관통 비아들의 피치 및 크기 보다 작은 피치 및 크기를 가지는 다수의 제1접속재들을 더 포함하고,
    상기 제2다이와 중첩된 상기 상호 연결 구조층의 상기 일면의 부분에 상기 제1 및 제2재배선 패턴들의 일 단부들에 직접적으로 연결되고 상기 제1접속재들이 실장(mounting)된 제1접속 패드(pad)들; 및
    상기 제1접속재들에 중첩되는 상기 상호 연결 구조층의 상기 일면의 다른 부분에 상기 제1접속 패드들의 피치 및 크기 보다 큰 피치 및 크기를 가지고 배치되어 일부는 상기 제2재배선 패턴들의 다른 단부들에 직접적으로 연결되고 다른 일부는 상기 제3재배선 패턴들의 일 단부에 직접적으로 연결되고 상기 관통 몰드 비아들이 실장된 제2접속 패드(pad)들;을 더 포함하는 반도체 패키지.
  53. 제52항에 있어서,
    상기 제1다이와 상기 상호 연결 구조층을 전기적으로 연결하도록 상기 상호 연결 구조층과 상기 제1다이가 중첩된 사이 부분에 도입되고 상기 관통 몰드 비아들의 피치 및 크기 보다 작은 피치 및 크기를 가지는 다수의 제2접속재들을 더 포함하고,
    상기 제1재배선 패턴들의 다른 단부들 및 상기 제3재배선 패턴들의 다른 단부들에 직접적으로 연결되고 상기 제3접속재들이 실장된 제3접속 패드들을 더 포함하고,
    상기 제3접속 패드들은 제1접속 패드(pad)들과 동일한 피치 및 크기를 가지도록 배치되고,
    상기 제3접속 패드들과 상기 제1접속 패드들을 상기 상호 연결 구조층의 서로 반대되는 반대면들에 각각 배치된 반도체 패키지.
  54. 제50항에 있어서,
    상기 제1재배선 패턴들은
    상기 제1다이와 상기 제2다이 사이의 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제2재배선 패턴들은
    상기 제2다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제3재배선 패턴들은 상기 제1다이와 상기 패키지 기판 사이의 직접적인 전기적 신호 교환을 위한 경로를 제공하고,
    상기 제 1, 제2 및 제3재배선 패턴들은 상호 간에 독립적인 경로를 제공하는 반도체 패키지.
  55. 제50항에 있어서,
    상기 몰드부와 상기 제2다이는
    상기 상호 연결 구조층의 동일한 상기 일면 상에 배치된 반도체 패키지.
  56. 제50항에 있어서,
    상기 몰드부는
    상기 제2다이가 배치될 상기 상호 연결 구조층의 상기 일면 부분을 상기 제2다이가 삽입된 영역으로 열어주며 상기 상호 연결 구조층의 상기 일면의 다른 부분을 덮는 반도체 패키지.
  57. 제50항에 있어서,
    상기 제2다이는 상기 제1다이의 중앙 부분에 중첩되도록 배치된 반도체 패키지.
  58. 제57항에 있어서,
    상기 제2다이는 다수 개가 나란히 배치되고,
    상기 다수 개의 제2다이들은
    상호 간에 마주 보며 이웃하여 밀집되도록 배치된 반도체 패키지.
  59. 제50항에 있어서,
    상기 제2다이는
    다수 개가 상기 패키지 기판 상에 상호 이격되도록 배치되고,
    상기 다수 개의 제2다이들은 상기 패키지 기판의 네 모서리 부분에 인근하는 위치들에 각각 배치된 반도체 패키지.
  60. 제50항에 있어서,
    상기 제1다이는
    마이크로 프로세서(micro processer) 소자를 포함하고,
    상기 제2다이는
    광대역 메모리(High Bandwidth Memory) 소자를 포함하는 반도체 패키지.
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