KR20190056190A - 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법 - Google Patents

열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법 Download PDF

Info

Publication number
KR20190056190A
KR20190056190A KR1020170153368A KR20170153368A KR20190056190A KR 20190056190 A KR20190056190 A KR 20190056190A KR 1020170153368 A KR1020170153368 A KR 1020170153368A KR 20170153368 A KR20170153368 A KR 20170153368A KR 20190056190 A KR20190056190 A KR 20190056190A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
transfer plate
wiring layer
semiconductor
heat transfer
Prior art date
Application number
KR1020170153368A
Other languages
English (en)
Inventor
정연승
김종훈
박진우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170153368A priority Critical patent/KR20190056190A/ko
Priority to US16/017,118 priority patent/US10361141B2/en
Priority to TW107131808A priority patent/TWI768118B/zh
Priority to CN201811139296.XA priority patent/CN109801905A/zh
Publication of KR20190056190A publication Critical patent/KR20190056190A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4037—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink
    • H01L2023/4068—Heatconductors between device and heatsink, e.g. compliant heat-spreaders, heat-conducting bands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

열전달 플레이트(thermal transfer plate)를 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 연결배선층의 제1표면 상에 배치된 제1반도체 칩과, 연결배선층의 제2표면에 서로 이격되도록 배치된 제2반도체 칩 및 제3반도체 칩을 포함한다. 열전달 플레이트는 제1반도체 칩에 중첩되도록 연결배선층의 제2표면 부분에 접속되어 열 배출 경로를 제공한다.

Description

열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법{Semiconductor package with thermal transfer plate and method manufacturing the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 열전달 플레이트(thermal transfer plate)를 포함하는 반도체 패키지(semiconductor package) 및 반도체 패키지 제조 방법에 관한 것이다.
모바일 폰이나 태블릿, 또는 컴퓨터와 같은 전자 제품에 반도체 패키지가 채용되고 있다. 반도체 패키지가 고속 동작 또는 대용량 데이터(data) 처리, 다기능 동작을 수행할 수 있도록, 복수의 반도체 칩(semiconductor chip)들을 하나의 패키지 구조 내에 통합하는 시도들이 제시되고 있다. 예컨대, 2.5D 시스템 인 패키지 (SIP: System In Package) 기술은, 프로세서 칩(processor chip)과 메모리 칩(memory chip)을 인터포저(interposer) 상에 나란히 배치한 구조를 제시하고 있다. 반도체 패키지 내에 여러 종류의 반도체 칩들이 내장되면서, 특정 반도체 칩에서 발생되는 열을 원활하게 방출할 수 있는 냉각(cooling) 구조가 요구되고 있다.
본 출원은 연결배선층을 상하에 각각 반도체 칩들을 배치한 3 차원 스택 형태이고, 열전달 플레이트가 어느 하나의 반도체 칩에 중첩되고 연결배선층에 접촉하도록 배치된 반도체 패키지 구조를 제시하고자 한다.
본 출원은 연결배선층을 상하에 각각 반도체 칩들을 배치한 3 차원 스택 형태이고, 열전달 플레이트가 어느 하나의 반도체 칩에 중첩되고 연결배선층에 접촉하도록 배치된 반도체 패키지를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 열전달 플레이트(thermal transfer plate)를 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 연결배선층의 제1표면 상에 배치된 제1반도체 칩과, 상기 연결배선층의 제2표면에 서로 이격되도록 배치된 제2반도체 칩 및 제3반도체 칩을 포함한다. 열전달 플레이트는 상기 제1반도체 칩에 중첩되고 상기 제2반도체 칩 및 상기 제3반도체 칩 사이의 상기 연결배선층의 제2표면 부분에 접속되어 열 배출 경로를 제공할 수 있다.
본 출원의 다른 일 관점은, 열전달 플레이트(thermal transfer plate)를 포함하는 반도체 패키지를 제시한다. 반도체 패키지는 연결배선층의 제1표면 상에 배치된 제1반도체 칩과, 상기 연결배선층의 제2표면에 상기 제1반도체 칩의 네 모서리 영역(corner region)들에 에지 영역(edge region)들이 각각 중첩되도록 배치된 제2반도체 칩들을 포함한다. 상기 열전달 플레이튼 상기 제1반도체 칩에 중첩되고 상기 제2반도체 칩들 사이의 상기 연결배선층의 제2표면 부분에 접속되어 열 배출 경로를 제공한다.
본 출원의 다른 일 관점은, 제2반도체 칩과 제3반도체 칩 사이에 열전달 플레이트(thermal transfer plate)를 배치하는 단계와, 상기 제2반도체 칩, 상기 제3반도체 칩, 상기 열전달 플레이트(thermal transfer plate)들을 고정시키는 몰딩층(molding layer)을 형성하는 단계와, 상기 제2반도체 칩, 상기 제3반도체 칩, 상기 열전달 플레이트(thermal transfer plate)에 제2표면이 접촉하는 연결배선층을 형성하는 단계, 및 상기 열전달 플레이트에 중첩되도록 상기 연결배선층의 제1표면 상에 제1반도체 칩을 배치하는 단계를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 여러 실시예들에 따르면, 연결배선층(interconnect layer)의 상하에 각각 반도체 칩들을 배치한 3 차원 스택(stack) 형태의 반도체 패키지 구조를 제시할 수 있다. 연결배선층은 반도체 칩이 위치하는 영역 바깥으로 확장되는 재배선 패턴(redistribution patterns)들을 포함하는 구조를 가질 수 있다. 반도체 칩들이 실질적으로 수직하게 중첩되므로, 물리계층(PHYsical layer)들 간의 라우팅 거리(routing length)를 감소시킬 수 있다. 반도체 칩들이 실질적으로 수직하게 배치되므로, 반도체 패키지의 수평 방향으로의 평면적 크기를 감소시킬 수 있다.
연결배선층을 사이에 두고, 하나의 반도체 칩에 중첩되도록 열전달 플레이트가 배치된 구조를 제시할 수 있다. 열전달 플레이트는 반도체 칩으로부터 반도체 패키지의 몰딩층(molding layer)을 관통하고, 연결배선층으로부터 패키지의 상측 표면에까지 다다르는 열 배출 경로를 제공할 수 있다. 이러한 열전달 플레이트는 반도체 칩들이 수직 배치된 구조에 유효한 열 냉각 솔루션(cooling solution)을 제공할 수 있다.
도 1은 일 실시예에 따른 반도체 패키지의 평면 형상을 보여주는 평면도이다.
도 2는 도 1의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 3은 도 2의 반도체 패키지의 열전달 경로를 보여주는 단면도이다.
도 4는 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 5 내지 도 7은 일 실시예에 따른 반도체 패키지의 연결배선층의 재배선 구조를 보여주는 단면도들이다.
도 8은 일 실시예에 따른 반도체 칩의 구조를 보여주는 단면도이다.
도 9 내지 도 14는 일 실시예에 따른 반도체 패키지 제조 방법을 보여주는 단면도들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 반도체 패키지(100)의 평면 형상을 보여주는 평면도이다. 도 2는 도 1의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 본 출원의 일 실시예에 따른 반도체 패키지(100)는 연결배선층(interconnect layer: 110)을 사이에 두고 배치된 제1반도체 칩(120) 및 제2반도체 칩(130)을 포함할 수 있다. 연결배선층(110)은 서로 반대되는 방향을 바라보는 제1표면(111)과 제2표면(112)을 가질 수 있다. 제1반도체 칩(120)은 연결배선층(110)의 하면(bottom surface)인 제1표면(111)에 접속되도록 배치될 수 있다. 제1반도체 칩(120)은 내측 접속부(inner connector: 121)들에 의해서 연결배선층(110)의 제1표면(111)에 접속 연결될 수 있다. 내측 접속부(121)는 상대적으로 작은 크기를 가지는 마이크로 범프(micro bump)를 포함할 수 있다. 제2반도체 칩(130)은 연결배선층(110)의 상면(top surface)인 제2표면(112)에 접속되도록 배치될 수 있다.
제2반도체 칩(130)에 횡 방향으로 이격되어 제3반도체 칩(130A)이 더 배치될 수 있다. 제4반도체 칩(130B) 및 제5반도체 칩(130C)이 제2반도체 칩(130)에 각각 이격되어 더 배치될 수 있다. 연결배선층(110)을 사이에 두고 열전달 플레이트(thermal transfer plate: 140)가 제1반도체 칩(120)에 중첩되도록 배치될 수 있다. 제2 내지 제5반도체 칩들(130, 130A, 130B, 130C) 및 열전달 플레이트(140)는 모두 연결배선층(110)의 제2표면(112)에 접속되도록 배치될 수 있다. 열전달 플레이트(140)의 하측 표면(142)는 연결배선층(110)의 제2표면(112)에 접촉하도록 접속될 수 있다.
열전달 플레이트(140)는 제2반도체 칩(130)과 제3반도체 칩(130A)의 사이에 위치할 수 있다. 평면 상에서 볼 때, 제2반도체 칩(130)과 제3반도체 칩(130A)이 상호 이격된 X축 방향으로의 제1이격 거리(D1)는, 제2반도체 칩(130)과 제4반도체 칩(130B)이 상호 이격된 Y축 방향으로의 제2이격 거리(D2) 보다 크게 설정(design)될 수 있다. 열전달 플레이트(140)는 제1이격 거리(D1)로 이격된 제2반도체 칩(130)과 제3반도체 칩(130A)의 사이에 배치되고, 역시 제1이격 거리(D1)로 이격된 제4반도체 칩(130B)과 제5반도체 칩(130C) 사이로 연장될 수 있다. 이에 따라, 열전달 플레이트(140)는 실질적으로 제1반도체 칩(120)의 대부분의 영역에 중첩되도록 위치할 수 있다. 결과적으로, 제2 내지 제5반도체 칩들(130, 130A, 130B, 130C) 각각은 제1반도체 칩(120)의 네 모서리 영역(corner region: 120C)들에 일부 에지 영역(edge region: 130E)이 중첩되도록 배치될 수 있다.
도 2를 다시 참조하면, 반도체 패키지(100)는 연결배선층(110)의 제2표면(112)을 덮는 몰딩층(molding layer: 150)을 더 포함할 수 있다. 연결배선층(110)의 제1표면(111)에는 몰딩층(150)이 형성되지 않고, 반도체 패키지(100)를 외부 기기에 접속시키는 외측 접속부(outer connector: 160)가 접속될 수 있다. 외측 접속부(160)는 내측 접속부(121) 보다 상대적으로 더 큰 크기를 가지는 솔더 볼(solder ball)과 같은 접속 수단을 포함할 수 있다. 몰딩층(150)은 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)와 같은 밀봉재(encapsulant)를 포함할 수 있다.
제2반도체 칩(130) 내지 제5반도체 칩(130C)들 및 열전달 플레이트(140)를 함침하도록 몰딩층(150)이 형성될 수 있다. 이때, 몰딩층(150)의 상측 표면(151)에 제2반도체 칩(130)의 상측 표면(131)이 노출되도록 몰딩층(150)이 형성될 수 있다. 또한, 몰딩층(150)의 상측 표면(151)에 열전달 플레이트(140)의 상측 표면(141)이 노출되도록 몰딩층(150)이 형성될 수 있다. 몰딩층(150)은 제2반도체 칩(130) 및 제3반도체 칩(130A)의 측면을 덮어 보호하고, 제2반도체 칩(130)과 열전달 플레이트(140) 사이의 갭(gap) 부분 및 제3반도체 칩(130A)과 열전달 플레이트(140) 사이의 갭 부분을 채우도록 형성될 수 있다. 이에 따라, 열전달 플레이트(140)는 제2반도체 칩(130)과 제3반도체 칩(130A) 사이의 몰딩층(150) 부분을 실질적으로 관통하는 형태로 배치될 수 있다. 즉, 열전달 플레이트(140)는 연결배선층(110)의 제2표면(112)으로부터 반도체 패키지(100)의 상측 표면을 제공하는 몰딩층(150)의 상측 표면(151)에까지 다다르는 열 배출 경로를 제공한다.
도 3은 반도체 패키지(100)의 열전달 경로를 보여주는 단면도이다.
도 3을 참조하면, 반도체 패키지(100)는 별도의 회로 기판(170)에 실장될 수 있다. 회로 기판(170)은 회로 배선들이 구비된 인쇄회로기판(PCB: Printed Circuit Board)나 메인 보드(main board)일 수 있다. 예컨대, 반도체 패키지(100)는 외부 접속부(160)들에 의해서 회로 기판(170)에 결합되어 접속된다. 제1반도체 칩(120)은 하측에 위치하는 회로 기판(170)과 상측에 위치하는 연결배선층(110) 및 몰딩층(150)의 구조 사이에 위치하고 있다. 또한, 제1반도체 칩(120)은 외부 접속부(160)들에 의해 에워싸인 위치에 위치하고 있다. 즉, 제1반도체 칩(120)은 연결배선층(110) 및 몰딩층(150)의 구조와 회로 기판(170) 및 외부 접속부(160)들에 의해 에워싸인 내측 공간(171)에 위치하게 된다.
이러한 내측 공간(171) 내에 위치한 제1반도체 칩(120)의 동작으로 인해 열이 발생되고, 발생되는 열은 내측 공간(171) 내에 갇힐 수 있다. 본 출원의 실시예들에서는 열전달 플레이트(140)가 제1반도체 칩(120)에서 발생되는 열을 반도체 패키지(100)의 상측 표면, 즉, 몰딩층(150)의 상측 표면(151)까지 전달할 수 있다. 열전달 플레이트(140)는 몰딩층(150)을 이루는 물질 보다 높은 열 전도도를 가지는 열전도 물질로 이루어질 수 있어, 보다 빠르게 제1반도체 칩(120)에서 발생된 열을 반도체 패키지(100)의 외부 환경으로 전달할 수 있다. 이에 따라, 제1반도체 칩(120)에서 발생된 열이 내측 공간(171)에 갇혀, 제1반도체 칩(120)의 온도가 과도하게 증가되는 현상을 해소할 수 있다. 즉, 제1반도체 칩(120)에서 발생되는 열을 배출하는 경로를 열전달 플레이트(140)가 제공할 수 있다. 열전달 플레이트(140)는 구리(Cu) 또는 알루미늄(Al)과 같이 열전도도가 EMC 보다 높은 열전도 물질을 포함하여 형성될 수 있다.
한편, 제1반도체 칩(120)이 내측 공간(171)에 배치되므로, 제1반도체 칩(120)이 연결배선층(110)의 제1표면(111)에 실장된 제1높이(H1)는, 외측 접속부(160)가 부착된 제2높이(H2) 보다 낮다. 제1반도체 칩(120)이 실장된 제1높이(H1)가 외측 접속부(160)가 회로 기판(170)에 접속된 제2높이(H2) 보다 낮도록 유도하기 위해서, 제1반도체 칩(120)의 두께(T)는 적어도 외측 접속부(160)의 제2높이(H2) 보다 작은 얇은 두께를 가진다.
도 4는 다른 일 실시예에 따른 반도체 패키지(100S)의 단면 형상을 보여준다.
도 4를 참조하면, 본 출원의 다른 실시예에 따른 반도체 패키지(100S)는 히트 스프레더(heat spreader: 180)가 결합된 구조를 제시한다. 히트 스프레더(180)는 열전달 플레이트(140)의 상측 표면(141)에 하면이 부착되도록 결합될 수 있다. 히트 스프레더(180)는 열전달 플레이트(140)를 통해 전달받은 열이 외부로 방출되도록 유도한다. 이에 따라, 제1반도체 칩(120)에서 발생된 열은 반도체 패키지(100S) 외부로 보다 원활하게 방출될 수 있다. 이때, 히트 스프레더(180)와 열전달 플레이트(140)의 계면에는 열계면물질(TIM: Thermal Interface Material)의 층(181)이 도입될 수 있다. 열계면물질층(181)은 열전달 플레이트(140)와 히트 스프레더(180) 사이의 열교환이 보다 원활하게 이루어지도록 유도할 수 있다.
히트 스프레더(180)는 제2반도체 칩(130)의 상측 표면(131) 및 몰딩층(150)의 상측 표면(151)에 하면이 부착되도록 더 확장될 수 있다. 제2반도체 칩(130)의 상측 표면(131)은 몰딩층(150)에 의해 노출되고 있어, 열계면물질층(181)을 통해 히트 스프레더(180)와 보다 원활한 열교환이 가능하다. 히트 스프레더(180) 및 열계면물질층(181)이 제2반도체 칩(130) 및 제3반도체 칩(130A) 상으로 연장되고 있어, 제2반도체 칩(130) 및 제3반도체 칩(130A) 등에서 발생되는 열이 히트 스프레더(180)를 통해 외부로 방출될 수 있다.
한편, 열전달 플레이트(140)의 일 측면(143)이 제2반도체 칩(130)의 측면(133) 전체에 마주보도록 열전달 플레이트(140)가 배치될 수 있다. 열전달 플레이트(140)의 반대쪽 측면(143A)은 제3반도체 칩(130A)의 측면(133A) 전체에 마주볼 수 있다. 열전달 플레이트(140)의 일 측면(143)이 제2반도체 칩(130)의 측면(133)에 매우 인접하도록 열전달 플레이트(140)가 배치될 수 있다. 이에 따라, 제2반도체 칩(130)의 동작 시 발생될 수 있는 열은 측면(133)을 통해 열전달 플레이트(140)로 전달되고, 전달된 열은 열전달 플레이트(140)를 통해 히트 스프레더(180)으로 전달되어 외부로 방출될 수 있다. 이와 같이, 열전달 플레이트(140)와 히트 스프레더(180)가 결합된 구조는 반도체 패키지(100S)에 보다 유효한 냉각 솔루션을 제공할 수 있다.
도 2를 다시 참조하면, 반도체 패키지(도 2의 100)의 제1반도체 칩(120)이 열전달 플레이트(140)에 의해서 보다 원활하게 열 방출 및 냉각될 수 있으므로, 제1반도체 칩(120)은 연결배선층(110)의 제1표면(111)에 배치될 수 있다. 또한, 제1반도체 칩(120)이 배치된 제1표면(111)에 반대되는 제2표면(112) 상에 제2반도체 칩(120)이 배치되어, 제1반도체 칩(120) 상에 제2반도체 칩(130) 등이 실질적으로 수직하게 배치된 구조로 반도체 패키지(100)가 구성될 수 있다. 제2반도체 칩(130)과 제1반도체 칩(120)이 상호 간에 실질적으로 수직하게 스택되므로, 전체 반도체 패키지(100)의 평면에서 볼 때의 폭 크기는, 제1반도체 칩(120) 측면에 제2반도체 칩(130)이 배치되는 경우 보다 감소될 수 있다.
제2반도체 칩(130)이 제1반도체 칩(120) 상에 실질적으로 수직하게 스택되므로, 제2반도체 칩(130)과 제1반도체 칩(120) 사이의 신호 라우팅 경로의 길이는 감소될 수 있다. 연결배선층(110)은 재배선 패턴(114)들과 이들을 덮어 절연시키는 유전층(111)의 구조를 포함할 수 있다. 이때, 제2반도체 칩(130)과 제1반도체 칩(120)이 일부 영역에서 상호 수직하게 중첩될 수 있어, 제2반도체 칩(130)과 제1반도체 칩(120)을 상호 연결시키는 재배선 패턴은 상대적으로 짧은 길이로 구축되는 것이 가능하다.
도 5 내지 도 7은 일 실시예에 따른 반도체 패키지의 연결배선층(110)의 재배선 구조를 보여주는 단면도들이다. 도 5 내지 도 7 각각은 도 2에 도시된 반도체 패키지의 일부 부분들을 확대 도시하고 있다.
도 5는 도 2의 "E1" 부분을 확대 재도시한 단면 형상을 보여준다. 연결배선층(110)은 재배선 패턴(114)들과 열전달 플레이트(140)를 전기적으로 격리하는 제1유전층(115A)을 포함하고 있다. 연결배선층(110)은 재배선 패턴(114)을 절연시키는 제2유전층(115B)을 더 포함할 수 있다. 제1유전층(115A)과 제2유전층(115B)은 서로 접촉하면서 합지(lamination)되어 하나의 유전층(도 2의 115)을 이룰 수 있다. 연결배선층(110)은 유전층(도 2의 115)와 재배선 패턴(114)들을 포함하도록 구성되므로, 일반적인 인쇄회로기판(PCB)에 비해 상대적으로 얇은 두께를 가질 수 있다. 이에 따라, 전체 반도체 패키지(도 2의 100)의 두께가 감소될 수 있다.
제1반도체 칩(120)의 에지 영역, 실질적으로는 모서리 영역(120C)에 제2반도체 칩(130)의 에지 영역(130E)가 중첩될 수 있다. 제1반도체 칩(120)의 모서리 영역(120C)에는 제2반도체 칩(130)과의 신호 교환을 위한 인터페이스(interface) 구조의 물리계층(PHY) 부분이 위치할 수 있고, 제2반도체 칩(130)의 에지 영역(130C)에는 제1반도체 칩(120)과의 신호 교환을 위한 인터페이스 구조의 물리계층(PHY) 부분이 위치할 수 있다.
예컨대, 제2반도체 칩(130)의 에지 영역(130E)에 제1반도체 칩(120)과의 전기적인 연결을 위한 제1칩 패드(chip pad: 135A)들이 배치될 수 있다. 또한, 제1반도체 칩(120)의 모리서 영역(120C)에 제2반도체 칩(130)과의 전기적인 연결을 위한 제1내측 접속부(121A)들이 배치될 수 있다. 제1내측 접속부(121A)는 제1반도체 칩(120)을 연결배선층(110)에 접속시키는 내측 접속부(121)들 중의 일부일 수 있다.
제2반도체 칩(130)의 제1칩 패드(135A)에 제1재배선 패턴(114A)의 일단 단부를 전기적으로 연결 접속시키고, 제1재배선 패턴(114A)의 다른 타단 단부는 제1내측 접속부(121A)에 접속되도록, 제1재배선 패턴(114A)을 형성할 수 있다. 제1재배선 패턴(114A)은 재배선 패턴(114)들 중 제2반도체 칩(130)의 에지 영역(130E) 및 제1반도체 칩(120)의 모서리 영역(120C)에 중첩되도록 위치하는 일부 부분일 수 있다.
제1재배선 패턴(114A)은 서로 중첩된 제2반도체 칩(130)의 에지 영역(130E)과 제1반도체 칩(120)의 모서리 영역(120C)을 실질적으로 수직하게 연결시키는 수직한 신호 경로를 제공할 수 있다. 제1재배선 패턴(114A)은 제2반도체 칩(130)의 에지 영역(130E)과 제1반도체 칩(120)의 모서리 영역(120C)에 중첩된 영역에 위치하고, 이들을 실질적으로 수직하게 전기적으로 연결하도록 형성될 수 있다. 따라서, 제1재배선 패턴(114A)은 상대적으로 짧은 길이를 가지는 패턴으로 형성되고, 제2반도체 칩(130)과 제1반도체 칩(120) 간의 라우팅 길이는 상대적으로 짧은 길이로 구축될 수 있다.
제1재배선 패턴(114A)의 일단 단부가 제1칩 패드(135A)에 접속 연결되기 위해서, 제1유전층(115A)은 제1칩 패드(135A)를 노출하는 제1오프닝부(opening: 116A)을 가지도록 형성된다. 제1재배선 패턴(114A)의 일단 단부는 제1오프닝(116A)를 메우도록 형성되어, 제1칩 패드(135A)에 연결된다. 제1재배선 패턴(114A)의 타단 단부가 제1내측 접속부(121A)에 접속 연결되기 위해서, 제2유전층(115B)은 제1재배선 패턴(114A)의 타단 단부 부분을 노출하는 제2오프닝부(116B)을 가지도록 형성된다. 제1내측 접속부(121A)는 제2오프닝(116B)를 메우도록 형성되어, 제1재배선 패턴(114A)에 연결된다.
도 6은 도 2의 "E2" 부분을 확대 재도시한 단면 형상을 보여준다. 연결배선층(110)의 제2재배선 패턴(114B)은 제2반도체 칩(130)이 중첩된 영역으로부터 영역 바깥으로 연장되어 확장된다. 제2재배선 패턴(114B)은 몰딩층(150) 부분에 중첩된 영역으로 확장된다. 이에 따라, 제2재배선 패턴(114B)에 접속되는 제1외측 접속부(160A)는 제2반도체 칩(130) 바깥의 몰딩층(150) 부분에 중첩되도록 위치할 수 있다. 제1외측 접속부(160A)는 외측 접속부(160)들 중 제2반도체 칩(130)을 외부 기기와 직접적으로 연결시키는 접속부일 수 있다.
제2반도체 칩(130)의 칩 패드들 중 하나일 수 있는 제2칩 패드(135B)를 제1외측 접속부(160A)에 연결시키도록 제2재배선 패턴(114B)이 외측으로 확장된다. 제2재배선 패턴(114B)이 외측으로 확장되면서, 제1유전층(115A)은 몰딩층(150)의 하측 표면(152)에 접촉하도록 외측으로 연장될 수 있다.
제2반도체 칩(130)의 제2칩 패드(135B)에 제2재배선 패턴(114B)의 일단 단부를 전기적으로 연결 접속시키고, 제2재배선 패턴(114B)의 다른 타단 단부는 제1외측 접속부(160A)에 접속되도록, 제2재배선 패턴(114B)을 형성할 수 있다. 제2재배선 패턴(114B)의 일단 단부가 제2칩 패드(135B)에 접속 연결되기 위해서, 제1유전층(115A)은 제2칩 패드(135B)를 노출하는 제3오프닝부(116C)을 가지도록 형성된다. 제2재배선 패턴(114B)의 일단 단부는 제3오프닝(116C)를 메우도록 형성되어, 제2칩 패드(135B)에 연결된다. 제2재배선 패턴(114B)의 타단 단부가 제1외측 접속부(160A)에 접속 연결되기 위해서, 제2유전층(115B)은 제2재배선 패턴(114B)의 타단 단부 부분을 노출하는 제4오프닝부(116D)를 가지도록 형성된다. 제1외측 접속부(160A)는 제4오프닝(116D)를 메우도록 형성되어, 제2재배선 패턴(114B)에 연결된다.
도 7은 도 2의 "E3" 부분을 확대 재도시한 단면 형상을 보여준다. 연결배선층(110)의 제3재배선 패턴(114C)은 제1반도체 칩(120)의 영역 바깥으로 연장되어 확장된다. 이에 따라, 제3재배선 패턴(114C)에 접속되는 제2외측 접속부(160B)는 제3반도체 칩(130A) 부분에 중첩되도록 위치할 수 있다. 다른 실시예에서 제3재배선 패턴(114C)에 접속되는 또 다른 외측 접속부(160)는, 도 2에 묘사된 것과 같이, 몰딩층(150) 부분에 중첩되는 위치에 위치할 수 있다. 제2외측 접속부(160B)는 외측 접속부(160)들 중 제1반도체 칩(120)을 외부 기기와 직접적으로 연결시키는 접속부일 수 있다.
제1반도체 칩(120)에 접속된 내측 접속부(121)들 중 다른 하나일 수 있는 제2내측 접속부(121B)를 제2외측 접속부(160B)에 연결시키도록 제3재배선 패턴(114C)이 제1반도체 칩(120)의 영역 외측으로 확장된다. 제3재배선 패턴(114C)이 외측으로 확장되면서, 제1유전층(115A)은 제3반도체 칩(130A)에 중첩되도록 외측으로 연장될 수 있다.
제1반도체 칩(120)에 접속된 제2내측 접속부(121B)에 제3재배선 패턴(114C)의 일단 단부를 전기적으로 연결 접속시키고, 제3재배선 패턴(114C)의 다른 타단 단부는 제2외측 접속부(160B)에 접속되도록, 제3재배선 패턴(114C)을 형성할 수 있다. 제3재배선 패턴(114C)의 일단 단부가 제2내측 접속부(121B)에 접속 연결되기 위해서, 제2유전층(115B)은 제3재배선 패턴(114C)의 일단 단부를 노출하는 제5오프닝부(116E)를 가지도록 형성된다. 제2내측 접속부(121B)는 제5오프닝(116E)를 메우도록 형성되어, 제3재배선 패턴(114C)의 일단 단부에 연결된다. 제3재배선 패턴(114C)의 타단 단부가 제2외측 접속부(160B)에 접속 연결되기 위해서, 제2유전층(115B)은 제3재배선 패턴(114C)의 타단 단부 부분을 노출하는 제6오프닝부(116F)를 가지도록 형성된다. 제2외측 접속부(160B)는 제6오프닝(116F)를 메우도록 형성되어, 제3재배선 패턴(114C)의 타단 단부에 연결된다.
이와 같이 연결배선층(110)의 재배선 패턴(114)는 서로 다른 형상의 제1 내지 제3재배선 패턴들(114A, 114B, 114C)을 포함하여 구성될 수 있다.
도 8은 도 2의 제2반도체 칩(130)의 일 예를 보여주는 단면도이다.
도 8을 도 2와 함께 참조하면, 제2반도체 칩(130)은 복수의 반도체 다이들(136, 137A, 137B, 137C, 137D)이 수직하게 적층된 구조를 가질 수 있다. 예컨대 베이스 로직 반도체 다이(base logic semiconductor die: 136)에 코어 반도체 다이들(core semiconductor die: 137A, 137B, 137C, 137D)이 실질적으로 수직하게 적층되어, 광대역 메모리(High Bandwidth Memory) 소자와 같은 고성능 메모리 소자로 제2반도체 칩(130)이 구성될 수 있다. 제3 내지 제5반도체 칩들(도 1의 130A, 130B, 130C) 또한 제2반도체 칩(130)과 실질적으로 동일한 구조 및 기능을 가지는 메모리 소자로 구성될 수 있다.
베이스 로직 반도체 다이(136), 제1코어 반도체 다이(137A), 제2코어 반도체 다이(137B), 제3코어 반도체 다이(137C) 및 제4코어 반도체 다이(137D)들은 다이간 접속부(138B)들에 의해서 상호 간에 전기적으로 접속될 수 있다. 다이간 접속부(138B)는 마이크로 범프(micro bump)를 포함할 수 있다. 제1코어 반도체 다이(137A), 제2코어 반도체 다이(137B), 및 제3코어 반도체 다이(137C)들은 제1관통 실리콘 비아(138A)들을 구비하고, 제1관통 실리콘 비아(138A)들이 다이간 접속부(138B)들에 의해서 상하로 연결되어 인풋/아웃풋 경로(I/O path)들이 구성될 수 있다. 최상층에 위치하는 제4코어 반도체 다이(137D)에는 제1관통 실리콘 비아가 포함되지 않을 수 있다. 경우에 따라, 제4코어 반도체 다이(137D)에도 관통 실리콘 비아가 구비될 수 있다.
제1코어 반도체 다이(137A), 제2코어 반도체 다이(137B), 제3코어 반도체 다이(137C) 및 제4코어 반도체 다이(137D)들은 실질적으로 동일한 기능을 수행하는 집적 회로들을 포함할 수 있다. 제1코어 반도체 다이(137A), 제2코어 반도체 다이(137B), 제3코어 반도체 다이(137C) 및 제4코어 반도체 다이(137D)들은 디램 메모리 셀(DRAM memory cell)들을 포함하는 데이터 뱅크(data bank)들을 포함할 수 있다. 베이스 로직 반도체 다이(136)은 제1코어 반도체 다이(137A), 제2코어 반도체 다이(137B), 제3코어 반도체 다이(137C) 및 제4코어 반도체 다이(137D)들을 제어하는 기능을 구비할 수 있다.
다이간 연결 범프(138B)들을 통해 제1코어 반도체 다이(137A)의 제1관통 실리콘 비아(138A)들에 접속되는 제2관통 실리콘 비아(136A)들이 베이스 로직 반도체 다이(136)에 구비될 수 있다. 베이스 로직 반도체 다이(136)는 제2반도체 칩(130)을 연결배선층(도 2의 110)에 전기적으로 접속시키는 칩 패드(135)들을 구비할 수 있다. 칩 패드(135)들에는 제1칩 패드(도 5의 135A)들 및 제2칩 패드(도 6의 135B)들이 포함될 수 있다. 칩 패드(135)들과 제2관통 실리콘 비아(136A)들을 상호 연결시키는 내부 배선(136B)이 베이스 로직 반도체 다이(136)에 더 포함될 수 있다.
제2반도체 칩(130), 제3내지 제5반도체 칩들(도 1의 130A, 130B, 130C)이 메모리 소자로 구성될 수 있고, 제1반도체 칩(도 2의 120)이 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit)와 같은 프로세서(processor)를 포함하는 시스템 온 칩(SoC: System on Chip)으로 구성될 수 있다. 이에 따라, 제1반도체 칩(120)과 제2반도체 칩(130)는 보다 넓은 신호 대역(bandwidth)으로 보다 빠른 데이터 교환이 가능하다.
한편, 제2반도체 칩(130)은 베이스 로직 반도체 다이(136) 및 코어 반도체 다이들(137A, 137B, 137C, 137D)을 덮어 보호하는 내측 보호층(139)를 더 포함할 수 있다. 내측 보호층(139)는 EMC나 언더필 물질(underfill material)과 같은 밀봉재를 포함하여 형성될 수 있다. 내측 보호층(139)은 베이스 로직 반도체 다이(136)의 측면(136S)을 노출하고, 코어 반도체 다이들(137A, 137B, 137C, 137D)의 측면을 덮도록 형성될 수 있다. 내측 보호층(139)은 최상층에 위치하는 제4코어 반도체 다이(137D)의 상측 표면, 즉, 제2반도체 칩(130)의 상측 표면(131)을 노출하도록 형성될 수 있다.
도 9 내지 도 14는 일 실시예에 따른 반도체 패키지 제조 방법을 보여준다.
도 9를 참조하면, 제1캐리어(carrier: 191) 상에 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A)를 배치한다. 열전달 플레이트(140)를 사이에 두고 제2반도체 칩(130)과 제3반도체 칩(130A)이 서로 이격되도록 배치될 수 있다. 이때, 도 1에 도시된 것과 같이, 제4반도체 칩(도 1의 130B)과 제5반도체 칩(도 1의 130C) 또한 제2반도체 칩(130) 및 제3반도체 칩(130A)과 이격되도록 배치될 수 있다. 제1캐리어(191)의 표면에 제2반도체 칩(130)의 칩 패드(135)가 위치하는 하측 표면(132)이 마주보도록 대향될 수 있다. 제2반도체 칩(130)의 하측 표면(132)에 반대되는 상측 표면(131)은 제1캐리어(191)의 표면과 동일한 방향을 바라보도록 제2반도체 칩(130)이 배치될 수 있다.
제1캐리어(191)에 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A)이 임시적으로 고정되고 부착되도록 접착층(도시되지 않음)이 사용될 수 있다. 제1캐리어(191)는 후속되는 공정에서 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A)를 지지하는 지지 구조물(supporter)로 사용될 수 있다. 제1캐리어(191)는 웨이퍼 레벨 패키징(wafer level packaging) 기술이 적용되도록, 웨이퍼 형상을 가질 수 있다.
도 10을 참조하면, 제1캐리어(191) 상에 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A)을 덮는 초기 몰딩층(initial molding layer: 159)을 몰딩(molding)한다. 초기 몰딩층(159)은 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A)의 상대적 위치를 고정시킬 수 있다. 초기 몰딩층(159)은 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A)을 보호하는 밀봉층(encapsulant layer)으로 형성될 수 있다.
초기 몰딩층(159)의 상측 표면을 평탄화하여, 상측 표면으로부터 일부 두께의 초기 몰딩층 부분을 제거한다. 평탄화 과정은 그라인딩(grinding)과 같은 제거 과정을 이용하여 수행될 수 있다. 평탄화 과정에 의해서 초기 몰딩층(159)이 일부 두께가 제거되어, 얇아진 두께를 가지는 몰딩층(150)이 형성된다. 평탄화된 몰딩층(150)의 상측 표면(151)에 열전달 플레이트(140)의 상측 표면(141)이 노출되도록, 평탄화 과정이 수행될 수 있다. 또한, 평탄화된 몰딩층(150)의 상측 표면(151)에 제2반도체 칩(130)의 상측 표면(131)이 노출될 수 있고, 마찬가지로, 제3반도체 칩(130A)의 상측 표면 또한 노출될 수 있다.
몰딩층(150)이 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A)을 고정하여, 재구성 웨이퍼(reconstruction wafer: 100W)를 형성할 수 있다. 재구성 웨이퍼(100W)는 제2반도체 칩(130), 열전달 플레이트(140) 및 제3반도체 칩(130A) 사이의 갭들을 몰딩층(150)이 메운 형태이다. 재구성 웨이퍼(100W)는 웨이퍼(wafer)를 가공하는 장비에 적용될 수 있도록 핸들링(handling) 가능한 웨이퍼 형상을 가질 수 있다. 즉, 재구성 웨이퍼(100W)는 제2표면(102W) 및 이에 반대되는 제1표면(101W)을 가지는 웨이퍼 형상을 가질 수 있다. 이에 따라, 재구성 웨이퍼(100W)에 재배선층(redistribution layer)을 형성하는 공정 또는/ 및 범프(bump)들을 형성하는 공정을 수행하는 것이 가능하다.
재구성 웨이퍼(100W)를 형성한 후, 제1캐리어(191)를 재구성 웨이퍼(100W)로부터 분리(de-bonding)한다.
도 11을 참조하면, 재구성 웨이퍼(100W)를 뒤집어, 재구성 웨이퍼(100W)의 제1표면(101W)이 위쪽으로 노출되도록 한다. 재구성 웨이퍼(100W)의 제2표면(101W)에 또 다른 제2캐리어(193)를 부착하여, 재구성 웨이퍼(100W)를 지지하도록 할 수 있다. 제2캐리어(193) 없이 재구성 웨이퍼(100W)만으로 후속 공정을 진행할 수도 있다. 재구성 웨이퍼(100W)의 제1표면(101W)에는 몰딩층(150)의 상측 표면(151)에 반대되는 하측 표면(152)이 노출될 수 있다. 또한, 제2반도체 칩(130)의 상측 표면(131)에 반대되는 하측 표면(132)이 재구성 웨이퍼(100W)의 제1표면(101W)에 노출될 수 있다. 열전달 플레이트(140)의 상측 표면(141)에 반대되는 하측 표면(142)가 재구성 웨이퍼(100W)의 제1표면(101W)에 노출될 수 있다.
도 12를 참조하면, 재구성 웨이퍼(100W)의 제1표면(101W) 상에 연결배선층(110)을 형성한다. 연결배선층(110)은 유전층(115) 내에 재배선 패턴들(114)가 내장된 층으로 형성될 수 있다. 연결배선층(110)의 제2표면(112)은 재구성 웨이퍼(100W)의 제1표면(101W)에 접촉하도록 형성되고, 반대되는 제1표면(111)은 노출되도록 형성된다. 연결배선층(110)의 재배선 패턴들(114)들 중 일부는 제2반도체 칩(130) 등에 전기적으로 연결되도록 형성될 수 있다.
도 13을 참조하면, 연결배선층(110)의 제1표면(111)에 제1반도체 칩(120)을 내측 접속부(121)들을 이용하여 실장한다. 이때, 내측 접속부(121)들은 연결배선층(110)의 재배선 패턴들(114)들 중 다른 일부에 전기적으로 접속되도록 연결배선층(110)에 범핑될 수 있다. 연결배선층(110)의 제1표면(111)에 외측 접속부(160)들을 부착한다. 외측 접속부(160)들은 연결배선층(110)의 재배선 패턴들(114)들 중 또 다른 일부에 전기적으로 접속되도록 연결배선층(110)에 부착될 수 있다.
제2캐리어(193)를 부착한 경우에 제2캐리어(193)를 분리하는 과정을 더 수행할 수 있다.
도 14를 참조하면, 소잉(sawing) 공정을 이용하여 개별 반도체 반도체 패키지(100)들로 분리하는 싱귤레이션(singulation) 과정을 수행할 수 있다. 분리된 반도체 패키지(100)에, 도 4에 제시된 것과 같이, 열계면물질층(도 4의 181)를 이용하여 히트 스프레더(도 4의 180)을 부착하는 과정을 더 수행할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
110: 연결배선층,
120, 130, 130A, 130B, 130C: 반도체 칩,
140: 열전달 플레이트.

Claims (28)

  1. 연결배선층의 제1표면 상에 배치된 제1반도체 칩;
    상기 연결배선층의 제2표면에 서로 이격되도록 배치된 제2반도체 칩 및 제3반도체 칩; 및
    상기 제1반도체 칩에 중첩되고 상기 제2반도체 칩 및 상기 제3반도체 칩 사이의 상기 연결배선층의 제2표면 부분에 접속되어 열 배출 경로를 제공하는 열전달 플레이트(thermal transfer plate)를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 열전달 플레이트는
    상기 연결배선층의 제2표면에 하측 표면이 접촉하고,
    상기 제2반도체 칩 및 상기 제3반도체 칩의 측면들에 측면들이 마주보도록 배치된 반도체 패키지.
  3. 제1항에 있어서,
    상기 연결배선층의 제2표면을 덮고,
    상기 제2반도체 칩 및 상기 제3반도체 칩의 측면들을 덮고,
    상기 제2반도체 칩과 상기 열전달 플레이트 사이의 갭(gap)을 채우는 몰딩층(molding layer)을 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 열전달 플레이트는
    상기 몰딩층을 관통하여 상측 표면이 노출되도록 배치되는 반도체 패키지.
  5. 제4항에 있어서,
    상기 몰딩층은
    상기 제2반도체 칩의 상측 표면을 더 노출하도록 형성된 반도체 패키지.
  6. 제1항에 있어서,
    상기 열전달 플레이트에 부착되는 히트 스프레더(heat spreader)를 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 히트 스프레더는
    상기 제2반도체 칩의 상측 표면에 부착되도록 확장되는 반도체 패키지.
  8. 제6항에 있어서,
    상기 히트 스프레더와 상기 열전달 플레이트 사이 계면에 열계면물질층을 더 포함하는 반도체 패키지.
  9. 제3항에 있어서,
    상기 연결배선층은
    상기 제2반도체 칩이 중첩된 영역으로부터 상기 몰딩층에 중첩된 영역으로 연장된 재배선 패턴; 및
    상기 재배선 패턴을 절연하는 유전층을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩의 모서리 영역(corner region)에 에지 영역(edge region)이 중첩되도록 배치된 반도체 패키지.
  11. 제10항에 있어서,
    상기 연결배선층은
    상기 제1반도체 칩의 모서리 영역과 상기 제2반도체 칩의 에지 영역이 중첩된 영역에 위치하고,
    상기 제1반도체 칩과 상기 제2반도체 칩을 실질적으로 수직하게 전기적으로 연결하는 제1재배선 패턴을 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 연결배선층의 제1표면에 접속되는 외측 접속부들을 더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 연결배선층은
    상기 외측 접속부와 상기 제2반도체 칩을 전기적으로 연결하는 제2재배선 패턴을 더 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 제2재배선 패턴은
    일단 단부가 상기 제2반도체 칩의 칩 패드(chip pad)에 연결되고, 타단 단부는 상기 외측 접속부에 연결되도록 연장되는 반도체 패키지.
  15. 제14항에 있어서,
    상기 연결배선층은
    상기 제2재배선 패턴의 상기 일단 단부가 채워지도록 상기 칩 패드를 열어주는 제1오프닝(opening)과 상기 외측 접속부가 채워지도록 상기 타단 단부를 열어주는 제2오프닝을 가지는 유전층을 포함하는 반도체 패키지.
  16. 제12항에 있어서,
    상기 연결배선층은
    상기 외측 접속부와 상기 제1반도체 칩을 전기적으로 연결하는 제3재배선 패턴을 더 포함하는 반도체 패키지.
  17. 제12항에 있어서,
    상기 외측 접속부들은
    상기 제2반도체 칩을 에워싸도록 배치되는 반도체 패키지.
  18. 제12항에 있어서,
    상기 제2반도체 칩이 상기 연결배선층에 실장된 높이는
    상기 외측 접속부가 상기 연결배선층에 부착된 높이 보다 낮은 반도체 패키지.
  19. 제1항에 있어서,
    상기 제2반도체 칩 및 제3반도체 칩은
    광대역 메모리(HBM) 소자를 포함하고,
    상기 제1반도체 칩은
    프로세서(processor)를 포함하는 반도체 패키지.
  20. 연결배선층의 제1표면 상에 배치된 제1반도체 칩;
    상기 연결배선층의 제2표면에 상기 제1반도체 칩의 네 모서리 영역(corner region)들에 에지 영역(edge region)들이 각각 중첩되도록 배치된 제2반도체 칩들; 및
    상기 제1반도체 칩에 중첩되고 상기 제2반도체 칩들 사이의 상기 연결배선층의 제2표면 부분에 접속되어 열 배출 경로를 제공하는 열전달 플레이트(thermal transfer plate)를 포함하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 제2반도체 칩 및 상기 열전달 플레이트 사이의 갭(gap)을 채우는 몰딩층(molding layer)을 더 포함하고,
    상기 열전달 플레이트는
    상기 몰딩층을 관통하여 상측 표면이 노출되도록 배치되는 반도체 패키지.
  22. 제21항에 있어서,
    상기 몰딩층은
    상기 제2반도체 칩의 상측 표면을 더 노출하도록 형성된 반도체 패키지.
  23. 제20항에 있어서,
    상기 열전달 플레이트의 상측 표면 및 상기 제2반도체 칩의 상측 표면에 부착되는 히트 스프레더(heat spreader)를 더 포함하는 반도체 패키지.
  24. 제20항에 있어서,
    상기 연결배선층은
    상기 제1반도체 칩의 모서리 영역과 상기 제2반도체 칩의 에지 영역이 중첩된 영역에 위치하고,
    상기 제1반도체 칩과 상기 제2반도체 칩을 실질적으로 수직하게 전기적으로 연결하는 재배선 패턴을 포함하는 반도체 패키지.
  25. 제2반도체 칩과 제3반도체 칩 사이에 열전달 플레이트(thermal transfer plate)를 배치하는 단계;
    상기 제2반도체 칩, 상기 제3반도체 칩, 상기 열전달 플레이트(thermal transfer plate)들을 고정시키는 몰딩층(molding layer)을 형성하는 단계;
    상기 제2반도체 칩, 상기 제3반도체 칩, 상기 열전달 플레이트(thermal transfer plate)에 제2표면이 접촉하는 연결배선층을 형성하는 단계; 및
    상기 열전달 플레이트에 중첩되도록 상기 연결배선층의 제1표면 상에 제1반도체 칩을 배치하는 단계;를 포함하는 반도체 패키지 제조 방법.
  26. 제25항에 있어서,
    상기 제2반도체 칩과 제3반도체 칩 사이에 열전달 플레이트(thermal transfer plate)는 제1캐리어(carrier) 상에 부착되는 반도체 패키지 제조 방법.
  27. 제26항에 있어서,
    상기 몰딩층을 형성하는 단계는
    상기 제1캐리어 상에 상기 제2반도체 칩과 상기 제3반도체 칩, 상기 열전달 플레이트를 덮는 초기 몰딩층을 몰딩하는 단계; 및
    상기 초기 몰딩층을 평탄화하여 상기 열전달 플레이트의 상측 표면을 노출하는 단계;를 포함하는 반도체 패키지 제조 방법.
  28. 제25항에 있어서,
    상기 열전달 플레이트에
    히트 스프레더(heat spreader)를 부착하는 단계를 더 포함하는 반도체 패키지 제조 방법.

KR1020170153368A 2017-11-16 2017-11-16 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법 KR20190056190A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170153368A KR20190056190A (ko) 2017-11-16 2017-11-16 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법
US16/017,118 US10361141B2 (en) 2017-11-16 2018-06-25 Semiconductor packages relating to thermal transfer plate and methods of manufacturing the same
TW107131808A TWI768118B (zh) 2017-11-16 2018-09-11 與傳熱板有關的半導體封裝元件及其製造方法
CN201811139296.XA CN109801905A (zh) 2017-11-16 2018-09-28 与传热板有关的半导体封装体及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170153368A KR20190056190A (ko) 2017-11-16 2017-11-16 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법

Publications (1)

Publication Number Publication Date
KR20190056190A true KR20190056190A (ko) 2019-05-24

Family

ID=66433483

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170153368A KR20190056190A (ko) 2017-11-16 2017-11-16 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법

Country Status (4)

Country Link
US (1) US10361141B2 (ko)
KR (1) KR20190056190A (ko)
CN (1) CN109801905A (ko)
TW (1) TWI768118B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102519530B1 (ko) 2018-07-20 2023-04-10 삼성전자주식회사 반도체 패키지
KR102616879B1 (ko) * 2019-08-19 2023-12-26 삼성전자주식회사 복합 방열 부재를 포함하는 전자 장치 및 그 제조 방법
KR20210138223A (ko) * 2020-05-12 2021-11-19 삼성전자주식회사 반도체 패키지

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326696B1 (en) * 1998-02-04 2001-12-04 International Business Machines Corporation Electronic package with interconnected chips
JP2001044243A (ja) * 1999-07-29 2001-02-16 Tdk Corp フリップチップ実装構造
JP3881488B2 (ja) * 1999-12-13 2007-02-14 株式会社東芝 回路モジュールの冷却装置およびこの冷却装置を有する電子機器
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US8837161B2 (en) 2002-07-16 2014-09-16 Nvidia Corporation Multi-configuration processor-memory substrate device
JP2009129960A (ja) * 2007-11-20 2009-06-11 Nec Electronics Corp 半導体装置およびその製造方法
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US9082633B2 (en) * 2011-10-13 2015-07-14 Xilinx, Inc. Multi-die integrated circuit structure with heat sink
US8957518B2 (en) * 2012-01-04 2015-02-17 Mediatek Inc. Molded interposer package and method for fabricating the same
KR101934581B1 (ko) * 2012-11-02 2019-01-02 에스케이하이닉스 주식회사 반도체 패키지
US9318411B2 (en) * 2013-11-13 2016-04-19 Brodge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US20170263546A1 (en) * 2014-03-07 2017-09-14 Bridge Semiconductor Corporation Wiring board with electrical isolator and base board incorporated therein and semiconductor assembly and manufacturing method thereof
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
KR20160090706A (ko) * 2015-01-22 2016-08-01 에스케이하이닉스 주식회사 협폭 인터포저를 갖는 반도체 패키지
JP2016207785A (ja) * 2015-04-20 2016-12-08 株式会社東芝 半導体装置
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers

Also Published As

Publication number Publication date
US10361141B2 (en) 2019-07-23
TW201923999A (zh) 2019-06-16
US20190148256A1 (en) 2019-05-16
TWI768118B (zh) 2022-06-21
CN109801905A (zh) 2019-05-24

Similar Documents

Publication Publication Date Title
KR102527409B1 (ko) 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법
US10256215B2 (en) Semiconductor package
US10734367B2 (en) Semiconductor package and method of fabricating the same
KR20170075125A (ko) 반도체 패키지 및 제조 방법
US9099541B2 (en) Method of manufacturing semiconductor device
KR20160122022A (ko) 인터포저를 갖는 반도체 패키지 및 제조 방법
US11862571B2 (en) Semiconductor package
US10825774B2 (en) Semiconductor package
KR102562315B1 (ko) 반도체 패키지
US10141289B2 (en) Semiconductor packages having package-on-package structures
KR20200102883A (ko) 브리지 다이를 포함한 시스템 인 패키지
US20190244878A1 (en) Semiconductor device having planarized passivation layer and method of fabricating the same
KR20210065353A (ko) 반도체 패키지
KR20190125886A (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
CN104685624B (zh) 重组晶圆级微电子封装
KR20190056190A (ko) 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법
TW201830607A (zh) 半導體晶片封裝
US11587859B2 (en) Wiring protection layer on an interposer with a through electrode
US20180061788A1 (en) Chip package array, and chip package
KR20210005436A (ko) 반도체 패키지
KR20170061816A (ko) 계단식 에지를 가지는 몰딩된 스택 다이를 포함한 반도체 패키지
US20220344319A1 (en) Fan-out type semiconductor package and method of manufacturing the same
EP3754698B1 (en) Semiconductor package structure
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR20220077762A (ko) 방열층을 포함한 반도체 패키지