KR20200102883A - 브리지 다이를 포함한 시스템 인 패키지 - Google Patents

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KR20200102883A
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package
chip
redistribution layer
layer pattern
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성기준
김종훈
김재민
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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Abstract

시스템 인 패키지는 재배선층 구조체와, 제1반도체 칩, 제2반도체 칩, 제2서브 패키지, 및 제1 및 제2브리지 다이들을 포함한다. 재배선층 구조체는 제1재배선층 패턴을 포함하고, 제1반도체 칩의 칩 패드가 제1재배선층 패턴에 전기적으로 접속된다. 제2반도체 칩의 돌출 부분이 제1반도체 칩 바깥으로 돌출되고, 돌출 부분에 배치된 제2칩 패드가 제1브리지 다이에 의해서 제1재배선층 패턴에 전기적으로 접속된다. 제2브리지 다이는 제2서브 패키지를 제1반도체 칩에 전기적으로 연결시키도록 배치된다.

Description

브리지 다이를 포함한 시스템 인 패키지{System in package including bridge die}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 브리지 다이(bridge die)를 포함한 시스템 인 패키지에 관한 것이다.
복수의 반도체 칩(semiconductor chip)들을 하나의 패키지 구조 내에 통합하는 시도들이 제시되고 있다. 하나의 반도체 패키지 제품이 고속 동작 및 대용량 데이터(data) 처리, 다기능 동작을 수행하도록 구성하는 시도들이 제시되고 있다. 시스템 인 패키지 (SIP: System In Package) 기술이 통합된 반도체 패키지 구조로서 주목되고 있다. 시스템 인 패키지 내에서 복수의 반도체 칩들은 서로 나란히 이격되어 배치되고 있어, 시스템 인 패키지의 폭 사이즈(size)를 유효하게 줄이기 어렵다. 이에 따라, 시스템 인 패키지 내에서 복수의 반도체 칩들을 다양하게 배치하여, 시스템 인 패키지의 사이즈를 감소시키고자 하는 시도들이 이루어지고 있다.
본 출원은 반도체 칩들을 실질적으로 수직하게 스택(stack)하고, 상부 반도체 칩과 하부 반도체 칩을 브리지 다이(bridge die)를 이용하여 전기적으로 연결시킨 시스템 인 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 제1서브 패키지에 실장된 제2서브 패키지를 포함하고, 상기 제1서브 패키지는 제1재배선층 패턴 및 제2재배선층 패턴을 포함한 재배선층 구조체; 상기 제1재배선층 패턴에 전기적으로 접속되는 제1칩 패드가 상기 재배선층 구조체를 마주보도록 상기 재배선층 구조체 상에 배치된 제1반도체 칩; 상기 제1반도체 칩 바깥으로 돌출 부분이 돌출되고, 상기 돌출 부분에 배치된 제2칩 패드가 상기 재배선층 구조체를 마주보도록 상기 제1반도체 칩 상에 스택된 제2반도체 칩; 상기 제2반도체 칩의 상기 돌출 부분을 지지하도록 상기 재배선층 구조체 상에 배치되고, 제1몸체부 및 상기 제1몸체부를 관통하고 상기 제2칩 패드를 상기 제1재배선층 패턴에 전기적으로 접속시키는 제1관통 비아를 포함한 제1브리지 다이; 상기 제1반도체 칩과 이격되도록 상기 재배선층 구조체 상에 배치되고, 제2몸체부 및 상기 제2몸체부를 관통하고 상기 제2서브 패키지를 상기 제2재배선층 패턴에 전기적으로 접속시키는 제2관통 비아를 포함한 제2브리지 다이; 및 상기 재배선층 구조체 상에 형성되고, 상기 제1반도체 칩 및 상기 제1브리지 다이를 덮고, 상기 제2반도체 칩 및 상기 제2브리지 다이를 에워싸 보호하는 몰딩층;을 포함하는 시스템 인 패키지를 제시한다.
본 출원의 일 관점은, 제1서브 패키지에 실장된 제2서브 패키지를 포함하고, 상기 제1서브 패키지는 제1재배선층 패턴 및 제2재배선층 패턴을 포함한 재배선층 구조체; 상기 제1재배선층 패턴에 전기적으로 접속되는 제1칩 패드가 상기 재배선층 구조체를 마주보도록 상기 재배선층 구조체 상에 배치된 제1반도체 칩; 상기 제1반도체 칩 바깥으로 돌출 부분이 돌출되고, 상기 돌출 부분에 배치된 제2칩 패드가 상기 재배선층 구조체를 마주보도록 상기 제1반도체 칩 상에 스택된 제2반도체 칩; 상기 제2반도체 칩의 상기 돌출 부분을 지지하도록 상기 재배선층 구조체 상에 배치되고, 제1몰딩층 기판 및 상기 제1몰딩층 기판을 관통하고 상기 제2칩 패드를 상기 제1재배선층 패턴에 전기적으로 접속시키는 제1관통 비아를 포함한 제1브리지 다이; 상기 제1반도체 칩과 이격되도록 상기 재배선층 구조체 상에 배치되고, 제2몰딩층 기판 및 상기 제2몰딩층 기판을 관통하고 상기 제2서브 패키지를 상기 제2재배선층 패턴에 전기적으로 접속시키는 제2관통 비아를 포함한 제2브리지 다이; 및 상기 재배선층 구조체 상에 형성되고, 상기 제1반도체 칩 및 상기 제1브리지 다이를 덮고, 상기 제2반도체 칩 및 상기 제2브리지 다이를 에워싸 보호하는 제3몰딩층;을 포함하는 시스템 인 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 칩들을 실질적으로 수직하게 스택(stack)하고, 상부 반도체 칩과 하부 반도체 칩을 브리지 다이(bridge die)를 이용하여 전기적으로 연결시킨 시스템 인 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 시스템 인 패키지를 보여주는 개략적인 단면도이다.
도 2는 도 1의 제1브리지 다이가 접속된 부분을 확대 도시한 개략적인 단면도이다.
도 3은 도 2의 반도체 칩들을 연결하는 전기적 경로를 보여주는 개략적인 사시도이다.
도 4는 도 1의 제1브리지 다이 부분을 확대 도시한 개략적인 단면도이다.
도 5는 도 1의 제1 및 제2브리지 다이 부분을 확대 도시한 개략적인 단면도이다.
도 6는 도 5의 제1 및 제2브리지 다이의 포스트 범프들의 배치를 보여주는 개략적인 평면도이다.
도 7은 도 1의 반도체 칩들의 스택 부분을 확대 도시한 개략적인 단면도이다.
도 8은 일 예에 따른 시스템 인 패키지를 보여주는 개략적인 단면도이다.
도 9는 일 예에 따른 시스템 인 패키지를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치GPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 시스템 인 패키지(10)를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 시스템 인 패키지(10)는 패키지 온 패키지(Package on Package;PoP) 형태로 구현될 수 있다. 시스템 인 패키지(10)는 재배선층(RDL: Redistribution Layer) 구조체(100), 제1반도체 칩(300), 제2반도체 칩(400), 제1브리지 다이(bridge die: 501), 제2브리지 다이(505), 몰딩층(700)을 포함하는 제1 서브 패키지(SP1)와 제1 서브 패키지(SP1) 위에 실장되는 제2 서브 패키지(SP2)로 구성될 수 있다. "제1", "제2" 및 "제3" 등의 기재는 부재의 구별을 위한 것으로 그 순서를 의미하지는 않는다.
재배선층 구조체(100)는 제1 및 제2반도체 칩(300, 400)들에 전기적으로 연결되는 인터커넥션 구조(interconnection structure)로 도입된다. 인터커넥션 구조로 인쇄회로기판(PCB: Printed Circuit Board)가 이용될 수도 있다.
재배선층 구조체(100) 상에 제1반도체 칩(300)이 배치된다. 제1반도체 칩(300) 상에 제1반도체 칩(300)과 중첩되도록 제2반도체 칩(400)이 스택(stack)된다. 제2반도체 칩(400)은 돌출 부분(435)이 제1반도체 칩(300) 바깥으로 돌출되도록 제1반도체 칩(300) 상에 스택될 수 있다. 제1브리지 다이(501)는 제2반도체 칩(400)의 돌출 부분(435)을 지지하도록 재배선층 구조체(100) 상에 배치된다. 제1브리지 다이(501)는 제2반도체 칩(400)의 돌출 부분(435)과 재배선층 구조체(100) 사이에 위치하고, 제1반도체 칩(300) 과는 수평 방향으로일정 간격 이격되도록 배치된다.
몰딩층(700)은 재배선층 구조체(100) 상에 형성된다. 몰딩층(700)은 제1반도체 칩(300)을 덮고, 제1브리지 다이(501)를 덮도록 형성될 수 있다. 몰딩층(700)은 제2반도체 칩(400)을 덮도록 연장될 수 있다. 몰딩층(700)은 제2반도체 칩(400)을 에워싸 보호하고, 제2반도체 칩(400)의 제2표면(402)을 드러내도록 형성될 수 있다. 제2반도체 칩(400)의 제2표면(402)이 노출되면서, 시스템 인 패키지(10)의 동작 과정에서 발생되는 열이 노출된 제2표면(402)을 통해서 보다 빠르게 방출될 수 있다. 몰딩층(700)은 제2브리지 다이(505)를 에워싸 보호하도록 형성될 수 있다. 몰딩층(700)은 다양한 몰딩 재질 또는 밀봉재(encapsulating material)로 형성될 수 있다. 예컨대, 몰딩층(700)은 에폭시 몰딩재(EMC: Epoxy Molding Compound)로 형성될 수 있다.
도 2는 도 1의 제1브리지 다이(501)가 접속된 부분을 확대 도시한 개략적인 단면도이다.
도 2 및 도 1을 함께 참조하면, 재배선층 구조체(100)는 제1재배선층 패턴(120)을 포함한다. 제1재배선층 패턴(120)은 일부 부분이 제1반도체 칩(300) 일부 부분에 중첩되고, 반대측 다른 일부 부분이 제1브리지 다이(501)의 일부 부분에 중첩되도록 연장된 도전 패턴으로 형성될 수 있다.
제1반도체 칩(300)은 복수 개의 칩 패드(chip pad: 310)들을 구비한다. 제1칩 패드(312)가 제1재배선층 패턴(120)의 일부 부분에 전기적으로 접속되도록, 제1반도체 칩(300)이 재배선층 구조체(100) 상에 배치된다. 제1칩 패드(312)는 제1반도체 칩(300)의 제1군의 칩 패드(310)들 중 어느 하나일 수 있다. 제1반도체 칩(300)의 제1군의 칩 패드(310)들이 재배선층 구조체(100)를 마주보도록, 제1반도체 칩(300)은 재배선층 구조층(100)에 플립 칩(flip chip) 실장(mount)된다.
재배선층 구조체(100)와 제1반도체 칩(300) 사이에 복수의 내측 커넥터(inner connector: 610)들이 전기적 접속을 위해서 도입될 수 있다. 제1군의 내측 커넥터(610)들은 도전성 범프(bump) 또는 솔더 범프(solder bump) 형태로 도입될 수 있다. 제5내측 커넥터(612)는 제1재배선층 패턴(120)의 일부 부분에 본딩되어, 제1반도체 칩(300)의 제1칩 패드(312)를 제1재배선층 패턴(120)에 전기적으로 접속시킨다. 제5내측 커넥터(612)는 제1군의 내측 커넥터(610)들 중 어느 하나일 수 있다.
제2반도체 칩(400)은 돌출 부분(435)에 복수 개의 제2군의 칩 패드(410)들을 구비한다. 제2반도체 칩(400)은 제1반도체 칩(300) 상에 플립 칩 방식으로 실장된다. 따라서, 돌출 부분(435)에 배치되는 제2칩 패드(412)는 재배선층 구조체(100)를 마주보게 된다. 제2칩 패드(412)는 돌출 부분(435)에 위치하고 있어, 하부의 제1반도체 칩(300)에 가려지지 않고 제1반도체 칩(300) 바깥으로 드러날 수 있다. 제2칩 패드(412)는 제2반도체 칩(400)의 제2군의 칩 패드(410)들 중 어느 하나일 수 있다.
제1브리지 다이(501)는 제2반도체 칩(400)의 돌출 부분(435)에 중첩되도록 재배선층 구조체(100) 상에 배치된다. 제1브리지 다이(501)는 제1브리지 다이의 제1몸체부(510)와, 제1몸체부(510)를 관통하는 복수의 관통 비아(through via: 520)들을 포함하여 구성될 수 있다. 도시되지 않았지만, 관통 비아(520)가 몸체부(510)와 전기적으로 절연되도록 관통 비아(520)와 몸체부(510) 사이에 절연층이 더 배치될 수 있다. 제1관통 비아(522)는 제2반도체 칩(400)의 제2칩 패드(412)에 전기적으로 접속되도록, 제2칩 패드(412)에 중첩되는 위치에 배치될 수 있다. 제1관통 비아(522)는 제1브리지 다이(501)의 관통 비아(520)들 중 어느 하나일 수 있다. 제1관통 비아(522)는 제1재배선층 패턴(120)의 다른 일부 부분에 중첩되도록 위치하고, 제1재배선층 패턴(120)의 다른 일부 부분에 전기적으로 접속될 수 있다. 제1관통 비아(522)는 수직 방향으로 제2칩 패드(412)를 제1재배선층 패턴(120)에 전기적으로 접속시키도록 위치할 수 있다.
제1브리지 다이(501)는 복수의 포스트 범프(530)들을 더 포함할 수 있다. 제1포스트 범프(532)는 제1브리지 다이의 제1몸체부(510) 상으로 돌출되도록, 제1브리지 다이의 제1몸체부(510) 상에 배치된다. 제1포스트 범프(532)는 제1관통 비아(522)의 상단 부분에 연결된다. 제1포스트 범프(532)는 제1브리지 다이(501)의 포스트 범프(530)들 중 어느 하나일 수 있다.
제1브리지 다이(501)와 제2반도체 칩(400) 사이에 복수의 제3군의 내측 커넥터(630)들이 전기적 접속을 위해서 도입될 수 있다. 제3군의 내측 커넥터(630)들에 의해서 제1브리지 다이(501)는 제2반도체 칩(400)에 본딩(bonding)되고 전기적으로 연결된다. 제2내측 커넥터(632)는 제2칩 패드(412)와 제1포스트 범프(532)를 서로 연결시켜 전기적으로 접속시킨다. 제2내측 커넥터(632)는 복수의 제3군의 내측 커넥터(630)들 중 어느 하나일 수 있다. 제1브리지 다이(501)는 제1브리지 다이의 제1몸체부(510) 아래에 복수의 비아 패드(via pad: 540)들을 더 포함할 수 있다. 제1비아 패드(542)는 제1관통 비아(522)의 하단 부분에 연결된다. 제1비아 패드(542)는 제1브리지 다이(501)의 비아 패드(540)들 중 어느 하나일 수 있다.
제1브리지 다이(501)와 재배선층 구조체(100) 사이에 복수의 또 다른 제2군의 내측 커넥터(620)들이 전기적 접속을 위해서 도입될 수 있다. 제2군의 내측 커넥터(620)들에 의해서 제1브리지 다이(501)는 재배선층 구조체(100)에 본딩되고 전기적으로 연결된다. 제1내측 커넥터(622)는 제1비아 패드(542)에 본딩되어 전기적으로 결합된다. 제1내측 커넥터(622)는 복수의 제2군의 내측 커넥터(620)들 중 어느 하나일 수 있다. 제1내측 커넥터(622)는 제1재배선층 패턴(120)의 다른 일부 부분에 본딩되어, 제1비아 패드(542)를 제1재배선층 패턴(120)에 전기적으로 접속시킨다.
도 3은 도 2의 제1 및 제2반도체 칩들(300, 400)을 연결하는 제1전기적 경로(P1)를 보여주는 개략적인 사시도이다.
도 2 및 도 3을 함께 참조하면, 제1브리지 다이(501)는 제2반도체 칩(400)의 돌출 부분(435)를 구조적으로 지지할 뿐만 아니라, 제2반도체 칩(400)을 제1반도체 칩(300)에 전기적으로 접속시키는 제1전기적 경로(P1)의 일부를 제공한다. 제1전기적 경로(P1)는 제2반도체 칩(400)의 제2칩 패드(412), 제2내측 커넥터(632), 제1포스트 범프(532), 제1관통 비아(522), 제1비아 패드(542), 제1내측 커넥터(622), 제1재배선층 패턴(120), 제5내측 커넥터(612) 및 제1반도체 칩(300)의 제1칩 패드(312)를 포함하여 구축될 수 있다.
제1반도체 칩(300)은 데이터에 대한 연산을 처리하는 프로세서(processor)일 수 있다. 예컨대, 논리적 연산을 담당하는 어플리케이션 프로세서(AP)와 같은 시스템 온 칩(SoC)을 포함할 수 있다. 제2반도체 칩(400)은 데이터(data)를 저장하는 메모리 반도체를 포함할 수 있다. 메모리 반도체는 시스템 온 칩의 연산 동작에 요구되는 데이터를 임시로 저장하고 제공하는 캐시 메모리(cache memory)로 사용될 수 있다. 제2반도체 칩(200)은 디램(DRAM) 소자를 포함하여 구성될 수 있다.
제1반도체 칩(300)의 복수의 제1군의 칩 패드(310)들은, 도 3에 제시된 것과 같이, 제1반도체 칩(300)의 제1표면(301) 전체에 걸쳐 배치될 수 있다. 제2반도체 칩(400)의 복수의 제2군의 칩 패드(410)들은 제2반도체 칩(400)의 돌출 부분(435)에 배치될 수 있다. 제2반도체 칩(400)의 제2군의 칩 패드(410)들은 돌출 부분(435), 즉 제1반도체 칩(300)에 가려지지 않고 노출되는 영역 내에 배치된다. 제2반도체 칩(400)의 제2군의 칩 패드(410)들은 제2반도체 칩(400)의 한쪽 가장 자리 영역(430) 내부에 배치된다. 제2군의 칩 패드(410)들이 배치된 가장 자리 영역(430)은 제2반도체 칩(400)에서 돌출 부분(435)의 제1표면(401) 영역 내에 위치한다.
제2반도체 칩(400)은 제1반도체 칩(300)에 부분 중첩(partially overlap)될 수 있다. 제2반도체 칩(400)의 돌출 부분(435)를 제외한 다른 영역은 제1반도체 칩(300)에 중첩될 수 있다. 제2반도체 칩(400)의 중첩된 영역은 제1반도체 칩(300)에 의해 가려지므로, 제2반도체 칩(400)의 중첩된 영역에는 제2반도체 칩(400)의 제2군의 칩 패드(410)들이 배치되지 않을 수 있다.
제1칩 패드(312)가 제1전기적 경로(P1)에 의해 제2반도체 칩(400)의 제2칩 패드(412)에 전기적으로 접속된다. 제1칩 패드(312)는 제1반도체 칩(300)의 제1군의 칩 패드(310)들 중 어느 하나일 수 있다. 도면에는 제1전기적 경로(P1)가 하나만 도시되어 있지만, 제1반도체 칩(300)에 배치된 복수의 제1군의 칩 패드(310)들이 각각 독립적인 제1전기적 경로를 통해 제2반도체 칩(400)의 제2군의 칩 패드(410)들 각각과 연결될 수 있다. 일 실시예에서 제1전기적 경로(P1)들은 각각 제2반도체 칩(400)의 제2군의 칩 패드(410), 제3군의 내측 커넥터(630), 포스트 범프(530), 관통 비아(520), 비아 패드(540), 제2군의 내측 커넥터(62), 제1재배선층 패턴(120), 제1군의 내측 커넥터(610) 및 제1반도체 칩(300)의 제1군의 칩 패드(310)를 포함하여 각각 구축될 수 있다. 복수 개의 제1전기적 경로(P1)들이 제1 및 제2반도체 칩들(300, 400) 사이에 구축될 수 있어, 보다 많은 수의 인풋/아웃풋(large I/O) 경로들이 제1 및 제2반도체 칩들(300, 400)을 전기적으로 연결하도록 구축될 수 있다. 다시 말해, 인접한 칩 사이를 연결하기 때문에 짧은 신호 경로를 가지는 인풋/아웃풋 경로가 배치될 수 있고, 인풋/아웃풋 경로를 많은 수로 배치하여 동시에 많은 양의 데이터를 교환하도록 할 수 있다. 이에 따라, 제1반도체 칩(300)은 상대적으로 빠른 속도로 제2반도체 칩(400)으로부터 데이터를 전달받거나, 제2반도체 칩(400)으로 데이터를 전달할 수 있다. 제1반도체 칩(300)이 프로세서이고 제2반도체 칩(400)이 메모리 반도체인 경우에, 제1반도체 칩(300)은 빠른 속도로 신호를 교환할 수 있는 캐시 메모리를 확보할 수 있다. 따라서, 제1반도체 칩(300) 및 제2반도체 칩(400)을 포함한 시스템 인 패키지(10)의 동작 속도 및 성능이 향상될 수 있다.
도 2를 다시 참조하면, 제2반도체 칩(400)은 돌출 부분(435)에, 제2칩 패드(412)와 이격되도록 배치된 제3칩 패드(411)를 더 포함할 수 있다. 제1브리지 다이(501)는 제3칩 패드(411)에 실질적으로 중첩되도록 위치하는 제3포스트 범프(531)를 더 포함한다. 제1브리지 다이(501)는 제3포스트 범프(531)에 연결되고, 제1관통 비아(522)에 이격되도록 배치된 제3관통 비아(521)를 더 포함한다. 제1브리지 다이(501)는 제3관통 비아(521)에 전기적으로 연결된 제3비아 패드(541)을 더 포함한다.
재배선층 구조체(100)는 제1재배선층 패턴(120)에 이격되도록 배치된 제3재배선층 패턴(110)을 더 포함할 수 있다. 제3재배선층 패턴(110)은 제1브리지 다이(501)의 제3비아 패드(541)에 일부 부분이 중첩되도록 위치할 수 있다. 제3재배선층 패턴(110)은 제5재배선층 패턴(140)에 의해 제1외측 커넥터(210)에 전기적으로 접속될 수 있다. 제1외측 커넥터(210)는 재배선층 구조체(100)에 접속되는 복수의 외측 커넥터(200)들 중 어느 하나일 수 있다. 외측 커넥터(200)들은 시스템 인 패키지(10)를 외부 기기와 전기적으로 연결시키는 접속 단자(terminal) 또는 접속 핀(pin)을 제공한다. 외측 커넥터(200)는 솔더 볼(solder ball)과 같은 접속 부재로 형성될 수 있다.
재배선층 구조체(100)는 제5재배선층 패턴(140)과 제3재배선층 패턴(110) 사이에 제1유전층(191)을 포함할 수 있다. 제1유전층(191) 상에 제3재배선층 패턴(110) 및 제1재배선층 패턴(120) 등이 배치될 수 있다. 제5재배선층 패턴(140)은 제1유전층(191)을 실질적으로 관통하여 제3재배선층 패턴(110)에 연결될 수 있다. 재배선층 구조체(100)는 제3재배선층 패턴(110) 및 제1재배선층 패턴(120)을 서로 전기적으로 격리하는 제2유전층(193)을 제1유전층(191) 상에 더 포함할 수 있다. 재배선층 구조체(100)는 제5재배선층 패턴(140)을 전기적으로 외부와 절연시키는 제2유전층(195)을 제1유전층(191) 아래에 더 포함할 수 있다. 제1외측 커넥터(210)는 제3유전층(195)을 실질적으로 관통하여 제5재배선층 패턴(140)에 연결될 수 있다.
제6내측 커넥터(621)가 제3재배선층 패턴(110)에 본딩되고, 제3비아 패드(541)를 제3재배선층 패턴(110)에 전기적으로 연결시킨다. 제6내측 커넥터(621)는 제1브리지 다이(501)와 재배선층 구조체(100)를 전기적으로 서로 접속시키는 제2군의 내측 커넥터(620)들 중 어느 하나일 수 있다. 제7내측 커넥터(631)가 제3포스트 범프(531)와 제3칩 패드(411)를 서로 전기적으로 연결시킨다. 제7내측 커넥터(631)는 제1브리지 다이(501)와 제2반도체 칩(400)을 전기적으로 연결시키는 복수의 제1군의 내측 커넥터(610)들 중 어느 하나일 수 있다.
도 2 및 도 3을 함께 참조하면, 제2전기적 경로(P2)가 제1외측 커넥터(210), 제5재배선층 패턴(140), 제3재배선층 패턴(110), 제6내측 커넥터(621), 제3비아 패드(541), 제3관통 비아(521), 제3포스트 범프(531), 제7내측 커넥터(631) 및 제3칩 패드(411)를 포함하여 구축될 수 있다. 제2전기적 경로(P2)는 제2반도체 칩(400)을 제1외측 커넥터(210)에 전기적으로 연결시키는 경로이다. 제2전기적 경로(P2)는 제1전기적 경로(P1)와 달리 제1반도체 칩(300)에 전기적으로 연결되지 않는다. 제1전기적 경로(P1)는 제1 및 제2반도체 칩들(300, 400)을 서로 연결하고, 서로 신호 교환을 가능하게 하는 신호 경로들이다. 이에 반해, 제2전기적 경로(P2)는 제2반도체 칩(400)에 독립적으로 전원(power)을 공급하거나, 제2반도체 칩(400)을 접지(ground)하는 전기적 경로로 제공된다.
도 2를 다시 참조하면, 재배선층 구조체(100)는 제1재배선층 패턴(120) 및 제3재배선층 패턴(110)에 이격되도록 배치된 제4재배선층 패턴(130)을 더 포함할 수 있다. 제4재배선층 패턴(130)은 제1반도체 칩(300)에 중첩된 위치에 위치할 수 있다. 제4재배선층 패턴(130)은 제6재배선층 패턴(150)을 경유하여 제2외측 커넥터(230)에 전기적으로 접속될 수 있다. 제1반도체 칩(300)은 제1칩 패드(312)에 이격되도록 배치된 제4칩 패드(313)을 더 포함할 수 있다. 제3내측 커넥터(613)이 제4칩 패드(313)와 제4재배선층 패턴(130)을 서로 전기적으로 접속시킨다. 제3내측 커넥터(613)는 재배선층 구조체(100)와 제1반도체 칩(300)을 전기적으로 접속시키는 제1군의 내측 커넥터(610)들 중 일부이다.
제3전기적 경로(P3)가 제4칩 패드(313), 제3내측 커넥터(613), 제4재배선층 패턴(130), 제6재배선층 패턴(150) 및 제2외측 커넥터(230)을 포함하여 구축될 수 있다. 제3전기적 경로(P3)는 제1반도체 칩(300)을 제2외측 커넥터(230)에 직접적으로 연결시키는 전기적 경로로 제공된다. 제3전기적 경로(P3)를 통해 제1반도체 칩(300)이 시스템 인 패키지(10)의 외부와 신호를 교환하거나 전원을 제공받을 수 있다.
도 4는 도 1의 제2브리지 다이(505) 부분을 확대 도시한 개략적인 단면도이다.
도 4 및 도 1을 참조하면, 제2브리지 다이(505)는 제1반도체 칩(300)과 이격되도록 재배선층 구조체(100) 상에 배치된다. 제2브리지 다이(505)는 제2 서브 패키지(SP2)를 제2재배선층 패턴(170)에 전기적으로 접속시킨다. 재배선층 구조체(100)는 제1재배선층 패턴(120)에 이격되도록 배치된 제2재배선층 패턴(170)을 포함한다. 제2재배선층 패턴(170)은 제2브리지 다이(505)에 일부 부분이 중첩되고, 반대측의 다른 일부 부분이 제1반도체 칩(300)에 중첩되도록 연장될 수 있다.
제2브리지 다이(505)는 제2몸체부(515)와, 제2몸체부(515)를 관통하는 복수의 관통 비아(525)들을 포함하여 구성될 수 있다. 제2관통 비아(527)는 제2브리지 다이(501)의 관통 비아(525)들 중 어느 하나일 수 있다. 제2관통 비아(527)는 제2재배선층 패턴(170)의 일부 부분에 중첩되도록 위치하고, 제2재배선층 패턴(170)의 일부 부분에 전기적으로 접속될 수 있다.
제2브리지 다이(505)는 제2몸체부(515) 아래에 복수의 비아 패드(545)들을 더 포함할 수 있다. 제2비아 패드(547)는 제2관통 비아(527)의 하단 부분에 연결된다. 제2비아 패드(547)는 제2브리지 다이(505)의 비아 패드(545)들 중 어느 하나일 수 있다.
제2브리지 다이(505)와 재배선층 구조체(100) 사이에 복수의 내측 커넥터(625)들이 전기적 접속을 위해서 도입될 수 있다. 내측 커넥터(625)들에 의해서 제2브리지 다이(505)는 재배선층 구조체(100)에 본딩되고 전기적으로 연결된다. 제8내측 커넥터(627)는 제2비아 패드(547)에 본딩되어 전기적으로 결합된다. 제8내측 커넥터(627)는 복수의 내측 커넥터(625)들 중 어느 하나일 수 있다. 제8내측 커넥터(627)는 제2재배선층 패턴(170)의 일부 부분에 본딩되어, 제2비아 패드(547)를 제2재배선층 패턴(170)에 전기적으로 접속시킨다.
제4내측 커넥터(617)에 의해서, 제1반도체 칩(300)의 제5칩 패드(317)가 제2재배선층 패턴(170)의 다른 일부 부분에 전기적으로 접속된다. 제4내측 커넥터(617)는 제1반도체 칩(300)과 재배선층 구조체(100)를 전기적으로 접속하는 복수의 제1군의 내측 커넥터(610)들 중 어느 하나일 수 있다. 제5칩 패드(317)는 제1반도체 칩(300)의 제1군의 칩 패드(310)들 중 어느 하나일 수 있다.
제2브리지 다이(505)는 복수의 포스트 범프(535)들을 더 포함할 수 있다. 제2포스트 범프(537)는 제2몸체부(515) 상으로 돌출되도록, 제2몸체부(510) 상에 배치된다. 제2포스트 범프(537)는 제2관통 비아(527)의 상단 부분에 연결된다. 제2포스트 범프(537)는 제2브리지 다이(505)의 포스트 범프(535)들 중 어느 하나일 수 있다.
제2포스트 범프(537)는 몰딩층(700)의 상측 표면(700S)과 제2몸체부(515) 사이에 배치되어, 실질적으로 몰딩층(700)을 관통할 수 있다. 몰딩층(700)의 상측 표면(700S)에 제2포스트 범프(537)의 상측 표면(537S)이 드러나 노출될 수 있다. 각각의 포스트 범프(535)들 사이, 예컨대 제2포스트 범프(537)와 이웃하는 제4포스트 범프(538) 사이는 몰딩층(700)으로 채워진다. 노출된 제2포스트 범프(537)의 상측 표면(537S)에 제1연결 커넥터(257)가 본딩될 수 있다. 제1연결 커넥터(257)는 제2브리지 다이(505)를 제2 서브 패키지(SP2)에 전기적으로 접속시키는 복수의 연결 커넥터(250)들 중 어느 하나이다. 연결 커넥터(250)들은 솔더 볼과 같은 접속 부재로 형성될 수 있다.
제2 서브 패키지(SP2)는, 도시되지는 않았지만, 집적회로가 집적된 반도체 다이와 전기적 연결을 위한 내부 배선, 반도체 다이를 보호하는 또 다른 몰딩층을 포함하는 구조로 도입될 수 있다.
제1연결 커넥터(257), 제2포스트 범프(537), 제2관통 비아(527), 제2비아 패드(547), 제8내측 커넥터(627), 제2재배선층 패턴(170), 제4내측 커넥터(617) 및 제5칩 패드(317)로 연결되는 제4전기적 경로(P4)가 구축될 수 있다. 제4전기적 경로(P4)는 제2 서브 패키지(SP2)와 제1반도체 칩(300)을 서로 연결하는 신호 경로를 제공한다.
재배선층 구조체(100)는 제2재배선층 패턴(170)에 이격된 제7재배선층 패턴(180)을 더 포함할 수 있다. 제7재배선층 패턴(180)은 제8재배선층 패턴(190)에 연결되고, 제8재배선층 패턴(190)은 제3외측 커넥터(270)에 전기적으로 연결된다. 제3외측 커넥터(270)는 복수의 외측 커넥터(200)들 중 어느 하나이다.
제2브리지 다이(505)는 제2관통 비아(527)에 이격되도록 배치된 제4관통 비아(528)을 더 포함한다. 제2브리지 다이(505)는 제4관통 비아(528)에 연결되는 제4포스트 범프(538) 및 제4비아 패드(548)를 더 포함한다. 제9내측 커넥터(628)는 제4비아 패드(548)를 제7재배선층 패턴(180)에 전기적으로 연결시킨다. 제9내측 커넥터(628)는 복수의 내측 커넥터(625)들 중 어느 하나일 수 있다. 제2연결 커넥터(258)가 제4포스트 범프(538)를 제2 서브 패키지(SP2)에 전기적으로 접속시킨다.
제2연결 커넥터(258), 제4포스트 범프(538), 제4관통 비아(528), 제4비아 패드(548), 제7재배선층 패턴(180), 제8재배선층 패턴(190) 및 제3외측 커넥터(270)로 이어지는 제5전기적 경로(P5)가 구축될 수 있다. 제5전기적 경로(P5)는 제2 서브 패키지(SP2)에 독립적으로 전원을 공급하거나 또는 제2 서브 패키지(SP2)를 접지하는 경로를 제공한다.
도 5는 도 1의 제1 및 제2브리지 다이(501, 505) 부분을 확대 도시한 개략적인 단면도이다. 도 6는 도 5의 제1 및 제2브리지 다이(501, 505)의 포스트 범프(530, 535)들의 배치를 보여주는 개략적인 평면도이다.
도 5 및 도 1을 참조하면, 제1브리지 다이(501)의 제1몸체부(510)는 실리콘(Si) 재질과 같은 반도체 물질의 기판으로 구비될 수 있다. 제2브리지 다이(505)의 제2몸체부(515) 또한 실리콘(Si) 재질의 기판으로 구비될 수 있다. 제1 및 제2브리지 다이(501, 505)의 제1 및 제2몸체부(510, 515)가 실리콘 반도체 물질로 구성되므로, 관통 비아(520, 525)들을 형성하는 과정에 반도체 공정, 즉 실리콘 웨이퍼에 대한 포토리소그래피(photolithography) 공정이 적용될 수 있다.
제1브리지 다이(501)의 관통 비아(520)는 상대적으로 미세한 직경(D1)을 가지는 관통 실리콘 비아(TSV: Through Silicon Via) 구조로 형성될 수 있다. TSV 구조는 몰드층을 관통하는 쓰루몰드비아(TMV: Through Mold Via)에 비해 상대적으로 작은 직경을 가질 수 있다. 이에 따라, 제한된 크기를 가지는 제1몸체부(510) 내에 보다 많은 수의 관통 비아(520)들을 형성하는 것이 가능하다. 제2브리지 다이(505)의 관통 비아(525)들 또한 작은 직경(D11)을 가지는 관통 실리콘 비아(TSV) 구조로 형성될 수 있다.
도 3에 제시된 것과 같이, 복수의 제2군의 칩 패드(410)들은 제2반도체 칩(400)의 돌출 부분(435)의 영역 내에 밀집하여 배치된다. 제2군의 칩 패드(410)들에 접속될 제1브리지 다이(501)의 포스트 범프(530)들은, 도 6에 제시된 것과 같이 복수 개로 배치될 수 있다. 이때, 제1브리지 다이(501)의 포스트 범프(530)들이 제2반도체 칩(400)의 제2군의 칩 패드(410)들에 각각 중첩될 수 있도록, 제1브리지 다이(501)의 관통 비아(520)들이 제2군의 칩 패드(410)들에 각각 중복되는 위치에 정렬(align)된다. 제1브리지 다이(501)의 관통 비아(520)들은 TSV 공정에 의해 형성되므로 상대적으로 작은 직경(D1)을 가지도록 제작하는 것이 가능하다. 따라서, 제한된 크기의 영역 내에 다수의 I/O 및 전원, 접지 전극에 대응될 수 있도록 제1브리지 다이(501)의 관통 비아(520)들을 다수 개 형성하는 것이 가능하다. 다시 말해, 복수의 제2군의 칩 패드(410)들이 밀집 배치되더라도, 복수의 제2군의 칩 패드(410)들에 중복되는 위치 마다 제1브리지 다이(501)의 관통 비아(520)들이 위치하도록 제1브리지 다이(501)의 관통 비아(520)들을 형성하는 것이 가능하다. 따라서, 복수의 제2군의 칩 패드(410)들이 밀집 배치되더라도 제2반도체 칩(400)에 재배선을 하지 않고 범프를 형성하여 수직 방향으로 직결되는 인터커넥션을 형성하는 것이 가능하다.
제1브리지 다이(501)의 관통 비아(520)의 직경(D1)이 감소할수록, 관통 비아 제1브리지 다이(501)의 (520)의 길이는 감소될 수 있다. 제1브리지 다이(501)의 제1몸체부(510)의 두께(T3)를 관통하도록 제1브리지 다이(501)의 관통 비아(520)를 형성할 때, 종횡비(aspect ratio)의 제약에 의해서 제1브리지 다이(501)의 관통 비아(520)의 직경(D1)을 감소시키는 것은 한계가 있다. 제1브리지 다이(501)의 관통 비아(520)의 직경(D1)을 보다 작게 구현하기 위해서, 제1브리지 다이(501)의 제1몸체부(510)의 두께(T3)를 줄여 종횡비 제약을 극복할 수 있다. 보다 많은 수의 제1브리지 다이(501)의 관통 비아(520)들을 제1브리지 다이(501)의 제1몸체부(510)에 형성하기 위해서, 제1브리지 다이(501)의 제1몸체부(510)의 두께(T3)를 제1반도체 칩(300)의 두께(T1) 보다 얇게 함으로써 제1브리지 다이(501)의 관통 비아(520)의 직경(D1)을 상대적으로 더 작게 줄일 수 있다.
제1브리지 다이(501)의 제1몸체부(510)는 제2브리지 다이(505)의 제2몸체부(515)의 두께(T33) 보다 얇은 두께(T3)를 가진다. 제1브리지 다이(501)의 제1관통 비아(522)는 제2브리지 다이(505)의 제2관통 비아(527)의 직경(D22) 보다 작은 직경(D1)을 가진다. 제2브리지 다이(505)의 제2몸체부(515)가 제1브리지 다이(501)의 제1몸체부(510) 보다 두꺼우므로, 종횡비의 제약에 의해서 제2관통 비아(527)의 직경(D22)이 제1관통 비아(522)의 직경(D1) 보다 커야 제2관통 비아(527)가 제2몸체부(515)를 실질적으로 관통할 수 있다.
제2포스트 범프(537)는 제1관통 비아(522)의 직경(D1) 보다 큰 직경(D22)을 가질 수 있다. 제2비아 패드(547)는 제1관통 비아(522)의 직경(D1) 보다 큰 직경(D33)을 가질 수 있다. 포스트 범프(537)는 제1관통 비아(522)의 직경(D1) 보다 큰 직경(D22)를 가질 수 있다. 제2포스트 범프(537)의 직경(D22) 또한 제1포스트 범프(532)의 직경(D2) 보다 커질 수 있다. 이에 따라, 도 6에 제시된 것과 같이, 제2포스트 범프(537)와 이웃하는 다른 포스트 범프(535) 사이의 피치(pitch: S2)는 제1포스트 범프(532)와 이웃하는 다른 포스트 범프(530) 사이의 피치(S1) 보다 커질 수 있다.
도 5를 참조하면, 제1브리지 다이(501)가 제2반도체 칩(400)을 구조적으로지지하기 위해서, 제1브리지 다이(501)의 전체 두께(T2)가 제1반도체 칩(300)의 두께(T1)과 실질적으로 동일하게 유지되는 것이 보다 유효하다. 예컨대 제1브리지 다이(501)의 제1몸체부(510)의 얇은 두께(T3)에 의해 낮아진 제1브리지 다이(501)의 전체 두께를, 제1브리지 다이(501)의 포스트 범프(530)의 두께(T4)와 제1브리지 다이(501)의 비아 패드(540)의 두께(T5)가 보충할 수 있다. 제1브리지 다이(501)의 포스트 범프(530)의 두께(T4)를 조절함으로써, 제1브리지 다이(501)의 전체 두께(T2)가 제1반도체 칩(300)의 두께(T1)와 실질적으로 동일하게 유도할 수 있다. 제1브리지 다이(501)의 전체 두께(T2)는 제1브리지 다이(501)의 포스트 범프(530)의 두께(T4)와 제1브리지 다이(501)의 비아 패드(540)의 두께(T5), 및 제1브리지 다이(501)의 제1몸체부(510)의 두께(T3)를 포함한다.
제1브리지 다이(501)의 포스트 범프(530)는 제3군의 내측 커넥터(630)들과 직접적으로 본딩될 수 있다. 제1브리지 다이(501)의 포스트 범프(530)는 제1브리지 다이(501)의 관통 비아(520)의 직경(D1) 보다 큰 직경(D2)을 가질 수 있다. 이에 따라, 제3군의 내측 커넥터(630)로 이용될 수 있는 솔더 범프가 제1브리지 다이(501)의 포스트 범프(530)에 직접적으로 본딩될 수 있다. 제1브리지 다이(501)의 비아 패드(540)는 제2군의 내측 커넥터(620)들과 직접 본딩되기 위해서, 제1브리지 다이(501)의 관통 비아(520)의 직경(D1) 보다 큰 직경(D3)을 가질 수 있다.
도 7은 도 1의 제1 및 제2반도체 칩들(300, 400)의 스택 부분을 확대 도시한 개략적인 단면도이다.
도 7 및 도 1을 참조하면, 제2반도체 칩(400)은 제1반도체 칩(300)에 부분 중첩되고, 돌출 부분(435)이 제1브리지 다이(501)에 의해 지지되고 있다. 제2반도체 칩(400)의 돌출 부분(435)이 제3군의 내측 커넥터(630)를 통해 제1브리지 다이(501)에 접합될 때, 제2반도체 칩(400)의 반대측 부분(436)을 지지하기 위해 더미 범프(dummy bump: 690)를 도입할 수 있다. 더미 범프(690)가 제2반도체 칩(400)의 반대측 부분(436)을 지지함에 따라, 제2반도체 칩(400)이 기울어지는 것이 유효하게 방지될 수 있다. 복수 개의 더미 범프(690)들이 제2반도체 칩(400)과 제1반도체 칩(300)이 중첩된 부분들 사이에 배치되므로, 제2반도체 칩(400)은 기울어지지 않고 실질적으로 수평을 유지할 수 있다.
더미 범프(690)는 솔더 범프 형태로 도입될 수 있다. 더미 범프(690)는 제2반도체 칩(400)의 제1표면(401)에 부착될 수 있다. 제2반도체 칩(400)의 제1표면(401)에 더미 본딩 패드(dummy bonding pad: 691)를 형성할 수 있다. 더미 본딩 패드(691)에 더미 범프(690)가 본딩된다. 본딩 패드(691)는 제2반도체 칩(400)의 제1표면(401)에 배치된 패시베이션층(passivation layer: 425)의 표면에 형성될 수 있다. 금속을 스퍼터링(sputtering)하는 공정으로 본딩 패드(691)를 패시베이션층(425) 상에 형성할 수 있다. 패시베이션층(425)은 제2반도체 칩(400)의 제1몸체부(425)를 이루는 실리콘 재질을 덮어 보호하고 절연하도록 형성될 수 있다. 따라서, 더미 범프(690)는 제2반도체 칩(400)의 내부 회로와 전기적으로 절연 상태를 유지할 수 있다. 더미 범프(690)는 제1반도체 칩(300)의 제2표면(302)에는 실질적으로 접촉된 상태로 유지될 수 있다.
도 8은 일 예에 따른 시스템 인 패키지(11)를 보여주는 개략적인 단면도이다.
도 8을 참조하면, 시스템 인 패키지(11)는 패키지 온 패키지(PoP) 형태로 구현될 수 있다. 시스템 인 패키지(11)는 재배선층 구조체(100), 제1반도체 칩(300), 제2반도체 칩(400), 제1브리지 다이(501), 제2브리지 다이(505), 몰딩층(700)을 포함하는 제1 서브 패키지(SP1)와 제1 서브 패키지(SP1) 위에 실장되는 제2 서브 패키지(SP2)로 구성될 수 있다. 제2반도체 칩(400)은 제1반도체 칩(300)에 부분 중첩되고, 돌출 부분(435)이 제1브리지 다이(501)에 의해 구조적으로 지지되고 있다. 제2반도체 칩(400)과 제1반도체 칩(300)이 중첩된 부분들 사이에 접착층(690L)을 도입한다. 접착층(690L)은 제2반도체 칩(400)을 지지한다. 접착층(690L)은, 제2반도체 칩(400)의 돌출 부분(435)이 제1브리지 다이(501)에 의해 지지될 때, 제2반도체 칩(400)이 기울어지지 않도록 지지하는 역할을 한다. 제2접착층(690L)은 제2반도체 칩(400)이 기울어지지 않고 실질적으로 수평을 유지하도록 유도할 수 있다.
접착층(690L)은 제2반도체 칩(400)의 제1표면(401)에 부착되고, 제1반도체 칩(300)의 제2표면(302)에 부착된다. 접착층(690L)에 의해서 제2반도체 칩(400)은 제1반도체 칩(300) 상에 부착되어 고정될 수 있다.
도 9는 일 예에 따른 시스템 인 패키지(12)를 보여주는 개략적인 단면도이다.
도 9를 참조하면, 시스템 인 패키지(12)는 패키지 온 패키지(PoP) 형태로 구현될 수 있다. 시스템 인 패키지(12)는 재배선층 구조체(100), 제1반도체 칩(300), 제2반도체 칩(400), 제1브리지 다이(501-1), 제2브리지 다이(505-1), 제3몰딩층(700)을 포함하는 제1 서브 패키지(SP1)와 제1 서브 패키지(SP1) 위에 실장되는 제2 서브 패키지(SP2)로 구성될 수 있다.
재배선층 구조체(100) 상에 제1반도체 칩(300)이 배치된다. 제1반도체 칩(300) 상에 제1반도체 칩(300)과 중첩되도록 제2반도체 칩(400)이 스택된다. 재배선층 구조체(100)와 제1반도체 칩(300) 사이에 복수의 제1군의 내측 커넥터(610)들이 전기적 접속을 위해서 도입된다. 제5내측 커넥터(612)는 제1재배선층 패턴(120)의 일부 부분에 본딩되고, 제1반도체 칩(300)의 제1군의 칩 패드(310)들 중 제1칩 패드(312)를 제1재배선층 패턴(120)에 전기적으로 접속시킨다. 제2반도체 칩(400)은 돌출 부분(435)에 복수 개의 칩 패드(410)들을 구비한다.
재배선층 구조체(100)는 제1재배선층 패턴(120)에 이격되도록 배치된 제3재배선층 패턴(110)을 더 포함할 수 있다. 제3재배선층 패턴(110)은 제5재배선층 패턴(140)에 의해 외측 커넥터(200)들 중 제1외측 커넥터(210)에 전기적으로 접속될 수 있다. 재배선층 구조체(100)는 제5재배선층 패턴(140)과 제3재배선층 패턴(110) 사이에 제1유전층(191)을 포함할 수 있다. 제1유전층(191) 상에 제3재배선층 패턴(110) 및 제1재배선층 패턴(120) 등이 배치될 수 있다. 제5재배선층 패턴(140)은 제1유전층(191)을 실질적으로 관통하고, 제3재배선층 패턴(110)에 연결될 수 있다.
재배선층 구조체(100)는 제3재배선층 패턴(110) 및 제1재배선층 패턴(120)을 서로 전기적으로 격리하는 제2유전층(193)을 제1유전층(191) 상에 더 포함할 수 있다. 재배선층 구조체(100)는 제5재선층 패턴(140)을 격리하는 제2유전층(195)을 제1유전층(191) 아래에 더 포함할 수 있다. 제1외측 커넥터(210)는 제3유전층(195)을 실질적으로 관통하여 제3재배선층 패턴(110)에 연결될 수 있다.
제1브리지 다이(501-1)는 제2반도체 칩(400)의 돌출 부분(435)을 구조적으로 지지하도록 재배선층 구조체(100) 상에 배치된다. 제2반도체 칩(400)의 돌출 부분(435)이 제1브리지 다이(501-1)에 의해 구조적으로 지지될 때, 제2반도체 칩(400)의 반대측 부분(436)을 지지하는 더미 범프(690)를 도입할 수 있다.
제1브리지 다이(501-1)는 제1몰딩층 기판 (510-1)와, 제1몰딩층 기판(510-1)을 관통하는 복수의 관통 비아(520-1)들을 포함하여 구성될 수 있다. 제1관통 비아(522-1)는 제2반도체 칩(400)의 제2칩 패드(412)를 제1재배선층 패턴(120)에 전기적으로 접속시킨다.
제3군의 내측 커넥터(630)들에 의해서 제1브리지 다이(501-1)는 제2반도체 칩(400)에 전기적으로 연결된다. 제2내측 커넥터(632)는 제2칩 패드(412)와 제1관통 비아(522-1)를 서로 연결시켜 전기적으로 접속시킨다. 또 다른 제2군의 내측 커넥터(620)들에 의해서 제1브리지 다이(501-1)는 재배선층 구조체(100)에 전기적으로 연결된다. 제1내측 커넥터(622)는 제1재배선층 패턴(120)의 다른 일부 부분에 본딩되고, 제1관통 비아(522-1)를 제1재배선층 패턴(120)에 전기적으로 접속시킨다.
제2반도체 칩(400)을 제1반도체 칩(300)에 전기적으로 접속시키는 제1전기적 경로가 구축될 수 있다. 제1전기적 경로는 제2반도체 칩(400)의 제2칩 패드(412), 제2내측 커넥터(632), 제1관통 비아(522-1), 제1내측 커넥터(622), 제1재배선층 패턴(120), 제5내측 커넥터(612) 및 제1반도체 칩(300)의 제1칩 패드(312)를 포함하여 구축될 수 있다.
제2반도체 칩(400)은 돌출 부분(435)에, 제2칩 패드(412)와 이격되도록 배치된 제3칩 패드(411)를 더 포함할 수 있다. 제1브리지 다이(501-1)는 제3칩 패드(411)에 실질적으로 중첩되도록 위치하는 제3관통 비아(521-1)를 더 포함한다.
제6내측 커넥터(621)가 제3재배선층 패턴(110)에 본딩되고, 제3관통 비아(521-1)를 제3재배선층 패턴(110)에 전기적으로 연결시킨다. 제1군의 내측 커넥터(610)들 중 제7내측 커넥터(631)가 제3관통 비아(521-1)와 제3칩 패드(411)를 서로 전기적으로 연결시킨다.
제2전기적 경로가 제1외측 커넥터(210), 제5재배선층 패턴(140), 제3재배선층 패턴(110), 제6내측 커넥터(541), 제3관통 비아(521-1), 제7내측 커넥터(631) 및 제3칩 패드(411)를 포함하여 구축될 수 있다. 제2전기적 경로는 제2반도체 칩(400)를 제1외측 커넥터(210)에 전기적으로 연결시키는 경로이다. 제3전기적 경로가 제4칩 패드(313), 제3내측 커넥터(613), 제4재배선층 패턴(130), 제6재배선층 패턴(150) 및 제2외측 커넥터(230)을 포함하여 구축될 수 있다.
재배선층 구조체(100)는 제1재배선층 패턴(120)에 이격되도록 배치된 제4재배선층 패턴(130)을 더 포함할 수 있다. 제4재배선층 패턴(130)은 제6재배선층 패턴(150)을 경유하여 제2외측 커넥터(230)에 전기적으로 접속될 수 있다. 제1반도체 칩(300)은 제1칩 패드(312)에 이격되도록 배치된 제4칩 패드(313)을 더 포함할 수 있다. 제3내측 커넥터(613)가 제4칩 패드(313)와 제4재배선층 패턴(130)을 서로 전기적으로 접속시킨다.
제2브리지 다이(505-1)는 제1반도체 칩(300)과 이격되도록 재배선층 구조체(100) 상에 배치된다. 제2브리지 다이(505-1)는 제2서브 패키지(900)을 제2재배선층 패턴(170)에 전기적으로 접속시킨다.
제2브리지 다이(505-1)는 제2몰딩층 기판(515-1)과, 제2몰딩층 기판(515-1)을 관통하는 복수의 관통 비아(525-1)들을 포함하여 구성될 수 있다. 제2관통 비아(527-1)는 제2재배선층 패턴(170)의 일부 부분에 중첩되도록 위치하고, 제2재배선층 패턴(170)의 일부 부분에 전기적으로 접속될 수 있다.
제2브리지 다이(505-1)와 재배선층 구조체(100) 사이에 복수의 내측 커넥터(625)들이 전기적 접속을 위해서 도입될 수 있다. 내측 커넥터(625)들 중 제8내측 커넥터(627)는 제2관통 비아(527-1)와 제2재배선층 패턴(170)의 일부 부분을 서로 연결시킨다. 제1군의 내측 커넥터(610)들 중 제4내측 커넥터(617)에 의해서, 제1반도체 칩(300)의 제5칩 패드(317)가 제2재배선층 패턴(170)의 다른 일부 부분에 전기적으로 접속된다.
제2브리지 다이(505-1)은 제2관통 비아(527-1)의 상측 표면(527-1S)이 제3몰딩층(700)의 상측 표면(700S)에 드러나 노출되도록 배치될 수 있다. 제2브리지 다이(505-1)는 제3몰딩층(700)을 실질적으로 관통하도록 배치될 수 있다. 제2관통 비아(527-1)의 상측 표면(527-1S)에 제1연결 커넥터(257)가 본딩된다. 제1연결 커넥터(257)는 제2브리지 다이(505-1)를 제2서브 패키지(900)에 전기적으로 접속시키는 복수의 연결 커넥터(250)들 중 어느 하나이다.
제2서브 패키지(900)은, 도시되지는 않았지만, 집적회로가 집적된 반도체 다이와 전기적 연결을 위한 내부 배선, 반도체 다이를 보호하는 또 다른 몰딩층을 포함하는 패키지 구조로 도입될 수도 있다.
제1연결 커넥터(257), 제2관통 비아(527-1), 제8내측 커넥터(627), 제2재배선층 패턴(170), 제4내측 커넥터(617) 및 제5칩 패드(317)로 연결되는 제4전기적 경로가 구축될 수 있다. 제4전기적 경로는 제2서브 패키지(900)과 제1반도체 칩(300)을 서로 연결하는 신호 경로를 제공한다.
재배선층 구조체(100)는 제2재배선층 패턴(170)에 이격된 제7재배선층 패턴(180)을 더 포함할 수 있다. 제7재배선층 패턴(180)은 제8재배선층 패턴(190)에 연결되고, 제8재배선층 패턴(190)은 제3외측 커넥터(270)에 전기적으로 연결된다.
제2브리지 다이(505-1)는 제2관통 비아(527)에 이격되도록 배치된 제4관통 비아(528-1)를 더 포함한다. 내측 커넥터(625)들 중 제9내측 커넥터(628)가 제4관통 비아(528-1)를 제7재배선층 패턴(180)에 전기적으로 연결시킨다. 제2연결 커넥터(258)가 제4관통 비아(528-1)를 제2서브 패키지(900)에 전기적으로 접속시킨다.
제2연결 커넥터(258), 제4관통 비아(528-1), 제7재배선층 패턴(180), 제8재배선층 패턴(190) 및 제3외측 커넥터(270)로 이어지는 제5전기적 경로가 구축될 수 있다. 제5전기적 경로는 제2서브 패키지(900)에 독립적으로 전원을 공급하거나 또는 제2서브 패키지(900)을 접지하는 경로를 제공한다.
도 9를 다시 참조하면, 제1브리지 다이(501-1)의 제1몰딩층 기판(510-1)은 몰딩 재질 또는 밀봉재로 형성된다. 제2브리지 다이(501-5)의 제2몰딩층 기판(515-1)은 몰딩 재질 또는 밀봉재로 형성된다. 제1몰딩층 기판(510-1)과 제2몰딩층 기판(515-1)은 서로 다른 재질의 몰딩 재질로 형성될 수 있다. 제1몰딩층 기판(510-1)과 제2몰딩층 기판(515-1)은 제3몰딩층(700)의 몰딩 재질과 다른 몰딩 재질로 형성될 수 있다. 예컨대, 제1몰딩층 기판(510-1)과 제2몰딩층 기판(515-1)은 제3몰딩층(700)의 EMC와 성분 구성이 다른 종류의 EMC 재질로 형성될 수 있다.
제1브리지 다이(501-1)의 제1관통 비아(522-1)나 제2브리지 다이(505-1)의 제2관통 비아(527-1)는 도금층을 포함하여 형성될 수 있다. 예컨대, 제1브리지 다이(501-1)의 제1관통 비아(522-1)나 제2브리지 다이(505-1)의 제2관통 비아(527-1)는 도금된 구리(Cu)층을 포함하여 형성될 수 있다. 예컨대, 별도의 임시 기판 상에 제1브리지 다이(501-1)의 제1관통 비아(522-1)나 제2브리지 다이(505-1)의 제2관통 비아(527-1)가 도금 공정으로 형성한 후, 제1관통 비아(522-1)를 덮는 제1몰딩층이나 제2관통 비아(527-1)를 덮는 제2몰딩층을 형성할 수 있다. 제2관통 비아(도 5의 527)나 제1관통 비아(도 5의 522)는 종횡비 제약에 의해 직경 감소 또는 길이 증가에 제약이 있다. 그렇지만, 제2관통 비아(527-1)나 제1관통 비아(522-1)가 도금 공정으로 형성되므로, 제2관통 비아(527-1)나 제1관통 비아(522-1)는 종횡비에 대한 제약없이 형성될 수 있다.
상술한 바와 같은 본 출원의 실시예들에 의한 시스템 인 패키지(10, 11, 12)는, 제1반도체 칩(300) 상에 제2반도체 칩(400)이 스택됨으로써, 패키지의 폭 또는 사이즈를 감소시킬 수 있다. 시스템 인 패키지(10, 11, 12)는 제1브리지 다이(501, 501-1)를 이용하여 제2반도체 칩(400)과 제1반도체 칩(300)을 전기적으로 연결할 수 있어, 제1반도체 칩(300) 상에 제2반도체 칩(400)이 스택된 구조가 가능하게 한다.
반도체 칩에 열을 가하는 공정은 반도체 칩, 특히 메모리 칩의 특성에 좋지 않은 영향을 줄 수 있다. 예를 들어, DRAM 메모리의 리프레쉬 타임(refresh time)이 짧아져야 하거나 NAND 메모리의 리텐션 타임(retention time)이 감소하게 될 수 있다.
본 출원의 실시예들에 의한 시스템 인 패키지(10, 11, 12)는, 반도체 칩들과 반도체 칩들 상호간의 연결 및 반도체 칩과 외부 연결을 위한 인터커넥션을 단일 재배선층 구조체(100)에 내측 커넥터를 연결하는 방식으로 구현하고 있다. 따라서, 재배선층을 형성하기 위해 폴리머 재질의 절연층을 경화시키기 위한 열공정을 생략하거나 최소화 할 수 있어, 전체적인 시스템 인 패키지의 동작효율을 향상시킬 수 있다. 예컨대, 재배선층 구조체를 먼저 형성하고 재배선층 구조체에 제1반도체 칩(300) 및 제2반도체 칩(400)을 적층하는 방식으로 제작하면, 폴리머 재질의 절연층을 경화시키기 위한 열공정 과정에서 제1반도체 칩(300) 및 제2반도체 칩(400)에 열적 영향이 가해지는 것을 막을 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 재배선층 구조체,
300: 제1반도체 칩,
400: 제2반도체 칩,
501, 501-1: 제1브리지 다이,
505, 505-1: 제2브리지 다이,
SP1, SP2: 서브 패키지.

Claims (28)

  1. 제1서브 패키지에 실장된 제2서브 패키지를 포함하고,
    상기 제1서브 패키지는
    제1재배선층 패턴 및 제2재배선층 패턴을 포함한 재배선층 구조체;
    상기 제1재배선층 패턴에 전기적으로 접속되는 제1칩 패드가 상기 재배선층 구조체를 마주보도록 상기 재배선층 구조체 상에 배치된 제1반도체 칩;
    상기 제1반도체 칩 바깥으로 돌출 부분이 돌출되고, 상기 돌출 부분에 배치된 제2칩 패드가 상기 재배선층 구조체를 마주보도록 상기 제1반도체 칩 상에 스택된 제2반도체 칩;
    상기 제2반도체 칩의 상기 돌출 부분을 지지하도록 상기 재배선층 구조체 상에 배치되고, 제1몸체부 및 상기 제1몸체부를 관통하고 상기 제2칩 패드를 상기 제1재배선층 패턴에 전기적으로 접속시키는 제1관통 비아를 포함한 제1브리지 다이;
    상기 제1반도체 칩과 이격되도록 상기 재배선층 구조체 상에 배치되고, 제2몸체부 및 상기 제2몸체부를 관통하고 상기 제2서브 패키지를 상기 제2재배선층 패턴에 전기적으로 접속시키는 제2관통 비아를 포함한 제2브리지 다이; 및
    상기 재배선층 구조체 상에 형성되고, 상기 제1반도체 칩 및 상기 제1브리지 다이를 덮고, 상기 제2반도체 칩 및 상기 제2브리지 다이를 에워싸 보호하는 몰딩층;을 포함하는 시스템 인 패키지.
  2. 제1항에 있어서,
    상기 제2반도체 칩은 데이터를 저장한 제1메모리 반도체를 포함하고,
    상기 제1반도체 칩은 상기 제2칩 패드, 상기 제1관통 비아, 상기 제1재배선층 패턴, 및 상기 제1칩 패드를 포함하는 제1전기적 경로를 통해서 상기 저장된 데이터를 전달받는 시스템 온 칩(SoC)을 포함하고,
    상기 제2서브 패키지는 상기 시스템 온 칩에 전기적으로 접속되는 제2메모리 반도체를 포함하는 시스템 인 패키지.
  3. 제1항에 있어서,
    상기 제1브리지 다이는
    상기 제1몸체부 상으로 돌출되도록 상기 제1몸체부 상에 배치되고, 상기 제1관통 비아에 연결되고 상기 제1관통 비아 보다 큰 직경을 가진 제1포스트 범프; 및
    상기 제1몸체부 아래에 배치되고, 상기 제1관통 비아보다 큰 직경을 가진 제1비아 패드를 더 포함하는 시스템 인 패키지.
  4. 제3항에 있어서,
    상기 제1비아 패드를
    상기 제1재배선층 패턴의 일부 부분에 전기적으로 접속시키는 제1내측 커넥터; 및
    상기 제1포스트 범프를 상기 제2칩 패드에 전기적으로 접속시키는 제2내측 커넥터를 더 포함하는 시스템 인 패키지.
  5. 제4항에 있어서,
    상기 제2내측 커넥터에 이격되도록 배치되고,
    상기 제1반도체 칩과 상기 제2반도체 칩 사이에 배치되고, 상기 제2반도체 칩을 지지하는 더미 범프를 더 포함하는 시스템 인 패키지.
  6. 제5항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩을 마주보는 표면에
    상기 더미 범프가 본딩되는 더미 본딩 패드를 더 포함하는 시스템 인 패키지.
  7. 제4항에 있어서,
    상기 제2내측 커넥터에 이격되고,
    상기 제1반도체 칩과 상기 제2반도체 칩 사이에 배치되고,
    상기 제2반도체 칩을 지지하는 접착층을 더 포함하는 시스템 인 패키지.
  8. 제3항에 있어서,
    상기 제2반도체 칩은
    상기 돌출 부분에 상기 제2칩 패드와 이격되도록 배치된 제3칩 패드를 더 포함하고,
    상기 재배선층 구조체는
    상기 제1재배선층 패턴에 이격되고 제1외측 커넥터에 전기적으로 접속하는 제3재배선층 패턴을 더 포함하고,
    상기 제1브리지 다이는
    상기 제1관통 비아에 이격되도록 배치되고, 상기 제3칩 패드를 상기 제3재배선층 패턴을 통해 상기 제1외측 커넥터에 전기적으로 접속시킨 제3관통 비아, 및 상기 제3관통 비아에 연결되는 제3포스트 범프를 더 포함하는 시스템 인 패키지.
  9. 제8항에 있어서,
    상기 제1외측 커넥터, 상기 제3재배선층 패턴, 상기 제3관통 비아, 상기 제3포스트 범프 및 상기 제3칩 패드는
    상기 제2반도체 칩에 전원을 공급하거나 상기 제2반도체 칩을 접지하는 제2전기적 경로를 제공하는 시스템 인 패키지.
  10. 제3항에 있어서,
    상기 제2브리지 다이는
    상기 제2몸체부 상으로 돌출되고 상기 몰딩층의 표면에 상측 표면이 드러나도록 상기 제2몸체부 상에 배치되고, 상기 제2관통 비아에 연결되고 상기 제2서브 패키지에 전기적으로 접속되고, 상기 제1관통 비아 보다 큰 직경을 가진 제2포스트 범프; 및
    상기 제2몸체부 아래에 배치되고, 상기 제1관통 비아보다 큰 직경을 가진 제2비아 패드를 더 포함하는 시스템 인 패키지.
  11. 제10항에 있어서,
    상기 제1브리지 다이의 상기 제1몸체부는
    상기 제2브리지 다이의 상기 제1몸체부 보다 얇은 두께를 가지고,
    상기 제1관통 비아는
    상기 제2관통 비아 보다 작은 직경을 가지는 시스템 인 패키지.
  12. 제11항에 있어서,
    상기 제1브리지 다이의 상기 제1몸체부는
    상기 제1반도체 칩 보다 얇은 두께를 가지고,
    상기 제2브리지 다이의 상기 제1몸체부는
    상기 제1반도체 칩 보다 두꺼운 두께를 가지는 시스템 인 패키지.
  13. 제12항에 있어서,
    상기 제1포스트 범프, 상기 제1관통 비아 및 상기 제1비아 패드의 전체 두께는 상기 제1반도체 칩과 실질적으로 동일한 두께를 가지는 시스템 인 패키지.
  14. 제10항에 있어서,
    상기 제2브리지 다이의 상기 제2포스트 범프에 본딩되고,
    상기 제2포스트 범프를 상기 제2서브 패키지에 전기적으로 연결하는 연결 커넥터를 더 포함하는 시스템 인 패키지.
  15. 제1항에 있어서,
    상기 제1브리지 다이의 상기 제1몸체부는
    실리콘 재질을 포함하고,
    상기 제1관통 비아는
    실리콘 관통 비아(TSV)를 포함하는 시스템 인 패키지.
  16. 제1항에 있어서,
    상기 재배선층 구조체는
    상기 제1재배선층 패턴에 이격되도록 배치되고 제2외측 커넥터에 전기적으로 접속된 제4재배선층 패턴을 더 포함하고,
    상기 제1반도체 칩은
    상기 제4재배선층 패턴에 제3내측 커넥터에 의해 전기적으로 접속되는 제4칩 패드를 더 포함하는 시스템 인 패키지.
  17. 제1항에 있어서,
    상기 제1반도체 칩은
    상기 제2재배선층 패턴에 제4내측 커넥터에 의해 전기적으로 접속되는 제5칩 패드를 더 포함하는 시스템 인 패키지.
  18. 제1서브 패키지에 실장된 제2서브 패키지를 포함하고,
    상기 제1서브 패키지는
    제1재배선층 패턴 및 제2재배선층 패턴을 포함한 재배선층 구조체;
    상기 제1재배선층 패턴에 전기적으로 접속되는 제1칩 패드가 상기 재배선층 구조체를 마주보도록 상기 재배선층 구조체 상에 배치된 제1반도체 칩;
    상기 제1반도체 칩 바깥으로 돌출 부분이 돌출되고, 상기 돌출 부분에 배치된 제2칩 패드가 상기 재배선층 구조체를 마주보도록 상기 제1반도체 칩 상에 스택된 제2반도체 칩;
    상기 제2반도체 칩의 상기 돌출 부분을 지지하도록 상기 재배선층 구조체 상에 배치되고, 제1몰딩층 기판 및 상기 제1몰딩층 기판을 관통하고 상기 제2칩 패드를 상기 제1재배선층 패턴에 전기적으로 접속시키는 제1관통 비아를 포함한 제1브리지 다이;
    상기 제1반도체 칩과 이격되도록 상기 재배선층 구조체 상에 배치되고, 제2몰딩층 기판 및 상기 제2몰딩층 기판을 관통하고 상기 제2서브 패키지를 상기 제2재배선층 패턴에 전기적으로 접속시키는 제2관통 비아를 포함한 제2브리지 다이; 및
    상기 재배선층 구조체 상에 형성되고, 상기 제1반도체 칩 및 상기 제1브리지 다이를 덮고, 상기 제2반도체 칩 및 상기 제2브리지 다이를 에워싸 보호하는 제3몰딩층;을 포함하는 시스템 인 패키지.
  19. 제18항에 있어서,
    상기 제2반도체 칩은 데이터를 저장한 제1메모리 반도체를 포함하고,
    상기 제1반도체 칩은 상기 제2칩 패드, 상기 제1관통 비아, 상기 제1재배선층 패턴, 및 상기 제1칩 패드를 포함하는 제1전기적 경로를 통해서 상기 저장된 데이터를 전달받는 시스템 온 칩(SoC)을 포함하고,
    상기 제2서브 패키지는 상기 시스템 온 칩에 전기적으로 접속되는 제2메모리 반도체를 포함하는 시스템 인 패키지.
  20. 제18항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아를
    상기 제1재배선층 패턴의 일부 부분에 전기적으로 접속시키는 제1내측 커넥터; 및
    상기 제1관통 비아를 상기 제2칩 패드에 전기적으로 접속시키는 제2내측 커넥터를 더 포함하는 시스템 인 패키지.
  21. 제20항에 있어서,
    상기 제2내측 커넥터에 이격되도록 배치되고,
    상기 제1반도체 칩과 상기 제2반도체 칩 사이에 배치되고, 상기 제2반도체 칩을 지지하는 더미 범프를 더 포함하는 시스템 인 패키지.
  22. 제21항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩을 마주보는 표면에
    상기 더미 범프가 본딩되는 더미 본딩 패드를 더 포함하는 시스템 인 패키지.
  23. 제20항에 있어서,
    상기 제2내측 커넥터에 이격되고,
    상기 제1반도체 칩과 상기 제2반도체 칩 사이에 배치되고,
    상기 제2반도체 칩을 지지하는 접착층을 더 포함하는 시스템 인 패키지.
  24. 제18항에 있어서,
    상기 제2반도체 칩은
    상기 돌출 부분에 상기 제2칩 패드와 이격되도록 배치된 제3칩 패드를 더 포함하고,
    상기 재배선층 구조체는
    상기 제1재배선층 패턴에 이격되고 제1외측 커넥터에 전기적으로 접속하는 제3재배선층 패턴을 더 포함하고,
    상기 제1브리지 다이는
    상기 제1관통 비아에 이격되도록 배치되고, 상기 제3칩 패드를 상기 제3재배선층 패턴을 통해 상기 제1외측 커넥터에 전기적으로 접속시킨 제3관통 비아를 더 포함하는 시스템 인 패키지.
  25. 제24항에 있어서,
    상기 제1외측 커넥터, 상기 제3재배선층 패턴, 및 상기 제3관통 비아
    상기 제2반도체 칩에 전원을 공급하거나 상기 제2반도체 칩을 접지하는 전기적 경로를 제공하는 시스템 인 패키지
  26. 제18항에 있어서,
    상기 제1브리지 다이의 상기 제1몰딩층 기판은
    상기 제3몰딩층과 다른 몰딩 재질을 포함하는 시스템 인 패키지.
  27. 제1항에 있어서,
    상기 재배선층 구조체는
    상기 제1재배선층 패턴에 이격되도록 배치되고 제2외측 커넥터에 전기적으로 접속된 제4재배선층 패턴을 더 포함하고,
    상기 제1반도체 칩은
    상기 제4재배선층 패턴에 제3내측 커넥터에 의해 전기적으로 접속되는 제4칩 패드를 더 포함하는 시스템 인 패키지.
  28. 제18항에 있어서,
    상기 제1반도체 칩은
    상기 제2재배선층 패턴에 제4내측 커넥터에 의해 전기적으로 접속되는 제5칩 패드를 더 포함하는 시스템 인 패키지.
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