KR20100088514A - 반도체 패키지 - Google Patents

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KR20100088514A
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semiconductor
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conductive
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KR1020090058594A
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신희민
정정태
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 적어도 둘 이상이 페이스-업(Face-Up) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 반도체 칩; 및 상기 계단식으로 스택된 반도체 칩들의 노출된 일면들과 대응하는 계단면을 가지며, 상기 각 반도체 칩의 본딩패드들 및 상기 기판의 본드핑거와 접속되는 도전 패턴을 구비한 더미(Dummy)부를 포함하는 것을 특징으로 한다.

Description

반도체 패키지{SEICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 더미부를 이용하여 구현한 계단식의 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모 듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
이러한 스택 기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기/전자 제품의 소형화의 추세와 더불어 그에 따른 반도체 패키지의 높이에 대한 한계가 있다.
따라서, 하나의 패키지에 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발히 진행되고 있는 상황이다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 일반적으로 기판과 스택된 각 반도체 칩들 간을 전기적으로 연결하기 위해 와이어가 사용됨에 따라 다음과 같은 여러 문제점을 야기하고 있다.
그 첫 번째로는, 반도체 칩의 스택시마다 각각의 개별적인 와이어 본딩 공정이 수행되므로, 단위 시간당 생산량(UPH : Unit Per Hour)을 감소시키게 되며, 나아가 각각의 개별적인 와이어 개수 및 이의 본딩 공정은 전체 생산비를 증가시키는 요인으로 작용하고 있다.
두 번째로는, 반도체 칩의 두께가 점점 얇아짐에 따라 와이어 본딩 공정시 반도체 칩의 휨(Warpage)에 의한 바운싱(Bouncing)이나 크랙(Crack)과 같은 불량이 발생하게 되고, 몰딩 공정의 수행시, 와이어의 스위핑(Sweeping) 현상에 의해 와이어 간의 쇼트가 발생하는 문제가 있다.
세 번째로는, 스택되는 반도체 칩의 개수에 따른 긴(Long) 와이어와 플립 칩 패키지와 같은 구조에서는 원천적으로 전기적 신호 전달에 어려움이 있어, 고 밀도 스택형의 반도체 패키지를 구현하는 데 한계에 봉착한 상황이다.
본 발명은 단위 시간당 생산량의 감소 및 그에 따른 전체 생산비의 증가를 방지한 반도체 패키지를 제공한다. 또한, 본 발명은 반도체 칩의 휨에 의한 바운싱이나 크랙과 같은 불량 발생 및 와이어의 스위핑 현상에 따른 와이어 간의 쇼트를 방지한 반도체 패키지를 제공한다.
또한, 본 발명은 고 밀도의 스택 구조의 한계를 극복한 반도체 패키지를 제공한다.
본 발명의 제1 실시예에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 적어도 둘 이상이 페이스-업(Face-Up) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 반도체 칩; 및 상기 계단식으로 스택된 반도체 칩들의 노출된 일면들과 대응하는 계단면을 가지며, 상기 각 반도체 칩의 본딩패드들 및 상기 기판의 본드핑거와 접속되는 도전 패턴을 구비한 더미(Dummy)부를 포함하는 것을 특징으로 한다.
상기 각 본딩패드와 도전 패턴 사이 및 상기 본드핑거와 도전 패턴 사이에 개재된 접속 부재를 더 포함하는 것을 특징으로 한다.
상기 접속 부재는 범프를 포함하는 것을 특징으로 한다. 상기 도전 패턴은 일체형인 것을 특징으로 한다.
상기 도전 패턴은, 상기 반도체 칩의 각 본딩패드와 접하는 계단면의 내측으로 연장된 회로 배선; 및 상기 계단면 내측에 형성되어 상기 각 회로 배선 간을 전기적으로 연결하는 비아 배선을 포함하는 것을 특징으로 한다.
상기 도전 패턴과 상기 각 반도체 칩들 사이에 개재된 접착 부재를 더 포함하는 것을 특징으로 한다.
상기 접착 부재는 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 더미부는 추가 기판 또는 솔더 레지스트인 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 적어도 둘 이상이 페이스-다운(Face-Down) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 반도체 칩; 및 상기 계단식으로 스택된 반도체 칩들의 노출된 일면들과 대응하는 계단면을 가지며, 상기 각 반도체 칩의 본딩패드들 및 상기 기판의 본드핑거와 접속되는 도전 패턴을 구비한 더미(Dummy)부를 포함하는 것을 특징으로 한다.
상기 각 본딩패드와 도전 패턴 사이 및 상기 본드핑거와 도전 패턴 사이에 개재된 접속 부재를 더 포함하는 것을 특징으로 한다.
상기 접속 부재는 범프를 포함하는 것을 특징으로 한다. 상기 도전 패턴은 일체형인 것을 특징으로 한다.
상기 도전 패턴은, 상기 반도체 칩의 각 본딩패드와 접하는 계단면의 내측으 로 연장된 회로 배선; 및 상기 계단면 내측에 형성되어 상기 각 회로 배선 간을 전기적으로 연결하는 비아 배선을 포함하는 것을 특징으로 한다.
상기 도전 패턴과 상기 각 반도체 칩들 사이에 개재된 접착 부재를 더 포함하는 것을 특징으로 한다.
상기 접착 부재는 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 더미부는 추가 기판 또는 솔더 레지스트인 것을 특징으로 한다.
본 발명의 제3 실시예에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 적어도 둘 이상이 페이스-다운(Face-Down) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 반도체 칩; 상기 계단식으로 스택된 반도체 칩들과 맞물려 스택되고, 상기 스택된 반도체 칩들의 노출된 일 측면들과 맞닿으며, 각각의 노출된 상면에 도전패턴들이 각각 형성된 적어도 둘 이상의 더미기판; 및 상기 더미기판들 각각에 구비된 상기 도전패턴 간을 연결하는 연결부재를 포함하는 것을 특징으로 한다.
상기 비아홀은 상기 스택된 반도체 칩들의 노출된 일 측면과 대향하는 면에 위치하는 상기 더미기판들 각각의 타 측면의 부근에 형성된 것을 특징으로 한다.
상기 연결부재는 도전성 연결핀인 것을 특징으로 한다.
상기 도전성 연결핀은 상기 스택된 더미기판들의 최상부에 위치하는 도전패턴의 상부로 연장되며, 상기 연장된 부분의 도전성 연결핀은 그 단면이 삼각형, 사 각형 및 반원 중 어느 하나로 형성된 것을 특징으로 한다.
상기 연결부재와 본드핑거 사이에 개재된 솔더 페이스트를 포함하는 것을 특징으로 한다.
상기 더미기판들은 상기 스택된 반도체 칩들과 맞물린 일 면과 대향하는 타면 및 가장자리가 서로 일치하는 크기를 가지는 것을 특징으로 한다.
상기 도전패턴들과 상기 스택된 반도체 칩들에 각각 구비된 상기 본딩패드들을 전기적으로 각각 연결하는 접속부재를 더 포함하는 것을 특징으로 한다.
상기 접속부재는 범프를 포함하는 것을 특징으로 한다.
본 발명의 제4 실시예에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 적어도 둘 이상이 페이스-다운(Face-Down) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 제1 반도체 칩; 상기 계단식으로 스택된 제1 반도체 칩들과 맞물려 스택되고, 상기 스택된 제1 반도체 칩의 노출된 일 측면들과 맞닿으며, 각각의 노출된 상면에 도전패턴들이 각각 형성된 적어도 둘 이상의 더미기판; 상기 더미기판들 각각에 구비된 상기 도전패턴 간을 연결하는 연결부재; 상기 스택된 제1 반도체 칩의 상면에 본딩패드들이 각각 구비되고, 페이스-업 타입으로 스택된 적어도 둘 이상의 제2 반도체 칩; 및 상기 스택된 제2 반도체 칩들의 본딩패드들과, 상기 스택된 제1 반도체 칩들중, 최상부의 제1 반도체 칩의 도전패턴을 전기적으로 연결하는 본딩부재를 포함하는 것을 특징으로 한다.
상기 도전패턴들과 상기 스택된 반도체 칩들에 각각 구비된 상기 본딩패드들 을 전기적으로 각각 연결하는 접속부재를 더 포함하는 것을 특징으로 한다.
상기 본딩부재는 상기 제2 반도체 칩들의 본딩패드들과 상기 최상부 더미기판에 구비된 도전패턴 간을 일대일 연결하는 것을 특징으로 한다.
상기 본딩부재는 최상부 제1 반도체 칩과 접하는 최하부 제2 반도체 칩의 본딩패드와 최상부 더미기판에 구비된 도전패턴을 연결하는 제1 본딩부재와, 상기 최하부 제2 반도체 칩의 상면에 스택된 제2 반도체 칩들 간의 본딩패드 간을 각각 연결하는 제2 본딩부재를 더 포함하는 것을 특징으로 한다.
상기 제1 및 제2 본딩부재는 금속 와이어인 것을 특징으로 한다.
본 발명은 스택형의 반도체 패키지의 제작시, 기판의 일면에 배치된 더미부가 이용되어 반도체 칩들이 계단형으로 스택됨과 아울러, 상기 더미부에 의해 기판과 전기적으로 연결됨으로써, 단위 시간당 생산량을 증가시킬 수 있으며, 그에 따른 전체 생산비를 절감할 수 있다.
또한, 본 발명은 상기와 같이 더미부에 의해 스택된 각 반도체 칩들과 기판 간이 전기적으로 연결됨으로써, 종래의 와이어 본딩 공정에 의한 바운싱이나 크랙과 같은 불량 발생 및 와이어의 스위핑 현상에 의한 와이어 간의 쇼트 발생을 원천적으로 방지할 수 있다.
게다가, 본 발명은 상기와 같이 더미부가 이용되어 반도체 칩들이 스택됨과 아울러, 기판과 각각 전기적으로 연결됨으로써, 고 밀도 스택 구조의 반도체 패키지를 용이하게 구현할 수 있다.
(제1 실시예)
이하, 첨부한 도면을 참조하여 본 발명의 제1 실시예 및 이의 변형예에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 본 발명의 제1 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면도이다.
우선, 도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 기판(102), 반도체 칩(106), 더미부(110), 봉지부재(116) 및 외부접속단자(118)를 포함한다. 상기 기판(102)은 상면에 배치된 본드핑거(104)를 포함한다.
이러한 본드핑거(104)는 예를 들면 기판(102) 상면의 가장자리에 배치될 수 있다. 반도체 칩(106)은 기판(102) 상면에 구비된 본드핑거(104)를 노출시키며, 계단식으로 적어도 둘 이상이 스택된다.
이 때, 스택된 각각의 반도체 칩들(106)은 예를 들면 기판(102) 상면에 페이스-업(Face-Up) 타입으로 스택된다. 상기 각각의 반도체 칩(106)들은 각각 노출된 일면 가장자리 부분에 구비된 다수의 본딩패드(108)를 포함한다. 더미부(110)는 계단식으로 스택된 각각의 반도체 칩들(106)의 노출된 일면과 대응하는 계단면을 가질 수 있다.
즉, 이러한 더미부(110)는 스택된 각 반도체 칩들(106)의 일면과 접함과 아울러, 스택된 각 반도체 칩들(106)을 일부 덮도록 일면이 예를 들면 계단 형상을 갖는다.
또한, 더미부(110)는 계단식으로 스택된 각각의 반도체 칩들(106)의 각 본딩패드들(108)과 접속됨과 아울러, 기판(102) 상면의 본드핑거(104)와 접속되는 도전 패턴(114)을 포함한다. 이러한 도전 패턴(114)은 예를 들면 더미부(110)의 계단면의 프로파일(Profile)을 따라 형성되는 일체형을 포함한다.
또한, 도전 패턴(114)은, 도 2에 도시된 본 발명의 제1 실시예의 변형예에 따른 반도체 패키지(150)와 같이, 스택된 반도체 칩들(106)의 각 본딩패드(108)와 접하는 계단면의 내측으로 연장되어 각각의 면에 독립적으로 형성된 회로 배선(114a) 및 이러한 계단면 내측에 형성되어 각 회로 배선(114a) 간을 전기적으로 연결하는 비아 배선(114b)을 포함할 수 있다.
한편, 스택된 반도체 칩들(106)의 각 본딩패드(108)와 더미부(110)의 도전 패턴(114) 사이 및 기판(102)의 본드핑거(104)와 더미부(110)의 도전 패턴(114) 사이에는 접속부재(120)가 더 개재되어 반도체 칩들(106)과 더미부(110) 및 더미부(110)와 기판(102) 간의 전기적 연결을 더 용이하게 할 수 있다.
이러한 접속부재(120)는 예를 들면 범프를 포함한다. 이러한 범프(120)는 GSB(gold stud bump), SB(solder bump), Ultrasonic, USB(ultra sonic bump) 중 어느 하나가 이용될 수 있다.
아울러, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 반도체 칩들(106)과 더미부(110) 간의 용이한 부착을 위해 더미부(110)의 도전 패턴(114)과 각 반도체 칩들(106) 사이에 개재된 매립제(도시안함)와 접착 부재(112)를 더 포함 할 수 있다.
이 때, 접착필름(도시안함)을 이용하여 더미부(110)의 도전 패턴(114)과 각 반도체 칩들(106) 사이를 전기적 및 물리적으로 연결할 수 있다. 이러한 접착필름은 예를 들면 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 중 어느 하나를 포함할 수 있다.
한편, 이러한 더미부(110)는 추가 기판 또는 솔더 레지스트로 형성될 수 있다. 봉지부재(116)는 스택된 각 반도체 칩들(106)을 외부의 스트레스로부터 보호하기 위해 스택된 각 반도체 칩들(106) 및 더미부(110)를 포함하는 기판(102)의 상면을 밀봉하도록 형성된다. 이러한 봉지부재(116)는 예를 들면 EMC(Epoxy Molding Compound)를 포함할 수 있다.
외부접속단자(118)는 기판(102) 하면의 볼랜드(도시안됨)에 실장수단으로서 다수 부착되며, 이러한 외부접속단자(118)는 예들 들면 솔더볼을 포함할 수 있다.
(제2 실시예)
이하, 첨부한 도면을 참조하여 본 발명의 제2 실시예 및 이의 변형예에 따른 반도체 패키지에 대해 설명하도록 한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 4는 본 발명의 제2 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3 및 도 4에 도시한 바와 같이, 본 발명의 제2 실시예 및 이의 변형예에 따른 반도체 패키지(200, 250)는, 전술한 본 발명의 제1 실시예 및 이의 변형예에 따른 반도체 패키지(100, 150)와 그 구성면에서 거의 유사하다.
다만, 본 발명의 제2 실시예 및 이의 변형예에 따른 반도체 패키지(200, 250)는 전술한 본 발명의 제1 실시예 및 이의 변형예에 따른 반도체 패키지(100, 150)와 달리, 기판(202) 상면에 반도체 칩들(206)이 페이스-다운(Face-Down) 타입의 계단식으로 스택된 것을 특징으로 한다.
이 때, 이러한 페이스-다운 타입의 계단식으로 스택된 각 반도체 칩들(206)을 지지하는 더미부(210)는 각 반도체 칩들(206)의 본딩패드(208) 및 기판(202)의 본드핑거(204)와 직접 접속됨과 아울러, 스택된 각 반도체 칩들(206)을 지지하도록 일면이 예를 들면 계단 형상을 갖도록 설치된다.
나머지 구성 요소는 전술한 본 발명의 제1 실시예 및 이의 변형예에 따른 반도체 패키지(100, 150)와 동일한바, 여기서는 그 설명에 대해 생략하도록 한다.
(제3 실시예)
이하, 첨부한 도면을 참조하여 본 발명의 제3 실시예 및 이의 변형예들에 따른 반도체 패키지에 대해 설명하도록 한다. 본 발명의 제3 실시예 및 이의 변형예들은 더미부로 추가 기판을 이용한 것을 특징으로 한다.
도 5는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 6은 본 발명의 제3 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면도이고, 도 7은 본 발명의 제3 실시예의 다른 변형예에 따른 반도체 패키지를 나타낸 단면도이다.
우선, 도 5에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 반도체 패키지(300)는 기판(302), 반도체 칩(306), 더미기판(310), 봉지부재(316), 볼랜드(322) 및 외부접속단자(318)를 포함한다. 상기 기판(302)은 상면에 배치된 본드핑거(304)들을 포함한다.
상기 기판(302)의 상면에는 기판(302)에 구비된 본드핑거(304)들과 본딩되며, 계단식으로 적어도 둘 이상의 반도체 칩(306)들이 스택된다.
상기 스택된 각각의 반도체 칩들(306)은 예를 들면 기판(302)의 상면에 페이스-다운(Face-Down) 타입으로 실장된다. 또한, 상기 스택된 반도체 칩(306)들은 일 예로, 모두 동일한 면적을 가질 수 있다.
동일한 면적을 가지는 반도체 칩(306)들은 기판(302)과 맞닿는 최하부 반도체 칩(306)을 기준으로 그 좌측에 계단식으로 순차적으로 스택될 수 있다. 이 때, 계단식으로 스택된 반도체 칩(306)들에 각각 구비된 본딩패드(308)들은 외부로 노출되도록 스택하는 것이 바람직하다.
도면으로 제시하지는 않았지만, 동일한 면적을 가지는 반도체 칩(306)들은 기판(302)과 맞닿는 최하부 반도체 칩(306)을 기준으로 그 우측에 계단식으로 순차적으로 스택될 수 있으며, 이때 본딩패드(308)들과 본드핑거(304)들의 위치는 변경하는 것이 바람직하다.
이와 반대로, 상기 스택된 반도체 칩(306)들과 각각 동일 또는 이와 유사한 높이를 가지는 더미기판(310)들은 계단식으로 스택된 각각의 반도체 칩들(306)의 노출된 일 측면과 맞닿으며, 서로 맞물리도록 스택된다. 상기 더미기판(310)들은 추가로 배치된 기판들로써, 상기 더미기판(310)들과 스택된 반도체 칩(306)들은 동일한 높이로 제작하는 것이 바람직하다.
상기 더미기판(310)들은 반도체 칩(306)들과 맞닿는 일 측면의 반대편에 위치하는 타 측면이 모두 동일 선상에 배치될 수 있다. 따라서, 상기 기판(302)과 접하는 최하부 더미기판(310)은 최하부 더미기판(310)의 상면에 스택된 더미기판(310)들 보다 더 큰 면적을 가지며, 상기 최하부 더미기판(310)의 상부에 위치하는 스택된 더미기판(310)들 간에는 상측에 배치될수록 점점 더 작은 면적을 가질 수 있다.
또한, 상기 더미기판(310)들은 각각의 노출된 상면에 형성된 도전패턴(314)을 더 포함할 수 있다. 상기 도전패턴(314) 각각의 일단은 더미기판(310)들의 타 측면과 동일 선상에 배치될 수 있으며, 상기 일단으로부터 연장된 타단은 상기 각 반도체 칩(306)들에 구비된 본딩패드(308)들과 중첩된 하면에 각각 형성될 수 있다. 상기 도전패턴(314)들은, 일 예로 전도성을 가지는 금속 물질일 수 있다.
따라서, 상기 스택된 각각의 반도체 칩(306)들 중, 최하부 반도체 칩(306)의 본딩패드(304)는 기판(302)의 본드핑거(304)와 접속부재(220)를 매개로 직접 본딩된다. 또한, 상기 최하부 반도체 칩(306)을 제외한 반도체 칩(306)들의 본딩패드(308)들은 이와 중첩된 하면에 위치하는 도전패턴(314)들과 접속부재(308)를 매개로 일대일로 직접 본딩된다. 상기 접속부재(308)는 전술한 범프가 이용될 수 있다.
또한, 상기 반도체 칩들(306)과 더미기판(310)들은 각각의 용이한 부착을 위 해 반도체 칩(306)들과 더미기판(310)들 각각의 사이 공간에 전술한 접착부재(312)가 더 부착될 수 있다. 이 때, 상기 반도체 칩(306)들과 더미기판(310)들 간의 높이가 상이하더라도, 상기 접착부재(312)의 두께 조절을 통해 상기 반도체 칩(306)들과 더미기판(310)들 간의 높이를 동일하게 조절하는 방법이 이용될 수도 있다.
상기 더미기판(310)의 타 측면과 인접한 위치로 상기 더미기판(310)들을 관통하는 비아홀(H)이 형성되고, 상기 비아홀(H)의 내에는 연결부재(330)가 더 형성된다. 상기 연결부재(330)는 본드핑거(304)와 대응되는 위치에 형성될 수 있다.
상기 연결부재(330)는 기판(302)에 구비된 본드핑거(304)와 전기적으로 접속된다. 따라서, 상기 연결부재(330), 본드핑거(304), 도전패턴(310)들 및 반도체 칩(306)들은 전기적으로 각각 연결될 수 있다.
상기 연결부재(330)는, 일 예로 전도성 연결핀을 포함할 수 있다. 상기 전도성 연결핀(330)은 최상부 더미기판(310)에 구비된 도전패턴(314)의 상부로 돌출될 수 있다. 이 때, 상기 도전패턴(314)의 상부로 돌출된 전도성 연결핀(330)은 그 단면이 반원 형상으로 형성될 수 있다.
또한, 상기 전도성 연결핀(330)은 도 6에 도시한 바와 같이, 그 단면이 사각형으로 형성될 수 있다. 이러한 전도성 연결핀(330)은 그 단면이 위의 형상에 한정되는 것은 아니며, 삼각형, 마름모 등 최상부 더미기판(310)에 구비된 도전패턴(314)과의 접촉 면적을 확장할 수 있는 구조라면 이외에도 다양하게 설계 변경할 수 있다.
또한, 상기 연결부재(330)는 전도성 연결핀 대신 연결회로배선을 적용할 수 있다. 즉, 도 7에 도시한 바와 같이, 전도성 연결핀 대신, 더미기판(310)들의 비아홀(H) 내에 연결회로배선(330)이 매립된 형태로 형성할 수도 있다. 도면으로 제시하지는 않았지만, 상기 연결회로배선(330)과 비아홀(H)의 접촉면 사이에 씨드 금속층(도시안함)이 더 형성될 수 있다.
또한, 상기 더미기판(310)들은 동일한 면적을 가지며, 반도체 칩(306)들과 노출된 일 측면이 서로 맞닿은 상태에서, 더미기판(310)들과 반도체 칩(306)들이 서로 맞물리는 형태로 스택하는 방식이 적용될 수 있다.
(제4 실시예)
이하, 첨부한 도면을 참조하여 본 발명의 제4 실시예 및 이의 변형예에 따른 반도체 패키지에 대해 설명하도록 한다.
도 8은 본 발명의 제4 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 9는 본 발명의 제4 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면도이다.
우선, 도 8에 도시한 바와 같이, 본 발명의 제4 실시예에 따른 반도체 패키지(400)는 기판(402), 제1 반도체 칩(406a), 제2 반도체 칩(406b), 더미기판(410), 봉지부재(416), 볼랜드(422) 및 외부접속단자(418)를 포함한다. 상기 기판(402)은 상면에 배치된 본드핑거(404)를 포함한다.
이 때, 상기 기판(402)의 상면에는 계단식으로 적어도 둘 이상이 제1 방향으로 스택된 제1 반도체 칩(406a)들이 페이스-다운(Face-Down) 타입으로 실장되고, 상기 제1 반도체 칩(406a)들 중, 최상부의 제1 반도체 칩(406a)의 상면에는 계단식 으로 적어도 둘 이상이 상기 제1 방향과 상반된 제2 방향으로 스택된 제2 반도체 칩(406b)들이 페이스-업(Face-Up) 타입으로 실장된다. 상기 제1 반도체 칩(406a)과 더미기판(410) 간의 스택 구조는 전술한 제3 실시예와 동일한바, 중복 설명은 생략하도록 한다.
상기 제1 반도체 칩(406a)과 제2 반도체 칩(406b)은 모두 동일한 면적을 가질 수 있다. 상기 최상부의 제1 반도체칩(406a)과 최하부의 제2 반도체 칩(406b)은 맞닿는 면적이 동일하게 배치한 상태로 스택될 수 있다.
이 때, 상기 최상부 더미기판(410)에 구비된 도전패턴(414)과 상기 스택된 제2 반도체 칩(406b)들에 각각 구비된 본딩패드(408)들은 본딩부재(434)를 통해 전기적으로 연결된다. 상기 본딩부재(434)는 일 예로, 본딩 와이어가 이용될 수 있다.
상기 본딩부재(434)는 최하부 제2 반도체 칩(406b)의 본딩패드(404)와 최상부 더미기판(310)에 구비된 도전패턴(414)을 연결하는 제1 본딩부재(434a)와, 상기 최하부 제2 반도체 칩(406b)의 상면에 스택된 제2 반도체 칩(406b)들 간의 본딩패드(408) 간을 각각 연결하는 제2 본딩부재(430b)를 포함할 수 있다.
또한, 도 9에 도시한 바와 같이, 상기 본딩부재(430)는 제2 반도체 칩(406b)들의 본딩패드(408)들과 상기 최상부 더미기판(414)에 구비된 도전패턴(414) 간을 일대일 본딩하는 방식을 적용할 수도 있다.
전술한 본 발명의 실시예들 및 이들의 변형예들에서 살펴본 바와 같이, 본 발명에서는 기판 일면에 배치되어 기판과 전기적으로 연결되는 더미부를 매개로 반 도체 칩들이 계단식으로 스택되므로, 종래와 같이 와이어 본딩 공정의 수행만으로 제작되는 반도체 패키지에 비해 단위 시간당 생산량을 증가시킬 수 있고, 나아가 전체 생산비를 절감할 수 있다.
또한, 더미부에 의해 스택된 각 반도체 칩들과 기판 간이 전기적으로 연결되므로 바운싱이나 크랙과 같은 불량 발생 및 와이어의 스위핑 현상에 의한 와이어 간의 쇼트 발생을 원천적으로 방지할 수 있다.
마지막으로, 상기와 같이 더미부가 이용되어 반도체 칩들이 스택됨과 아울러, 기판과 각각 전기적으로 연결되므로 고 밀도 스택 구조의 반도체 패키지를 용이하게 구현할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 제1 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면도.
도 3은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 4는 본 발명의 제2 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면도.
도 5는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 6은 본 발명의 제3 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면.
도 7은 본 발명의 제3 실시예의 다른 변형예에 따른 반도체 패키지를 나타낸 단면도.
도 8은 본 발명의 제4 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 9는 본 발명의 제4 실시예의 변형예에 따른 반도체 패키지를 나타낸 단면도.

Claims (29)

  1. 본드핑거를 갖는 기판;
    상기 기판 상에 적어도 둘 이상이 페이스-업(Face-Up) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 반도체 칩; 및
    상기 계단식으로 스택된 반도체 칩들의 노출된 일면들과 대응하는 계단면을 가지며, 상기 각 반도체 칩의 본딩패드들 및 상기 기판의 본드핑거와 접속되는 도전 패턴을 구비한 더미(Dummy)부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 각 본딩패드와 도전 패턴 사이 및 상기 본드핑거와 도전 패턴 사이에 개재된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 접속 부재는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 도전 패턴은 일체형인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 도전 패턴은,
    상기 반도체 칩의 각 본딩패드와 접하는 계단면의 내측으로 연장된 회로 배선; 및
    상기 계단면 내측에 형성되어 상기 각 회로 배선 간을 전기적으로 연결하는 비아 배선;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 도전 패턴과 상기 각 반도체 칩들 사이에 개재된 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 접착 부재는 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 더미부는 추가 기판 또는 솔더 레지스트인 것을 특징으로 하는 반도체 패키지.
  9. 본드핑거를 갖는 기판;
    상기 기판 상에 적어도 둘 이상이 페이스-다운(Face-Down) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 반도체 칩; 및
    상기 계단식으로 스택된 반도체 칩들의 노출된 일면들과 대응하는 계단면을 가지며, 상기 각 반도체 칩의 본딩패드들 및 상기 기판의 본드핑거와 접속되는 도전 패턴을 구비한 더미(Dummy)부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 각 본딩패드와 도전 패턴 사이 및 상기 본드핑거와 도전 패턴 사이에 개재된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 접속 부재는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 도전 패턴은 일체형인 것을 특징으로 하는 반도체 패키지.
  13. 제 9 항에 있어서,
    상기 도전 패턴은,
    상기 반도체 칩의 각 본딩패드와 접하는 계단면의 내측으로 연장된 회로 배선; 및
    상기 계단면 내측에 형성되어 상기 각 회로 배선 간을 전기적으로 연결하는 비아 배선;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 9 항에 있어서,
    상기 도전 패턴과 상기 각 반도체 칩들 사이에 개재된 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 접착 부재는 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 9 항에 있어서,
    상기 더미부는 추가 기판 또는 솔더 레지스트인 것을 특징으로 하는 반도체 패키지.
  17. 본드핑거를 갖는 기판;
    상기 기판 상에 적어도 둘 이상이 페이스-다운(Face-Down) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 반도체 칩;
    상기 계단식으로 스택된 반도체 칩들과 맞물려 스택되고, 상기 스택된 반도체 칩들의 노출된 일 측면들과 맞닿으며, 각각의 노출된 상면에 도전패턴들이 각각 형성된 적어도 둘 이상의 더미기판; 및
    상기 더미기판들 각각에 구비된 상기 도전패턴 간을 연결하는 연결부재;
    를 포함하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 비아홀은 상기 스택된 반도체 칩들의 노출된 일 측면과 대향하는 면에 위치하는 상기 더미기판들 각각의 타 측면의 부근에 형성된 것을 특징으로 하는 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 연결부재는 도전성 연결핀인 것을 특징으로 하는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 도전성 연결핀은 상기 스택된 더미기판들의 최상부에 위치하는 도전패턴의 상부로 연장되며, 상기 연장된 부분의 도전성 연결핀은 그 단면이 삼각형, 사 각형 및 반원 중 어느 하나로 형성된 것을 특징으로 하는 반도체 패키지.
  21. 제 17 항에 있어서,
    상기 연결부재와 본드핑거 사이에 개재된 솔더 페이스트를 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제 17 항에 있어서,
    상기 더미기판들은 상기 스택된 반도체 칩들과 맞물린 일 면과 대향하는 타면 및 가장자리가 서로 일치하는 크기를 가지는 것을 특징으로 하는 반도체 패키지.
  23. 제 17 항에 있어서,
    상기 도전패턴들과 상기 스택된 반도체 칩들에 각각 구비된 상기 본딩패드들을 전기적으로 각각 연결하는 접속부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  24. 제 23 항에 있어서,
    상기 접속부재는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  25. 본드핑거를 갖는 기판;
    상기 기판 상에 적어도 둘 이상이 페이스-다운(Face-Down) 타입 및 계단식으로 스택되며, 각각 노출된 일면 가장자리 부분에 본딩패드가 배치된 제1 반도체 칩;
    상기 계단식으로 스택된 제1 반도체 칩들과 맞물려 스택되고, 상기 스택된 제1 반도체 칩의 노출된 일 측면들과 맞닿으며, 각각의 노출된 상면에 도전패턴들이 각각 형성된 적어도 둘 이상의 더미기판;
    상기 더미기판들 각각에 구비된 상기 도전패턴 간을 연결하는 연결부재;
    상기 스택된 제1 반도체 칩의 상면에 본딩패드들이 각각 구비되고, 페이스-업 타입으로 스택된 적어도 둘 이상의 제2 반도체 칩; 및
    상기 스택된 제2 반도체 칩들의 본딩패드들과, 상기 스택된 제1 반도체 칩들중, 최상부의 제1 반도체 칩의 도전패턴을 전기적으로 연결하는 본딩부재;
    를 포함하는 반도체 패키지.
  26. 제 25 항에 있어서,
    상기 도전패턴들과 상기 스택된 반도체 칩들에 각각 구비된 상기 본딩패드들을 전기적으로 각각 연결하는 접속부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  27. 제 25 항에 있어서,
    상기 본딩부재는 상기 제2 반도체 칩들의 본딩패드들과 상기 최상부 더미기 판에 구비된 도전패턴 간을 일대일 연결하는 것을 특징으로 하는 반도체 패키지.
  28. 제 25 항에 있어서,
    상기 본딩부재는 최상부 제1 반도체 칩과 접하는 최하부 제2 반도체 칩의 본딩패드와 최상부 더미기판에 구비된 도전패턴을 연결하는 제1 본딩부재와, 상기 최하부 제2 반도체 칩의 상면에 스택된 제2 반도체 칩들 간의 본딩패드 간을 각각 연결하는 제2 본딩부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  29. 제 28 항에 있어서,
    상기 제1 및 제2 본딩부재는 금속 와이어인 것을 특징으로 하는 반도체 패키지.
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