KR20110048733A - 재배선 및 ｔｓｖ를 이용한 적층 칩 패키지 - Google Patents

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KR20110048733A
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Abstract

본 발명은 재배선 및 TSV를 이용한 적층 칩 패키지에 관한 것으로서, 더욱 상세하게는 TSV가 형성된 하부칩과, 이 하부칩의 상면에 동일 수평선상을 이루며 재배선에 의하여 적층되는 다수개의 메모리 칩으로 구성되는 새로운 구조의 재배선 및 TSV를 이용한 적층 칩 패키지에 관한 것이다.
이를 위해, 본 발명은 기판과; 전체 면적에 걸쳐 다수의 관통 실리콘 비아가 소정의 배열로 형성된 구조로서, 상기 기판상에 탑재되는 하부칩과; 상기 하부칩의 관통 실리콘 비아와 상기 기판상의 전도성패턴간을 통전 가능하게 연결하는 플립칩과; 상기 하부칩을 포함하여 기판상에 몰딩되는 하부 몰딩수지와; 일측단부는 상기 하부칩의 관통 실리콘 비아와 연결되면서 하부 몰딩수지의 표면상에 소정의 배열로 형성되는 재배선과; 상기 재배선의 타측단부에 전도성범프를 매개로 통전 가능하게 연결되면서 상기 하부 몰딩수지의 표면상에 적층되는 다수의 상부칩과; 상기 상부칩 및 재배선을 봉지하도록 하부 몰딩수지의 전체 표면에 걸쳐 몰딩되는 상부 몰딩수지; 를 포함하여 구성된 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지를 제공한다.
반도체 패키지, 재배선, TSV, 기판, 하부칩, 상부칩, 몰딩수지

Description

재배선 및 ＴＳＶ를 이용한 적층 칩 패키지{Stack Chip Package using RDL and TSV}
본 발명은 재배선 및 TSV를 이용한 적층 칩 패키지에 관한 것으로서, 더욱 상세하게는 TSV(Through Silicon Via, 이하 관통 실리콘 비아로 칭함)가 형성된 하부칩과, 이 하부칩의 상면에 동일 수평선상을 이루며 재배선에 의하여 적층되는 다수개의 상부칩으로 구성되는 새로운 구조의 재배선 및 TSV를 이용한 적층 칩 패키지에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
기존의 적층 칩 반도체 패키지는 기판의 칩부착영역에 복수개의 칩이 적층 부착되는 조건에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간을 전기적 신호 교환을 위한 와이어로 통전 가능하게 연결하는 구조로 제조됨에 따라, 결국 패키지 내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기 및 높이가 증가되는 단점이 있다.
이러한 점을 감안하여, 와이어 대신 관통 실리콘 비아를 이용하여 칩을 적층할 수 있는 구조 즉, 칩 내에 관통 실리콘 비아를 형성하고, 이 관통 실리콘 비아를 통해 여러개의 칩을 수직방향으로 쌓아 올리는 적층 칩 패키지가 제안되고 있다.
첨부한 도 3은 종래에 칩에 관통 실리콘 비아(TSV) 형성하는 과정을 설명하는 단면도이다.
먼저, 웨이퍼 레벨에서 각 칩(100)의 본딩패드(123)에서 그 인접부분에 수직홀(112)을 형성하고, 이 수직홀(112)의 표면에 절연막(미도시됨)을 형성한다.
상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(112) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(114)을 매립해서 관통 실리콘 비아(116)를 형성하게 되고, 이때 칩(100)의 본딩패드와 전도성 금속(114)은 재배선(RDL:ReDistribution Line) 등을 이용하여 전기적으로 연결된다.
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(116)에 매립된 전도성 금속(114)의 하단부를 외부로 노출시킨다.
이어서, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아(116)의 전도성 금속(114)를 통해 신호 교환 가능하게 수직으로 쌓아올려 적층시킨다.
보다 상세하게는, 서로 적층된 상부칩(100a)과 하부칩(100b)간의 전기적 연 결 구조를 보면, 상부칩(100a)의 관통 실리콘 비아(116)를 통해 저부로 노출된 전도성 금속(114)과, 하부칩(100b)의 관통 실리콘 비아(116)를 통해 상부로 노출된 전도성 금속(114)간이 전도성 범프(118)에 의하여 서로 전기적으로 연결된다.
그러나, 여러개의 칩을 수직방향으로 적층함에 따라 각 칩에 관통 실리콘 비아를 형성하여 서로 전기적으로 연결하는 구조가 복잡해지는 단점이 있다.
특히, 관통 실리콘 비아를 형성하는 공정수가 증가함과 더불어 제조비용이 증가하는 단점이 있으며, 또한 여러개의 칩이 수직방향으로 적층됨에 따라 패키지의 두께도 증가되는 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비아가 형성된 펑션 칩인 하부칩과, 이 하부칩의 상면에 동일 수평선상을 이루며 재배선에 의하여 적층되는 다수개의 메모리 칩인 상부칩들로 구성하여, 칩이 적층된 상태에서 패키지의 높이를 최소화시킬 수 있고, 수직방향으로만 적층되는 칩에 비하여 동일수평선상에 칩이 적층됨에 따라 열방출 면적이 고르게 분산되어 열방출 효과를 크게 얻을 수 있는 새로운 구조의 재배선 및 TSV를 이용한 적층 칩 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 기판과; 전체 면적에 걸쳐 다수의 관통 실리콘 비아가 소정의 배열로 형성된 구조로서, 상기 기판상에 탑재되는 하부칩과; 상기 하부칩의 관통 실리콘 비아와 상기 기판상의 전도성패턴간을 통전 가능하게 연결하는 플립칩과; 상기 하부칩을 포함하여 기판상에 몰딩되는 하부 몰딩수지와; 일측단부는 상기 하부칩의 관통 실리콘 비아와 연결되면서 하부 몰딩수지의 표면상에 소정의 배열로 형성되는 재배선과; 상기 재배선의 타측단부에 전도성범프를 매개로 통전 가능하게 연결되면서 상기 하부 몰딩수지의 표면상에 적층되는 다수의 상부칩과; 상기 상부칩 및 재배선을 봉지하도록 하부 몰딩수지의 전체 표면에 걸쳐 몰딩되는 상부 몰딩수지; 를 포함하여 구성된 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지를 제공한다.
본 발명의 바람직한 구현예로서, 상기 하부 몰딩수지상에 4개의 상부칩이 적층 부착되되, 각 상부칩의 모서리 영역이 하부칩의 각 모서리 영역과 겹쳐지도록 적층되는 것을 특징으로 한다.
특히, 상기 하부칩은 펑션 칩이고, 상기 상부칩들은 메모리 칩인 것을 특징으로 한다.
또한, 상기 하부 몰딩수지는 재배선의 형성 두께를 고려하여 하부칩의 높이보다 높게 몰딩되는 것을 특징으로 한다.
본 발명의 바람직한 구현예로서, 상기 재배선은: 하부칩의 관통 실리콘 비아와 연결되면서 하부칩의 각 모서리 영역내까지 연장되는 단배선과; 하부칩의 관통 실리콘 비아와 연결되면서 하부칩의 상면에서 벗어난 소정 위치까지 연장되는 장배 선으로 구성되는 것을 특징으로 한다.
특히, 상기 재배선은 하부 몰딩수지상에 레이저 가공을 이용하여 경로홈을 형성하고, 경로홈내에 스퍼터링 또는 플레이팅에 의하여 형성되는 것을 특징으로 한다.
본 발명의 바람직한 구현예로서, 상기 하부칩의 모서리 영역과 겹쳐지는 상부칩의 모서리영역내에 배열된 본딩패드가 상기 단배선의 타측단부와 전도성범프를 매개로 연결되고, 상기 하부칩의 상면에서 벗어난 영역에서의 상부칩의 본딩패드가 상기 장배선의 타측단부와 전도성범프를 매개로 연결되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 관통 실리콘 비아가 형성된 펑션 칩인 하부칩을 기판상에 부착하고, 하부칩의 상면 모서리 위치에 동일 수평선상을 이루며 재배선에 의하여 적층되는 다수개의 메모리 칩인 상부칩을 적층함으로써, 기존의 관통 실리콘 비아만을 이용하여 여러개의 칩을 수직으로 적층하던 패키지에 비하여 그 두께를 현격하게 줄여서 경박단소화를 실현할 수 있다.
특히, 하부칩의 각 모서리 위치에 겹쳐지면서 다수개의 상부칩이 수평방향을 따라 넓게 분포되는 식으로 적층됨에 따라, 각 칩의 열방출 면적이 고르게 분산되는 동시에 증대되어 열방출 효과를 크게 얻어낼 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 재배선 및 TSV를 이용한 적층 칩 패키지 및 그 제조 방법을 설명하는 종단면도이고, 도 2는 본 발명에 따른 재배선 및 TSV를 이용한 적층 칩 패키지를 나타내는 횡단면도이다.
먼저, 인쇄회로기판과 같은 기판(10)상에 중앙부에 구획된 칩부착영역에 전체 면적에 걸쳐 소정의 배열을 이루며 다수의 관통 실리콘 비아(14)가 형성된 하부칩(12)을 부착한다.
즉, 상기 하부칩(14)의 저면을 통해 노출된 관통 실리콘 비아(14)와 상기 기판(10)상의 전도성패턴(16)간을 플립칩(18)을 이용하여 통전 가능하게 연결시킴으로써, 기판(10)상에 하부칩(12)의 부착이 이루어진다.
다음으로, 기판(10)상에 몰딩 공정이 진행됨에 따라, 상기 하부칩(12)을 봉지시키면서 기판(10)의 전체 표면에 걸쳐 하부 몰딩수지(20)가 형성되는 바, 이 하부 몰딩수지(20)는 재배선(30)의 형성 두께만큼 하부칩(12)의 높이보다 높게 몰딩되도록 한다.
이어서, 상기 하부 몰딩수지(20)의 표면에 다수의 재배선(30)을 형성하게 되는데, 각 재배선(30)의 형성을 위하여 우선 하부 몰딩수지(20)의 표면에 레이저 가공을 이용하여 재배선의 경로가 되는 경로홈을 오목하게 가공하고, 이 경로홈내에 스퍼터링 또는 플레이팅 방법을 이용하여 도전 재질의 재배선을 증착하게 된다.
이때, 각 재배선(30)의 일측단부는 하부칩(12)의 관통 실리콘 비아(14)중 하나와 통전 가능하게 연결되는 상태가 되고, 타측단부는 하부 몰딩수지(20)의 표면상에 형성된 경로홈내에 소정의 배열을 이루며 연장 형성되어 상부칩(22)과의 접속단자 역할을 하게 된다.
특히, 총 4개의 상부칩(22)이 하부칩(12)의 각 모서리 영역상에 적층됨에 따라, 상기 재배선(30)을 단배선(32)과 장배선(34)으로 구분하여 형성하게 된다.
보다 상세하게는, 상기 재배선(32)의 각 단배선(32)은 그 일측단부가 하부칩(12)의 관통 실리콘 비아(14)중 하나와 통전 가능하게 연결되는 동시에 타측단부는 하부칩(12)의 각 모서리 영역내까지 연장되고, 또한 상기 재배선(32)의 각 장배선(34)은 그 일측단부가 하부칩(12)의 관통 실리콘 비아(14)중 하나와 통전 가능하게 연결되는 동시에 타측단부는 하부칩(12)의 상면에서 벗어난 소정 위치까지 연장된다.
다음으로, 상기 하부 몰딩수지(20)의 상면에 걸쳐 총 4개의 상부칩(22)을 동일 수평선상을 이루도록 소정의 배열로 부착하게 된다.
즉, 상기 하부 몰딩수지(20)상에 총 4개의 상부칩(22)이 적층 부착되되, 각 상부칩(22)의 한쪽 모서리 영역이 하부칩(12)의 각 모서리 영역과 겹쳐지도록 적층된다.
이때, 상기 상부칩(22)의 본딩패드(36)가 재배선(30)의 타측단부에 전도성범프(23)를 매개로 통전 가능하게 연결된다.
보다 상세하게는, 상기 하부칩(12)의 모서리 영역과 겹쳐지는 상부칩(22)의 한쪽 모서리영역내의 각 본딩패드(36)가 상기 재배선의 각 단배선(32)의 타측단부와 전도성범프(38)를 매개로 연결되고, 또한 상기 하부칩(12)의 상면에서 벗어난 영역에서의 상부칩(22)의 나머지 각 본딩패드(36)가 상기 장배선(34)의 타측단부와 전도성범프(38)를 매개로 통전 가능하게 연결된다.
한편, 상기 하부칩(12)은 펑션 칩이고, 하부칩(12)상에 각 모서리 영역에 적층되는 총 4개의 상부칩(22)은 메모리 칩으로 적용된다.
마지막으로, 상기 상부칩(22)들과 재배선(30)을 봉지하도록 하부 몰딩수지(20)의 전체 표면이 상부 몰딩수지(24)로 몰딩된다.
이와 같이, 본 발명에 따른 칩 적층형 패키지는 펑션 칩인 하부칩의 각 모서리 영역에 다수개의 메모리 칩인 상부칩을 동일 수평선상을 이루도록 적층함으로써, 기존의 관통 실리콘 비아만을 이용하여 여러개의 칩을 수직으로만 적층하던 패키지에 비하여 그 두께를 현격하게 줄여서 경박단소화를 실현할 수 있고, 특히 다수개의 상부칩이 수평방향을 따라 넓게 분포되는 식으로 적층됨에 따라, 각 칩의 열방출 면적이 고르게 분산되며 증대되어 열방출 효과를 크게 얻어낼 수 있다.
도 1은 본 발명에 따른 재배선 및 TSV를 이용한 적층 칩 패키지 및 그 제조 방법을 설명하는 종단면도,
도 2는 본 발명에 따른 재배선 및 TSV를 이용한 적층 칩 패키지를 나타내는 횡단면도,
도 3은 종래의 TSV 형성 과정 및 TSV를 통한 칩 적층 과정을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 하부칩
14 : 관통 실리콘 비아 16 : 전도성패턴
18 : 플립칩 20 : 하부 몰딩수지
22 : 상부칩 23 : 전도성범프
24 : 상부 몰딩수지 30 : 재배선
32 : 단배선 34 : 장배선
36 : 본딩패드

Claims (7)

  1. 기판(10)과;
    전체 면적에 걸쳐 다수의 관통 실리콘 비아(14)가 소정의 배열로 형성된 구조로서, 상기 기판(10)상에 탑재되는 하부칩(12)과;
    상기 하부칩(12)의 관통 실리콘 비아(14)와 상기 기판(10)상의 전도성패턴(16)간을 통전 가능하게 연결하는 플립칩(18)과;
    상기 하부칩(12)을 포함하여 기판(10)상에 몰딩되는 하부 몰딩수지(20)와;
    일측단부는 상기 하부칩(12)의 관통 실리콘 비아(14)와 연결되면서 하부 몰딩수지(20)의 표면상에 소정의 배열로 형성되는 재배선(30)과;
    상기 재배선(30)의 타측단부에 전도성범프(23)를 매개로 통전 가능하게 연결되면서 상기 하부 몰딩수지(20)의 표면상에 적층되는 다수의 상부칩(22)과;
    상기 상부칩(22) 및 재배선(30)을 봉지하도록 하부 몰딩수지(20)의 전체 표면에 걸쳐 몰딩되는 상부 몰딩수지(24);
    를 포함하여 구성된 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지.
  2. 청구항 1에 있어서,
    상기 하부 몰딩수지(20)상에 총 4개의 상부칩(22)이 적층 부착되되, 각 상부 칩(22)의 모서리 영역이 하부칩(12)의 각 모서리 영역과 겹쳐지도록 적층되는 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 하부칩(12)은 펑션 칩이고, 상기 상부칩(22)들은 메모리 칩인 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지.
  4. 청구항 1에 있어서,
    상기 하부 몰딩수지(20)는 재배선(30)의 형성 두께만큼 하부칩(12)의 높이보다 높게 몰딩되는 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지.
  5. 청구항 1에 있어서, 상기 재배선(30)은:
    하부칩(12)의 관통 실리콘 비아(14)와 연결되면서 하부칩(12)의 각 모서리 영역내까지 연장되는 단배선(32)과;
    하부칩(12)의 관통 실리콘 비아(14)와 연결되면서 하부칩(12)의 상면에서 벗어난 소정 위치까지 연장되는 장배선(34)으로 구성되는 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지.
  6. 청구항 1에 있어서, 상기 재배선(30)은 하부 몰딩수지(20)상에 레이저 가공을 이용하여 배선경로가 되는 경로홈을 형성하고, 경로홈내에 스퍼터링 또는 플레이팅에 의하여 형성되는 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지.
  7. 청구항 1 또는 청구항 5에 있어서,
    상기 하부칩(12)의 모서리 영역과 겹쳐지는 상부칩(22)의 모서리영역내의 본딩패드(36)가 상기 단배선(32)의 타측단부와 전도성범프(38)를 매개로 연결되고, 상기 하부칩(12)의 상면에서 벗어난 영역에서의 상부칩(22)의 본딩패드(36)가 상기 장배선(34)의 타측단부와 전도성범프(38)를 매개로 연결되는 것을 특징으로 하는 재배선 및 TSV를 이용한 적층 칩 패키지.
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