KR101463674B1 - 다이 대 다이 접착을 테스트하는 집적 회로 및 방법 - Google Patents

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Abstract

집적 회로(100)는 제1 다이(105, 110)와, 제2 다이(115) - 제1 다이는 제2 다이 상에 배치될 수 있음 - 와, 제1 다이를 제2 다이에 결합하는 복수의 다이 간 접속(205, 205A, 205B)과, 복수의 프로브 패드(120, 120A, 120B, 120C, 120D, 120E)를 포함하고, 각 프로브 패드는 적어도 하나의 다이 간 접속에 결합(305, 310, 405, 410)된다. 제1 다이는 제1 프로브 패드를 제2 프로브 패드에 결합하는 내부 접속(315, 415, 420, 515)을 확립하도록 구성될 수 있다. 일부 실시형태에 있어서, 각 프로브 패드는 마이크로 범프(210)에 결합되고, 내부 접속은 마이크로 범프를 서로 결합한다. 일부 실시형태는 제2 다이를 관통하여 연장하는 관통 실리콘 비아를 이용한다. 상기 집적 회로를 테스트하는 방법이 또한 개시된다.

Description

다이 대 다이 접착을 테스트하는 집적 회로 및 방법{INTEGRATED CIRCUIT FOR AND METHOD OF TESTING DIE-TO-DIE BONDING}
이 명세서에서 개시되는 하나 이상의 실시형태는 집적 회로(IC)에 관한 것이다. 특히, 하나 이상의 실시형태는 복수의 다이를 포함한 IC를 테스트하는 것에 관한 것이다.
집적 회로(IC)를 제조할 때 흠집(flaw)이 다이(die) 내에서 발생할 확률은 일반적으로 IC를 구현하는데 사용되는 다이(die)의 사이즈가 증가함에 따라 증가한다. IC에서 "결함"(fault)이라고도 부르는 제조상 흡집의 발생은 IC의 동작성(operability)의 감소 또는 완전한 고장을 야기할 수 있다. 이 때문에, IC를 단일의 모노리틱(monolithic) 다이가 아닌 멀티다이(multi-die) IC의 형태로 구현하는 것이 더욱 비용 효율적일 수 있다.
멀티다이 IC는 일반적으로 함께 결합되어 단일 패키지 내에 배치되는 복수의 다이를 이용하여 형성된다. 멀티다이 IC의 임의의 하나의 다이에서 발생하는 제조상의 결함은 그 다이만을 동작불능으로 만든다. 따라서, 멀티다이 IC에서, 제조상의 결함은 결함이 단일의 대형 다이로 형성된 IC에서 발생할 때보다 사용불능으로 되는 다이 면적을 더 적게 한다.
멀티다이 IC의 사용이 최종 제품과 관련하여 수율(yield)을 증가시킬 수 있지만, 멀티다이 IC는 여전히 철저한 테스트를 거쳐야 한다. 예를 들면, 멀티다이 IC 구조물을 형성하도록 결합된 상이한 다이들 간의 접속은 강하고 신뢰할 수 있어야 한다. 그렇지 않으면, 각각의 구성 다이에 의존하는 전체 멀티다이 IC가 사용불능으로 된다.
이 명세서에서 개시되는 하나 이상의 실시형태는 집적 회로(IC)에 관한 것이고, 특히 복수의 다이를 포함한 IC를 테스트하는 것에 관한 것이다.
일 실시형태에 따르면, 집적 회로는 제1 다이와; 제2 다이 - 제1 다이는 제2 다이의 상부에 적층됨 -; 복수의 다이 간 접속(inter-die connection)과; 제2 다이의 상부에 배치된 제1 프로브 패드와; 제2 다이의 상부에 배치된 제2 프로브 패드를 포함한다. 각각의 다이 간 접속은 제1 다이와 제2 다이 사이에 배치되어 제1 다이를 제2 다이에 결합하는 마이크로 범프(micro-bump)를 포함한다. 제1 프로브 패드는 제1 마이크로 범프에 결합되고, 제2 프로브 패드는 제2 마이크로 범프에 결합되며, 제1 다이는 제1 마이크로 범프를 제2 마이크로 범프에 결합하는 내부 접속을 확립하도록 구성된다.
일부 실시형태에 있어서, 내부 접속은 고정된다. 다른 실시형태에 있어서, 내부 접속은 구성 데이터를 제1 다이에 로딩함으로써 제1 다이의 프로그램가능 회로를 이용하여 형성된다.
일부 실시형태에 있어서, 제2 다이는 본질적으로 제1 다이를 제1 또는 제2 프로브 패드 중 적어도 하나에 결합하는 적어도 하나의 수동 금속층으로 이루어진 인터포저(interposer)이다. 다른 실시형태에 있어서, 제2 다이는 제1 다이를 제1 또는 제2 프로브 패드 중 적어도 하나에 선택적으로 결합하는 하나 이상의 스위치를 포함한 능동 구조물이다.
일부 실시형태에 있어서, 복수의 다이 간 접속 중의 적어도 하나는 제2 다이 내의 관통 실리콘 비아(through silicon via; TSV)를 포함한다. TSV의 제1 단부는 제1 마이크로 범프에 결합되고 TSV의 제2 단부는 제1 및 제2 프로브 패드가 배치되는 표면 반대쪽의 제2 다이의 표면까지 제2 다이를 통하여 연장된다. 제1 프로브 패드는 TSV를 이용하여 제1 마이크로 범프에 결합된다.
본 발명은 이러한 집적 회로를 테스트하는 방법과 또한 관련이 있고, 이 방법은 복수의 다이 간 접속 중 하나를 테스트하는 단계와; 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계와; 결함의 발생을 검출한 것에 응답하여 멀티다이 집적 회로를 결함 있는 다이 간 접속을 포함한 것으로 지정하는 단계를 포함한다. 제1 다이는 초기에 반영구적 접착 기술을 이용하여 제2 다이에 접착될 수 있고, 상기 방법은 멀티다이 집적 회로가 결함 있는 다이 간 접속을 포함한 것으로 지정된 때 다이 간 접속을 재처리하는 단계를 포함할 수 있다. 이러한 집적 회로를 테스트하는 다른 방법은 복수의 다이 간 접속을 각각 테스트하는 단계와; 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계와; 결함의 발생이 없음을 검출한 것에 응답하여 제1 다이를 제2 다이에 영구적으로 접착하는 단계를 포함한다. 결함이 발생하는지의 여부를 검출하는 단계는 예를 들면 테스트 신호가 제1 프로브 패드로부터 제2 프로브 패드로 전파하는지의 여부를 결정하는 단계를 포함할 수 있다.
일부 실시형태에 있어서, 제2 다이는 제2 다이를 관통하여 연장하는 제1 관통 실리콘 비아(TSV)를 포함하고, 제1 TSV는 제1 단부에서 제1 마이크로 범프에 결합되고 제2 단부에서 제1 패키지 범프에 결합된다. 제2 다이는 제2 다이를 관통하여 연장하는 제2 TSV를 또한 포함하고, 제2 TSV는 제1 단부에서 제2 마이크로 범프에 결합되고 제2 단부에서 제2 패키지 범프에 결합된다.
이 집적 회로들은 복수의 다이 간 접속 중의 하나를 테스트하고; 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하고; 결함 발생의 검출에 응답하여 멀티다이 집적 회로를 결함 있는 다이 간 접속을 포함하는 것으로 지정함으로써 테스트될 수 있다. 일부 실시형태에 있어서, 제1 다이는 초기에 반영구적 접착 기술을 이용하여 제2 다이에 접착되고, 상기 방법은 멀티다이 집적 회로가 결함 있는 다이 간 접속을 포함한 것으로 지정된 때 다이 간 접속을 재처리하는 단계를 또한 포함한다. 다른 하나의 방법은 복수의 다이 간 접속을 각각 테스트하는 단계와; 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계와; 결함 발생이 없다는 검출에 응답하여 제1 다이를 제2 다이에 영구적으로 접착하는 단계를 포함한다. 결함이 발생하는지의 여부를 검출하는 단계는 제1 패키지 범프에 제공되는 테스트 신호가 제2 패키지 범프에 전파되는지의 여부를 결정하는 단계를 포함할 수 있다.
하나 이상의 다른 실시형태는 멀티다이 IC를 테스트하는 방법을 포함할 수 있다. 이 방법은 멀티다이 IC의 다이 간 접속을 테스트하는 단계를 포함하고, 다이 간 접속은 제1 다이를 제2 다이에 결합하는 마이크로 범프를 포함한다. 이 방법은 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계를 또한 포함할 수 있다. 결함을 검출한 것에 응답하여 멀티다이 IC는 결함 있는 다이 간 접속을 포함하는 것으로 지정될 수 있다.
이 방법은 본질적으로 적어도 하나의 수동 금속층으로 구성된 인터포저로 되는 제2 다이를 선택하는 단계를 또한 포함할 수 있다.
다이 간 접속을 테스트하는 단계는 제2 다이의 상부에 배치된 제1 프로브 패드를 제공하는 단계를 포함할 수 있고, 상기 제1 프로브 패드는 제1 다이를 제2 다이에 결합하는 제1 마이크로 범프에 결합된다. 제2 프로브 패드는 제2 다이의 상부에 제공 및 배치될 수 있다. 제2 프로브 패드는 제1 다이를 제2 다이에 결합하는 제2 마이크로 범프에 결합될 수 있다. 이 방법은 제1 다이 내에서 제1 마이크로 범프를 제2 마이크로 범프에 결합하는 내부 접속을 확립하는 단계를 포함할 수 있다.
결함이 발생하는지 검출하는 단계는 테스트 신호가 제1 프로브 패드로부터 제2 프로브 패드로 전파되는지의 여부를 결정하는 단계를 포함할 수 있다.
다이 간 접속을 테스트하는 단계는 제2 다이의 상부에 제1 다이를 배치하는 단계를 또한 포함할 수 있고, 상기 제2 다이는 제1 마이크로 범프를 통하여 제1 다이에 결합된 제1 관통 실리콘 비아(TSV) 및 제2 마이크로 범프를 통하여 제1 다이에 결합된 제2 TSV를 포함한다. 제1 다이 내에서, 내부 접속은 제1 마이크로 범프를 제2 마이크로 범프에 결합함으로써 확립될 수 있다.
결함이 발생하는지의 여부를 검출하는 단계는 제1 TSV에 제공된 테스트 신호가 제2 TSV로 전파되는지의 여부를 결정하는 단계를 포함할 수 있다.
하나 이상의 양태에 있어서, 제1 TSV는 제1 TSV의 제1 단부에서 제1 마이크로 범프에 결합될 수 있고, 제1 TSV의 제2 단부에서 제1 패키지 범프에 결합될 수 있다. 제2 TSV는 제2 TSV의 제1 단부에서 제2 마이크로 범프에 결합될 수 있고, 제2 TSV의 제2 단부에서 제2 패키지 범프에 결합될 수 있다. 따라서, 결함이 발생하는지의 여부를 검출하는 단계는 제1 패키지 범프에 제공된 테스트 신호가 제2 패키지 범프에 전파되는지의 여부를 결정하는 단계를 포함할 수 있다.
다이 간 접속을 테스트하는 단계는 제2 다이의 상부에 배치되는 제1 프로브 패드와 제2 프로브 패드를 제공하는 단계를 또한 포함할 수 있다. 제1 프로브 패드는 제1 TSV에 결합될 수 있다. 제2 프로브 패드는 제2 TSV에 결합될 수 있다.
다이 간 접속을 테스트하는 단계는 제2 다이의 상부에 배치되는 제1 프로브 패드를 제공하는 단계를 또한 포함할 수 있다. 제1 프로브 패드는 제1 마이크로 범프에 결합될 수 있다. TSV는 제2 다이 내에 제공될 수 있다. TSV의 제1 단부는 제2 마이크로 범프에 결합될 수 있다. 제1 다이 내에서, 내부 접속은 제1 마이크로 범프를 제2 마이크로 범프에 결합함으로써 확립될 수 있다.
결함이 발생하는지의 여부를 검출하는 단계는 테스트 신호가 제1 프로브 패드로부터 TSV로 전파되는지의 여부를 결정하는 단계를 또한 포함할 수 있다.
제1 다이는 반영구적 접찹 기술을 이용하여 제2 다이에 접착될 수 있다. 그 경우에, 멀티다이 집적 회로가 결함 있는 다이 간 접속을 포함하는 것으로 지정된 때, 다이 간 접속이 재처리될 수 있다.
하나 이상의 다른 실시형태는 IC를 포함할 수 있다. IC는 제1 다이, 제2 다이 및 제1 다이를 제2 다이에 결합하는 복수의 다이 간 접속을 포함할 수 있다. IC는 또한 복수의 프로브 패드를 포함할 수 있고, 각 프로브 패드는 다이 간 접속에 결합된다.
하나 이상의 양태에 있어서, 복수의 프로브 패드는 제2 다이의 적어도 하나의 엣지(edge)를 따라 분포될 수 있다. 하나 이상의 다른 양태에 있어서, 복수의 프로브 패드는 제2 다이의 각 엣지를 따라 분포되고 제1 다이를 에워쌀 수 있다.
제1 다이는 제2 다이의 상부에 배치될 수 있다. 그에 따라서, IC는 제2 다이의 상부에 배치된 제3 다이를 포함할 수 있다. 제1 다이 및 제3 다이는 실질적으로 동일한 수평면 내에 있을 수 있다. 프로브 패드 중의 적어도 하나는 제1 다이와 제3 다이 사이에 위치될 수 있다.
하나 이상의 다른 실시형태는 제1 다이와 제2 다이를 구비한 IC를 포함할 수 있고, 제1 다이는 제2 다이의 상부에 적층된다. IC는 복수의 다이 간 접속을 포함할 수 있고, 각각의 다이 간 접속은 제1 다이와 제2 다이 사이에 배치되어 제1 다이를 제2 다이에 결합하는 마이크로 범프를 포함한다. IC는 제2 다이의 상부에 배치된 제1 프로브 패드를 포함할 수 있고, 제1 프로브 패드는 제1 마이크로 범프에 결합될 수 있다. IC는 제2 다이의 상부에 배치된 제2 프로브 패드를 포함할 수 있고, 제2 프로브 패드는 제2 마이크로 범프에 결합될 수 있다. 제1 다이는 제1 마이크로 범프를 제2 마이크로 범프에 결합하는 내부 접속을 확립하도록 구성될 수 있다.
하나 이상의 양태에 있어서, 내부 접속은 고정될 수 있다. 하나 이상의 다른 양태에 있어서, 내부 접속은 구성 데이터를 제1 다이에 로딩함으로써 제2 다이의 프로그램가능 회로를 이용하여 형성될 수 있다.
제1 다이는 반영구적 접착 기술을 이용하여 제2 다이의 상부에 접착될 수 있다. 예를 들면, 제1 다이는 복수의 다이 간 접속이 결함이 없다고 결정된 후에만 제2 다이에 영구적으로 접착될 수 있다.
복수의 다이 간 접속 중의 하나 이상은 제2 다이 내에 TSV를 포함할 수 있다. TSV의 제1 단부는 제1 마이크로 범프에 결합될 수 있다. TSV의 제2 단부는 제1 및 제2 프로브 패드가 배치되는 표면의 반대 쪽에 있는 제2 다이의 표면까지 제2 다이를 관통하여 연장할 수 있다. 제1 프로브 패드는 TSV를 이용하여 제1 마이크로 범프에 결합할 수 있다.
도 1은 이 명세서에 개시된 하나 이상의 실시형태에 따른 멀티다이 집적 회로(IC)를 나타낸 제1 블록도이다.
도 2는 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제1 횡단면 측면도이다.
도 3은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제2 횡단면 측면도이다.
도 4는 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제3 횡단면 측면도이다.
도 5는 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제4 횡단면 측면도이다.
도 6은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제5 횡단면 측면도이다.
도 7은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제6 횡단면 측면도이다.
도 8은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC 내에서 다이 간 접속을 테스트하는 방법을 보인 흐름도이다.
이 명세서는 신규의 것으로 간주되는 하나 이상의 실시형태의 특징들을 규정하는 특허 청구범위로 종결되지만, 하나 이상의 실시형태는 도면과 함께 이 명세서를 읽음으로써 더 잘 이해할 수 있을 것이다. 필요에 따라서, 하나 이상의 구체적인 실시형태가 이 명세서에서 개시된다. 그러나, 특허 청구범위는 본 발명의 범위를 제공한다는 점을 이해하여야 한다.
이 명세서에서 개시되는 하나 이상의 실시형태는 집적 회로(IC)에 관한 것이고, 특히 복수의 다이를 포함한 IC(이 명세서에서 "멀티다이 IC"라고 부른다)를 테스트하는 것과 관련이 있다. 이 명세서에서 개시되는 하나 이상의 실시형태에 따르면, 멀티다이 IC의 다이들 간의 통신을 가능하게 하는 물리적 접속이 테스트될 수 있다. 다이 간 접속을 테스트하고 결함 있는 다이 간 접속을 식별하는 각종 테스트 기술이 개시된다. 다이 간 접속의 테스트를 수행하는 회로 구조가 또한 개시된다.
종래의 멀티다이 IC는 일반적으로 소형 다이를 이용하여 형성된다. 그 결과, 다이를 함께 접착할 때 형성되는 다이 간 접속의 수는 전형적으로 다이 간 접속이 테스트되지 못할 정도로 충분히 작다. 예를 들면, 종래의 멀티다이 IC는 단지 제한된 수의 다이 간 접속을 통하여 결합되는 작은 다이 사이즈를 이용하여 구성된다. 그 경우에, 다이 간 접속 및 다이 간 접속을 생성하기 위해 사용되는 구조물의 독립적인 테스트는, 각각의 개별 다이의 비용이 너무 작아서 다이 간 접속에 결함이 있기 때문에 버려져야 하는 경우에도 전체 멀티다이 IC의 비용이 대수롭지 않기 때문에, 수행되지 않는다.
그러나, 멀티다이 IC가 더 크고 값비싼 다이 사이즈를 이용하여 생성될 때, 다이 간 접속에 결함이 있다는 이유로 단일의 다이만을 버린다 하더라도 양호하거나 결함이 없는 것으로 알려진 2개 이상의 크고 값비싼 다이마저도 실제로 버려지기 때문에 비용소모적일 수 있다. 더욱이, 멀티다이 IC를 형성하기 위해 2개 이상의 대형 다이를 함께 접착할 때 형성되는 다이 간 접속의 수는 상당히 더 크다. 다이 간 접속의 수가 클수록 테스트에 소요되는 추가의 시간 및 비용면에서 유리하다. 예를 들면, 다이 사이즈가 대형일 때, 다이 간 접속의 수는 종래의 소형 멀티다이 IC에서 전형적으로 나타나는 것에 비하여 약 100배일 수 있다.
도 1은 이 명세서에서 개시되는 하나 이상의 실시형태에 따른 멀티다이 IC(100)를 나타낸 제1 블록도이다. 도시된 것처럼, 멀티다이 IC(100)는 인터포저(115)의 상부 표면에 배치된 다이(105)와 다이(110)를 포함한다. 예를 들면, 다이(105)와 다이(110)는 인터포저(115)와 직접 물리적 접촉을 할 수 있고, 또는 하나 이상의 회로 구조물을 포함할 수 있는 하나 이상의 중재 IC 제조 공정 층을 통하여 결합될 수 있다.
각 다이(105, 110)는 각종의 상이한 유형의 회로 또는 칩 중의 임의의 것을 구현할 수 있다. 예를 들면, 각 다이(105, 110)는 메모리, 프로세서, 또는 프로그래머블 IC로서 구현될 수 있다. 다른 예로서, 다이(105)는 메모리를 구현하고 다이(110)는 프로세서 또는 프로그래머블 IC를 구현할 수 있다. 또 다른 예로서, 다이(105, 110) 중의 하나 또는 둘 다는 용도 지정 IC 또는 혼합 신호 IC를 구현할 수 있다. 여기에서 제시되는 예들은 설명을 위한 것이고 이 명세서에서 개시되는 하나 이상의 실시형태를 제한하는 것으로 의도되지 않는다.
프로그래머블 IC는 특정의 논리 기능을 수행하도록 프로그램될 수 있는 잘 알려진 유형의 IC이다. 일 유형의 프로그래머블 IC인 현장 프로그램가능 게이트 어레이(FPGA)는 전형적으로 프로그래머블 타일(tile)의 어레이를 포함한다. 이 프로그래머블 타일은 예를 들면 입력/출력 블록(IOB), 구성가능 논리 블록(CLB), 전용 랜덤 액세스 메모리 블록(BRAM), 승산기, 디지털 신호 처리 블록(DSP), 프로세서, 클럭 관리자, 지연 고정 루프(delay lock loop; DLL) 등을 포함할 수 있다.
각 프로그래머블 타일은 전형적으로 프로그래머블 상호접속 회로 및 프로그래머블 논리 회로를 둘 다 포함한다. 프로그래머블 상호접속 회로는 전형적으로 프로그램가능한 상호접속점(PIP)에 의해 상호접속된 가변 길이의 다수의 상호접속 선(line)을 포함한다. 프로그래머블 논리 회로는 예를 들면 함수 발생기, 레지스터, 산술 논리 등을 포함할 수 있는 프로그래머블 요소를 이용하여 사용자 설계의 로직을 구현한다.
프로그래머블 상호접속 회로 및 프로그래머블 논리 회로는 전형적으로 프로그래머블 요소들이 어떻게 구성되는지를 규정하는 구성 데이터 스트림을 내부 구성 메모리에 로딩함으로써 프로그램된다. 구성 데이터는 메모리로부터(예를 들면 외부 PROM으로부터) 판독될 수 있고, 또는 외부 장치에 의해 FPGA에 기록될 수 있다. 그 다음에, 개별 메모리 셀의 종합적 상태에 의해 FPGA의 기능이 결정된다.
다른 유형의 프로그래머블 IC는 복합 프로그래머블 논리 장치(complex programmable logic device; CPLD)이다. CPLD는 함께 접속되어 상호접속 스위치 매트릭스에 의해 입력/출력(I/O) 리소스에 접속된 2개 이상의 "기능 블록"(function block)을 포함한다. CPLD의 각 기능 블록은 프로그래머블 로직 어레이(PLA) 및 프로그래머블 어레이 로직(PAL) 디바이스에서 사용되는 것과 유사한 2-레벨 AND/OR 구조를 포함한다. CPLD에 있어서, 구성 데이터는 전형적으로 비휘발성 메모리에 온칩(on-chip)으로 저장된다. 일부 CPLD에 있어서, 구성 데이터는 비휘발성 메모리에 온칩으로 저장되고, 그 다음에 초기 구성(프로그래밍) 시퀀스의 일부로서 휘발성 메모리에 다운로딩된다.
이러한 프로그래머블 IC 모두에 대하여, 디바이스의 기능은 제어용으로 디바이스에 제공되는 데이터 비트에 의해 제어된다. 데이터 비트는 휘발성 메모리(예를 들면 FPGA 및 일부 CPLD에서처럼 정적 메모리 셀), 비휘발성 메모리(예를 들면, 일부 CPLD에서처럼 플래시 메모리), 또는 임의의 다른 유형의 메모리 셀에 저장될 수 있다.
다른 프로그래머블 IC는 디바이스의 각종 요소들을 프로그램적으로 상호접속하는 금속 층 등의 처리 층을 적용함으로써 프로그램된다. 이 프로그래머블 IC는 마스크 프로그래머블 디바이스라고 알려져 있다. 프로그래머블 IC는 다른 방식으로, 예를 들면, 퓨즈 또는 안티퓨즈 기술을 이용해서 또한 구현될 수 있다.
용어 "프로그래머블 IC"는, 비제한적인 예를 들자면, 이러한 디바이스를 포함할 수 있고, 단지 부분적으로 프로그램가능한 디바이스를 또한 포함할 수 있다. 예를 들면, 일 유형의 프로그래머블 IC는 하드-코딩된 트랜지스터 로직 및 하드 코드 트랜지스터 로직을 프로그램적으로 상호접속하는 프로그래머블 스위치 패브릭의 조합을 포함한다. 도 1을 참조하면, 다이(105) 또는 다이(110), 또는 다이(105)와 다이(110) 둘 다가 프로그래머블 IC로서 구현될 수 있다.
도 1에서, 인터포저(115)는 다이(105)의 선택된 패드를 다이(110)의 선택된 패드와 결합함으로써 다이(105)와 다이(110)를 통신가능하게 연결할 수 있다. 이 경우에 인터포저(115)에 의해 실행되는 다이(105)와 다이(110) 간의 접속은 다이 간 접속(inter-die connection)이라고 부른다. 다이 간 접속은 제1 다이에서 시작하고 제1 다이와 제2 다이 간의 경계를 가로지르는 신호 경로를 말한다. 다이 간 접속은 제3 다이로 연속되거나 제2 다이로부터 제1 다이로 루프백하는 것에 관계없이 다이들 간의 추가의 경계를 가로지를 수 있다. 경계가 다이(105)와 다이(110) 사이에 형성되거나, 다이(105)와 인터포저(115) 사이에 형성되거나, 다이(110)와 인터포저(115) 사이에 형성되거나, 또는 이들의 임의의 다른 조합으로 되는 것에 관계없이 2개의 다이 사이의 경계를 가로지를 때, 다이 간 접속은 2개의 다이를 통신적으로 연결하기 위해 사용되는 특수 회로 구조를 포함한다.
설명의 목적상, 인터포저(115)의 상부에 단지 2개의 다이가 도시되어 있다. 그러나, 이 명세서에서 개시되는 하나 이상의 실시형태는 인터포저(115) 위에 배치된 다이의 수에 의해 제한되지 않는다. 예를 들면, 3개 이상의 다이가 인터포저(115) 위에 배치될 수 있다. 또한, 이 명세서에서 구체적으로 설명되는 바와 같이, 다른 멀티다이 구성이 사용될 수 있다.
멀티다이 IC(100)는 또한 복수의 프로브 패드(120)를 포함할 수 있다. 각 프로브 패드(120)는 인터포저(115) 위에 배치될 수 있다. 상이한 프로브 패드(120) 간의 접속은 나머지 도면과 관련하여 구체적으로 설명될 것이다. 프로브 패드(120)는 인터포저(115)의 상부 표면에 분포될 수 있다. 도시된 것처럼, 프로브 패드(120)는 다이(105)와 다이(110)가 배치되는 표면과 동일한 표면에 배치된다. 따라서, 다이(105)와 다이(110) 및 프로브 패드(120)는 인터포저(115)의 상부 표면과 평행인 동일한 수평면 내에서 실질적으로 구현될 수 있다. 프로브 패드(120)는 예를 들면 각 다이(105, 110)를 둘러싸도록 인터포저(115)의 외부 엣지 주변에 배치되는 구성 및 다이(105)와 다이(110) 사이에 배치되는 구성을 비롯해서 여러 가지 다양한 구성으로 배열될 수 있다.
프로브 패드(120)가 인터포저(115)의 상부 표면 전체에 분포되는 것으로 도시되어 있지만, 프로브 패드(120)는 보다 제한된 형태로 분포될 수 있다. 예를 들면, 프로브 패드(120)는 인터포저(115)의 하나의 엣지만을 따라서, 인터포저(115)의 2개의 엣지만을 따라서, 인터포저(115)의 3개의 엣지만을 따라서, 또는 인터포저(115)의 4개의 엣지 모두를 따라서 분포될 수 있다. 이들의 각 예에서, 프로브 패드(120)는 다이(105)와 다이(110) 사이에 위치될 수도 있고, 그렇지 않을 수도 있다.
인터포저(115) 위에 프로브 패드(120)가 존재하는 것은 다이(105) 및/또는 다이(110) 위에 추가의 프로브 패드(도시 생략됨)를 사용하는 것 또는 인터포저(115) 내에서 선택된 특징, 예를 들면 다이 간 접속이 아닌 다른 특징을 테스트하는데 전용되는 추가의 프로브 패드(도시 생략됨)를 사용하는 것을 배제하지 않는다. 그러나, 그러한 프로브 패드는 다른 부류의 프로브 패드로 간주되고, 따라서 다이 간 접속의 보다 직접적인 테스트를 촉진하는 프로브 패드(120)와는 독립적인 것이다.
하나 이상의 실시형태에 있어서, 인터포저(115)에서의 프로브 패드(120)의 분포는 멀티다이 IC(100)의 전력 분포를 개선할 수 있다. 예를 들면, 대형 다이에서, 다이의 주변으로부터 전력이 공급될 때, 다이의 주변으로부터 다이의 중심까지 전압 강하가 나타날 수 있다. 프로브 패드(120)의 분포는 각 다이, 예를 들면 다이(105) 및/또는 다이(110) 전체에서 나타나는 전압 강하의 크기를 감소시킬 수 있다. 인터포저(115)의 주변에 프로브 패드(120)를 추가하고 전력 그리드 및 접지 그리드를 프로브 패드(120)에 결합하면 멀티다이 IC(100)에서 패드로부터 트랜지스터까지의 유효 저항을 감소시킬 수 있다. 유효 저항의 감소는 패드로부터 트랜지스터까지 더 적은 전압 강하로 나타난다.
도 2는 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제1 횡단면 측면도이다. 도 2는 도 1의 멀티다이 IC(100)에 있어서 도 1의 절단선 2를 따라 취한 횡단면도이다. 따라서, 동일한 참조 번호는 이 명세서 전반적으로 동일한 아이템을 지칭하기 위해 사용된다.
인터포저(115)는 IC 제조 공정의 하나 이상의 층으로 형성된 다이로서 구현될 수 있다. 인터포저(115)는 적어도 하나의 금속화 층을 포함할 수 있지만, 적당한 절연층 또는 비전도층으로 분리된 복수의 금속화 층을 포함할 수 있다. 경우에 따라서 금속화 층(들)은 다이(105)의 선택된 패드를 다이(110)의 선택된 패드에 결합하는 다이 간 배선(205)을 구현할 수 있다.
하나 이상의 실시형태에 있어서, 인터포저(115)는 다이 간 배선(205)이 구현되는 전반적으로 수동 구조로서 구성될 수 있다. 하나 이상의 다른 실시형태에 있어서, 인터포저(115)는 하나 이상의 능동 소자를 포함할 수 있고, 따라서 능동 구조로 간주될 수 있다. 이 명세서에서 개시되는 하나 이상의 실시형태는 수동 인터포저 또는 능동 인터포저로 제한되지 않는다. 하나 이상의 실시형태에 있어서, 인터포저(115)는 다이(105)와 다이(110) 간의 필요한 시그널링을 구현하기 위해 예약된 제3 다이를 생각할 수 있다.
다이(105)와 다이(110)는 복수의 마이크로 범프(210)를 통하여 인터포저(115)에 결합될 수 있다. 마이크로 범프(210)는 일반적으로 각 다이(105, 110)의 패드(도시 생략됨)를 인터포저(115)의 패드(도시 생략됨)에 전기적으로 결합하는 솔더 볼(solder ball)이다. 마이크로 범프(210)에 결합된 인터포저(115)의 각 패드는 다이 간 배선(205) 또는 관통 실리콘 비아(TSV)(215)에 결합될 수 있다. 다이간 배선(205)은 상이한 다이들을 결합하는 인터포저(115) 내의 효과적으로 연장된 상호접속 선로이다. 예를 들면, 다이 간 배선(205)들은 다이(105)의 하나 이상의 패드를 다이(110)의 하나 이상의 패드와 결합할 수 있다. 도시된 것처럼, 다이 간 배선(205)은 예를 들면 인터포저(115) 내에서 상부 표면 아래에 배치될 수 있다.
각 TSV(215)는, 각 다이 간 배선(205)의 수직 부분과 대조적으로, 인터포저(115)의 상부 표면 바로 아래에 배치된 패드로부터 인터포저(115)의 바닥 표면을 통하여 노출되는 패드까지 연장하는 인터포저(115)를 완전히 관통하여 연장할 수 있다. 각 TSV(215)는 하나의 다이(105 또는 110)의 패드를 마이크로 범프(210)를 통하여 예를 들면 복수의 패키지 범프(220) 중의 하나에 결합할 수 있다. 패키지 범프(220)는 "C4 범프"라고도 부르며, 일반적으로 인터포저(115)의 바닥부의 패드를 멀티다이 IC(100)의 패키지, 및 그에 따라서 패키지의 외부 핀에 결합하는 솔더 볼이다. 다이(105)의 하나 이상의 패드 및 다이(110)의 하나 이상의 패드는 패드를 마이크로 범프(210)에, TSV(215)에, 패키지 범프(220)에, 및 외부 패키지 핀에 결합함으로써 멀티다이 IC(100)의 패키지의 외부 핀에 결합될 수 있다.
다이(105)와 다이(110) 및 인터포저(115)는 별도로, 예를 들면 그 자신의 별개의 웨이퍼의 일부로서 각각 제조될 수 있다. 다이(105)와 다이(110) 및 인터포저(115)는 아직 웨이퍼 형태일 때, 예를 들면 다이싱 전에 및 다이(105)와 다이(110)를 인터포저(115)의 상부 표면에 접착하기 전에 테스트될 수 있다. 웨이퍼 형태일 때의 테스트는 공지(known)의 불량 다이가 멀티다이 IC(100)를 구현하는데 사용되지 않도록 보장한다. 따라서, 다이(105)와 다이(110)는 각각 "공지의 양호한 다이"이다. 테스트를 통해 공지의 양호한 다이로 결정된 다이만이 인터포저에 접착될 수 있다.
도 3은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제2 횡단면 측면도이다. 도 3은 멀티다이 IC(100)의 하나 이상의 프로브 패드(120)가 다이 간 접속을 테스트하기 위해 다이 간 배선(205)에 결합된 테스트 예를 보인 것이다. 도 3은 다이(105)와 다이(110) 및 인터포저(115)가 각각 공지의 양호한 다이, 즉 결함 없는 때의 테스트 경우를 보인 것이다. 다이(105)와 다이(110)는 다이스되고(diced) 인터포저(115) 위에 장착될 수 있다. 인터포저(115)는 웨이퍼 형태로 있을 수 있다. 대안적으로, 인터포저(115)는 다이스될 수 있다.
도시된 것처럼, 프로브 패드(120A)는 패드 결합 회로(305)를 통해 다이 간 배선(205A)에 결합될 수 있다. 프로브 패드(120B)는 패드 결합 회로(310)를 통해 다이 간 배선(205B)에 결합될 수 있다. 인터포저(115)가 수동 구조로서 구현되는지 능동 구조로서 구현되는지에 따라서, 패드 결합 회로(305) 및 패드 결합 회로(310)는 예컨대 배선, 커패시터 등의 수동 구조로서, 또는 예컨대 프로브 패드를 목표 다이 간 배선에 선택적으로 결합하는 하나 이상의 스위치와 같은 수동 구조와 능동 구조의 조합으로서 구현될 수 있다.
도 3은 다이(110)를 인터포저(115)에 접착하고 통신적으로 연결하는 마이크로 범프(210)가 테스트되는 때의 테스트 경우를 보인 것이다. 다이(110)는 다이 간 배선(205A)과 다이 간 배선(205B) 사이에 내부 접속(315)을 형성하도록 구성될 수 있다.
하나 이상의 실시형태에 있어서, 예를 들면, 다이(110)가 프로그래머블 IC로서 구현되는 경우에, 구성 데이터는 프로그래머블 IC 내에서 이용가능한 프로그램가능 회로를 이용하여 접속(315)을 실증(instantiate) 또는 형성하기 위해 다이(110)에 로딩될 수 있다. 프로그램가능 회로를 이용한 접속(315)의 구현은 중요한 물리적 배선, 트랜지스터, 네트 및 마이크로 범프의 활용을 수반할 수 있다. 상이한 구성 메모리는 프로그램가능 접속의 상이한 집합을 가능케 할 것이다.
하나의 내부 접속을 예시하고 있지만, 다이(105, 110) 중의 하나 또는 둘 다에 구성 데이터를 로딩하는 것은 최소수의 프로브 패드(120), 예를 들면 2개의 프로브 패드(120)를 이용하면서 다수의 다이 간 접속의 테스트가 가능하도록 복수의 내부 접속을 구현할 수 있다는 것을 이해하여야 한다. 이러한 유형의 방법은, 예를 들면 접속을 최대화하고 프로브 패드(120)의 사용을 최소화하며, 소정의 구성 데이터 집합에 대하여 테스트되는 마이크로 범프 및 생성되는 대응 프로그래머블 네트의 증가된 수에 기인하여 더 적은 테스트 패턴을 필요로 한다. 그러나, 하나 이상의 다른 실시형태에 있어서, 내부 접속(315)은 구성 데이터의 로딩을 필요로 하는 프로그램가능 회로를 이용하여 구현되는 것과는 반대로 고정될 수 있다.
프로브(320)는 프로브 패드(120A)에 테스트 신호, 예를 들면 테스트 벡터를 출력할 수 있다. 프로브(320)는 프로브 패드(120B)를 감시하여 테스트 신호가 수신되었는지의 여부를 결정할 수 있다. 테스트 신호가 프로브 패드(120B)를 통해 수신된 때, 다이(110)와 인터포저(115) 간의 다이 간 접속은, 다이 간 배선(205A, 205B)을 다이(110)에 결합하는 적어도 특정 마이크로 범프와 관련해서, 결함이 없다고 결정될 수 있다. 이 처리는 다이(105)와 인터포저(115) 간 및 다이(110)와 인터포저(115) 간의 추가의 다이 간 접속을 테스트하기 위해 반복될 수 있다. 하나 이상의 실시형태에 있어서, 상이한 쌍의 마이크로 범프는 다이(105)와 다이(110)를 인터포저(115)에 결합하는 모든, 또는 실질적으로 모든 마이크로 범프가 테스트될 때까지 순차적으로 테스트될 수 있다.
이 명세서에서는 테스트 신호를 제공하고 테스트 중에 있는 특정 디바이스로부터 출력으로서 제공되는 테스트 신호의 수신을 감시할 수 있는 프로브에 대하여 설명된다. 프로브는 더 큰 IC 테스트 시스템의 일부일 수 있다는 점을 이해하여야 한다. IC 테스트 시스템은 여기에서 설명하는 각종 테스트 기능을 구현하도록 프로브(320)를 제어할 수 있는 처리 시스템을 포함할 수 있다. 하나 이상의 실시형태에 있어서, 처리 시스템은 프로그램 명령어를 실행할 수 있는 컴퓨터 시스템 또는 임의의 다른 데이터 처리 시스템으로서 구현될 수 있다. IC 테스트 시스템의 처리 시스템 및 임의의 다른 컴포넌트, 예를 들면 IC 취급 서브시스템과 함께 프로브(320)를 이용함으로써, 결함 있는 다이 간 접속이 식별되고 결함 있는 다이 간 접속을 가진 멀티다이 IC가 태그 또는 다른 방식으로 식별될 수 있다.
도 4는 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제3 횡단면 측면도이다. 도 4는 멀티다이 IC(100)의 하나 이상의 프로브 패드(120)가 다이 간 배선(205)에 결합되어 다이 간 접속을 테스트할 수 있게 하는 다른 테스트 예를 보인 것이다. 도 4는 다이(105)와 다이(110) 및 인터포저(115)가 공지의 양호한 다이인 때의 테스트 경우를 보인 것이다. 다이(105)와 다이(110)는 다이스되고 인터포저(115) 위에 장착될 수 있다. 인터포저(115)는 웨이퍼 형태로 있거나 다이스될 수 있다.
도시된 것처럼, 프로브 패드(120A)는 패드 결합 회로(305)를 통해 다이 간 배선(205A)에 결합될 수 있다. 프로브 패드(120B)는 패드 결합 회로(310)를 통해 다이 간 배선(205B)에 결합될 수 있다. 인터포저(115)가 수동 구조로서 구현되는지 능동 구조로서 구현되는지에 따라서, 결합 회로(305, 310)는 수동 구조로서, 또는 수동 구조와 능동 구조의 조합으로서 구현될 수 있다. 프로브 패드(120C)는 패드 결합 회로(405)를 통해 다이 간 배선(205C)에 결합될 수 있다. 프로브 패드(120D)는 패드 결합 회로(410)를 통해 다이 간 배선(205D)에 결합될 수 있다.
다이(105)는 내부 접속(415, 420)을 구현하도록 구성될 수 있다. 내부 접속(415)은 다이(105) 내에서 다이 간 배선(205B)을 다이 간 배선(205C)에 결합한다. 내부 접속(420)은 다이(105) 내에서 다이 간 배선(205A)을 다이 간 배선(205D)에 결합한다. 따라서, 프로브(320)는 프로브 패드(120A)에 테스트 신호를 출력할 수 있다. 테스트 신호는 프로브 결합 회로(305)를 통하여 다이 간 배선(205A)으로, 다이 간 배선(205A)과 결합된 마이크로 범프를 통하여 다이(105)로, 내부 접속(420)을 통하여, 다이(110)와 결합된 마이크로 범프를 통하여 다이 간 배선(205D)으로, 프로브 결합 회로(410)를 통하여 프로브 패드(120D)로 전파할 수 있다. 프로브(320)가 프로브 패드(120D)에서 테스트 신호를 검출한 때, 상기 묘사된 신호 경로는 결함이 없는 것으로 결정될 수 있다. 따라서, 다이 간 배선(205A, 205D)을 다이(105)에 결합하는 마이크로 범프(210)는 결함이 없는 것으로 결정될 수 있다.
유사하게, 프로브(320)는 프로브 패드(120B)에 테스트 신호를 출력할 수 있다. 테스트 신호는 프로브 결합 회로(310)를 통하여 다이 간 배선(205B)으로, 다이 간 배선(205B)에 결합된 마이크로 범프를 통하여 다이(105)로, 내부 접속(415), 및 다이(105)에 결합된 마이크로 범프를 통하여 다이 간 배선(205C)으로, 패드 결합 회로(405)로 및 프로브 패드(120C)로 전파할 수 있다. 프로브(320)가 프로브 패드(120C)에서 테스트 신호를 검출한 때, 상기 묘사된 신호 경로는 결함이 없는 것으로 결정될 수 있다. 따라서, 다이 간 배선(205B, 205C)을 다이(105)에 결합하는 마이크로 범프(210)는 결함이 없는 것으로 결정될 수 있다.
도 5는 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제4 횡단면 측면도이다. 도 5는 멀티다이 IC(100)의 하나 이상의 프로브 패드(120)가 TSV(215)에 결합되어 다이 간 접속을 테스트할 수 있게 하는 다른 테스트 예를 보인 것이다. 도 5는 다이(105)와 다이(110) 및 인터포저(115)가 공지의 양호한 다이인 때의 테스트 경우를 보인 것이다. 다이(105)와 다이(110)는 다이스되고 인터포저(115) 위에 장착될 수 있다. 인터포저(115)는 웨이퍼 형태로 있거나 다이스될 수 있다.
도시된 것처럼, 프로브 패드(120A)는 패드 결합 회로(505)를 통해 TSV(215A)에 결합될 수 있다. 프로브 패드(120E)는 패드 결합 회로(510)를 통해 TSV(215B)에 결합될 수 있다. 인터포저(115)가 수동 구조로서 구현되는지 능동 구조로서 구현되는지에 따라서, 패드 결합 회로(505, 510)는 수동 구조로서, 또는 수동 구조와 능동 구조의 조합으로서 구현될 수 있다.
다이(110)는 내부 접속(515)을 구현하도록 구성될 수 있다. 내부 접속(515)은 마이크로 범프(210)를 통해 TSV(215A)를 TSV(215B)에 결합한다. 따라서, 프로브(320)는 프로브 패드(120A)에 테스트 신호를 출력할 수 있다. 테스트 신호는 패드 결합 회로(505)를 통해 TSV(215A)로, TSV(215A)와 결합된 마이크로 범프를 통해 다이(110)로, 내부 접속(515), 및 다이(110)와 결합된 마이크로 범프를 통해 TSV(215B)로, 및 패드 결합 회로(510)를 통해 프로브 패드(120E)로 전파할 수 있다. 프로브(320)가 프로브 패드(120E)에서 테스트 신호를 검출한 때, 상기 묘사된 신호 경로는 결함이 없는 것으로 결정될 수 있다. 전술한 신호 경로의 성공적인 테스트는 다이(110)를 TSV(215A, 215B)에 결합하는 마이크로 범프가 결함이 없는 것으로 될 것을 요구한다는 것을 이해하여야 한다.
도 6은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC의 제5 횡단면 측면도이다. 도 6은 다이 간 접속이 멀티다이 IC(100)의 패키지 범프(220)를 프로빙함으로써 테스트되는 다른 테스트 예를 보인 것이다. 도 6은 다이(105)와 다이(110) 및 인터포저(115)가 각각 공지의 양호한 다이(a known good die)인 때의 테스트 경우를 보인 것이다. 다이(105)와 다이(110)는 다이스되어 인터포저(115) 위에 장착될 수 있다. 인터포저(115)는 웨이퍼 형태로 있거나 다이스될 수 있다.
도시를 간단히 하기 위해 프로브는 도 6에 도시하지 않았다. 어쨌든, 다이(110)는 내부 접속(515)을 구현하도록 구성될 수 있다. 내부 접속(515)은 마이크로 범프(210)를 통해 TSV(215A)를 TSV(215B)에 결합할 수 있다. 따라서, 테스트 신호는 패키지 범프(220A)에, 또는 대안적으로 패키지 범프가 아직 형성되지 않은 경우에는 패키지 범프(220A) 아래에 있는 인터포저(115)의 패드에 출력될 수 있다. 테스트 신호는 TSV(215A), 다이(110)를 TSV(215A)에 결합하는 마이크로 범프(들)(210), 내부 접속(515), 다이(110)를 TSV(215B)에 결합하는 마이크로 범프(들)(210), 및 TSV(215B)를 통하여 전파할 수 있다. 프로브는 패키지 범프(220B) 아래의 패드 또는 패키지 범프(220B)(만일 형성되어 있으면)를 프로빙(probing)함으로써 테스트 신호가 수신되는지의 여부를 결정할 수 있다. 프로브가 TSV(215B)를 통해 멀티다이 IC(100)로부터 출력되는 테스트 신호를 검출한 때, 상기 묘사된 신호 경로는 결함이 없는 것으로 결정될 수 있다.
도 7은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC(700)의 제6 횡단면 측면도이다. 도 7은 3개 이상의 다이, 예를 들면, 다이(705), 다이(710) 및 다이(715)가 수직으로 적층될 수 있는 적층형 다이 구성을 보인 것이다. 2개 이상의 다이 사이에서 신호를 전송하기 위해 전용 운송 메카니즘으로서의 다이, 예를 들면 인터포저를 사용하기 보다는, 멀티다이 IC(100)의 경우와 같이 동일 수평면상에 다이의 쌍이 없도록 다이가 도시된 것처럼 수직으로 적층될 수 있다. 각 다이(705~715)는 유일한 수평면상에 있다.
멀티다이 IC(700)에서, 다이 간 신호들은 복수의 TSV를 이용하여 전송될 수 있다. 최상부 다이, 예를 들면, 다이(705)를 제외한 각 다이는 하나 이상의 TSV(720)를 구비할 수 있다. 다이(710)는 TSV(720A, 720B)를 구비할 수 있다. 다이(715)는 TSV(720C, 720D, 720E, 720F)를 구비할 수 있다. 멀티다이 IC(700)는 복수의 패키지 범프(725A~725D)를 구비할 수 있다. 다이(705, 710, 715)는 이 명세서에서 설명한 것과 동일하게 복수의 마이크로 범프(730)를 통해 결합될 수 있다.
이 구성으로, 다이(705)는 다이(705)와 다이(710)를 결합하는 하나 이상의 마이크로 범프(730)를 통하여 다이(710)와 통신할 수 있다. 유사하게, 다이(710)는 다이(710)와 다이(715)를 결합하는 하나 이상의 마이크로 범프(730)를 통하여 다이(715)와 통신할 수 있다. 다이(705)는 다이(705)를 TSV(720A) 및/또는 TSV(720B)에 결합하는 마이크로 범프(들)(730)와, TSV(720A) 및/또는 TSV(720B)와 결합된 마이크로 범프(들)를 통해 전달된 신호에 의해 다이(715)와 직접 통신할 수 있다.
하나 이상의 실시형태에 있어서, 다이(705)는 다이(705)를 TSV(720A) 및/또는 TSV(720B)에 결합하는 마이크로 범프(730), TSV(720A)를 TSV(720D)에 결합하는 마이크로 범프(730) 및/또는 TSV(720B)를 TSV(720E)에 결합하는 마이크로 범프(730)를 통해 패키지 범프(725B 및/또는 725C)에 결합될 수 있다. 유사하게, 다이(710)는 다이(710)를 TSV(720C~720F)에 각각 결합하는 마이크로 범프(730)를 통해 패키지 범프(725A~ 725D)에 결합될 수 있다.
도 1 내지 도 7에 도시된 마이크로 범프, TSV 및 패키지 범프의 수는 단지 설명의 목적으로 제공된 것이고 전술한 회로 구조의 특정 수를 제한하거나 제시하는 의도는 없다는 것을 이해하여야 한다. 예를 들어서, 도 7을 참조하면, 다이(705)는 여기에서 설명한 것과는 다른 임의의 접속 조합을 이용하여 패키지 범프, 다이(710) 및 다이(715)에 결합될 수 있다. 각 다이(705~715)의 사이즈가 더 크면, 다이 간 접속을 형성하기 위해 예컨대 수천 개의 마이크로 범프가 사용될 수 있다.
멀티다이 IC(700)의 다이 간 접속을 테스트할 때, 패키지 범프(725)(또는 패키지 범프(725) 아래의 패드)는 도 6과 관련하여 설명한 것처럼 프로브될 수 있다. 다이(715), 다이(710) 및/또는 다이(705)는 임의의 중재(intervening) 마이크로 범프(730) 및/또는 TSV(720)를 포함한 신호 경로에 결함이 없는지의 여부를 프로브가 결정할 수 있도록 임의의 수신된 테스트 신호를 역으로 라우트하기 위한 하나 이상의 내부 접속을 형성하도록 구성될 수 있다.
하나 이상의 실시형태에 있어서, 프로브 패드(735)는 다이(705)의 상부에 배치될 수 있다. 각 프로브 패드(735)는 예를 들면 다이(705)의 적당한 구성을 통하여 다이(705)와 다이(710) 사이에 배치된 임의의 하나의 마이크로 범프(730)에 결합될 수 있는 다이(705)의 내부 노드에 결합될 수 있다. 따라서, 프로빙 패키지 범프(725)(또는 패키지 범프(725)가 아직 형성되지 않은 때는 패키지 범프(725) 아래에 배치되는 패드)와 프로브 패드(735)의 조합이 상이한 다이 간 접속을 테스트하도록 구현될 수 있다. 예로서, 패키지 범프(725D)로부터 TSV(720F), 다이(710) 내의 내부 접속, TSV(720E) 및 패키지 범프(725C)로의 신호 경로가 테스트될 수 있다. 다른 예로서, 프로브 패드(735)로부터 다이(705)를 거쳐 TSV(720A, 720D) 및 패키지 범프(725B)로의 신호 경로가 테스트될 수 있다. 언급한 것처럼, 각각의 패키지 범프 아래의 패드는 패키지 범프가 아직 형성되지 않은 경우에 프로브될 수 있다.
도 8은 이 명세서에 개시된 하나 이상의 다른 실시형태에 따른 멀티다이 IC 내에서 다이 간 접속을 테스트하는 방법(800)을 보인 흐름도이다. 이 방법(800)은 이 명세서에서 개시되는 각종 기능을 수행할 수 있는 IC 테스트 시스템을 이용하여 구현될 수 있다. 예를 들면, IC 테스트 시스템은 테스트 중에 있는 멀티다이 IC의 다이 및/또는 인터포저에 배치된 각종 프로브 패드를 프로브하고, 테스트 중에 있는 소자로부터 제공 및 수신되는 테스트 벡터에 따라 전도 경로에 결함이 없는지의 여부를 결정하며, 결함이 검출된 특정의 다이 및/또는 멀티다이 IC를 추적할 수 있다.
단계(805)에서, 시스템은 공지의 양호한 다이 및 인터포저를 식별할 수 있다. 아직 웨이퍼 형태로 있는 다이 및 인터포저가 테스트될 수 있다. 다이와 인터포저는 예를 들면 개회로, 폐회로 등을 검출하기 위해 상이한 동작 조건하에서 테스트될 수 있다. 예를 들면, 테스트 회로 설계는 다이 내에서 실증될 수 있다. 테스트 신호가 다이에 제공될 수 있다. 각 다이로부터의 출력이 예상 출력과 비교되어 실제 출력이 결함 없음 상태를 나타내는 예상 출력과 일치하는지의 여부를 결정할 수 있다. 이러한 종류의 테스트로부터 공지의 양호한 다이 및 공지의 양호한 인터포저가 식별될 수 있다.
단계(810)에서, 다이 웨이퍼와 인터포저 웨이퍼가 마이크로 범프될 수 있다. 다이와 인터포저는 범프 형성 처리를 거칠 수 있고, 이때 마이크로 범프가 다이의 노출된 패드 위 및 인터포저의 노출된 패드 위에 형성된다. 일부 경우에, 다이 및/또는 인터포저의 테스트는 마이크로 범핑 다음에 수행될 수 있다는 점을 이해하여야 한다. 단계(815)에서, 인터포저 웨이퍼가 다이 접착을 위해 처리된다. 예를 들면, 인터포저 웨이퍼는 표면의 상부 및 하부에서 TSV를 노출시키기 위한 제조 공정의 일부로서 얇게 되었을 수 있다. 따라서, 인터포저 웨이퍼는 다이의 접착을 촉진하기 위해 캐리어에 장착될 수 있다. 단계(820)에서, 다이는 다이스, 즉 개별 다이들로 분리될 수 있다. 인터포저는 웨이퍼 형태로 유지될 수 있다.
단계(825)에서, 공지의 양호한 다이가 공지의 양호한 인터포저에 접착될 수 있다. 하나 이상의 실시형태에 있어서, 반영구적 접착 공정이 이용될 수 있고, 이때, 다이는 다이의 하부의 마이크로 범프를 인터포저의 상부의 마이크로 범프와 정렬함으로써 접착된다. 각 다이의 바닥은 올바른 정렬을 이용하여 인터포저의 상부 표면의 상부에 배치될 수 있으며, 즉, 이때 다이의 각 마이크로 범프는 인터포저의 의도된 또는 올바른 마이크로 범프와 정렬된다. 반영구적 접착 처리는 마이크로 범프가 리플로(reflow)하게 한다. 리플로 처리는 각 마이크로 범프 쌍이 단일의 마이크로 범프를 효과적으로 형성하게 하고, 그에 따라서 다이를 인터포저에 접착한다.
단계(830)에서, 시스템은 다이 간 접속을 테스트할 수 있다. 다이 간 접속은 이 명세서에서 개시하는 다양한 테스트 기술 중의 임의 기술을 이용하여 테스트될 수 있다. 다이 간 접속은 결함에 대하여 테스트될 수 있다. 예를 들면, 단지 마이크로 범프만을 포함하는 다이 간 접속이 테스트될 수 있다. 마이크로 범프와 TSV를 둘 다 포함하는 다이 간 접속이 테스트될 수 있다. 다이 간 접속의 각종 조합이 테스트될 수 있다. 단계(835)에서, 시스템은 결함이 있는 다이 간 접속을 식별할 수 있다. 시스템은 어떤 다이 간 접속이 테스트 중에 결함을 경험하는지 결정할 수 있다. 단계 (840)에서, 다이 간 접속에서 결함을 검출한 것에 응답하여, 결함 있는 다이 간 접속을 포함하는 것으로 결정된 각 멀티다이 IC가 식별될 수 있고, 또는 다른 방식으로 결함 있는 다이 간 접속을 포함하는 것으로 지정될 수 있다.
단계(845)에서, 결함 있는 다이 간 접속을 포함한 멀티다이 IC가 재처리될 수 있다. 재처리는 단계(825)와 관련하여 설명한 반영구적 처리 기술과 같은 선택된 IC 제조 기술에서 이용할 수 있다. 예를 들면, 결함 있는 다이 간 접속, 즉, 마이크로 범프가 리플로될 수 있다. 단계(850)에서, 재처리된 멀티다이 IC가 다시 테스트될 수 있다. 단계(855)에서, 재처리가 되었든지 아니든지 간에, 결함없는 것으로 결정된 멀티다이 IC에 대하여 다이와 인터포저 간의 임의의 반영구적 접착을 영구적으로 만들기 위한 IC 처리 단계가 구현될 수 있다. 예를 들면, 반영구적 다이 간 접속을 영구적으로 만들기 위해 열 압착 등의 처리가 구현될 수 있다.
단계(860)에서, 결함 있는 다이 간 접속을 갖지 않는 멀티다이 IC는, 재가공되든지 아니든지 간에, 언더필(under-fill) 처리를 거칠 수 있다. 언더필 처리는 결함없는 멀티다이 IC의 다이온 웨이퍼(die-on-wafer) 인터페이스를 언더필한다. 언더필 처리는 마이크로 범프를 통하여 달성되는 다이온 웨이퍼 접착에 강도를 추가할 수 있다. 단계(865)에서, 인터포저 웨이퍼는 다이스되어 복수의 분리된 멀티다이 IC를 형성할 수 있다. 단계(865) 전에, 예를 들면, 멀티다이 IC가 형성되는 동안, 멀티다이 IC는 인터포저가 아직 웨이퍼 형태로 있기 때문에 분리되어 별개로 되지 않는다.
단계(870)에서, 멀티다이 IC의 패키징 및 조립이 수행된다. 다이 간 접속 결함이 없는 것으로 식별된 공지의 양호한 다이 및 공지의 양호한 인터포저로 형성된 멀티다이 IC만이 패키징 된다는 것을 이해하여야 한다. 단계(875)에서, 패키지 형태의 각 멀티다이 IC의 추가의 테스트가 수행될 수 있다.
이 명세서에서, 동일한 참조 문자가 단자, 신호선, 배선 및 그들의 대응하는 신호를 인용하기 위해 사용된다. 이와 관련하여, 용어 "신호", "배선", "접속", "단자", 및 "핀"은 이 명세서에서 가끔 상호 교환적으로 사용될 수 있다. 용어 "신호", "배선" 등은 하나 이상의 신호, 예를 들면, 단일 배선을 통한 신호 비트의 운송 또는 복수의 병렬 배선을 통한 복수의 병렬 비트의 운송을 나타낼 수 있다. 또한, 각 배선 또는 신호는 경우에 따라서 신호 또는 배선에 의해 접속된 2개 이상의 컴포넌트 간의 양방향 통신을 나타낼 수 있다.
도면의 흐름도는 이 명세서에서 개시되는 하나 이상의 실시형태에 따른 시스템, 방법 및 컴퓨터 프로그램 제품의 가능한 구현에 대한 구조, 기능 및 동작을 나타낸다. 이와 관련하여, 흐름도 내의 각 블록은 특정의 논리 기능을 구현하는 하나 이상의 실행가능 코드 부분을 포함하는 모듈, 세그멘트 또는 코드 부분을 나타낼 수 있다.
일부 대안적인 구현예에 있어서, 각 블록으로 표시된 기능들은 도면에 도시된 순서와 다르게 발생할 수 있다는 점에 주목하여야 한다. 예를 들면, 연속적으로 표시된 2개의 블록은 사실상 실질적으로 동시에 실행될 수 있고, 또는 블록들은 관련 기능에 따라서 가끔은 역순으로 실행될 수도 있다. 예시된 흐름도의 각 블록 및 예시된 흐름도의 블록들의 조합은 특수 기능 또는 동작을 수행하는 특수 목적 하드웨어 기반 시스템, 또는 특수 목적 하드웨어 및 실행가능 명령어의 조합에 의해 구현될 수 있다는 점에 또한 주목하여야 한다.
하나 이상의 실시형태는 하드웨어로 또는 하드웨어와 소프트웨어의 조합으로 실현될 수 있다. 하나 이상의 실시형태는 하나의 시스템에 집중된 형태로 또는 다른 요소들이 수 개의 상호접속된 시스템에 분산되어 있는 경우 분산 형태로 실현될 수 있다. 여기에서 개시된 방법들의 적어도 일부를 실시하도록 적응된 임의 종류의 데이터 처리 시스템 또는 다른 장치도 적합하다.
하나 이상의 실시형태는 또한 여기에서 개시한 방법들을 구현하는 모든 특징들을 포함한 컴퓨터 프로그램 제품 등의 장치에 내포될 수 있다. 그러한 장치는 메모리 및 프로세서를 구비한 시스템에서 로딩 및 실행될 때 시스템으로 하여금 이 명세서에서 개시된 기능들의 적어도 일부를 수행하게 하는 프로그램 코드를 저장한 데이터 기억 매체, 예를 들면 컴퓨터 사용가능 또는 컴퓨터 판독가능 매체를 포함할 수 있다. 데이터 기억 매체의 예로는, 비제한적인 예를 들자면, 광학 매체, 자기 매체, 자기광학 매체, 랜덤 액세스 메모리 또는 하드 디스크 등과 같은 컴퓨터 메모리가 있다.
용어 및/또는 구문 "컴퓨터 프로그램", "소프트웨어", "애플리케이션", "컴퓨터 사용가능 프로그램 코드", "프로그램 코드", "실행가능 코드", 이들의 변형체 및/또는 조합은, 현재의 문맥에서, 정보 처리 능력을 구비한 시스템이 a) 다른 언어, 코드, 또는 표시로의 변환; b) 다른 물질 형태로의 재생의 특수 기능을 직접 수행하거나, 또는 상기 변환 또는 재생 또는 이들 둘 다를 수행한 후에 특수 기능을 수행하게 하도록 의도된 명령어 집합의 임의의 언어, 코드 또는 표시에 있어서의 임의의 표현을 의미한다. 예를 들면, 프로그램 코드는, 비제한적인 예를 들자면, 서브루틴, 함수, 절차, 오브젝트 메서드, 오브젝트 구현, 실행가능 애플리케이션, 애플렛, 서브렛, 소스 코드, 목적 코드, 공유 라이브러리/동적 부하 라이브러리 및/또는 컴퓨터 시스템에서 실행하도록 설계된 다른 명령어 시퀀스를 포함할 수 있다.
이 명세서에서 사용된 단수 표현의 용어는 1개 또는 1개 이상으로서 규정된다. 이 명세서에서 사용된 용어 "복수의"는 2개 또는 2개 이상으로서 규정된다. 이 명세서에서 사용된 용어 "다른"은 적어도 두번째 또는 그 이상으로서 규정된다. 이 명세서에서 사용된 용어 "포함하는" 및/또는 "구비하는"은 포괄하는, 즉 개방 언어로서 규정된다. 이 명세서에서 사용된 용어 "결합된"은 다르게 표현되지 않는 한 임의의 중재 요소 없이 직접 또는 하나 이상의 중재 요소와 함께 접속되는 것으로서 규정된다. 2개의 요소는 통신 채널, 경로, 네트워크 또는 시스템을 통하여 기계적으로, 전기적으로 또는 통신적으로 또한 결합될 수 있다.
본 발명의 범위를 표시하는 것으로서, 이하의 특허 청구범위를 참조하여야 한다.

Claims (15)

  1. 집적 회로에 있어서,
    구성 메모리 셀을 포함하는 제1 다이(die);
    복수의 다이 간 배선을 포함하는 인터포저를 포함하는 제2 다이;
    상기 제2 다이 상에 배치되고 구성 메모리 셀을 포함하는 제3 다이;
    상기 제1 다이를 상기 제2 다이에 결합하고 상기 제3 다이를 상기 제2 다이에 결합하는 복수의 다이 간 접속;
    상기 다이 간 접속 중 적어도 하나에 각각 결합되는 복수의 프로브 패드;
    상기 제2 다이 상에 배치된 상기 복수의 프로브 패드 중의 제1 프로브 패드; 및
    상기 제2 다이 상에 배치된 상기 복수의 프로브 패드 중의 제2 프로브 패드를 포함하고,
    상기 제1 다이는 상기 제2 다이 상에 적층되고,
    상기 제1 다이 및 제3 다이는 실질적으로 동일한 수평면 내에 있고, 상기 제1 다이 및 제3 다이는 상기 제2 다이에 반영구적으로 접착되고,
    상기 복수의 다이 간 배선 중의 선택된 다이 간 배선은 상기 복수의 다이 간 접속 중의 상기 제1 다이와 상기 제2 다이 사이의 제1 다이 간 접속 및 상기 복수의 다이 간 접속 중의 상기 제3 다이와 상기 제2 다이 사이의 제2 다이 간 접속을 결합하고,
    상기 제1 프로브 패드는 제1 마이크로 범프에 결합되고, 상기 제1 마이크로 범프는 상기 제1 다이를 상기 제2 다이에 결합하고,
    상기 제2 프로브 패드는 제2 마이크로 범프에 결합되고, 상기 제2 마이크로 범프는 상기 제1 다이를 상기 제2 다이에 결합하고,
    상기 제1 다이 및 제3 다이는 각각 상기 복수의 다이 간 접속 중의 다이 간 접속을 결합하도록 상기 구성 메모리 셀로 프로그램가능한 내부 접속을 포함하고,
    상기 내부 접속의 프로그래머블 요소는 상기 제1 다이 및 제3 다이 내에서 사용자 설계 내의 작동을 위해 프로그램가능하고,
    상기 제1 다이의 구성 메모리 셀은 상기 제1 마이크로 범프를 상기 제2 마이크로 범프에 결합하는 내부 접속을 확립하도록 구성 데이터로 구성되고,
    상기 제1 마이크로 범프에 대한 상기 제1 프로브 패드의 결합, 상기 제2 마이크로 범프에 대한 상기 제2 프로브 패드의 결합과, 상기 제1 다이 내의 내부 접속은 신호를 상기 제1 프로브 패드로부터 상기 제2 프로브 패드에 전파하도록 구성된 것인 집적 회로.
  2. 제1항에 있어서, 상기 제2 다이는 본질적으로 상기 제1 다이를 상기 제1 프로브 패드 또는 상기 제2 프로브 패드 중 적어도 하나에 결합하는 적어도 하나의 수동 금속층으로 이루어진 인터포저인 것인 집적 회로.
  3. 제1항에 있어서, 상기 제2 다이는 상기 제1 다이를 상기 제1 프로브 패드 또는 상기 제2 프로브 패드 중 적어도 하나에 선택적으로 결합하는 하나 이상의 스위치를 포함한 능동 구조물인 것인 집적 회로.
  4. 제1항에 있어서, 상기 복수의 다이 간 접속 중의 적어도 하나는 상기 제2 다이 내의 관통 실리콘 비아(through silicon via; TSV)를 포함하고;
    상기 TSV의 제1 단부는 상기 제1 마이크로 범프에 결합되고 상기 TSV의 제2 단부는 상기 제1 프로브 패드 및 상기 제2 프로브 패드가 배치되는 표면 반대쪽의 상기 제2 다이의 표면까지 상기 제2 다이를 관통하여 연장하며;
    상기 제1 프로브 패드는 상기 TSV를 이용하여 상기 제1 마이크로 범프에 결합되는 것인 집적 회로.
  5. 제1항 내지 제4항 중 어느 한 항의 집적 회로를 테스트하는 방법에 있어서,
    상기 복수의 다이 간 접속 중 하나를 테스트하는 단계;
    상기 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계 ; 및
    결함의 발생을 검출한 것에 응답하여 멀티다이 집적 회로를 결함 있는 다이 간 접속을 포함한 것으로 지정하는 단계를 포함하고,
    상기 테스트하는 단계는,
    구성 데이터를 상기 제1 다이 내의 구성 메모리 셀 - 상기 구성 메모리 셀은 상기 구성 데이터가 상기 제1 다이 내에서 상기 제1 마이크로 범프를 상기 제2 마이크로 범프에 결합하는 내부 접속을 확립하게 함 - 에 로딩하는 단계 ; 및
    테스트 신호를 상기 제1 프로브 패드에 입력하는 단계를 포함하고,
    상기 검출하는 단계는,
    상기 제1 프로브 패드에의 상기 테스트 신호 입력이 상기 제2 프로브 패드에서 수신되는지의 여부를 결정하는 단계를 포함하는,
    집적 회로 테스트 방법.
  6. 제5항에 있어서, 상기 제1 다이는 초기에 반영구적 접착 기술을 이용하여 상기 제2 다이에 접착되고,
    상기 방법은 상기 멀티다이 집적 회로가 결함 있는 다이 간 접속을 포함한 것으로 지정된 때 상기 다이 간 접속을 재처리하는 단계를 더 포함한 것인 집적 회로 테스트 방법.
  7. 제1항 내지 제4항 중 어느 한 항의 집적 회로를 테스트하는 방법에 있어서,
    상기 복수의 다이 간 접속을 각각 테스트하는 단계;
    상기 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계; 및
    결함의 발생이 없음을 검출한 것에 응답하여 상기 제1 다이를 상기 제2 다이에 영구적으로 접착하는 단계를 포함하고,
    상기 복수의 다이 간 접속의 각 다이 간 접속은 상기 제1 다이를 상기 제2 다이에 결합하는 각각의 범프를 포함하고,
    상기 테스트하는 단계는,
    구성 데이터를 상기 제1 다이 내의 구성 메모리 셀 - 상기 구성 메모리 셀은 상기 구성 데이터가 상기 제1 다이 내에서 상기 다이 간 접속 중 하나의 다이 간 접속의 상기 각각의 범프를 상기 다이 간 접속 중 다른 하나의 다이 간 접속의 상기 각각의 범프에 결합하는 내부 접속을 확립하게 함 - 에 로딩하는 단계; 및
    테스트 신호를 상기 복수의 프로브 패드 중 하나의 프로브 패드 - 상기 하나의 프로브 패드는 상기 다이 간 접속 중 상기 하나의 다이 간 접속의 상기 각각의 범프에 결합됨 - 에 입력하는 단계를 포함하고,
    상기 검출하는 단계는,
    상기 제1 프로브 패드에의 상기 테스트 신호 입력이 상기 제2 프로브 패드에서 수신되는지의 여부를 결정하는 단계를 포함하는,
    집적 회로 테스트 방법.
  8. 제5항에 있어서, 결함이 발생하는지의 여부를 검출하는 단계는 테스트 신호가 상기 제1 프로브 패드로부터 상기 제2 프로브 패드에 전파되는지의 여부를 결정하는 단계를 포함한 것인 집적 회로 테스트 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 다이는 상기 제2 다이를 관통하여 연장하는 제1 관통 실리콘 비아(TSV)를 포함하고, 상기 제1 TSV는 제1 단부에서 상기 제1 마이크로 범프에 결합되고 제2 단부에서 제1 패키지 범프에 결합되며,
    상기 제2 다이는 상기 제2 다이를 관통하여 연장하는 제2 TSV를 또한 포함하고, 상기 제2 TSV는 제1 단부에서 상기 제2 마이크로 범프에 결합되고 제2 단부에서 제2 패키지 범프에 결합된 것인 집적 회로.
  10. 제9항의 집적 회로를 테스트하는 방법에 있어서,
    상기 복수의 다이 간 접속 중 하나를 테스트하는 단계;
    상기 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계; 및
    결함 발생의 검출에 응답하여 멀티다이 집적 회로를 결함 있는 다이 간 접속을 포함하는 것으로 지정하는 단계를 포함하고,
    상기 테스트하는 단계는,
    구성 데이터를 상기 제1 다이 내의 구성 메모리 셀 - 상기 구성 메모리 셀은 상기 구성 데이터가 상기 제1 다이 내에서 상기 제1 마이크로 범프를 상기 제2 마이크로 범프에 결합하는 내부 접속을 확립하게 함 - 에 로딩하는 단계; 및
    테스트 신호를 상기 제1 프로브 패드에 입력하는 단계를 포함하고,
    상기 검출하는 단계는,
    상기 제1 프로브 패드에의 상기 테스트 신호 입력이 상기 제2 프로브 패드에서 수신되는지의 여부를 결정하는 단계를 포함하는,
    집적 회로 테스트 방법.
  11. 제10항에 있어서, 상기 제1 다이는 반영구적 접착 기술을 이용하여 상기 제2 다이에 초기에 접착되고,
    상기 방법은 상기 멀티다이 집적 회로가 결함 있는 다이 간 접속을 포함한 것으로 지정된 때 상기 다이 간 접속을 재처리하는 단계를 더 포함한 것인 집적 회로 테스트 방법.
  12. 제9항의 집적 회로를 테스트하는 방법에 있어서,
    상기 복수의 다이 간 접속을 각각 테스트하는 단계;
    상기 다이 간 접속의 테스트 중에 결함이 발생하는지의 여부를 검출하는 단계; 및
    결함 발생이 없다는 검출에 응답하여 상기 제1 다이를 상기 제2 다이에 영구적으로 접착하는 단계를 포함하고,
    상기 복수의 다이 간 접속의 각 다이 간 접속은 상기 제1 다이를 상기 제2 다이에 결합하는 각각의 범프를 포함하고,
    상기 테스트하는 단계는,
    구성 데이터를 상기 제1 다이 내의 구성 메모리 셀 - 상기 구성 메모리 셀은 상기 구성 데이터가 상기 제1 다이 내에서 상기 다이 간 접속 중 하나의 다이 간 접속의 상기 각각의 범프를 상기 다이 간 접속 중 다른 하나의 다이 간 접속의 상기 각각의 범프에 결합하는 내부 접속을 확립하게 함 - 에 로딩하는 단계; 및
    테스트 신호를 상기 복수의 프로브 패드 중 하나의 프로브 패드 - 상기 하나의 프로브 패드는 상기 다이 간 접속 중 상기 하나의 다이 간 접속의 상기 각각의 범프에 결합됨 - 에 입력하는 단계를 포함하고,
    상기 검출하는 단계는,
    상기 제1 프로브 패드에의 상기 테스트 신호 입력이 상기 제2 프로브 패드에서 수신되는지의 여부를 결정하는 단계를 포함하는,
    집적 회로 테스트 방법.
  13. 제10항에 있어서, 결함이 발생하는지의 여부를 검출하는 단계는 상기 제1 패키지 범프에 제공된 테스트 신호가 상기 제2 패키지 범프에 전파되는지의 여부를 결정하는 단계를 포함한 것인 집적 회로 테스트 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101919661B1 (ko) 2016-10-18 2018-11-16 한양대학교 에리카산학협력단 멀티다이 집적회로의 폴트 위치 분석 장치

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8232115B2 (en) * 2009-09-25 2012-07-31 International Business Machines Corporation Test structure for determination of TSV depth
US8735735B2 (en) * 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
US9704766B2 (en) * 2011-04-28 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers of 3-dimensional integrated circuit package systems and methods of designing the same
KR20130022829A (ko) * 2011-08-26 2013-03-07 삼성전자주식회사 칩 적층 반도체 소자의 검사 방법 및 이를 이용한 칩 적층 반도체 소자의 제조 방법
US8779599B2 (en) 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8779789B2 (en) * 2012-04-09 2014-07-15 Advanced Inquiry Systems, Inc. Translators coupleable to opposing surfaces of microelectronic substrates for testing, and associated systems and methods
US20130297981A1 (en) * 2012-05-01 2013-11-07 Qualcomm Incorporated Low cost high throughput tsv/microbump probe
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
KR101977699B1 (ko) * 2012-08-20 2019-08-28 에스케이하이닉스 주식회사 멀티 칩 반도체 장치 및 그것의 테스트 방법
US8810269B2 (en) * 2012-09-28 2014-08-19 Xilinx, Inc. Method of testing a semiconductor structure
EP2722680B1 (en) * 2012-10-19 2018-10-10 IMEC vzw Transition delay detector for interconnect test
TWI468704B (zh) * 2012-11-19 2015-01-11 Ind Tech Res Inst 中介層的測試方法
KR20140067727A (ko) * 2012-11-27 2014-06-05 삼성전자주식회사 멀티칩 패키지 및 이의 제조 방법
KR20140080894A (ko) * 2012-12-20 2014-07-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 테스트 방법
US9471540B2 (en) 2013-01-03 2016-10-18 International Business Machines Corporation Detecting TSV defects in 3D packaging
US9128148B2 (en) * 2013-03-07 2015-09-08 Xilinx, Inc. Package integrity monitor with sacrificial bumps
KR102236436B1 (ko) 2013-04-29 2021-04-06 옵토도트 코포레이션 증가된 열 전도율을 갖는 나노기공성 복합체 분리기들
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
KR20150026002A (ko) * 2013-08-30 2015-03-11 에스케이하이닉스 주식회사 반도체 집적회로
US9960227B2 (en) * 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment
US9599670B2 (en) * 2013-09-18 2017-03-21 Taiwan Semiconductor Manufacturing Company Ltd Circuit and method for monolithic stacked integrated circuit testing
US9343418B2 (en) * 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
US9304163B2 (en) * 2013-11-07 2016-04-05 Qualcomm Incorporated Methodology for testing integrated circuits
US10340203B2 (en) 2014-02-07 2019-07-02 United Microelectronics Corp. Semiconductor structure with through silicon via and method for fabricating and testing the same
US9842784B2 (en) * 2014-06-23 2017-12-12 Zglue, Inc. System and methods for producing modular stacked integrated circuits
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
US10297572B2 (en) * 2014-10-06 2019-05-21 Mc10, Inc. Discrete flexible interconnects for modules of integrated circuits
KR20160123890A (ko) * 2015-04-17 2016-10-26 에스케이하이닉스 주식회사 검증용 인터포저
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
KR20170034178A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 반도체 패키지 장치
US10180454B2 (en) * 2015-12-01 2019-01-15 Texas Instruments Incorporated Systems and methods of testing multiple dies
US10444270B2 (en) 2016-03-11 2019-10-15 Samsung Electronics Co., Ltd. Systems for testing semiconductor packages
US10262911B1 (en) 2016-12-14 2019-04-16 Xilinx, Inc. Circuit for and method of testing bond connections between a first die and a second die
WO2018174869A1 (en) * 2017-03-22 2018-09-27 Intel Corporation Multiple die package using an embedded bridge connecting dies
JP2019124671A (ja) * 2018-01-19 2019-07-25 浜松ホトニクス株式会社 検査装置及び検査方法
FR3082656B1 (fr) 2018-06-18 2022-02-04 Commissariat Energie Atomique Circuit integre comprenant des macros et son procede de fabrication
US10854548B2 (en) * 2018-12-28 2020-12-01 Intel Corporation Inter-die passive interconnects approaching monolithic performance
US11233010B2 (en) 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
US11127643B1 (en) * 2019-09-30 2021-09-21 Xilinx, Inc. Test structures for validating package fabrication process
CN110892521B (zh) * 2019-10-12 2021-01-29 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
KR20210079543A (ko) 2019-12-20 2021-06-30 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
CN115088068A (zh) 2019-12-23 2022-09-20 伊文萨思粘合技术公司 用于接合结构的电冗余
CN111710659B (zh) * 2020-07-01 2021-10-22 无锡中微亿芯有限公司 一种利用测试裸片进行测试的硅连接层测试电路
US20220415723A1 (en) * 2021-06-28 2022-12-29 Advanced Micro Devices, Inc. Wafer-level testing of fanout chiplets
WO2023049812A1 (en) * 2021-09-24 2023-03-30 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with active interposer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030085461A1 (en) 2001-10-03 2003-05-08 Shiro Sakiyama Multi-chip module, semiconductor chip, and interchip connection test method for multi-chip module
US20060232292A1 (en) 2005-04-13 2006-10-19 Kazutoshi Shimizume Semiconductor integrated circuit and method for testing connection state between semiconductor integrated circuits
KR20090014631A (ko) * 2007-08-06 2009-02-11 삼성전자주식회사 멀티 스택 메모리 장치
KR20110048733A (ko) * 2009-11-03 2011-05-12 앰코 테크놀로지 코리아 주식회사 재배선 및 ｔｓｖ를 이용한 적층 칩 패키지

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4489364A (en) * 1981-12-31 1984-12-18 International Business Machines Corporation Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5754410A (en) * 1996-09-11 1998-05-19 International Business Machines Corporation Multi-chip module with accessible test pads
US5815427A (en) * 1997-04-02 1998-09-29 Micron Technology, Inc. Modular memory circuit and method for forming same
JP3754221B2 (ja) * 1999-03-05 2006-03-08 ローム株式会社 マルチチップ型半導体装置
JP3794942B2 (ja) * 2001-07-09 2006-07-12 松下電器産業株式会社 マルチチップモジュール及びその接続テスト方法
JP2004281633A (ja) * 2003-03-14 2004-10-07 Olympus Corp 積層モジュール
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100705312B1 (ko) 2004-03-22 2007-04-10 엘지전자 주식회사 유기 전계발광소자 및 그 제조방법
US20050224942A1 (en) * 2004-03-26 2005-10-13 Fan Ho Semiconductor device with a plurality of ground planes
JP4556023B2 (ja) * 2004-04-22 2010-10-06 独立行政法人産業技術総合研究所 システムインパッケージ試験検査装置および試験検査方法
JP4473215B2 (ja) * 2005-12-28 2010-06-02 株式会社リキッド・デザイン・システムズ 半導体集積回路
US7843206B2 (en) * 2006-02-23 2010-11-30 Panasonic Corporation Semiconductor integrated circuit and method for inspecting same
JP4187022B2 (ja) * 2006-08-23 2008-11-26 ソニー株式会社 半導体装置、半導体集積回路およびバンプ抵抗測定方法
US7781235B2 (en) * 2006-12-21 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-probing and bumping solutions for stacked dies having through-silicon vias
JP2008203089A (ja) 2007-02-20 2008-09-04 Ricoh Co Ltd マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器
JP5034781B2 (ja) * 2007-08-27 2012-09-26 富士通株式会社 半田バンプの高感度抵抗測定装置及び監視方法
US7683607B2 (en) * 2007-09-25 2010-03-23 Himax Display, Inc. Connection testing apparatus and method and chip using the same
US7816934B2 (en) 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
US7808258B2 (en) * 2008-06-26 2010-10-05 Freescale Semiconductor, Inc. Test interposer having active circuit component and method therefor
US7973310B2 (en) * 2008-07-11 2011-07-05 Chipmos Technologies Inc. Semiconductor package structure and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030085461A1 (en) 2001-10-03 2003-05-08 Shiro Sakiyama Multi-chip module, semiconductor chip, and interchip connection test method for multi-chip module
US20060232292A1 (en) 2005-04-13 2006-10-19 Kazutoshi Shimizume Semiconductor integrated circuit and method for testing connection state between semiconductor integrated circuits
KR20090014631A (ko) * 2007-08-06 2009-02-11 삼성전자주식회사 멀티 스택 메모리 장치
KR20110048733A (ko) * 2009-11-03 2011-05-12 앰코 테크놀로지 코리아 주식회사 재배선 및 ｔｓｖ를 이용한 적층 칩 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101919661B1 (ko) 2016-10-18 2018-11-16 한양대학교 에리카산학협력단 멀티다이 집적회로의 폴트 위치 분석 장치

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Publication number Publication date
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