TWI627746B - 爲裸晶附接而從中介層進行的靜電電荷移除 - Google Patents

爲裸晶附接而從中介層進行的靜電電荷移除 Download PDF

Info

Publication number
TWI627746B
TWI627746B TW103131311A TW103131311A TWI627746B TW I627746 B TWI627746 B TW I627746B TW 103131311 A TW103131311 A TW 103131311A TW 103131311 A TW103131311 A TW 103131311A TW I627746 B TWI627746 B TW I627746B
Authority
TW
Taiwan
Prior art keywords
interposer
wafer
metal
metal layer
die
Prior art date
Application number
TW103131311A
Other languages
English (en)
Other versions
TW201526228A (zh
Inventor
麥克Ｊ 哈特
詹姆士 卡普
Original Assignee
吉林克斯公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 吉林克斯公司 filed Critical 吉林克斯公司
Publication of TW201526228A publication Critical patent/TW201526228A/zh
Application granted granted Critical
Publication of TWI627746B publication Critical patent/TWI627746B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/042—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/752—Protection means against electrical discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

晶圓包括具有第一圖案化金屬層的第一中介層以及具有第二圖案化金屬層的第二中介層。所述晶圓包括在所述晶圓的劃線區域中的金屬連結，其係將所述第一中介層的第一圖案化金屬層與第二中介層的第二圖案化金屬層電性耦合，而形成一個全局晶圓網路。所述晶圓進一步包括位於所述劃線區域的探針襯墊，其係電性耦合到所述全局晶圓網路。

Description

為裸晶附接而從中介層進行的靜電電荷移除
本說明書關於積體電路(IC)，更具體地說係關於在多裸晶積體電路的組裝期間，為了裸晶附接而從中介層進行的靜電電荷移除。
隨著裝置尺寸不斷縮小，積體電路變得更加「密集」。具有給定尺寸的裸晶的現代積體電路一般會比具有同樣尺寸的舊型IC包含更多數量的裝置，其係因為較小的裝置尺寸和增加的裝置密度之緣故。然而，增加的裝置密度可能會導致製造能力的問題，其可能降低積體電路的生產率及/或可靠性。對於單一裸晶IC來說，其可能特別為真。
多裸晶IC可提供製造能力方面的好處。一種多裸晶IC類型，通常稱為「堆疊式裸晶IC」，是藉由將多個裸晶進行堆疊而形成的。相對於單一裸晶IC來看，堆疊式裸晶IC潛在地允許更低的功率消耗，更低的漏電流，更高的效能，及/或更小的尺寸以及其它好處。儘管如此，也有與堆疊式裸晶IC的組件相關且對於單一裸晶IC是不需要關心的風險。這些風險可能降低堆疊式裸晶IC的生產率及/或可靠性。
本發明配置的一個特色包括一種晶圓。所述晶圓包括第一中 介層。所述第一中介層包括第一圖案化金屬層。所述晶圓包括進一步第二中介層。所述第二中介層包括第二圖案化金屬層。所述晶圓還包括在在所述晶圓的劃線區域中的金屬連結，其將所述第一中介層的所述第一圖案化金屬層與所述第二中介層的所述第二圖案化金屬層電性連接，而形成全局晶圓網路。因此，晶圓還包含探針襯墊。所述探針襯墊位於所述劃線區域，並電性耦合到所述全局晶圓網路。
本發明配置的另一個特色包括一種方法。該方法包括：在晶圓上形成第一中介層。所述第一中介層包括第一圖案化金屬層，所述第一圖案化金屬層具有第一金屬短柱，以延伸進入所述晶圓的劃線區域。該方法進一步包括在所述晶圓上形成第二中介層以相鄰於所述第一中介層。所述第二中介層包括第二圖案化金屬層，所述第二圖案化金屬層具有第二金屬短柱，以延伸進入所述晶圓的所述劃線區域並且接觸所述第一金屬短柱。所述第一金屬短柱和所述第二金屬短柱在所述第一圖案化金屬層和所述第二圖案化金屬層之間形成穿過所述劃線區域的連續金屬連結。
100‧‧‧架構
101‧‧‧多重千兆位元收發器(MGT)
102‧‧‧可組態設定邏輯方塊(CLB)
103‧‧‧隨機存取記憶體方塊(BRAM)
104‧‧‧輸入/輸出方塊(IOB)
105‧‧‧組態及時脈邏輯(CONFIG/CLOCK)
106‧‧‧數位信號處理(DSP)方塊
107‧‧‧輸入/輸出方塊(I/O)
108‧‧‧可程式化邏輯
109‧‧‧垂直縱柱
110‧‧‧處理器方塊(PROC)
111‧‧‧互連元件(INT)
112‧‧‧可組態設定邏輯元件(CLE)
113‧‧‧BRAM邏輯元件(BRL)
114‧‧‧DSP邏輯元件(DSPL)
115‧‧‧輸入/輸出邏輯元件(IOL)
200‧‧‧堆疊式裸晶IC
202‧‧‧裸晶
203‧‧‧中介層
203-1‧‧‧中介層
203-2‧‧‧中介層
204‧‧‧微凸塊
205‧‧‧(正)表面電荷
206‧‧‧負電荷
207‧‧‧電位差
208‧‧‧直通基板穿孔(TSV)
211‧‧‧前側表面
300‧‧‧中介層晶圓
320‧‧‧探針襯墊
340‧‧‧陣列
400‧‧‧部分
401‧‧‧介電層
402‧‧‧阻隔層
411‧‧‧金屬層
412‧‧‧金屬層
413‧‧‧金屬層
414‧‧‧金屬層
415‧‧‧穿孔層
416‧‧‧穿孔層
417‧‧‧穿孔層
418‧‧‧電晶體
419‧‧‧基板
421‧‧‧p-n接面
422‧‧‧源極和汲極區域
431‧‧‧金屬層
500‧‧‧部分
510‧‧‧導電網路
511‧‧‧金屬層
520‧‧‧導電網路
521‧‧‧襯墊
522‧‧‧襯墊
551‧‧‧導電層
552‧‧‧導電層
553‧‧‧導電層
554‧‧‧導電穿孔層
555‧‧‧導電穿孔層
556‧‧‧穿孔層
557‧‧‧導電層
560‧‧‧基板
590‧‧‧已接地的探針
700‧‧‧中介層晶圓
702‧‧‧前側表面
704‧‧‧金屬短柱
704-1‧‧‧金屬短柱
704-1-1‧‧‧金屬短柱
704-2‧‧‧金屬短柱
704-2-1‧‧‧金屬短柱
706‧‧‧金屬連結
708-1‧‧‧探針襯墊
708-2‧‧‧探針襯墊
802-1‧‧‧區域
802-2‧‧‧區域
804‧‧‧劃線區域
905‧‧‧基板
910-1‧‧‧金屬層
910-2‧‧‧金屬層
圖1是簡化方塊圖，其描繪用於可程式化積體電路(IC)的範例性架構。
圖2-1至圖2-3是方塊圖，其描繪從晶圓級或晶片級製造的側視圖來看的用於形成堆疊式裸晶IC的範例性製程流程。
圖3是方塊圖，其例示範例性中介層晶圓的俯視圖。
圖4-1和圖4-2是方塊圖，其各者例示堆疊式裸晶IC的範例性部分的橫截面側視圖。
圖5-1和圖5-2是方塊圖，其各者例示中介層的範例性部分的橫截面側視圖。
圖6是流程圖，其例示建立堆疊式裸晶IC的範例性方法。
圖7是方塊圖，其例示另一個範例性中介層晶圓的俯視圖。
圖8-1至圖8-3是方塊圖，其例示用於在中介層晶圓中的相鄰中介層之間形成金屬連結的範例性技術。
圖9是在中介層晶圓的一部分的橫截面側視圖。
圖10是方塊圖，其例示探針襯墊的範例性實施的地形圖。
圖11是方塊圖，其例示探針襯墊的另一個範例性實施的地形圖。
圖12是流程圖，其例示建立具有全局晶圓網路的中介層晶圓的範例性方法。
圖13是流程圖，其例示建立堆疊式裸晶IC的另一個範例性方法。
雖然本說明書以新穎特徵的申請專利範圍限制做總結，但是相信本說明書中的各種特徵結合圖式的說明將更好地理解。本說明書中描述的製程、機器、製造和任何變化所提供的目的為例示。本說明書中所揭示的特定結構和功能細節不是要解釋成限制用，而只是做為申請專利範圍的基礎，並做為代表基礎，以教示熟知此項技術之人士以各種方式利用在實際上任何適當詳細結構中。進一步而言，在本說明書中所使用的詞語和片語並非是限制性的，而是提供對所描述的特徵可以理解的說明。
為簡單並清楚地說明，圖中所示的元件不必按比例繪製。例如，一些元件的尺寸相對於其它元件可能被誇大，為的是要清楚說明。進一步而言，應適當考慮的是，在圖式中的元件符號會重複以表示對應、相似或類似的特徵。
本說明書係關於積體電路(IC)，更特定而言係關於在組裝多裸晶IC期間，為了裸晶附接而從中介層移除靜電電荷。多裸晶IC為在單一封裝內形成二個或更多裸晶，且其協作地操作。一種類型的多裸晶積體電路被稱為堆疊式裸晶IC。典型上，堆疊式裸晶IC包括中介層晶圓(中介層)，且一個或更多其它裸晶會被附接或耦合至所述中介層晶圓。通常，所述中介層被實施為被動裸晶，以改善堆疊式裸晶IC的成本效益。被動裸晶是一種沒有任何主動裝置的裸晶，例如，沒有任何p-n接面或n-p接面。在本說明書中，「裸晶」一詞指的是「積體電路裸晶」。
中介層為被動裸晶，且可能沒有任何習知的靜電放電(ESD)保護。添加習知的ESD保護中介層可能會對於中介層的形成增加相當大的成本。在製造和組裝期間，中介層可能會在使用大量離子電荷的製程中曝光，例如像是電漿放電，以及來自處置時的ESD。因為中介層可以收集帶電粒子，所述中介層可能是放電源，而裸晶將附接到所述中介層。未封裝的裸晶可能沒有讓其所有的引腳受到保護及/或無法充分保護其抵抗一個或更多這些放電。因此，在組裝期間，所述裸晶可以因為中介層表面電荷的放電至裸晶而受損。
事實上，在堆疊式裸晶IC的組裝期間，以電性的觀點來看，在被放置成彼此機械和電性接觸之前，要被堆疊的裸晶會立即浮動。在以 此方式而彼此接觸之前，一個或二個裸晶上所聚集的靜電電荷必須被安全地放電，以避免損害裸晶以及隨後的堆疊式裸晶IC。
在一方面，其它裸晶可以附接於中介層上，而所述中介層可被形成以具有一個或更多探針襯墊，所述探針襯墊在此裸晶附接過程中係促進所述中介層的接地。在將任何其它裸晶附接至所述中介層之前，探針或探針針腳(以下統稱為「探針」)可以被接地，並且可被放置以與實施到中介層上的探針襯墊進行接觸。當沒有進一步裸晶要被附接到中介層作為裸晶附接製程的一部分時，可以移除已接地的探針而不接觸所述探針襯墊。
在另一方面，多個中介層中的一個或更多圖案化金屬層被連接在一起，而中介層仍然是晶圓的形式。例如，一個或更多圖案化金屬層，或晶圓的每一個中介層的一個或更多圖案化金屬層之部分可以使用金屬連結來互連，而所述金屬連結是被形成於晶圓的劃線區域內或穿過晶圓的劃線區域。以這種方式來連接圖案化金屬層便形成了全局晶圓網路。據此，並非把探針襯墊個別地放置在每一個中介層上，而是當探針襯墊與已接地的探針機械接觸時，形成探針襯墊，以允許在晶圓上的每一個中介層從所述探針襯墊的單一接觸之處接地。
在任一種情況下，所述中介層是使用探針襯墊來接地，以將任何聚集的靜電電荷安全地放電。當裸晶被置於與所述中介層接觸以組裝所述堆疊式裸晶IC時，因為所述探針襯墊被放置以與所述已接地的探針接觸的關係，無論裸晶及/或堆疊式裸晶IC從ESD造成損害的可能性會顯著地降低。
本說明書中所描述的方法，系統和相關結構的形成的設備係 在多裸晶IC的組裝期間促進聚集的靜電電荷得以安全地放電。所述結構可以實施在裸晶內，所述裸晶會被組裝進入堆疊式裸晶IC及/或裸晶的晶圓內，而所述結構將被使用在堆疊式裸晶IC的組裝。進一步而言，會描述關於堆疊式裸晶IC的方法，系統和裝置，其中一個或更多待組裝的裸晶及/或所述裸晶的晶圓會併入此著名的結構。
有了上述一般理解之後，將在以下大致地描述中介層及形成中介層的各式各樣特徵。此外，可程式化IC的詳細說明如下。雖然本說明書中所揭示的發明配置的各方面可以利用可程式化IC，但是應當理解的是，並其它類型的IC可從本說明書中所描述的一個或更多技術獲得利益。
可程式化IC是一種眾所皆知類型的積體電路，可加以程式化以執行特定的邏輯功能。現有一種可程式化IC，即現場可程式化閘器陣列(FPGA)，典型上包含多個可程式化砌塊的陣列。這些可程式化砌塊可例如包含輸入/輸出方塊(IOB)、可組態設定邏輯方塊(CLB)、專屬隨機存取記憶體方塊(BRAM)、乘法器、數位信號處理方塊(DSP)、處理器、時脈管理器、延遲鎖定迴路(DLL)…等。
每一個可程式化砌塊典型上包含可程式化互連及可程式化邏輯兩者。典型上，可程式化互連包含大量具有不同長度的互連線路，而藉由可程式化互連點(PIP)彼此連接。可程式化邏輯則利用各式可程式化構件，包含像是功能產生器、暫存器、算術邏輯…等，以實施使用者設計的邏輯。
典型上，可藉由將定義如何組態設定所述可程式化構件的組態資料串流載入至內部的組態記憶體胞格裡來對所述可程式化互連和可程 式化邏輯進行程式化。組態資料可為自記憶體所讀取(例如，來自外部PROM)，或是藉由外部裝置以寫入至FPGA內。接著，所述個別記憶體胞格的共集狀態可決定FPGA的功能。
另一種類型的可程式化IC為「複雜可程式化邏輯裝置」或稱為CPLD。CPLD包含兩個或更多彼此連接的「功能方塊」並且藉由互連開關矩陣輸入/輸出(I/O)資源。CPLD的每一個功能方塊包含二階式AND/OR結構，即類似於在「可程式化邏輯陣列(PLA)」與「可程式化陣列邏輯(PAL)」裝置中所使用者。在CPLD裡，組態資料典型上是儲存在非揮發性記憶體裡的晶片上。在一些CPLD裡，是將組態資料儲存在非揮發性記憶體裡的晶片上，然後下載至揮發性記憶體以作為初始組態(程式化)序列的一部分。
對於所有這些可程式化IC來說，裝置的功能性是由為此目的而提供給裝置的資料位元所控制。這些資料位元可儲存在揮發性記憶體內(例如，像是在FPGA及一些CPLD裡的靜態記憶體胞格)、在非揮發性記憶體內(例如，像是在一些CPLD裡的快閃記憶體)，或是在任何其它類型的記憶體胞格中。
其它的可程式化IC則可為藉由施加像是金屬層的處理層以程式化地互連裝置上的各種構件所程式化。這些可程式化IC稱為遮罩可程式化裝置。亦可按照其它像是利用熔絲或反熔絲技術的方式來實施可程式化IC。「可程式化IC」一詞包含這些範例性裝置，然不限於此。
「可程式化IC」一詞可進一步涵蓋僅部分地可程式化的裝置。例如，有一種可程式化IC是包含硬編碼電晶體邏輯以及可程式化互連 硬編碼電晶體邏輯之可程式化開關製物的組合。另一種的可程式化IC是一個特殊應用積體電路(ASIC)，其包括至少一些可程式化互連及/或可程式化邏輯部分。
圖1是方塊圖，其描繪用於IC的範例性架構100。在一方面，架構100被實施在可程式化IC的FPGA類型。進的FPGA可在陣列裡包含許多不同類型的可程式化邏輯方塊。如圖所示，架構100包括多個不同類型的可程式化電路，例如，邏輯，陣列中的方塊。例如，架構100包含眾多不同的可程式化砌塊，包含多重千兆位元收發器(MGT)101、可組態設定邏輯方塊(CLB)102、隨機存取記憶體方塊(BRAM)103、輸入/輸出方塊(IOB)104、組態及時脈邏輯(CONFIG/CLOCKS)105、數位信號處理(DSP)方塊106、特殊化輸入/輸出方塊(I/O)107(例如，組態連接埠和時脈連接埠)，以及其它的可程式化邏輯108，像是數位時脈衝管理器、類比至數位轉換器、系統監視邏輯…等。架構100亦可包含專屬處理器方塊(PROC)110。
在架構100內，每一個可程式化砌塊可包含可程式化互連元件(INT)111，其具有可供往返於每一個鄰近砌塊內之相對應可程式化互連元件111的標準化連接。因此，這些可程式化互連元件111可一同地實施用於架構100的可程式化互連結構。每一個可程式化互連元件(INT)111亦包含可供往返於位在相同砌塊內之可程式化邏輯元件的連接，即如由圖1上方處的範例所顯示者。
例如，CLB 102可包含可組態設定邏輯元件(CLE)112，其可經程式設定以實施使用者邏輯，以及單一可程式化互連元件(INT)111。 除一個或更多可程式化互連元件111以外，BRAM 103可包含BRAM邏輯元件(BRL)113。典型上，併入在砌塊內之互連元件111的數量是根據砌塊的高度而定。在如圖所示，BRAM砌塊具有與五個CLB相同的高度，然亦可使用其它數量(例如，四個)。除適當數量的可程式化互連元件111之外，DSP砌塊106可包含DSP邏輯元件(DSPL)114。除可程式化互連元件111的一個實例之外，IOB 104可包含例如兩個輸入/輸出邏輯元件(IOL)115的實例。即如熟習本項技藝之人士將能顯知者，經連接至例如I/O邏輯元件115的實際I/O平板典型上是不會侷限在輸入/輸出邏輯元件115的區域內。
如圖1所示的範例中，靠近裸晶中央處的水平區域，例如形成的區域105、107、以及108，是用於組態、時脈和其它的控制邏輯。從此水平區域延伸的垂直縱柱109是用以分配時脈及組態信號橫跨於IC的寬度。
運用架構100的一些IC包含額外邏輯方塊，其打亂組成IC大部分之習知性縱柱結構。這些額外邏輯方塊可以是可程式化方塊及/或專屬邏輯，像是邏輯。例如，像是PROC 110的處理器方塊跨展多個CLB及BRAM縱柱。
圖1僅欲例示範例性架構，其可以被用於實施包括可程式化電路的IC。例如，在圖1上方處所包含的橫列內之邏輯方塊的數量、所述橫列的相對寬度、所述橫列的數量和次序、所述橫列內所包含之邏輯方塊的類型、所述邏輯方塊的相對大小以及互連/邏輯實施方式純粹皆為範例性。例如，在實際的FPGA中，每當出現有CLB時，典型上會包含一個以上的鄰近CLB橫列以有效率地促進使用者邏輯及/或電路設計的實施。進一步而言，鄰近CLB橫列的數量可隨FPGA的整體大小而改變。
儘管接下來的描述係參照FPGA及/或其它晶片上系統而作為被實施在堆疊式裸晶IC結構中，應當理解的是，本說明書中所揭示的本發明配置不希望被如此限制。而是，下面的描述可被應用於具有裸晶的任何堆疊式裸晶IC結構，例如，具有一個或更多其它裸晶堆疊在其上的中介層。
圖2-1至圖2-3是方塊圖，其描繪從晶圓級或晶片級製造的側視圖來看的用於形成堆疊式裸晶IC 200的範例性製程流程。同時參考圖2-1至圖2-3，電荷，例如一般描繪為正電荷205和負電荷206，可以集中於中介層203的前側表面211。中介層203包括一個或更多探針襯墊320。
如本說明書中所使用的，「探針襯墊」是指任何積體電路結構，其被配置為與探針接觸。在此方面，探針襯墊的尺寸足夠大，使得探針可以與IC結構進行機械接觸，並且因此作為電性接觸。因此，探針襯墊可以使用任何各種已知的IC結構，複數個彼此接近的IC結構，如本說明書中進一步詳細描述。
中介層203具有頂部表面或前側表面211，而一個或更多裸晶202可以被耦合至前側表面211，例如像是藉由微凸塊204。裸晶202可以包括一個或更多的FPGA裸晶、電源供應裸晶、記憶體裸晶、光學介面裸晶、圖形處理器裸晶，及/或任何其它類型的裸晶。一個或更多這樣的裸晶202可能受到從中介層203表面電荷放電的損壞，如在下面額外的細節描述。連接到中介層203之前，一個或更多裸晶202可能已被測試，亦即可能是「已知的良好裸晶」。因此，已知的良好裸晶的損害可能與裸晶附接操作有關連。
中介層203可仍是中介層晶圓的一部分，如在下面的額外的細節描述。換句話說，在中介層晶圓在這個時候可能或不可能被進行切割。通常此被稱為晶圓上晶片(Chip-on-Wafer)流程或CoW流程。可選擇地，中介層203在這個時刻可能已經從中介層晶圓切割下了，且接著已經有一個或更多裸晶連接到中介層203。通常此被稱為晶片上晶片(Chip-on-Chip)流程或CoC流程。在任一流程時，底下填料可被注入於裸晶之間，模製化合物可被用於有效地將裸晶202綁定在一起。但是，為清楚起見且沒有限制，這些底下填料以及模製化合物在此並未描繪出。進一步，為清楚起見且沒有限制，應假設使用CoW流程，儘管無論是CoW流程或CoC流程都可以使用。
中介層203可包括基板。為清楚起見且沒有限制，也可以使用矽基板。然而，在其它情況下，可以使用另一種類型的材料或材料的組合作為半導體基板。更進一步，在另一些情況下，介電質基板，例如像是氧化矽或其它介電質基板，可用於中介層203。導電層，例如水平金屬層及/或垂直穿孔層，可藉由層間介電層(inter-dielectric layer，ILD)彼此絕緣。不論介電質或半導體基板被用於中介層203，基板可能受到電性浮動本體效應。下面的描述也適用於其中有一個或二個的介電質或半導體基片被用於中介層203的情形。
部分的微凸塊204可被用於互連，以作為將一個或更多裸晶202導電。這些互連可包括一個或更多接地匯流排或網路以及一個或更多電源匯流排或網路。為清楚起見且沒有限制，下面會以額外的細節來描述單一接地網路以及單一電壓供應網路。然而，多個電源網路及/或多個接地網 路可被包含在中介層203。
參考圖2-2，當初始裸晶202經由微凸塊204耦合到中介層203時，初始裸晶202可能遭受到來自正表面電荷205的大量正電荷。換句話說，此初始裸晶202可碰上表面電荷205的整體。對於，為清楚起見以舉例的方式且沒有限制，初始裸晶202可具有負電荷206，當正表面電荷205與負電荷206結合時，可以導致電位差207。此電位差207可能造成ESD或其它放電進入此初始裸晶202。此放電可以使得裸晶202的一個或更多裝置無法操作，及/或可能顯著地損害一個或更多裝置，使得所述裝置無法適當地運作或是不可靠的。
應瞭解的是，如果做表面電荷是負電荷且裸晶202有正電荷，那麼電位差207將是相反極性。更特定而言，此ESD或其它放電將在從裸晶202的方向上進行。這樣的放電是更可能對中介層203產生負面影響而非裸晶202。以下的描述適用於任一方向或雙向的放電。然而，為清楚起見且沒有限制，裸晶202的保護大致上會在下面描述。一個或更多裸晶202可以經由微凸塊204耦合到中介層203。然而，一般來說，第一的一個或二個經耦合裸晶202將承受任何ESD事件的衝擊。
在製造堆疊式裸晶IC 200期間，有時也稱為堆疊矽互連技術(Stacked Silicon Interconnect Technology，SSIT)，中介層或中介層晶圓可被暴露於帶電粒子。這些帶電粒子可以是帶正電及/或帶負電。此電荷可能來自數種可能來源之任一種，其包括但不限制於暴露於電漿增強式化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)，暴露於電漿蝕刻(乾蝕刻)的電漿，及/或來自處置的靜電放電，最重要的是暴露於帶電 粒子。
電荷205及/或電荷206可能導致在前側表面211與源極-汲極接面之間的電位差207，或是通常在電晶體的p-n或n-p接面與在一個或更多裸晶202所形成的其它裝置之間的電位差207。「p-n」一詞是可互換使用來指p-n接面和n-p接面兩者，除非另有特別指出。
為了討論的目的，假設中介層203是「被動」中介層。在一個習知裸晶中，這些電晶體可藉由電漿天線規則而保護免於受到電漿損壞，電漿天線規則會限制金屬的面積比率和閘極尺寸。進一步而言，習知的裸晶可具有ESD保護電路。在堆疊式裸晶IC使用被動中介層以降低製造成本的情況下，所述中介層僅包括被動構件。
例如，被動中介層可僅具有微凸塊、金屬互連、TSV、底下凸塊金屬化層(UBM)、和C4球。這些被動構件可能具有較大的寬度，長度及/或高度，以減少電阻-電容(RC)延遲。進一步而言，中介層的高密度金屬佈局可使得高天線比(antenna ratio)為一個顯著的風險。因此，如果電荷205及/或電荷206被給予一個導電路徑到裸晶202的P-N接面的話，此電荷可能會造成顯著的損害，從而造成裸晶202內的裝置過早失效或無法操作。在裸晶附接製程期間中，此導電路徑會呈現，此時一個或更多這些裸晶202會被耦合到中介層203。
圖3是方塊圖，其例示範例性中介層晶圓300的俯視圖。中介層晶圓300可以包括複數個中介層203。中介層晶圓300的前側表面211如圖式所描繪。即使背側表面可能有電荷聚集，在中介層晶圓300上的前側表面211電荷聚集更相關於附接過程。
中介層203具有多個導體的陣列340，用以將一個或更多裸晶202耦合到中介層203以便提供給堆疊式裸晶IC，即堆疊式裸晶IC 200。因此，中介層晶圓300的每一個中介層203可以使此陣列340僅通過圖中所描繪的二個中介層203。進一步而言，中介層晶圓300的每一個中介層203可以具有一個或更多探針襯墊320。探針襯墊320可耦合至一個或更多導電網路，下面會以此中介層203的額外細節做描述。
在這個範例中，探針襯墊320位於此複數個導體的陣列340的周圍。更特定而言，四個探針襯墊320分別位於中介層203的前側表面211的四個遠端角落，然而，在另一個實例中，探針襯墊可以位於中介層203的前側表面211的這些位置及/或一個或更多其它位置。進一步而言，此複數個導體可能包括微凸塊204，如在圖3的剖面放大側視圖的中介層晶圓300的中介層203中可更容易看到。探針襯墊320和微凸塊340的陣列340兩者可以位於中介層203的前側表面211。
圖4-1和圖4-2是方塊圖，其各者例示堆疊式裸晶IC的範例性部分的橫截面側視圖。圖4-1是堆疊式裸晶IC的範例性部分400。例如，部分400可以參考如圖2-2或圖2-3所示及描述的堆疊式裸晶IC 200的一部分。
在圖4-1中，中介層203的直通基板穿孔(TSV)208可以用銅來形成且具有一個或更多阻障層402和介電層401，並且可被耦合到此中介層的金屬層431。在圖4-1所描繪的範例中，TSV 208並不完全延伸穿過中介層203。金屬層431可穿過微凸塊204而被耦合到積體電路裸晶202的金屬層411。
金屬層411可被耦合至一個或更多其它金屬層，例如像是金屬層412和金屬層413，並分別穿過一個或更多金屬穿孔層，例如穿孔層415和穿孔層416。另一個穿孔層，例如穿孔層417，可以用於將金屬層413耦合至金屬層414。金屬層414可被耦合到電晶體418的閘極堆疊、源極、汲極、及/或本體區域。裸晶202的基板419可以具有多個形成於其內的p-n接面421，包括源極和汲極區域422。
電荷可能聚集於中介層203的前側表面211。因此，在一個或更多裸晶202穿過微凸塊204附接到中介層203或者中介層300的裸晶附接過程期間，如果中介層203未接地的話，裸晶202及/或中介層203可能受到損害。
圖4-2說明堆疊式裸晶IC的一部分400的替代性範例性實施方式。圖4-2的一部分400，如圖4-1的情況，可以參考如圖2-2或2-3所圖示及描述的堆疊式裸晶IC 200的一部分。圖4-2是實質上類似於圖4-1，並且因此，類似的元件符號的描述大致上不再重複。然而，圖4-2不同於圖4-1的是，TSV 208完全或整個延伸穿過中介層203。因此，一個或更多阻障層402和介電層401也完全延伸穿過中介層203。
圖5-1和圖5-2是方塊圖，其例示中介層的範例性部分的橫截面側視圖。圖5-1是中介層的範例性部分500。例如，圖5-1的一部分500可以表示中介層203的一部分，其可以是如參考圖3描述的中介層晶圓300的一部分。
中介層203包括基板560，其可以是如前所述的半導體基板或介電基板。多個TSV 208可以形成於基板560中，如前所述。在圖5-1描 繪的範例中，TSV 208不完全延伸穿過基板560。中介層203可以包括多個導電層。在本實例中，導電層551被耦合到TSV 208。導電層551可以是金屬層且可耦合至一個或更多其它的導電層552和導電層553，例如，其可以是金屬層，分別穿過一個或更多導電層554和導電層555。穿孔層554和穿孔層555可以是金屬穿孔層。例如，金屬層551和金屬層552以及穿孔層554和穿孔層555都可以是銅為基礎的導電層。另外，穿孔層556可以將導電層553耦合至導電層557。導電層557可被耦合至前側表面211的探針襯墊320。探針襯墊320可以用金屬層511來形成，所述金屬層511是用於形成微凸塊204的襯墊521及/或形成其它襯墊。導電層557和穿孔層556，以及襯墊320、襯墊521、和襯墊522可以全部是金屬為基礎的疊層，例如像是鋁層。
在一方面，襯墊320大於微凸塊204和用於其之襯墊521。探針襯墊320相較於其它習知探針襯墊可以具有更大的尺寸或相同的尺寸。依照上面所述，在將裸晶202附接到中介層203之前，已接地的探針或探針針腳(已接地的探針)590可以被放置以與對應探針襯墊320進行接觸，以提供參考接地。已接地的探針590不是中介層203的一部分，但可被放置以與中介層203的探針襯墊320進行機械接觸，並隨後將與中介層203的探針襯墊320的此機械接觸中移除。
在可替代的配置中，一個或更多微凸塊204可以和探針襯墊具有同樣功能。在那樣的情況下，在將裸晶202附接到中介層203之前，已接地的探針590可以被放置以與對應的微凸塊204或複數個微凸塊204進行接觸，以形成探針襯墊而提供一個參考接地。
因為中介層203可能會電浮動，在附接過程之前或作為附接過程之部分，適當地將中介層203接地可以保護一個或更多裸晶202。如前所述，在前側表面211的電荷聚集可能對裸晶202造成損害，例如電遷移，並且如之前所描述，在將此裸晶202附接到中介層203之前，藉由將一個或更多已接地的探針590觸碰對應的探針襯墊320或其它探針襯墊，這種電荷聚集可以實質上消散。
另外參考圖2-1至圖2-3、圖3和圖4，中介層203或中介層晶圓300可具有表面電荷205及/或表面電荷206。在此附接過程中，可以有導電路徑或放電路徑到一個或更多裸晶202的一個或更多p-n接面。再次說明，此放電路徑可能導致裸晶202的過早失效或無法操作裸晶202的一個或更多裝置。在某些情況下電荷聚集可能非常高，以致於分別因為熱「燒毀」和電遷移的結果而使電晶體遭受源極-汲極貫通和/或矽化物損失。然而，藉由使用一個或更多探針襯墊320或其它如上所描述的探針襯墊的配置進行接地，可避免或至少實質上減緩了此損害，以增加產量及/或可靠性。
為了提高探針襯墊320的使用，一個或更多探針襯墊可以耦合到中介層203上及/或在中介層203中的一個或更多最大導電網路。例如，導電網路510及/或導電網路520可以是一接地網路，即Vss的網路。中介層203可以具有一個或更多此接地網路，並且因此可使用相對應的一個或更多探針襯墊320。更進一步而言，例如，一個或更多的導電網路510及/或導電網路520可以是電壓供應網路。中介層203可以具有一個或更多電壓供應網路，並且因此可使用相對應的一個或更多探針襯墊320。為清楚起見以舉例的方式且沒有限制，應假設導電網路510是接地網路，並且導電網 路520是電壓供應網路。
還可能有許多接地連接，即多個微凸塊204的陣列340，會被耦合到接地網路510。可能有許多電壓供應連接，即多個微凸塊204的陣列340，會被耦合至電壓供應網路520。有效地，這意味著，藉由至少將單一探針襯墊320耦合到中介層203的相當大的導電網路，例如像是接地網路510，中介層203的表面211的相當大部分會被接地，其係藉由將已接地的探針590碰觸此單一已接地的探針襯墊。可選擇地，為了進一步保護，而可能不是使用接地網路510，藉由至少將單一探針襯墊320耦合到中介層203的相當大的導電網路，例如像是電壓供應網路520，中介層203的表面211的相當大部分會被接地，其係藉由將已接地的探針590碰觸此單一探針襯墊。一般來說，最大導電網路會覆蓋相對於表面211的大面積，且最大導電網路可被耦合到探針襯墊320，用以提供中介層203的參考接地給裸晶附接或是用於待附接的裸晶。中介層203可具有前側表面211，所述前側表面211基本上大於耦合到其的任何裸晶202的任何面積。因此，藉由具有廣泛分布的網路以提供一個參考接地，由於表面電荷放電到此中介層203的大表面積的關係而造成顯著損壞的可能性會顯著降低。雖然可能仍有些許的小表面電荷殘餘，但裸晶202可能具有ESD裝置，其夠強健以抵抗此種小表面電荷。
陣列340的密度是相當大的，且微凸塊204是小的且是軟的。因此，可能需要專門儀器來將個別的微凸塊204或複數個此種微凸塊204與專門探針針腳接觸，以完成任務。使用較大的探針襯墊320可避免此專門儀器的需求和成本。因而，可以使用虛擬探針襯墊320，此探針襯墊320 在其組裝之後不是用於將堆疊式裸晶IC 200接地。然而，「真正的」探針襯墊320同樣可被使用，亦即堆疊式裸晶IC 200的探針襯墊，其在此堆疊式裸晶IC完全組裝之後是用於接地。
圖5-2是中介層的範例性部分500。圖5-2的一部分500，如同圖5-1，可以表示中介層203的一部分，可參考圖3描述的中介層晶圓300的一部分。圖5-2實質上類似於圖5-1，並且因此，類似的元件符號的描述大致上不再重複。然而，不同於圖5-1的是，圖5-2中所示的TSV 208完全延伸，或者整個穿過基板560。據此，一個或更多阻障層402和介電層401也會完全延伸穿過基板560。
圖6是流程圖，其例示建立堆疊式裸晶IC的範例性方法600。例如，方法600可以被用來建立參考圖2-2或圖2-3所說明的堆疊式裸晶IC。
在方塊601，方法600藉由獲得初始中介層晶圓300開始。假設中介層晶圓300已經通過了晶圓針測(wafer sort)，其中中介層晶圓300的所有中介層203已經過了測試。沒有通過此晶圓針測的任何中介層203可以被辨識出，以免使用此中介層進行附接。在方塊602，中介層晶圓300的中介層203被接地。例如，至少有一個已接地的探針590被放置以與中介層203的至少一個對應的探針襯墊320進行機械接觸。這種機械探測可以用已接地的探針590接觸專用探針襯墊320而自動地由機器執行，並且這種機械探測可將具有專用探針襯墊320的中介層203處移除或消散靜電電荷。如前所述，此為中介層203的前側表面211提供了參考接地。
在方塊603，裸晶202，例如像是已知為良好的裸晶，在方 塊602會被耦合到接地的中介層。因此，如參考方塊602所描繪，當中介層203透過至少一個已接地的探針而接地時，此裸晶202的耦合會執行。
在方塊604，可以確定是否有另一個裸晶202將被耦合到在方塊602接地的中介層203。如果在方塊604確定有另一個裸晶202要被耦合到中介層，那麼在方塊604可獲得另一個裸晶202以用於在方塊603進行耦合。此其它裸晶202可以附接至中介層203同時保持其接地狀態，以提供給堆疊式裸晶200。然而，如果在方塊604確定沒有另一個裸晶202要被連接到此中介層，那麼在方塊605，用於對方塊602的中介層進行接地的一個或一個更已接地的探針590可以從與一個或更多對應的探針襯墊320機械接觸移除。
在方塊606，可以確定是否在方塊601獲得另一個中介層晶圓300的中介層203，以為了形成另一個堆疊式裸晶IC 200。在方塊606，此其它中介層203可以藉由來自中介層晶圓300的晶圓針測的測試資訊來確定。在方塊606，如果確定有此中介層晶圓300的另一個中介層203在處理，那麼在方塊606，此其它的中介層203會在方塊602接地。據此，在方塊602，用以執行晶圓附接的機器可將一個或更多已接地的探針590從一個中介層移動到相同的中介層晶圓的另一個中介層以便讓其接地。然而，在方塊606，如果確定此中介層晶圓300的沒有其它的中介層203在處理，那麼在方塊606，機器可卸載先前用於形成的堆疊式裸晶IC 200的已處理晶圓，並且在方塊601載入另一個中介層晶圓300用於形成堆疊式裸晶IC 200，如先前所述。
用中介層203實施的堆疊式裸晶IC 200可以將其分割以提供 分離的堆疊式裸晶IC。方法600是針對晶圓上晶片(Chip-on-Wafer)處理流程描述。然而，不是在方塊601載入中介層晶圓，而是針對方法600而載入個別的中介層203以進行晶圓上晶片處理流程。因此，在方塊606會確定是否有另一個中介層203在處理，並且如果沒有的話，那麼方法600可以結束。
圖7是方塊圖，其例示另一個範例性中介層晶圓700的俯視圖。中介層晶圓700包括複數個中介層203。中介層晶圓700的前側表面702被描繪在圖7中。
為了說明的目的，每一個中介層203被顯示為具有實施在其中的圖案化金屬層。在每一個中介層晶圓700中介層203中所例示的圖案化金屬層在每一個中介層203完全形成時，可以實施在一個或更多其它處理層的下方，且因此無法圖示出圖7例示中介層203的圖案化金屬層，以更好地例示複數個不同的中介層203的一個或更多圖案化金屬層是如何在中介層晶圓700上被互連的。例如，所例示的圖案化金屬層可以用圖5的金屬層551來形成，且具有以上一個或更多其它層形成於上方。為了說明的目的，圖7假設此額外層是透明的，以更好說明在本說明書中所揭示的各個方面。
如圖所示，每一個中介層203的圖案化金屬層被連接到一個或更多金屬短柱704。在一方面，金屬短柱704被形成作為在每一個中介層203所例示的圖案化金屬層的一部分。如圖所描繪，金屬短柱704延伸超過中介層203的周圍進入中介層晶圓700的劃線區域。每一個中介層203可以包括具有一個或更多金屬短柱704的圖案化金屬層，當上述金屬短柱704與相鄰的中介層203的金屬短柱704對準時，不管是左邊，右邊，上面，或下面，如圖7所示，會形成位於中介層晶圓700的劃線區域的金屬連結706。
藉由針對相鄰中介層203間建立金屬短柱704，通過晶圓700的劃線區域的金屬連結706會被建立，因而連接中介層晶圓700中介層203中的一個或更多圖案化金屬層。在一方面中，連接中介層晶圓700的中介層203的金屬層會形成「全局晶圓網路」。如本說明書內所使用，「全局晶圓網路」一詞指的是相同中介層晶圓內的二個或更多中介層的一個或更多圖案化金屬層所形成的網路，其中每一個中介層的圖案化金屬層在電性上和物理上耦合是藉由實施一個或更多金屬連結中介層晶圓通過所述中介層晶圓的劃線區域。在一方面，全局晶圓網路是一種包括相同晶圓的每一個中介層的一個或更多圖案化金屬層的網路。
在一種配置中，中介層203的圖案化金屬層被連接以形成全局晶圓網路，且中介層203的圖案化金屬層是中介層203中及/或其上的最大導電網路。例如，每一個中介層203的圖案化金屬層會被連接，且可以是每一個個別中介層203的接地(Vss)網路中的一部分。然而，在中介層晶圓700中的接地網路的連接並非意圖作為限制。中介層203的其它網路，像是電壓供應(Vcc)網路，可以彼此連接以形成全局晶圓網路。
中介層晶圓700進一步包括一個或更多探針襯墊708。在一方面，探針襯墊708，亦即708-1，會被耦合到金屬短柱704。在另一方面，探針襯墊708-2會被耦合到金屬連結，例如金屬連結706。然而，在任一情況下，探針襯墊708是在中介層晶圓700的劃線區域內實施。在另一方面，雖然探針襯墊708可被實施作為從金屬短柱704及/或金屬連結706單獨形成的金屬或其它導電材料的一部分，但是探針襯墊708可被形成作為金屬短柱704及/或金屬連結706的整體或連續的一部分。
藉由將探針襯墊708耦合到橫跨於每一個中介層203的相當大的導電網路，例如接地網路，中介層晶圓700的表面702的相當大部分被包括在全局晶圓網路內，並且藉由將已接地的探針碰觸探測襯墊708-1及/或探針襯墊708-2而得以接地。可選擇地，為進一步的保護，而可能不使用接地網路，來自每一個中介層203的金屬層會被連接以形成全局晶圓網路，且所述金屬層是電壓供應網路的一部分。如上所述，最大的導電網路覆蓋每一個中介層203的大面積，且所述導電網路可耦合到探針襯墊708，用以提供參考接地給中介層晶圓700和包括有金屬層的每一個中介層203，以作為全局晶圓網路的一部分。參考接地進一步提供給將被附接到任何中介層203的裸晶。藉著具有全局晶圓網路以提供參考接地，由於表面電荷放電而造成顯著損壞的可能性會顯著降低。由於表面電荷放電顯著損壞的可能性顯著降低。再次，可能仍有些許的小表面電荷殘餘，但裸晶202可能具有ESD裝置，其夠強健以抵抗此種小表面電荷。
因為探針襯墊708沒有在任何中介層203上實施，中介層晶圓700的每一個中介層203的整個連接過程中，已接地的探針可以與探針襯墊708(例如，探針襯墊708-1或708-2)保持接觸。因此，一個或更多裸晶202可被附接到中介層晶圓700的每一個中介層203，而不必將已接地的探針從探針襯墊708提高及/或將中介層203從已接地的探針重新定位到中介層晶圓700的另一個中介層203，如參考圖3和圖6所描述。這樣的情況下，因為全局晶圓網路僅需要與已接地的探針進行單一點的接觸，為的是要將中介層晶圓700的每一個中介層203予以接地。
圖8-1、圖8-2和8-3，共同來看，例示用於在中介層晶圓的 相鄰中介層之間形成金屬連結的範例性技術。圖8-1是在圖7中的中介層晶圓700的一部分的地形圖。區域802-1是以虛點例示且包圍中介層203-1，在區域802-1代表通過標線片而暴露的中介層晶圓700的面積或部分，以在中介層203-1的形成過程中建立一個圖案化層。在本實例中，使用標線片在區域802-1中所建立的圖案是對應於包括任何必要的金屬短柱704-1的圖案化金屬層，以作為中介層203-1的圖案化金屬層的一部分。為清楚以及說明起見，在中介層203-1的周圍內所形成的實際圖案並未圖示出。如圖所示，金屬短柱704-1延伸超過中介層203-1的周圍並且進入中介層晶圓700的劃線區域804一直到區域802-1的邊境。中介層晶圓700的劃線區域804代表中介層晶圓700在中介層203的周圍外部的任何部分。在圖8-1的範例中，劃線區域804以交叉線例示。
如圖所示，中介層203-1被調整成尺寸比區域802-1小，並因此實施所述圖案化金屬層。如圖所示，此有利於建立一個或更多金屬短柱704-1在一個或更多或中介層203-1的所有側邊上。金屬短柱704-1被形成作為圖案化金屬層的一部分，但會延伸超過中介層203-1進入劃線區域804。一旦使用標線片來暴露區域802-1，步進器會向上、向下、向左、或向右移動所述標線片到中介層晶圓700的新位置，以對應下一個或不同的中介層203。
圖8-2是在圖7中的中介層晶圓700的一部分的地形圖。區域802-2是以虛點例示且包圍中介層203-2，在區域802-2代表通過標線片而暴露的中介層晶圓700的面積或部分，以在中介層203-2的形成過程中建立一個圖案化層。在本實例中，使用標線片在區域802-2中所建立的圖案也對 應於包括任何必要的金屬短柱704-2的圖案化金屬層，其耦合到中介層203-2內的圖案化金屬層的一部分。更特定而言，在中介層203-1形成的相同圖案化金屬層也會在中介層203-2中形成。金屬短柱704-2會被形成作為圖案化金屬層的一部分，所述圖案化金屬層是針對中介層203-2而建立的。如圖所示，金屬短柱704-2延伸超過中介層203-2的周圍並且進入中介層晶圓700的劃線區域804一直到區域802-2的邊境。在圖8-2的範例中，劃線區域804再次以陰影例示。
如圖所示，中介層203-2被調整成尺寸比區域802-2小，並因此實施所述圖案化金屬層。如圖所示，此有利於建立一個或更多金屬短柱704-2在一個或更多或中介層203-2的所有側邊上。一旦使用標線片來暴露區域802-2，步進器會向上、向下、向左、或向右移動所述標線片到新位置，以對應中介層晶圓700上的不同中介層。此過程會繼續，直到晶圓700的每一個中介層以被暴露以建立圖案化金屬層。如圖所示，鄰近中介層203間的金屬短柱704彼此對準，以形成二個鄰近中介層之間的金屬連結706。
參考圖8-2，例如，中介層203-1的金屬704-1-1與中介層203-2的金屬短柱704-2-1對齊並且彼此接觸，以形成金屬連結706。在圖8-2所示的範例，金屬短柱704-1-1和金屬短柱704-2-1可以被形成，使得其每一者延伸進入劃線區域804並且彼此鄰接或接觸。如此的話，金屬短柱704-1-1和金屬短柱704-2-1金屬短柱不重疊。金屬短柱704-1-1和金屬短柱704-2-1不重疊，是因為區域802-1和區域802-2不會因為步進器的移動而重疊。標線片可以步進移動，用以針對中介層203-1和中介層203-2上方和下方的其它中介層建立進一步的金屬層，使得上方和下方的中介層的金屬短柱與中 介層203-1和中介層203-2的金屬短柱鄰接並彼此接觸，藉此形成全局晶圓網路。金屬短柱704-1-1和金屬短柱704-2-1在中介層203-1和中介層203-2之間的圖案化金屬層形成連續金屬連結，並穿過劃線區域804。
如一個範例，考慮以下的情況，其中用於中介層晶圓700的標線片或掃描窗口是26×33毫米。每一個中介層203的尺寸調整成更小，例如，20×20毫米。標線片可以用20.1 X 20.1毫米的增量來步進移動。此移動在相鄰中介層之間提供0.1mm的劃線區域。金屬短柱704可以為大約60-70微米長。金屬短柱704的寬度相較於每一個中介層203內的金屬線的寬度可以是相當厚的。例如，取決於所使用的設計規則和製造技術，金屬短柱704的寬度可以是大約從1至10微米。熟習該項技術之人士將理解，所描述的雙重曝光技術可以很容易地被執行，特別是因為在劃線區域804的金屬短柱704和金屬連結706並非精細的金屬線。
圖8-3是在圖7中的中介層晶圓700的一部分的地形圖。圖8-3類似圖8-2，除了區域802-1和區域802-2不彼此鄰接之外。而是，區域802-1和區域802-2彼此重疊。移動標線片時，步進器用一個與先前曝光區域重疊的預定量來定位標線片。因此，金屬短柱704-1-1和金屬短柱704-2-1沿著y軸垂直對齊，但是沿著x軸彼此重疊。在中介層晶圓700中不同於中介層203-1和中介層203-2的橫列的中介層上方及/或下方實施圖案化金屬層(未例示)時，可以執行類似的重疊方式。因此，在不同橫列的二個相鄰中介層所具有的金屬短柱在x軸會對齊而相對於y軸則是部分地重疊。
圖9是在中介層晶圓的一部分的橫截面側視圖。更特定而言，圖9是在圖8-3所例示沿著線9-9切下的中介層晶圓700的一部分的橫 截面側視圖。如圖所示，晶圓700的一部分包括基底905。基底905可以實質上參考像是圖5的中介層(和中介層晶圓)描述的方式來實施。
圖9例示中介層203-1的圖案化金屬層910-1、金屬連結706、以及中介層203-2的圖案化金屬層910-2在整個中介層晶圓700可以用連續金屬層910來形成。以另一個實例，金屬層910-2與圖5的金屬層551可以是相似或相同的。在中介層203-1內，圖案化金屬層910-1可以藉由垂直導體，例如，通孔，予以連接至相同網路的一部分的一個或更多其它金屬層，例如，Vss及/或VCC。同樣地，在中介層203-2內，圖案化金屬層910-2可以連接到相同網路的一個或更多其它圖案化金屬層。
在一方面，因為在中介層晶圓700被切割成多個個別的中介層203時金屬連結706會被切斷，所以不需要以與中介層晶圓700對應中介層203的其它部分相同的方式來建立在劃線區域804的面積。更特定而言，一旦金屬連結706在相鄰中介層203之間形成時，金屬連結706不需要被絕緣層覆蓋。金屬連結706可以被暴露，據此促進來自相鄰中介層203之間的任何金屬連結706或是來自於中介層晶圓700的周圍的金屬短柱704的全局晶圓網路之探測以及接地，只要此金屬連結706及/或金屬短柱704經過尺寸調整以形成探針襯墊來接觸已接地的探針。
圖10是方塊圖，其例示範例性探針襯墊的地形圖。更特定而言，圖10例示圖7的探針襯墊708-1的範例性實施。在圖10所示的範例中，探針襯墊708-1被形成作為中介層203-2和金屬短柱704內的圖案化金屬層的一部分。因為金屬短柱704是建立於劃線區域804，且金屬短柱704在中介層晶圓700切割後不是中介層203-2的一部分，因此存在形成金屬短 柱704和探針襯墊708相當的自由度。在一方面中，例如，探針襯墊708可以被建立成為更寬的金屬跡線，且金屬跡線經過尺寸調整以與已接地的探針接觸。實施為金屬跡線的金屬短柱和探針襯墊708的尺寸僅受限於用於建立中介層晶圓700的特殊設計規則和IC製造技術。例如，探針襯墊708及/或金屬短柱704可以用相當厚的及/或粗糙的金屬線來實施。金屬短柱704的範例性寬度可以是1、2、3、4、5...10微米，其係取決於所涉及的設計規則。
在金屬線的最大寬度不夠寬用以對已接地的探針進行機械接觸之情況下，探針襯墊708-1可以被形成作為如在圖10所描繪的金屬線陣列。再次，因為探針襯墊708-1被實施於劃線區域804，可以不形成特定的探針襯墊結構，如前所述，例如參考圖5。相對地，用於建立金屬短柱704的相同金屬層可以用來或繼續建立探針襯墊708-1作為金屬線的陣列。可理解地，如果一個或更多金屬短柱704形成為如圖10所示的話，那麼探針襯墊708-1上形成在每一個這樣的金屬短柱704的末端上，相對於所述金屬短柱704的末端則是被連接到中介層203。
圖11是方塊圖，其例示另一個範例性探針襯墊的地形圖。更特定而言，圖11例示探針襯墊708-2的範例性實施，其中探針襯墊708-2被形成作為中介層203-1和中介層203-2的圖案化金屬層的一部分。在這個範例中，從中介層203-1和中介層203-2延伸而來的二個金屬短柱704各者的末端彼此接觸，以形成一個較大的探針襯墊708-2。可理解地，如所討論且如圖所示，探針襯墊708-2可以藉由將二個金屬短柱704鄰接或重疊二個金屬短柱704而形成。
顯示圖10和圖11所示的探針的目的僅是為了說明。如圖所示，位於劃線區域內的探針襯墊可以由一個或更多積體電路結構形成，並且被電性連接到中介層203的圖案化金屬層。本文所描述的實施例中包括全局晶圓網路，並且其提供額外的好處是不必對用來實施中介層晶圓700內中介層的遮罩作出實質的改變。藉由只有對金屬層的遮罩或標線片作出些微的改變，便可在中介層晶圓700內實施全局晶圓網路，而不會產生中介層本身的任何實質成本及/或重新設計。
圖12是流程圖，其例示建立具有全局晶圓網路的中介層晶圓的範例性方法1200。為了說明的目的，對晶圓內形成圖案化金屬層進行說明。應理解的是，在全局晶圓網路形成前或形成後，在晶圓中介層內可以形成一個或更多的其它中介層。進一步而言，每一個中介層內多於一個圖案化金屬層可利用穿孔而被電性連接，以成為全局晶圓網路的一部分。
方法1200可以在一個狀態下開始，其中金屬層被施加到中介層晶圓700同時進行處理。金屬層將在中介層晶圓700的每一個中介層203內形成至少一個圖案化金屬層，以實施全局晶圓網路。應理解的是，雖然中介層晶圓700的中介層203沒有完全形成，但是此結構仍被指稱為中介層203及/或中介層203的區域。
在方塊1205，施加光阻到中介層晶圓700的金屬層。在方塊1210，針對所選擇的中介層定位標線片。所述標線片具有用於圖案化金屬層的影像，其將被實施在中介層晶圓700的每一個中介層203內。在方塊1215，針對所選擇的中介層203的區域(例如，中介層晶圓700的區域)會根據所述標線片而被尺寸調整，且會包圍所選擇的中介層203，並且會被暴 露於紫外光。因此，標線片的透明的一部分下方的光阻暴露到紫外光。標線片的不透明的一部分下方的光阻免於曝光。要實施金屬層內的圖案會被施用到所選擇的中介層的光阻。如所指出，所得到的圖案不僅規定了中介層的圖案化金屬層，並且規定從中介層延伸進入中介層晶圓700的劃線區域的任何金屬短柱及/或探針襯墊。
在方塊1220，確定中介層晶圓700的另一個中介層是否仍需要處理。更特定而言，確定關於對應到中介層晶圓700的中介層的另一區域是否需要使用當前標線片來曝光。待處裡的下一個中介層，或在中介層中的區域可以是在同一橫列中，例如，同一橫列中鄰近於目前位置的位置，或在不同橫列中。如果另一個中介層仍需要處理的話，方法1200繼續到方塊1225。如果不是的話，方法1200進行到方塊1230。
在方塊1225，步進器將標線片移動到下一個位置，以對應於包圍另一個或下一個中介層的區域。如上所述，下一個區域可被定位以與先前的區域鄰接或重疊。在方塊1225之後，方法1200返回到方塊1215，以繼續對所述區域進行處理並暴露，以標線片的圖案施加於所述光阻。
繼續方塊1230，在標線片的圖案已施加到對應於中介層晶圓700的中介層的每一個區域的情況下，已曝光的光阻會被沖洗掉。進一步而言，未曝光的光阻會硬化。在方塊1235，金屬層的不需要部分被移除，留下圖案化金屬層給中介層晶圓700的每一個中介層203。如所討論的，對於中介層晶圓700的每一個中介層203，所造成的圖案化金屬層包括一個或更多金屬短柱，其延伸進入劃線區域並且耦合以形成金屬連結，及/或探針襯墊。
在方塊1240，剩餘的光阻被移除。因此，中介層晶圓700包括全局晶圓網路，其中，中介層晶圓700的每一個中介層203的至少一個圖案化金屬層是利用金屬連結互連。在方塊1245，可執行任何進一步的中介層處理。例如，可以添加及/或建立一個或更多附接層…等。
圖12已使用正光阻作為實施例來說明。但應當理解的是，也可以使用負光阻或任何合適的IC製造技術來形成全局晶圓網路。本說明書所揭示的發明配置不希望受到使用的特殊類型的IC製造技術而有所限制。
圖13是流程圖，其例示建立堆疊式裸晶IC的另一個範例性方法1300。更特定而言，圖13例示將裸晶附接至中介層同時仍在晶圓形式的範例性方法，因此，方法1300可以在一個狀態開始，其中中介層700包括已完成中介層230並且進一步包括全局晶圓網路，如前所述。
在方塊1305，具有複數個已完成中介層203的中介層晶圓700會被獲得。如所指出的，中介層晶圓700包括實施於其中的全局晶圓網路。在一方面，中介層晶圓700已進行晶圓針測，其中可測試中介層晶圓700的所有中介層203。沒有通過晶圓針測測試的任何中介層203可以被識別，因此不會使用此中介層，目的要將裸晶附接到此中介層。
在方塊1310，中介層晶圓700是藉由將已接地的探針與全局晶圓網路進行機械接觸而接地。在一方面，已接地的探針可以被放置以與耦合到全局晶圓網路的探針襯墊保持機械接觸。然而，應當理解的是，因為全局晶圓網路的金屬仍可暴露在每對相鄰的中介層之間並且在每一個中介層的周圍，所以不需要實施特別的接地及/或探針襯墊。相反，暴露的 金屬部分可被圖案化成足夠大小的結構，在此稱為探針襯墊，使得已接地的探針可以與保持暴露的金屬部分機械接觸。因為有接地的一部分，中介層晶圓700以及其相對應的每一個中介層203會被放電。
在方塊1315，要被附接或耦合到中介層晶圓700的每一個中介層203的任何裸晶可如此附接，同時將已接地的探針與全局晶圓網路的保持在機械接觸。在方塊1320，在裸晶附接完成之後，可以從全局晶圓網路移除或斷開已接地的探針。
在方塊1325，可執行一個或更多進一步的處理步驟。例如，可以執行用於每一個堆疊式裸晶IC的額外測試，可以切割晶圓成複數個堆疊式裸晶IC，所造成的堆疊式裸晶IC可以進行封裝…等。
本說明書描述在組裝堆疊式裸晶IC時，為了裸晶附接的目的而用將中介層接地的各種配置。本說明書描述各種探針襯墊的實施，且其促進聚集的靜電電荷之安全放電以及將裸晶附接至其的中介層之接地。在一個或更多方面，探針襯墊被併入每一個個別的中介層。因此，在附接裸晶之前及/或在附接裸晶期間，已接地的探針被放置以與每一個中介層的一個或更多探針襯墊保持機械接觸。
在一個或更多其它方面，實施全局晶圓網路不需要實施探針襯墊以作為中介層的一部分。相對地，探針襯墊可形成在中介層晶圓的劃線區域內。後者允許在已接地的探針進行放電，並經由與耦合到全局晶圓網路的探針襯墊進行單一機械接觸，而將中介層晶圓的每一個中介層予以接地。為了裸晶附接，且為了中介層晶圓的每一個中介層的安全放電和接地，已接地的探針不需要從一個中介層移動到另一個中介層。
為了解釋的目的，會闡述特定的詞語用以提供本文所揭示的各種發明概念的透徹理解。然而，本文所使用的詞語是目的僅是描述本發明配置的特定方面，並且不希望受到限制。
本文中所使用的「一個」一詞定義為一個或是多於一個。本文中所使用的「複數個」一詞定義為二個或多於二個。本文中所使用的「另一個」一詞定義為至少第二個或更多。本文中所使用的「耦合」一詞定義為為連接，不管是沒有任何中間元件的直接方式，或是有一個或更多中間元件的間接方式，除非另有說明。二個元件可以透過通信頻道、路徑、網路或系統，以機械方式、電性方式、通信鏈接的方式而耦合。
本文中所使用的「及/或」是指稱並包括一個或更多相關所列項目之任何及所有的可能組合，其中。將進一步理解的是，本文中所使用的「包含」及/或「包括」一詞，在本說明書中使用時，是指所陳述的特徵、整數、步驟，操作、元件及/或構件的存在，但不排除一個或更多其它特徵、整數、步驟，操作、元件、構件及/或上述組合的存在或增加。將理解的是，雖然在本文中第一、第二…等詞語可以用於描述各種元件，但是這些元件不受到這些詞語限制，因為這些詞語僅是用來區分彼此的元件。
「如果」詞語可被解釋為意味著「當..」或「一旦」或「響應於確定」或「響應於偵測」，「取決於上下文」。同樣的，「如果確定…」或「如果[某一個陳述的條件或事件]被檢測到」詞語可以解釋為意味著「一旦確定」或「響應於確定」或「一旦偵測到[所述陳述的條件或事件]」或「偵測到[所述陳述的條件或事件]」，其取決於上下文。
在圖式中的流程圖和方塊圖是根據本文所揭示的發明配置 的各種方面來例示實施可能的系統及/或方法的架構、功能，以及操作。所以，應指出的是，在一些替代的實施中，方塊中所述的功能可能不會與圖中所示的順序發生。例如，如所示為連續的二個方塊可以基本上同時執行，或者這些方塊有時可以以相反的順序執行，取決於所涉及的功能。也將注意到的是，在方塊圖及/或流程圖圖示的每一個方塊，以及在方塊圖及/或流程圖圖示的方塊的組合可以藉由基於硬體的特別系統來實施，例如，IC製造設備，其執行特定的功能或動作。
下面申請專利範圍的對應結構、材料、動作以及所有構件或步驟加上功能元件的等效物是希望包括用於執行功能的任何結構、材料、動作結合如申請專利範圍所特定要求的其他元件。
本說明書所揭示的特徵可在沒有脫離其精神或本質特性的情況下為以其他形式來體現。因此，應參考隨附申請專利範圍而非不是前述說明書來指出本發明實施例的範疇。

Claims (20)

  1. 一種晶圓，其包括：第一中介層，其包括第一圖案化金屬層；第二中介層，其包括第二圖案化金屬層；以及在所述晶圓的劃線區域中的金屬連結，其將所述第一中介層的所述第一圖案化金屬層與所述第二中介層的所述第二圖案化金屬層電性連接，而形成全局晶圓網路；以及位於所述劃線區域中的探針襯墊，其電性耦接至所述全局晶圓網路；其中，所述第一中介層和所述第二中介層中的每一個包含複數個導電網路以及微凸塊的陣列，所述第一圖案化金屬層是所述第一中介層的所述複數個導電網路的電壓供應網路或接地網路中的一個，並且所述第二圖案化金屬層是所述第二中介層的所述複數個導電網路的電壓供應網路或接地網路中的一個，所述第一中介層和所述第二中介層的所述電壓供應網路或所述接地網路是電性耦接到在各自的微凸塊的陣列中的複數個微凸塊。
  2. 如申請專利範圍第1項所述之晶圓，其中所述全局晶圓網路包括所述晶圓的每一個中介層的圖案化金屬層，其係使用劃線區域中的金屬連結來連接。
  3. 如申請專利範圍第1項所述之晶圓，其中所述探針襯墊被耦合至所述金屬連結。
  4. 如申請專利範圍第1項所述之晶圓，其中所述探針襯墊是使用與用來實施下列相同的金屬層來形成：所述第一圖案化金屬層，所述第二圖案化金屬層，及所述金屬連結。
  5. 如申請專利範圍第1項所述之晶圓，其中所述探針襯墊是以金屬線陣列來形成，所述金屬線陣列被形成作為所述金屬連結的一部分。
  6. 如申請專利範圍第1項所述之晶圓，進一步包括：金屬短柱，其被形成作為所述第一圖案化金屬層的一部分，以延伸進入所述劃線區域；其中所述金屬短柱被耦合到所述探針襯墊。
  7. 如申請專利範圍第1項所述之晶圓，其中所述探針襯墊位於所述晶圓的周圍。
  8. 如申請專利範圍第1項所述之晶圓，其中每一個中介層是被動裸晶。
  9. 如申請專利範圍第1項所述之晶圓，其中所述金屬連結以第一金屬短柱以及第二金屬短柱形成，所述第一金屬短柱被形成作為所述第一圖案化金屬層的一部分以延伸進入所述劃線區域，所述第二金屬短柱被被形成作為所述第二圖案化金屬層的一部分以延伸進入所述劃線區域。
  10. 如申請專利範圍第9項所述之晶圓，其中所述第一金屬短柱與所述劃線區域中的所述第二金屬短柱鄰接。
  11. 如申請專利範圍第9項所述之晶圓，其中所述第一金屬短柱與所述劃線區域中的所述第二金屬短柱重疊。
  12. 一種產生堆疊式裸晶積體電路(IC)的方法，其包括：在晶圓上形成第一中介層；其中，所述第一中介層包括第一圖案化金屬層，所述第一圖案化金屬層具有第一金屬短柱，以延伸進入所述晶圓的劃線區域；和在所述晶圓上形成第二中介層以相鄰於所述第一中介層；其中，所述第二中介層包括第二圖案化金屬層，所述第二圖案化金屬層具有第二金屬短柱，以延伸進入所述晶圓的所述劃線區域並且接觸所述第一金屬短柱；以及其中，所述第一金屬短柱和所述第二金屬短柱在所述第一圖案化金屬層和所述第二圖案化金屬層之間形成穿過所述劃線區域的連續金屬連結；其中，所述第一中介層和所述第二中介層中的每一個包含複數個導電網路以及微凸塊的陣列，所述第一圖案化金屬層是所述第一中介層的所述複數個導電網路的電壓供應網路或接地網路中的一個，並且所述第二圖案化金屬層是所述第二中介層的所述複數個導電網路的電壓供應網路或接地網路中的一個，所述第一中介層和所述第二中介層的所述電壓供應網路或所述接地網路是電性耦接到在各自的微凸塊的陣列中的複數個微凸塊。
  13. 如申請專利範圍第12項所述之方法，其中所述第一金屬短柱與所述劃線區域中的所述第二金屬短柱鄰接。
  14. 如申請專利範圍第12項所述之方法，其中所述第一金屬短柱與所述劃線區域中的所述第二金屬短柱重疊。
  15. 如申請專利範圍第12項所述之方法，進一步包括：形成探針襯墊，所述探針襯墊位於所述劃線區域並且被耦合至所述第一圖案化金屬層。
  16. 如申請專利範圍第15項所述之方法，其中所述探針襯墊被耦合至所述連續金屬連結。
  17. 如申請專利範圍第15項所述之方法，其中所述探針襯墊被耦合至第三金屬短柱，所述第三金屬短柱被形成作為所述第一圖案化金屬層的一部分，以延伸進入所述劃線區域。
  18. 如申請專利範圍第15項所述之方法，進一步包括：藉由將已接地的探針以機械方式接觸所述探針襯墊而將所述晶圓放電。
  19. 如申請專利範圍第18項所述之方法，進一步包括：在所述放電後，將裸晶附接至所述晶圓的至少一個中介層。
  20. 如申請專利範圍第19項所述之方法，其中所述已接地的探針仍與所述探針襯墊保持機械接觸，同時將裸晶附接至所述晶圓的至少二個不同的中介層。
TW103131311A 2013-09-11 2014-09-11 爲裸晶附接而從中介層進行的靜電電荷移除 TWI627746B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/024,543 2013-09-11
US14/024,543 US9960227B2 (en) 2013-09-11 2013-09-11 Removal of electrostatic charges from interposer for die attachment

Publications (2)

Publication Number Publication Date
TW201526228A TW201526228A (zh) 2015-07-01
TWI627746B true TWI627746B (zh) 2018-06-21

Family

ID=51627354

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103131311A TWI627746B (zh) 2013-09-11 2014-09-11 爲裸晶附接而從中介層進行的靜電電荷移除

Country Status (3)

Country Link
US (1) US9960227B2 (zh)
TW (1) TWI627746B (zh)
WO (1) WO2015038542A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679912B2 (en) * 2017-10-02 2020-06-09 International Business Machines Corporation Wafer scale testing and initialization of small die chips
KR20190133964A (ko) 2018-05-24 2019-12-04 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
US10923456B2 (en) * 2018-12-20 2021-02-16 Cerebras Systems Inc. Systems and methods for hierarchical exposure of an integrated circuit having multiple interconnected die
CN111066143B (zh) 2019-06-03 2023-01-24 深圳市汇顶科技股份有限公司 封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020168798A1 (en) * 1996-10-31 2002-11-14 Glenn Thomas P. Method of making near chip size integrated circuit package
US20070152316A1 (en) * 2006-01-03 2007-07-05 Samsung Electronics Co., Ltd. Interposer pattern with pad chain
EP1017094B1 (en) * 1998-12-28 2008-07-23 Fujitsu Limited Wafer-level package and a method of manufacturing thereof

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206181A (en) * 1991-06-03 1993-04-27 Motorola, Inc. Method for manufacturing a semiconductor device with a slotted metal test pad to prevent lift-off during wafer scribing
US5354955A (en) * 1992-12-02 1994-10-11 International Business Machines Corporation Direct jump engineering change system
US6365975B1 (en) * 1997-04-02 2002-04-02 Tessera, Inc. Chip with internal signal routing in external element
KR100295637B1 (ko) * 1997-12-29 2001-10-24 김영환 반도체웨이퍼의구조및반도체칩의제조방법
KR100283030B1 (ko) * 1997-12-31 2001-03-02 윤종용 반도체 장치의 레이 아웃 구조
US6586266B1 (en) 1999-03-01 2003-07-01 Megic Corporation High performance sub-system design and assembly
DE10102354C1 (de) 2001-01-19 2002-08-08 Infineon Technologies Ag Halbleiter-Bauelement mit ESD-Schutz
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
US6753595B1 (en) 2003-01-14 2004-06-22 Silicon Integrated Systems Corp Substrates for semiconductor devices with shielding for NC contacts
JP3708082B2 (ja) * 2003-02-27 2005-10-19 株式会社ルネサステクノロジ 電力半導体装置
US6836397B2 (en) 2003-05-21 2004-12-28 Arima Computer Corporation Electrostatic discharge protection apparatus for a circuit board
JP2004349457A (ja) * 2003-05-22 2004-12-09 Matsushita Electric Ind Co Ltd Ｌｓｉパッケージ
TWI317548B (en) 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
JP2008021848A (ja) * 2006-07-13 2008-01-31 Sharp Corp ウェハおよび半導体装置のテスト方法
JP4970979B2 (ja) 2007-02-20 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5475217B2 (ja) 2007-02-22 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体パッケージ
DE102007020656B4 (de) 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
EP2568419B1 (en) 2007-07-18 2015-02-25 Murata Manufacturing Co., Ltd. Apparatus comprising an RFID device
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
US7763965B2 (en) * 2007-09-25 2010-07-27 International Business Machines Corporation Stress relief structures for silicon interposers
TWI421996B (zh) 2008-01-10 2014-01-01 Ind Tech Res Inst 靜電放電防護架構
US8077439B2 (en) 2008-04-17 2011-12-13 Broadcom Corporation Method and system for mitigating risk of electrostatic discharge for a system on chip (SOC)
US8014113B2 (en) 2008-06-23 2011-09-06 Oracle America, Inc. Protection for proximity electronics against electrostatic discharge
JP2010153753A (ja) * 2008-12-26 2010-07-08 Renesas Electronics Corp 半導体装置
US8198736B2 (en) * 2009-04-09 2012-06-12 Qualcomm Incorporated Reduced susceptibility to electrostatic discharge during 3D semiconductor device bonding and assembly
US8549447B2 (en) 2010-04-24 2013-10-01 Robert Eisenstadt Integrated circuits with multiple I/O regions
US8648615B2 (en) * 2010-06-28 2014-02-11 Xilinx, Inc. Testing die-to-die bonding and rework
US8982581B2 (en) 2010-06-30 2015-03-17 Xilinx, Inc. Electro-static discharge protection for die of a multi-chip module
US8242613B2 (en) 2010-09-01 2012-08-14 Freescale Semiconductor, Inc. Bond pad for semiconductor die
TWI452665B (zh) 2010-11-26 2014-09-11 矽品精密工業股份有限公司 具防靜電破壞及防電磁波干擾之封裝件及其製法
US8399961B2 (en) 2010-12-21 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning the efficiency in the transmission of radio-frequency signals using micro-bumps
US9412708B2 (en) 2011-01-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced ESD protection of integrated circuit in 3DIC package
US9164147B2 (en) 2011-06-16 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for 3D IC test
CN103797570B (zh) * 2011-06-30 2016-12-21 爱德万测试公司 接触电性连接至位于晶圆的划片线上的测试访问接口的半导体芯片的方法、装置以及系统
ITMI20111416A1 (it) 2011-07-28 2013-01-29 St Microelectronics Srl Circuito integrato dotato di almeno una antenna integrata
US9245852B2 (en) * 2011-09-08 2016-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection for 2.5D/3D integrated circuit systems
US8866229B1 (en) 2011-09-26 2014-10-21 Xilinx, Inc. Semiconductor structure for an electrostatic discharge protection circuit
KR20130089473A (ko) 2012-02-02 2013-08-12 삼성전자주식회사 반도체 패키지
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US9337138B1 (en) 2012-03-09 2016-05-10 Xilinx, Inc. Capacitors within an interposer coupled to supply and ground planes of a substrate
US20130256913A1 (en) 2012-03-30 2013-10-03 Bryan Black Die stacking with coupled electrical interconnects to align proximity interconnects
US8703542B2 (en) * 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8810006B2 (en) * 2012-08-10 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer system and method
US9252593B2 (en) 2012-12-17 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit electrostatic discharge protection and prevention test interface
US9106229B1 (en) * 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
US9343431B2 (en) * 2013-07-10 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dam structure for enhancing joint yield in bonding processes
US9281254B2 (en) * 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9402312B2 (en) * 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
US9252030B1 (en) * 2014-08-04 2016-02-02 Stmicroelectronics Pte Ltd System-in-packages and methods for forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020168798A1 (en) * 1996-10-31 2002-11-14 Glenn Thomas P. Method of making near chip size integrated circuit package
EP1017094B1 (en) * 1998-12-28 2008-07-23 Fujitsu Limited Wafer-level package and a method of manufacturing thereof
US20070152316A1 (en) * 2006-01-03 2007-07-05 Samsung Electronics Co., Ltd. Interposer pattern with pad chain

Also Published As

Publication number Publication date
US20150069577A1 (en) 2015-03-12
TW201526228A (zh) 2015-07-01
WO2015038542A1 (en) 2015-03-19
US9960227B2 (en) 2018-05-01

Similar Documents

Publication Publication Date Title
US12021035B2 (en) Interconnecting dies by stitch routing
US10015916B1 (en) Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9224697B1 (en) Multi-die integrated circuits implemented using spacer dies
JP7523352B2 (ja) 抵抗低減型アクティブオンアクティブのダイ積層向けの電力分配
US8704364B2 (en) Reducing stress in multi-die integrated circuit structures
JP5916898B2 (ja) 複数のインターポーザを伴うスタックドダイアセンブリ
US9214433B2 (en) Charge damage protection on an interposer for a stacked die assembly
TWI534980B (zh) 用於多晶片模組之晶粒的靜電放電防護
US20180047663A1 (en) Standalone interface for stacked silicon interconnect (ssi) technology integration
KR101651047B1 (ko) 3d 집적 회로들에 대한 기판 백타이를 통한 래치업 억제 및 기판 노이즈 커플링 감소
TWI826861B (zh) 陣列化結構的晶粒拼接及採集
EP2885813A1 (en) Flexible sized die for use in multi-die integrated circuit
WO2012003008A1 (en) Integrated circuit for and method of testing die -to -die bonding
TWI627746B (zh) 爲裸晶附接而從中介層進行的靜電電荷移除
CN113178433B (zh) 三维集成电路封装件及其形成方法
KR20210122674A (ko) 3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호
US9412674B1 (en) Shielded wire arrangement for die testing
US9343418B2 (en) Solder bump arrangements for large area analog circuitry
CN104157623A (zh) 芯片装置以及用于形成芯片装置的方法
US11054461B1 (en) Test circuits for testing a die stack