JP2013535113A - ダイ間ボンディングをテストするための集積回路および方法 - Google Patents

ダイ間ボンディングをテストするための集積回路および方法 Download PDF

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Abstract

集積回路（１００）は、第１のダイ（１０５，１１０）と、第２のダイ（１１５）とを備え、第１のダイは、第２のダイの上部に積層され得る。集積回路（１００）は、第１のダイを第２のダイに結合させる複数のダイ間接続部（２０５，２０５Ａ，２０５Ｂ）と、複数のプローブパッド（１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ，１２０Ｅ）をさらに備え、各々のプローブパッドは、ダイ間接続部の少なくとも１つに結合される（３０５，３１０，４０５，４１０）。第１のダイは、第１のプローブパッドを第２のプローブパッドに結合させる内部接続部（３１５，４１４，４２０，５１５）を確立する。いくつかの実施の形態において、各々のプローブパッドは、マイクロバンプ（２１０）に結合され、内部接続部はマイクロバンプを互いに結合する。いくつかの実施の形態は、第２のダイを通って延在するスルーシリコンビアを利用する。説明された集積回路をテストする方法もまた開示される。

Description

発明の分野
この明細書の中で開示される１以上の実施の形態は、集積回路（ＩＣ）に関する。より特定的には、１以上の実施の形態は、複数のダイを含むＩＣをテストすることに関する。
背景
集積回路（ＩＣ）を製造するときに、欠陥がダイに生じるであろう確率は、一般的に、そのＩＣを実現するために用いられるダイのサイズが増大するに従って増大する。ＩＣ内の製造欠陥の発生は、「フォールト（故障）」とも呼ばれるが、結果として、ＩＣの動作可能性の減少、あるいは完全な故障をもたらし得る。このような理由により、単一のモノリシックダイとは対照的に、マルチダイＩＣの形態でＩＣを実現することがコスト的により効率的であり得る。
一般にマルチダイＩＣは、互いに結合されて単一のパッケージ内に配置された複数のダイを用いて形成される。マルチダイＩＣの複数のダイのいずれか１つに生じる製造故障は、単にそのダイのみを動作不可能とさせる。したがって、マルチダイＩＣでは、単一の大きなダイで形成されたＩＣの中で故障が生じた場合と比べて、使用不可能なダイ領域をより少なくする。
マルチダイＩＣの使用は、最終製品についての歩留まりを高めることができるが、マルチダイＩＣは、さらに完全なテストを実行する必要がある。たとえば、マルチダイＩＣ構造を形成するために組合される異なるダイの間の接続は、強固で信頼性のあるものでなければならない。そうでなければ、マルチダイＩＣ全体が、各々の構成要素のダイによって、使用不可能となる。
概要
この明細書の中で開示される１以上の実施の形態は、集積回路（ＩＣ）に関し、より特定的には、複数のダイを含むＩＣをテストすることに関する。１つの実施の形態に従うと、集積回路は、第１のダイと、第２のダイとを備え、第１のダイは、第２のダイの上部に積層される。集積回路は、複数のダイ間接続部と、第２のダイの上部に配置された第１のプローブパッドと、第２のダイの上部に配置された第２のプローブパッドとをさらに備える。各々のダイ間接続部は、第１のダイと第２のダイとの間に配置された、第１のダイを第２のダイに結合するマイクロバンプを含む。第１のプローブパッドは、第１のマイクロバンプに結合され、第２のプローブパッドは、第２のマイクロバンプに結合され、第１のダイは、第１のマイクロバンプを第２のマイクロバンプに結合する内部接続を確立するように構成される。
いくつかの実施の形態では、内部接続は、固定される。他の実施の形態では、内部接続は、コンフィギュレーションデータを第１のダイにロードすることによって、第１のダイのプログラム可能回路を用いて形成される。
いくつかの実施の形態では、第２のダイは、インターポーザであり、インターポーザは、本質的に、第１のダイを第１のプローブパッドまたは第２のプローブパッドのうちの少なくとも１つに結合する、少なくとも１つの受動金属層からなる。第２のダイは、第１のダイを第１のプローブパッドまたは第２のプローブパッドのうちの少なくとも１つに選択的に結合する、１以上のスイッチを含む能動構造体である。
いくつかの実施の形態では、複数のダイ間接続部のうちの少なくとも１つは、第２のダイ内にスルーシリコンビア（ＴＳＶ）を備える。ＴＳＶの第１の端部は、第１のマイクロバンプに結合されて、ＴＳＶの第２の端部は、第２のダイを通って、第１および第２のプローブパッドがその上に配置されている面とは反対側にある第２のダイの表面へと延在する。第１のプローブパッドは、ＴＳＶを用いて前記第１のマイクロバンプへと結合される。
これらの集積回路をテストする方法もまた開示される。方法は、複数のダイ間接続部のうちの１つをテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じたことを検出したことに応答して、マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとを備える。第１のダイは、最初に、半永久的結合技術を用いて前記第２のダイに結合されてもよい。方法は、マルチダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、ダイ間接続部を再処理するステップをさらに備えてもよい。これらの集積回路をテストする別の方法は、複数のダイ間接続部の各々をテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じていないことを検出したことに応答して、第１のダイを、第２のダイに永久的に結合させるステップとを備える。故障が生じるか否かを検出するステップは、テスト信号が第１のプローブパッドから第２のプローブパッドへと伝搬するか否かを判断するステップを備えることができる。
いくつかの実施の形態において、第２のダイは、第２のダイを通って延在する第１のスルーシリコンビア（ＴＳＶ）を備え、第１のＴＳＶは、第１の端部において第１のマイクロバンプに結合されるとともに、第２の端部において第１のパッケージバンプに結合される。第２のダイは、さらに、第２のダイを通って延在する第２のＴＳＶを備え、第２のＴＳＶは、第１の端部において第２のマイクロバンプに結合されるとともに、第２の端部において第２のパッケージバンプに結合される。
これらの集積回路は、複数のダイ間接続部のうちの１つをテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じたことを検出したことに応答して、マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとによってテストされてもよい。いくつかの実施の形態において、第１のダイは、最初に、半永久的結合技術を用いて第２のダイに結合されて、方法は、複数ダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、ダイ間接続部を再処理するステップをさらに備える。別の方法は、複数のダイ間接続部の各々をテストするステップと、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップと、故障が生じていないことを検出したことに応答して、第１のダイを、第２のダイに永久的に結合させるステップとを備える。故障が生じるか否かを検出するステップは、第１のパッケージバンプに与えられたテスト信号が、第２のパッケージバンプへと伝搬するか否かを判断するステップを備える。
１以上の他の実施の形態は、マルチダイＩＣをテストする方法を含むことができる。方法は、マルチダイＩＣのダイ間接続をテストするステップを含むことができ、ダイ間接続は、第１のダイを第２のダイに結合させるマイクロバンプを含む。方法はまた、ダイ間接続部のテストするステップの間に故障が生じるか否かを検出するステップを含むことができる。故障が生じたことを検出したことに応答して、マルチダイ集積回路は、故障のあるダイ間接続部を含むとして指定されることができる。
方法は、第２のダイを選択して、本質的に少なくとも１つの受動金属層からなるインターポーザとするステップを含むことができる。
ダイ間接続をテストするステップは、第２のダイの上部に配置された第１のプローブパッドを設けることができる。第１のプローブパッドは、第１のダイを第２のダイに結合させる第１のマイクロバンプに結合される。第２のプローブパッドを設けて、第２のダイの上部に配置することができる。第２のプローブパッドは、第１のダイを第２のダイに結合させる第２のマイクロバンプに結合されることができる。方法は、第１のダイの中で、第１のマイクロバンプを第２のマイクロバンプに結合させる内部接続を確立することができる。
故障が生じるか否かを検出するステップは、テスト信号が第１のプローブパッドから第２のプローブパッドへと伝搬するか否かを判断するステップを含むことができる。
ダイ間接続をテストするステップは、また、第２のダイの上部に第１のダイを配置するステップを含むことができる。第２のダイは、第１のマイクロバンプを介して第１のダイに結合される第１のスルーシリコンビア（ＴＳＶ）と、第２のマイクロバンプを介して第１のダイに結合される第２のＴＳＶとを含む。第１のダイの中で、第１のマイクロバンプを第２のマイクロバンプに結合させる内部接続を確立することができる。
故障が生じるか否かを検出するステップは、第１のＴＳＶに与えられたテスト信号が、第２のＴＳＶへと伝搬するか否かを判断するステップを含むことができる。
１以上の局面において、第１のＴＳＶは、第１のＴＳＶの第１の端部において第１のマイクロバンプに結合されることができるとともに、第１のＴＳＶの第２の端部において第１のパッケージバンプに結合されることができる。第２のＴＳＶは、第２のＴＳＶの第１の端部において第２のマイクロバンプに結合されることができるとともに、第２のＴＳＶの第２の端部において第２のパッケージバンプに結合されることができる。したがって、故障が生じるか否かを検出するステップは、第１のパッケージバンプに与えられたテスト信号が、第２のパッケージバンプへと伝搬するか否かを判断するステップを含むことができる。
ダイ間接続をテストするステップは、さらに第１のプローブパッドと、第２のダイの上部に配置された第２のプローブパッドとを設けるステップを含むことができる。第１のプローブパッドは第１のＴＳＶに結合されることができる。第２のプローブパッドは第２のＴＳＶに結合されることができる。
ダイ間接続をテストするステップは、さらに第２のダイの上部に配置された第１のプローブパッドを設けるステップを含むことができる。第１のプローブパッドは第１のマイクロバンプに結合されることができる。ＴＳＶを第２のダイの中に設けることができる。ＴＳＶの第１の端部は、第２のマイクロバンプに結合されることができる。第１のダイの中では、第１のマイクロバンプを第２のマイクロバンプに結合させる内部接続を確立することができる。
故障が生じるか否かを検出するステップは、テスト信号が、第１のプローブパッドからＴＳＶへと伝搬するか否かを判断するステップを含むことができる。
前記第１のダイは、半永久的結合技術を用いて第２のダイに結合されることができる。その場合、マルチダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、ダイ間接続部を再処理することができる。
１以上の他の実施の形態は、ＩＣを含むことができる。ＩＣは、第１のダイと、第２のダイと、第１のダイを第２のダイに結合させる複数のダイ間接続部を含むことができる。ＩＣは、また、複数のプローブパッドを含むことができる。各々のプローブパッドは、ダイ間接続部に結合される。
１以上の局面において、複数のプローブパッドは、第２のダイの少なくとも１つの端部に沿って分配することができる。１以上の他の局面において、複数のプローブパッドは、第２のダイの各々の端部に沿って分配されて第１のダイを包囲することができる。
第１のダイは、第２のダイの上部に配置することができる。したがって、ＩＣは、第２のダイの上部に第３のダイを配置することができる。第１のダイと第３のダイとは、実質的に同じ水平面にあることができる。プローブパッドの少なくとも１つが第１のダイと第３のダイとの間に位置することができる。
１以上の他の実施の形態は、第１のダイと、第２のダイとを有するＩＣを含むことができ、第１のダイは、第２のダイの上部に積層される。ＩＣは、複数のダイ間接続部をさらに含むことができ、各々のダイ間接続部は、第１のダイと、第２のダイとの間に配置された、第１のダイを第２のダイに結合するマイクロバンプを含む。ＩＣは、第２のダイの上部に配置された第１のプローブパッドを含むことができ、第１のプローブパッドは、第１のマイクロバンプに結合されることができる。ＩＣは、第２のダイの上部に配置された第２のプローブパッドを含むことができ、第２のプローブパッドは、第２のマイクロバンプに結合されることができる。第１のダイは、第１のマイクロバンプを第２のマイクロバンプに結合する内部接続を確立するように構成されることができる。
１以上の局面において、内部接続は、固定されることができる。内部接続は、コンフィギュレーションデータを第１のダイにロードすることによって、第１のダイのプログラム可能回路を用いて形成されることができる。
第１のダイは、半永久的結合技術を用いて第２のダイに結合されることができる。たとえば、複数のダイ間接続部が故障がない（fault free）ことが判断される後にのみ、第１のダイを第２のダイに永久的に結合することができる。
複数のダイ間接続部の１以上は、第２のダイの中にＴＳＶを含むことができる。ＴＳＶの第１の端部は、第１のマイクロバンプに結合されることができる。ＴＳＶの第２の端部は、第２のダイを通って、第１および第２のプローブパッドがその上に配置されている面とは反対側にある第２のダイの表面へと延在する。第１のプローブパッドはＴＳＶを用いて結合することができる。
この明細書の中で開示される１以上の実施の形態に従うマルチダイ集積回路（ＩＣ）を図示する第１のブロック図である。 この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第１の断面側面図である。 この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第２の断面側面図である。 この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第３の断面側面図である。 この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第４の断面側面図である。 この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第５の断面側面図である。 この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第６の断面側面図である。 この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの中のダイ間接続部をテストする方法を示したフローチャートである。
詳細な説明
明細書は新規であるとみなされる１以上の実施の形態の特徴を定義する請求項で結論づけられるが、１以上の実施の形態は図面とともに明細書を考慮するためのより良い理解となるであろう。求められるように、１以上の実施の形態はこの明細書の中で開示される。しかしながら、１以上の実施の形態は、単に発明の構成の例であり、それはさまざまな形態で実施可能であるということが理解されるべきである。したがって、この明細書の中で開示される具体的な構造および機能の詳細は、制限されるものと解釈するべきではなく、単に当業者に仮想的にいずれかの適切な詳細な構造で１以上の実施の形態を実行するための教示の代表的な根拠として解釈されるべきである。さらに、本明細書の中で用いられる用語および文言は、制限することを意図するものではなく、この明細書の中で開示される１以上の実施形態の理解可能な説明を与えることを意図するものである。
この明細書の中で開示される１以上の実施の形態は、集積回路（ＩＣ）に関し、より特定的には、複数のダイを含むＩＣ（この明細書において「マルチダイＩＣ」と呼ばれる）をテストすることに関する。この明細書の中で開示された１以上の実施の形態に従うと、マルチダイＩＣのダイの間の通信を容易にする物理的接続がテスト可能である。ダイ間接続部のテストおよび故障のあるダイ間接続部の特定を容易にするさまざまなテスト技術が開示される。ダイ間接続部のテストを容易にする回路構造もまた開示される。
従来のマルチダイＩＣは、通常は小さいサイズのダイを用いて形成される。その結果、それらのダイがともに結合されるときに形成される多数のダイ間接続部が典型的には非常に小さいので、ダイ間接続がテストされない。たとえば、従来のマルチダイＩＣは、制限された数のダイ間接続部のみを通じて接続された小さなダイサイズを用いて構築される。そのような場合、ダイ間接続部およびダイ間接続部を生成するために用いられる構造の独立したテストは実行されないが、その理由は、個々のダイのコストが非常に小さくてマルチダイＩＣ全体のコストも、ダイ間接続部における故障によってマルチダイＩＣを廃棄する必要がある場合に、ほとんど重要ではない。
しかしながら、マルチダイＩＣがより大きく、より高価なダイのサイズを用いて生成される場合、故障のあるダイ間接続部の結果により１つのダイを放棄するとしても、コストを要することになり得る。その理由は良好であるか、あるいは故障のないことが知られている、２以上の大きくてより高価なダイが事実上廃棄されるためである。さらに、マルチダイＩＣを形成するために、２以上の大きなダイを結合するときに形成されるダイ間接続部の数は著しく大きくなる。ダイ間接続部の数が大きくなることは、テストのさらなる時間および費用を要することになる。たとえば、ダイサイズが大きくなると、より小さい従来のマルチダイＩＣで典型的に見られるダイ間接続部の数に比べて、ダイ間接続部の数はほぼ１００倍になり得る。
図１は、この明細書の中で開示される１以上の実施の形態に従うマルチダイＩＣ１００を示す第１のブロック図である。示されるように、マルチダイＩＣ１００は、インターポーザ１１５の上表面に配置されたダイ１０５およびダイ１１０を含む。たとえば、ダイ１０５およびダイ１１０は、インターポーザ１１５に直接に物理的に接触可能であるか、あるいは１以上の回路構造を含み得る１以上の介在するＩＣ製造プロセス層を介して結合可能である。
ダイ１０５および１１０の各々は、任意のさまざまな異なる種類の回路またはチップを実現することができる。たとえば、ダイ１０５および１１０の各々は、メモリ、プロセッサまたはプログラマブルＩＣとして実現可能である。別の例において、ダイ１０５はメモリを実現することができ、ダイ１１０はプロセッサまたはプログラマブルＩＣを実現することができる。さらに別の例において、ダイ１０５および１１０の一方または両方は、特定用途ＩＣまたは混合信号ＩＣを実現することができる。提示された例は例示の目的であり、この明細書の中で開示された１以上の実施の形態を制限することを意図するものではない。
プログラマブルＩＣは、特定のロジック機能を実行するようにプログラム可能な周知の種類の集積回路である。プログラマブルＩＣの一種であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（input/output block（ＩＯＢ））と、コンフィギュラブルロジックブロック（configurable logic block（ＣＬＢ））と、専用ランダムアクセスメモリブロック（dedicated random access memory block（ＢＲＡＭ））と、乗算器と、デジタル信号処理ブロック（digital signal processing block（ＤＳＰ））と、プロセッサと、クロックマネージャと、遅延ロックループ（delay lock loop（ＤＬＬ））となどを含み得る。
各プログラマブルタイルは典型的には、プログラマブルインターコネクトおよびプログラマブルロジックの双方を含む。プログラマブルインターコネクトは、典型的には、プログラマブルインターコネクトポイント（programmable interconnect points（ＰＩＰ））によって相互接続されたさまざまな長さの多数のインターコネクト配線を含む。プログラマブルロジック回路は、たとえば、関数発生器、レジスタ、算術論理などを含み得るプログラマブル要素を用いてユーザが設計したロジックを実現する。
プログラマブルインターコネクト回路およびプログラムロジック回路は、典型的には、プログラマブル要素の構成方法を規定する内部コンフィギュレーションメモリセルにコンフィギュレーションデータのストリームを、プログラム可能な要素を構成する方法を定義する内部コンフィグレーションメモリセルにロードすることによってプログラムされる。コンフィギュレーションデータは、外部デバイスによって、メモリから（たとえば外部のＰＲＯＭから）読出されたり、ＦＰＧＡに書込まれたりすることが可能である。その結果、個々のメモリセルの集団的な状態がＦＰＧＡの機能を決定する。
他の種類のプログラマブルＩＣは、コンプレックスプログラマブルロジックデバイス（complex programmable logic device（ＣＰＬＤ））である。ＣＰＬＤは２以上の「機能ブロック」を含む。「機能ブロック」は、互いに接続されるとともに、インターコネクトスイッチマトリックスによって入力／出力（Ｉ／Ｏ）資源に接続される。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（programmable logic array（ＰＬＡ））およびプログラマブルアレイロジック（programmable array logic（ＰＡＬ））デバイスで用いられる構造と同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータは、典型的に不揮発性メモリにオンチップで格納される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリにオンチップで格納され、その次に初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
これらのプログラマブルＩＣのすべてにおいて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤのように静的メモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるフラッシュメモリ）、あるいは如何なるその他の種類のメモリセルにも格納することができる。
他のプログラマブルＩＣは、デバイス上のさまざまな要素をプログラマブルに相互接続する金属層などのプロセシング層を利用してプログラムされる。これらのプログラマブルＩＣは、マスクプログラマブルデバイスとして知られている。プログラマブルＩＣは、たとえば、ヒューズ技術あるいはアンチヒューズ技術などを用いる他の方法で実現することもできる。
「プログラマブルＩＣ」という用語は、これらのデバイスを含むがこれらに限定されるものではなく、部分的にしかプログラマブルでないデバイスを包括的に含む。たとえば、プログラマブルＩＣの一種は、ハードコードされたトランジスタロジックと、それらハードコードされたトランジスタロジックをプログラムマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。図１を参照して、たとえば、ダイ１０５，ダイ１１０または、ダイ１０５，１１０の両方は、プログラマブルＩＣとして実現可能である。
続いて図１では、ダイ１０５の選択されたパッドをダイ１１０の選択されたパッドと結合することによって、インターポーザ１１５は、ダイ１０５とダイ１１０とを通信可能に結合することができる。この場合には、ダイ１０５とダイ１１０との間の接続はインターポーザ１１５によって容易になるが、ダイ間接続部と呼ぶことができる。ダイ間接続部は、第１のダイにおいて始まり、第１のダイと第２のダイとの間の境界を横切る信号経路を参照する。ダイ間接続部は、さらにダイの間の境界を横切ることが可能であり、第３のダイへと続くかあるいは第２のダイから第１のダイへとループバックするかのいずれかである。２つのダイの間の境界を横切る場合、その境界はダイ１０５とダイ１１０との間、ダイ１０５とインターポーザ１１５との間、ダイ１１０とインターポーザ１１５との間、あるいはそれらの任意の他の組合せとの間に形成されるが、ダイ間接続部は、通信可能に２つのダイを結合するために用いられる特定の回路構造を含む。
図示の目的のため、２つのダイのみがインターポーザ１１５の上部に示される。しかしながら、この明細書の中で説明される１以上の実施の形態は、インターポーザ１１５の上に配置されたダイの数によって制限されることを意図するものではない。たとえば、３以上のダイをインターポーザ１１５の上部に配置することができる。さらに、他のマルチダイ構成を用いることができ、この明細書の中でより詳細に説明されるであろう。
マルチダイＩＣ１１０は、さらに、複数のプローブパッド１２０を含むことができる。プローブパッド１２０の各々は、インターポーザ１１５に配置することができる。プローブパッド１２０の異なる１つの接続は、残りの図を参照してより詳細に説明されるであろう。プローブパッド１２０は、インターポーザ１１５の上部表面に分配することができる。示されるように、プローブパッド１２０はダイ１０５とダイ１１０とがその上に配置される、同じ表面に配置される。したがって、ダイ１０５と、ダイ１１０と、プローブパッド１２０とは、インターポーザ１１５の上部表面と平行な、同じ水平面内に実質的に実現することができる。プローブパッド１２０は、さまざまな異なる構成で配置することが可能であり、その構成は、たとえばインターポーザ１１５の外側の端部に配置される。たとえば、プローブパッド１２０は、ダイ１０５およびダイ１１０の各々を囲むとともに、ダイ１０５およびダイ１１０との間に配置することができる。
プローブパッド１２０はインターポーザ１１５の上部表面にわたり分配されるように示されるが、プローブパッド１２０は、より制限された方式で分配されることができる。たとえばプローブパッド１２０は、インターポーザ１１５の１つの端部にのみに沿って、またはインターポーザ１１５の２つの端部のみに沿って、またはインターポーザ１１５の３つの端部のみに沿って、またはインターポーザ１１５の４つすべての端部に沿って分配されることができる。これらの例の各々において、プローブパッド１２０はダイ１０５とダイ１１０との間に配置可能であるか、または配置されていなくてもよい。
インターポーザ１１５の上にプローブパッド１２０が存在することは、ダイ１０５および／またはダイ１１０の上のさらなるプローブパッド（図示せず）、またはインターポーザ１１５内のみの選択された特徴、たとえばダイ間接続部以外の特徴をテストするための専用のさらなるプローブパッド（図示せず）の使用を除外するものではない。しかしながら、そのようなプローブパッドは、別の分類のプローブパッド、したがって、プローブパッド１２０とは独立であると考えられるべきであり、ダイ間接続部の、より直接のテストを容易にする。
１以上の実施の形態において、インターポーザ１１５にわたるプローブパッド１２０の分配は、マルチダイＩＣ１００における電力の分配を改善することができる。たとえば、より大きなダイの中では、ダイの周辺から電力が供給される場合、ダイの周辺からダイの中心にかけて電圧降下が現れ得る。プローブパッド１２０の分配は、各々のダイ、たとえばダイ１０５および／またはダイ１１０にわたり見られる電圧降下の大きさを低減することができる。インターポーザ１１５の周囲にプローブパッド１２０を追加することは、プローブパッド１２０と結合された電源および接地グリッドにより、マルチダイＩＣ１００においてパッドからトランジスタへの有効な抵抗を低減することができる。有効な抵抗の低減は、パッドからトランジスタへの電圧降下を、より少なくすることに置換えられる。
図２は、この明細書の中で開示される１以上の他の実施形態に従うマルチダイＩＣの第１の断面側面図である。図２は、図１の切断線２に沿った断面で図１のマルチダイＩＣ１００を示す。したがって、この明細書を通じて同じ要素を参照するために、同じ符号が用いられるであろう。
インターポーザ１１５は、ＩＣ製造プロセスの１以上の層で形成されたダイとして実現される。インターポーザ１１５は、少なくとも１つの金属層を含むことができるが、適切な絶縁層または非導電層によって分離された複数の金属層を含むこともできる。金属層は、それらの場合には、ダイ１０５の選択されたパッドをダイ１１０の選択されたパッドに結合させるダイ間ワイヤ２０５を実現する。
１以上の実施の形態において、インターポーザ１１５は、ダイ間ワイヤ２０５がその中で実現される、完全に受動的な構造として構成されることができる。１以上の他の実施の形態において、インターポーザ１１５は、１以上の能動素子を含むことができ、したがって能動的構造とみなすことができる。この明細書の中で説明される１以上の実施の形態は、受動的インターポーザまたは能動的インターポーザのいずれかであると制限することを意図するものではない。１以上の実施の形態において、インターポーザ１１５は、ダイ１０５とダイ１１０との間の必要な信号伝達を実現するために確保された第３のダイとみなすことができる。
ダイ１０５とダイ１１０とは、複数のマイクロバンプ２１０を介してインターポーザ１１５と結合することができる。マイクロバンプ２１０は、一般的には、ダイ１０５およびダイ１１０の各々のパッド（図示せず）をインターポーザ１１５のパッド（図示せず）に電気的に結合させるはんだボールである。マイクロバンプ２１０に結合されるインターポーザ１１５のパッドは、ダイ間ワイヤ２０５またはスルーシリコンビア（ＴＳＶ）２１５に結合することができる。ダイ間ワイヤ２０５は、異なるダイを結合させる、インターポーザ１１５の中の有効的に長い配線である。たとえば、ダイ間ワイヤ２０５は、ダイ１１０の１以上のパッドで、ダイ１０５の１以上のパッドを結合させることができる。示されるように、ダイ間ワイヤ２０５は上部表面の直下、たとえばインターポーザ１１５の内部に配置することができる。
各々のダイ間ワイヤ２０５の垂直方向部分と比べて、各々のＴＳＶ２１５はインターポーザ１１５を完全に通って延びることができ、インターポーザ１１５の上部表面の直下に配置されたパッドからインターポーザ１１５の下部表面を通じて露出するパッドへと通じて延在することができる。各々のＴＳＶ２１５は、ダイ１０５またはダイ１１０のうちの１つのパッドを、たとえばマイクロバンプ２１０を通じて複数のパッケージバンプ２２０のうちの１つに結合させることができる。パッケージバンプ２２０は、「Ｃ４バンプ」とも呼ばれるが、一般的にはインターポーザ１１５の下部のパッドを、マルチダイＩＣ１００のパッケージに結合させて、それによりパッケージの外部ピンに結合させるはんだボールである。ダイ１０５の１以上のパッドおよびダイ１１０の１以上のパッドは、マイクロバンプ２１０とのパッドの結合によって、マルチダイＩＣ１００のパッケージの外部ピンに結合することができ、ＴＳＶ２１５、パッケージバンプ２２０、および外部パッケージピンに結合させることができる。
ダイ１０５、ダイ１１０およびインターポーザ１１５は、たとえば各々が別々のウェハの一部として別々に製造することができる。ダイ１０５、ダイ１１０およびインターポーザ１１５は、まだウェハの形態である間、たとえばダイシングされる前およびダイ１０５とダイ１１０とをインターポーザ１１５の上部表面にボンディングする前にテストすることができる。まだウェハの形態でのテストは、既知の不良ダイがマルチダイＩＣ１００を実現するためには用いられないことを確実にする。したがって、ダイ１０５およびダイ１１０の各々は「既知の良品ダイ」である。テストによって既知の良品ダイと決定されたダイのみがインターポーザによって結合することができる。
図３は、この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第２の断面側面図である。図３は、マルチダイＩＣ１００の１以上のプローブパッド１２０がダイ間ワイヤ２０５に結合されてダイ間接続部のテストを容易にするテスト例を示す。図３は、ダイ１０５、ダイ１１０およびインターポーザ１１５の各々が既知の良品ダイつまり故障がないというテストの場合を示す。ダイ１０５とダイ１１０とはダイシングされてインターポーザ１１５の上に実装することができる。インターポーザ１１５は、ウェハ形態で存在することができる。その代わりに、インターポーザ１１５をダイシングすることもできる。
示されるように、プローブパッド１２０Ａは、パッド結合回路３０５を通じてダイ間ワイヤ２０５Ａに結合することができる。プローブパッド１２０Ｂは、パッド結合回路３１０を通じてダイ間ワイヤ２０５Ｂに結合することができる。インターポーザ１１５が受動的構造または能動的構造のいずれとして実現されるかに依存して、パッド結合回路３０５とパッド結合回路３１０とは、受動的構造、たとえばワイヤ、コンデンサなどとして実現可能であるか、または能動的構造と受動的構造との組合せ、たとえばプローブパッドを目的のダイ間ワイヤに選択的に結合する１以上のスイッチとして実現することができる。
図３は、ダイ１１０をインターポーザ１１５に結合させるとともに通信可能に結合させるマイクロバンプ２１０がテストされるテスト例を示す。ダイ１１０は、ダイ間ワイヤ２０５Ａとダイ間ワイヤ２０５Ｂとの間の内部接続３１５を形成するように構成することができる。
たとえば、１以上の実施の形態において、ダイ１１０がプログラマブルＩＣとして実現される場合には、コンフィギュレーションデータがダイ１１０へとロードされて、プログラマブルＩＣの内部で利用可能なプログラマブル回路を用いて、接続部３１５をインスタンス化または形成する。プログラマブル回路を用いて接続部３１５を実現することは、重要な物理的配線、トランジスタ、回路網およびマイクロバンプの利用を必要とすることができる。異なるコンフィギュレーションメモリは、プログラム可能な接続の異なる組を可能にするであろう。
１つの内部接続部が示されているが、ダイ１０５およびダイ１１０の一方または両方内のコンフィギュレーションデータのロードは、最小のプローブパッド１２０、たとえば２つを利用しながら、複数の内部接続部を実現して多くのダイ間接続部のテストを容易にすることができる、ということが理解されるべきである。この種のアプローチ、たとえばプローブパッド１２０の利用を最小としながら接続部を最大とするということは、より少ないテストパターンを必要とするが、それは所定の組のコンフィギュレーションデータのためにテストされるマイクロバンプおよび、生成される対応したプログラム可能な回路網の数が増加するためである。しかしながら、１以上の他の実施の形態において、コンフィギュレーションデータのロードを必要とするプログラム可能な回路を用いて実現されるのとは対照的に、内部接続部３１５を固定することができる。
プローブ３２０は、テスト信号、たとえばテストベクトルをプローブパッド１２０Ａに出力することができる。プローブ３２０は、プローブパッド１２０Ｂをモニタして、そのテスト信号が受信されたかどうかを判断することができる。テスト信号がプローブパッド１２０Ｂを通じて受信された場合、ダイ１１０とインターポーザ１１５との間のダイ間接続部、少なくともダイ間ワイヤ２０５Ａに結合されるとともに、ダイ間ワイヤ２０５Ｂをダイ１１０に結合する特定のマイクロバンプに関しては、故障がないと判断することができる。その処理は繰返されて、ダイ１０５とインターポーザ１１５との間およびダイ１１０とインターポーザ１１５との間のさらなるダイ間接続部をテストすることができる。１以上の実施の形態において、ダイ１０５およびダイ１１０をインターポーザ１１５に結合させるすべての、または実質的にすべてのマイクロバンプがテストされるまで、マイクロバンプの異なる対を連続的にテストすることができる。
この明細書の中では、テスト信号を与えて、テストされる特定の素子からの出力として与えられるテスト信号の受信をモニタすることができるプローブが参照される。プローブは、より大きなＩＣテストシステムの一部であってもよいことが理解されるべきである。ＩＣテストシステムは、プローブ３２０を制御して、この明細書の中で開示されるさまざまなテスト機能を実現することができる処理システムを含むことができる。１以上の実施の形態において、処理システムは、コンピュータシステム、またはプログラム命令を実行することが可能な、任意の他のデータ処理システムとして実現することができる。プローブ３２０を処理システムおよび他の要素、たとえばＩＣテストシステムのＩＣハンドリングサブシステムと組合せて用いることにより、故障のあるダイ間接続部を特定することができるとともに、故障のあるダイ間接続部を有するマルチダイＩＣがタグ付けされ、そうでなければ特定されることができる。
図４は、この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣの第３の断面側面図である。図４は、マルチダイＩＣ１００の１以上のプローブパッド１２０がダイ間ワイヤ２０５に結合されてダイ間接続のテストを容易にする別のテスト例を示す。図４は、ダイ１０５、ダイ１１０およびインターポーザ１１５の各々が既知の良品ダイである場合のテストの場合を示す。ダイ１０５とダイ１１０とはダイシングされてインターポーザ１１５の上に実装されることができる。インターポーザ１１５は、ウェハ形態で存在してもよく、ダイシングされてもよい。
示されるように、プローブパッド１２０Ａは、パッド結合回路３０５を通じてダイ間ワイヤ２０５Ａに結合することができる。プローブパッド１２０Ｂは、パッド結合回路３１０を介してダイ間ワイヤ２０５Ｂに結合されることができる。インターポーザが受動的構造または能動的構造のいずれとして実現されるかに依存して、結合回路３０５および結合回路３１０は、受動的構造または受動的構造と能動的構造との組合せとして実現することができる。プローブパッド１２０Ｃは、パッド結合回路４０５を介してダイ間ワイヤ２０５Ｃと結合することができる。プローブパッド１２０Ｄは、パッド結合回路４１０を介してダイ間ワイヤ２０５Ｄと結合することができる。
ダイ１０５は、内部接続４１５，４２０を実現するように構成することができる。内部接続４１５はダイ１０５内でダイ間ワイヤ２０５Ｂをダイ間ワイヤ２０５Ｃに結合する。内部接続４２０は、ダイ１０５内でダイ間ワイヤ２０５Ａをダイ間ワイヤ２０５Ｄに結合する。したがって、プローブ３２０は、テスト信号をプローブパッド１２０Ａに出力することができる。テスト信号は、プローブ結合回路３０５を介してダイ間ワイヤ２０５Ａへと伝搬可能であり、ダイ間ワイヤ２０５Ａを結合するマイクロバンプを介してダイ１０５へと伝搬可能であり、内部接続部４２０はダイ１１０をダイ間ワイヤ２０５Ｄに結合するマイクロバンプ、プローブ結合回路４１０を介してプローブパッド１２０Ｄへと伝達可能である。プローブ３２０がプローブパッド１２０Ｄにおいてテスト信号を検出すると、説明された信号経路には故障がないと判断することができる。したがって、ダイ間ワイヤ２０５Ａおよび２０５Ｄをダイ１０５に結合するマイクロバンプには故障がないと判断することができる。
同様に、プローブ３２０はテスト信号をプローブパッド１２０Ｂに出力することができる。テスト信号は、プローブ結合回路３１０を介してダイ間ワイヤ２０５Ｂに伝達することができ、ダイ間ワイヤ２０５Ｂを結合するマイクロバンプを介してダイ１０５へ伝達することができ、内部接続４１５と、ダイ１０５を結合するマイクロバンプとを介してダイ間ワイヤ２０５Ｃへと伝達して、パッド結合回路４０５、プローブパッド１２０Ｃに結合させる。プローブ３２０がプローブパッド１２０Ｃにおいてテスト信号を検出すると、説明された信号経路には故障がないと判断することができる。したがって、ダイ間ワイヤ２０５Ｂと２０５Ｃとをダイ１０５に結合するマイクロバンプ２１０には故障がないと判断することができる。
図５は、この明細書の中で開示された１以上の他の実施の形態に従うマルチダイＩＣの断面側面図である。図５は、マルチダイＩＣ１００の１以上のプローブパッド１２０がＴＳＶ２１５に結合されてダイ間接続のテストを容易にする別のテスト例を示す。図５は、ダイ１０５、ダイ１１０およびインターポーザ１１５の各々が既知の良品ダイである場合のテストの場合を示す。ダイ１０５とダイ１１０とは、ダイシングされてインターポーザ１１５の上に実装されることができる。インターポーザ１１５は、ウェハの形態で存在してもよく、ダイシングされていてもよい。
示されるように、プローブパッド１２０Ａは、パッド結合回路５０５を介してＴＳＶ２１５Ａに結合することができる。プローブパッド１２０Ｅは、パッド結合回路５１０を介してＴＳＶ２１５Ｂに結合されることができる。インターポーザ１１５が受動的構造または能動的構造のいずれとして実現されるかに依存して、パッド結合回路５０５および５１０は、受動的構造または受動的構造と能動的構造との組合せのいずれとして実現可能である。
ダイ１１０は、内部接続５１５を実現するように構成することができる。内部接続５１５は、マイクロバンプ２１０を介してＴＳＶ２１５ＡをＴＳＶ２１５Ｂに結合させる。したがって、プローブ３２０は、テスト信号をプローブパッド１２０Ａに出力することができる。テスト信号は、パッド結合回路５０５を介してＴＳＶ２１５Ａに伝達することができ、ＴＳＶ２１５Ａを結合するマイクロバンプを介してダイ１１０に伝達することができ、ダイ１１０を結合する内部接続５１５およびマイクロバンプ２１０を介してＴＳＶ２１５Ｂに伝達することができ、パッド結合回路５１０を介してプローブパッド１２０Ｅに伝達することができる。プローブ３２０がプローブパッド１２０Ｅにおいてテスト信号を検出した場合、説明された信号経路は、フォールトがないと判断することができる。上記の信号経路のテストが成功するということはＴＳＶ２１５Ａおよび２１５Ｂにダイ１１０を結合させるマイクロバンプがフォールトがないということが必要であることが理解されるべきである。
図６は、この明細書の中で開示された１以上の他の実施の形態に従うマルチダイＩＣの第５の断面側面図である。図６は、ダイ間接続がマルチダイＩＣ１００のプローブパッケージバンプ２２０によってテストされる場合の別のテスト例を示す。図６は、ダイ１０５、ダイ１１０およびインターポーザ１１５の各々が既知の良品ダイであるテスト例を示す。ダイ１０５およびダイ１１０は、ダイシングされてインターポーザ１１５の上に実装されることができる。インターポーザ１１５はウェハの形態で存在してもよく、ダイシングされていてもよい。
図示を容易にするために、図６の中ではプローブは示されていない。いずれの場合においても、ダイ１１０は、内部接続部５１５を実現するように構成することができる。内部接続部５１５は、マイクロバンプ２１０を介してＴＳＶ２１５ＡをＴＳＶ２１５Ｂに結合することができる。したがって、テスト信号は、パッケージバンプ２２０Ａへと出力されることができるか、あるいは、パッケージバンプがまだ形成されていない場合には、パッケージバンプ２２０Ａの直下にあるインターポーザ１１５のパッドへと出力されることができる。テスト信号は、ＴＳＶ２１５Ａ、ダイ１１０をＴＳＶ２１５Ａに結合させるマイクロバンプ２１０を通じて、内部接続５１５を通じて、ダイ１１０をＴＳＶ２１５Ｂに結合させるマイクロバンプ２１０を通じて、およびＴＳＶ２１５Ｂを通じて伝搬されることができる。プローブは、テスト信号が、パッケージバンプ２２０Ｂの直下のパッド、形成された場合のパッケージバンプ２２０Ｂのいずれかのプローブによって受信することができる。プローブが、ＴＳＶ２１５Ｂを介してマルチダイＩＣ１００から出力されたテスト信号を検出した場合、説明された信号経路は、故障がないと判断することができる。
図７は、この明細書の中で開示された１以上の他の実施の形態に従うマルチダイＩＣ７００の第６の断面側面図である。図７は、３つ以上のダイ、たとえばダイ７０５、ダイ７１０、ダイ７１５が垂直方向に積層可能な積層ダイ構成を示す。２以上のダイの間で信号を伝達するために、専用の伝達機構、たとえばインターポーザとしてダイを使用するのに比べて、ダイを示されるように垂直方向に積層することができ、それによって、マルチダイＩＣ１００の場合と同じようにどのダイのペアも同じ水平面には存在しない。逆に、ダイ７０５〜７１５の各々は、固有の水平面上にある。
マルチダイＩＣ７００の内部において、ダイ間信号は、複数のＴＳＶを用いることで伝達可能である。上側のダイ、たとえばダイ７０５を除く各々のダイは、１以上のＴＳＶ７２０を含むことができる。ダイ７１０は、ＴＳＶ７２０ＡおよびＴＳＶ７２０Ｂを含むことができる。ダイ７１５は、ＴＳＶ７２０Ｃ，７２０Ｄ，７２０Ｅ，７２０Ｆを含むことができる。マルチダイＩＣ７００は、複数のパッケージバンプ７２５Ａ〜７２５Ｄを含むことができる。ダイ７０５，７１０，７１５は、この明細書の中で実質的に説明された複数のマイクロバンプ７３０を介して結合することができる。
この構成により、ダイ７０５は、ダイ７０５とダイ７１０とを結合する１以上のマイクロバンプ７３０を介してダイ７１０と通信可能である。同様に、ダイ７１０は、ダイ７１０をダイ７１５に結合させる１以上のマイクロバンプ７３０を介してダイ７１５と通信可能である。ダイ７０５は、ダイ７０５をＴＳＶ７２０Ａおよび／またはＴＳＶ７２０Ｂに結合させるマイクロバンプ７３０を通る信号を介して、およびＴＳＶ７２０Ａおよび／またはＴＳＶ７２０Ｂを結合させるマイクロバンプを介してダイ７１５と直接的に通信可能である。
１以上の実施の形態において、ダイ７０５は、ダイ７０５をＴＳＶ７２０Ａおよび／またはＴＳＶ７２０Ｂに結合させるマイクロバンプ７３０を介して、ＴＳＶ７２０ＡをＴＳＶ７２０Ｄに結合させるマイクロバンプ７３０を介して、および／またはＴＳＶ７２０ＢをＴＳＶ７２０Ｅに結合させるマイクロバンプを介してパッケージバンプ７２５Ｂおよび／または７２５Ｃに結合させることができる。同様に、ダイ７１０は、ＴＳＶ７２０Ｃ〜７２０Ｆのそれぞれに結合させるマイクロバンプ７３０を介してパッケージバンプ７２５Ａ〜７２５Ｄに結合させることができる。
図１〜７の中で示されたマイクロバンプ、ＴＳＶおよびパッケージバンプの数は、図示の目的のみで与えられるものであり、上記の回路構造の特定の数に制限したり、あるいは示唆することを意図するものではないということが理解されるべきである。たとえば、図７に関し、ダイ７０５は、説明された異なる接続の任意の組合せを用いてダイ７１５だけでなくパッケージバンプおよびダイ７１０に結合されてもよい。ダイ７０５−７１５の各々のサイズがより大きいことにより、たとえば数千のマイクロバンプを、ダイ間接続部を形成するために用いることができる。
マルチダイＩＣ７００のダイ間接続部のテストにおいて、パッケージバンプ７２５（またはパッケージバンプ７２５の直下のパッド）は、図６を参照して説明されるようにプローブされることができる。ダイ７１５、ダイ７１０および／またはダイ７０５は、１以上の内部接続部を形成するように構成されて、任意の受信されたテスト信号を戻すように経路付けることが可能であり、したがって、プローブは、任意の介在するマイクロバンプ７３０および／またはＴＳＶ７２０の含まれる信号経路が故障がないかどうかを判断することができる。
１以上の実施の形態において、プローブパッド７３５はダイ７０５の上部に配置することができる。各々のプローブパッド７３５は、たとえば、ダイ７０５の内部ノードに結合されることができ、内部ノードは、ダイ７０５の適切な構成を介して、ダイ７０５とダイ７１０との間に配置されたマイクロバンプ７３０の任意の１つに結合することができる。したがって、パッケージバンプ７２５（またはまだ形成されていない場合にはパッケージバンプ７２５の直下に配置されたパッド）とプローブパッド７３５とのプローブの組合せは、異なるダイ間接続をテストするために実現可能である。例として、パッケージバンプ７２５ＤからＴＳＶ７２０Ｆへの信号経路、ダイ７１０内の内部接続を通じて、ＴＳＶ７２０Ｅ、パッケージバンプ７２５Ｃを通じた信号経路をテストすることができる。別の例において、プローブパッド７３５から、ダイ７０５を通じて、ＴＳＶ７２０Ａおよび７２０Ｄ、パッケージバンプ７２５Ｂへの信号経路をテストすることができる。上述のように、それぞれのパッケージバンプの直下のパッドは、パッケージバンプがまだ形成されていない場合にはプローブされることができる。
図８は、この明細書の中で開示される１以上の他の実施の形態に従うマルチダイＩＣ内のダイ間接続をテストする方法８００を示すフローチャートである。方法８００は、この明細書の中で説明されるさまざまな機能を実行することができるＩＣテストシステムを用いて実現可能である。たとえば、ＩＣテストシステムはテストされるマルチダイＩＣのダイおよび／またはインターポーザに配置されるさまざまなプローブパッドをプローブすることができ、与えられて、テストされる素子に受取られたテストベクトルに従って、導電経路に故障がないかどうかを判断し、故障が特定されたそれらの特定のダイおよび／またはマルチダイＩＣを追跡することができる。
ステップ８０５において、システムは既知の良品ダイおよびインターポーザを特定することができる。ダイおよびインターポーザは、まだウェハ形態にあるが、テスト可能である。ダイおよびインターポーザは、たとえば、異なる動作条件でテストされて、開回路、閉回路などを検出することができる。たとえば、テスト回路設計は、ダイの中でインスタンス化されることができる。テスト信号は、ダイに与えられることができる。各々のダイからの出力は、期待される出力と比較されて、実際の出力が、故障のない状態を示す期待される出力と一致するかどうかが判断される。この種のテストにより、既知の良品ダイおよび既知の良品インターポーザを特定することができる。
ステップ８１０において、ダイウェハおよびインターポーザウェハがマイクロバンプされることができる。ダイおよびインターポーザは、バンプ形成プロセスを受けることができ、バンプ形成プロセスでは、マイクロバンプはダイの露出したパッドおよびインターポーザの露出したパッドに形成される。ある場合には、ダイおよび／またはインターポーザのテストは、マイクロバンプ処理に続いて実行可能であることが理解されるべきである。ステップ８１５において、インターポーザウェハは、ダイボンディングのために処理可能である。たとえば、インターポーザウェハは、製造プロセスの一部として薄くされて、上部表面および下部表面にＴＳＶを露出させてもよい。したがって、インターポーザウェハは、ダイのボンディングを容易にするキャリアに実装可能である。ステップ８２０において、ダイは、ダイシングされ、たとえば個々のダイに分離されることができる。インターポーザは、ウェハ形態のままに保たれることができる。
ステップ８２５において、既知の良品ダイが既知の良品インターポーザにボンディング可能である。１以上の実施の形態において、半永久的ボンディングプロセスを用いることができ、そのプロセスでは、ダイはそのダイの下部のマイクロバンプをインターポーザの上部のマイクロバンプに位置合わせすることによってボンディングされる。各々のダイの下部は、正確な位置合わせを用いてインターポーザの上部表面の上部に配置されることができ、すなわち、ダイの各々のマイクロバンプはインターポーザの意図される、あるいは正確なマイクロバンプと位置合わせされる。半永久的ボンディングプロセスはマイクロバンプをリフローさせる。そのリフロープロセスは、マイクロバンプの各々のペアを効果的に単一のマイクロバンプに形成することができ、それによってダイをインターポーザに結合させることができる。
ステップ８３０において、システムはダイ間接続部をテストすることができる。ダイ間接続部は、この明細書の中で説明されるさまざまなテスト技術のいずれかを用いてテスト可能である。ダイ間接続部は故障の場合についてテスト可能である。たとえば、マイクロバンプのみを含むダイ間接続部がテスト可能である。マイクロバンプおよびＴＳＶの両方を含むダイ間接続部がテスト可能である。ダイ間接続部のさまざまな組合せがテスト可能である。ステップ８３５において、システムはダイ間接続部を故障と特定することができる。システムは、いずれのダイ間接続部がテスト中に故障とされたかを判断することができる。ステップ８４０において、ダイ間接続部において故障が検出されたことに応答して、故障のあるダイ間接続部を含むと判断された各々のマルチダイＩＣは、故障のあるダイ間接続を含むものとして、特定可能である、あるいは指定可能である。
ステップ８４５において、欠陥のあるダイ間接続部を有するマルチダイＩＣを再処理することができる。再処理は、ステップ８２５を参照して説明されるような半永久的プロセス技術のような選択されたＩＣ製造技術において利用可能である。たとえば、故障のあるダイ間接続部すなわちマイクロバンプをリフローすることができる。ステップ８５０において、再処理されたマルチダイＩＣを再テストすることができる。ステップ８５５において、ＩＣ処理ステップは、ダイとインターポーザとの間の半永久的ボンディングを形成するように実行可能であり、そのボンディングは、再処理されたか否で、故障がないと判断されたマルチダイＩＣに対して永久的なものとなる。たとえば、熱圧縮ボンディングのような処理を実行して、半永久的ダイ間接続部を永久的なものにすることができる。
ステップ８６０において、再処理されたか否かのいずれかである、故障のあるダイ間接続部を有していないこれらのマルチダイＩＣが、アンダーフィル処理を受けることができる。アンダーフィル処理は、故障のないマルチダイＩＣのウェハ状ダイの界面をアンダーフィル処理する。アンダーフィル処理は、マイクロバンプを介して達成されるウェハ上のダイの結合に力を加えることができる。ステップ８６５において、インターポーザウェハがダイシングされて複数の別々のマルチダイＩＣを形成することができる。たとえば、ステップ８６５に先立って、マルチダイＩＣが形成されるが、インターポーザがなおもウェハ形態にあるために、マルチダイＩＣは分離されて区別されていなくてもよい。
ステップ８７０において、マルチダイＩＣのパッケージングおよび組立てを実行することができる。ダイ間接続部の故障を有していないと特定された、既知の良品ダイおよび既知の良品インターポーザから形成されるこれらのマルチダイＩＣのみがパッケージングされる。ステップ８７５において、パッケージ形態での各々のマルチダイＩＣのさらなるテストを実行することができる。
この明細書の中では、同じ参照符号が、端子、信号線、配線およびそれらの対応する信号を参照するために用いられる。この点で、「信号」、「配線」、「接続」、「端子」、および「ピン」との用語は、この明細書の中で、ときどき相互に交換可能に用いられてもよい。「信号」、「配線」などの用語は、１以上、たとえば１本の配線を介して１ビットの伝達、または複数の並列配線を介した複数の並列ビットの伝達を表わすことがあり得るということが理解されるべきである。さらに、各々の配線または信号は、場合に応じて、信号または配線によって接続された２以上の構成要素の間の双方向の通信を表わしてもよい。
図中のフローチャートは、この明細書の中で開示される１以上の実施の形態に従うシステム、方法およびコンピュータプログラム製品の可能な実現のアーキテクチャ、機能および動作を示す。この点で、フローチャート中の各々のブロックは、特定の論理機能を実現する実行可能なプログラムコードの１以上の部分を備える、モジュール、セグメントまたはコードの一部を表わしてもよい。
いくつかの代替可能な実現例において、ブロック中に示された機能は、図に示された順番ではない順番で実行されてもよい。たとえば、連続して示される２つのブロックは、実際には、実質的に同時に実行されてもよく、ブロックは、しばしば含まれる機能に依存して逆の順で実行されてもよい。なお、フローチャート図の各々のブロック、フローチャート図のブロックの組合せは、特定の機能または動作を実行する特定目的のハードウェアベースのシステムによって、あるいは特定目的ハードウェアおよび実行可能な命令の組合せによって実行可能である。
１以上の実施の形態は、ハードウェアまたはハードウェアとソフトウェアとの組合せによって実現可能である。１以上の実施の形態は、１つのシステムにおいて集中される方式で、あるいは異なる要素が複数の相互接続されたシステムにわたり広がる分配方式で実現可能である。この明細書の中で説明される方法の少なくとも一部を実行するために適合された任意の種類のデータ処理システムまたは他の装置が適合される。
１以上の実施の形態は、さらに、コンピュータプログラム製品のような装置に組込むことができ、そのコンピュータプログラム製品は、この明細書の中で説明される方法の実現を可能にするすべての特徴を備える。装置は、データ記憶媒体、たとえばコンピュータ使用可能、またはコンピュータ読取可能な媒体を含むことができ、その媒体はメモリとプロセッサを有するシステムにおいてロードされて実行されたときに、システムにこの明細書の中で説明される機能の少なくとも一部を実行させるプログラムコードを記憶する。データ記憶媒体の例は、これに限定されないが、光媒体、磁気媒体、磁気光媒体、ランダムアクセスメモリ、またはハードディスクなどのコンピュータメモリを含むことができる。
「コンピュータプログラム」、「ソフトウェア」、「アプリケーション」、「コンピュータ使用可能なプログラムコード」、「プログラムコード」、「実行可能なコード」、それらの変形および／または組合せといった用語および／または文言は、この文脈においては、情報処理能力を有するシステムに直接に、またはそのあとにまたは以下の両方をいずれかである特定の機能を実行させることを意図する命令の組の任意の言語、コードまたは記載における任意の表現を意味するものであり、その機能とは、（ａ）別の言語、コードまたは記載への変換、（ｂ）異なる物質形態への再生である。たとえば、プログラムコードは、以下に限定されないが、サブルーチン、関数、プロシージャ、オブジェクト方法、オブジェクト実現例、実行可能アプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、シェアードライブラリ／ダイナミックロードライブラリ、および／またはコンピュータシステムで実行されるために設計された他の命令のシーケンスを含むことができる。
この明細書で用いられるように、「１つの(（”a”）,(”an”）)」との用語は、１以上であると定義される。この明細書で用いられるように、「複数」との用語は、２以上と定義される。この明細書で用いられるように、「他の」との用語は、少なくとも第２あるいはそれより大きいと定義される。この明細書で用いられるように、「含む」または「有する」との用語は、「備える」、すなわち開放的表現と定義される。この明細書で用いられるように、「結合される」との用語は、他に特定されていなければ、任意の介在要素なく直接に接続される、あるいは１以上の介在要素で間接的に接続されると定義される。２つの要素は、また、機械的に、電気的に、または、通信チャネル、通信経路、通信ネットワークもしくは通信システムを通じて通信可能に結合されることができる。
この明細書の中で開示される１以上の実施の形態は、その精神または本質的な属性から逸脱することなく他の形態で実施可能である。したがって、１以上の実施の形態の範囲を示しているため、以上の明細書よりも、続く請求項を参照すべきである。
詳細な説明
明細書は新規であるとみなされる１以上の実施の形態の特徴を定義する請求項で結論づけられるが、１以上の実施の形態は図面とともに明細書を考慮するためのより良い理解となるであろう。求められるように、１以上の実施の形態はこの明細書の中で開示される。しかしながら、請求項は、発明の範囲を提供するということが理解されるべきである。
本発明の範囲を示しているため、続く請求項を参照すべきである。

Claims (15)

  1. 集積回路であって、
    第１のダイと、
    第２のダイとを備え、前記第１のダイは、前記第２のダイの上部に積層され、
    複数のダイ間接続部をさらに備え、各々のダイ間接続部は、前記第１のダイと前記第２のダイとの間に配置された、前記第１のダイを前記第２のダイに結合するマイクロバンプを含み、
    前記第２のダイの上部に配置された第１のプローブパッドをさらに備え、前記第１のプローブパッドは、第１のマイクロバンプに結合され、
    前記第２のダイの上部に配置された第２のプローブパッドをさらに備え、前記第２のプローブパッドは、第２のマイクロバンプに結合され、
    前記第１のダイは、前記第１のマイクロバンプを前記第２のマイクロバンプに結合する内部接続部を確立するように構成される、集積回路。
  2. 前記内部接続部は、固定される、請求項１に記載の集積回路。
  3. 前記内部接続部は、コンフィギュレーションデータを前記第１のダイにロードすることによって、前記第１のダイのプログラム可能回路を用いて形成される、請求項１に記載の集積回路。
  4. 前記第２のダイは、インターポーザであり、前記インターポーザは、本質的に、前記第１のダイを前記第１のプローブパッドまたは前記第２のプローブパッドのうちの少なくとも１つに結合する、少なくとも１つの受動金属層からなる、請求項１から３のいずれか１項に記載の集積回路。
  5. 前記第２のダイは、前記第１のダイを前記第１のプローブパッドまたは前記第２のプローブパッドのうちの少なくとも１つに選択的に結合する、１以上のスイッチを含む能動構造体である、請求項１から３のいずれか１項に記載の集積回路。
  6. 前記複数のダイ間接続部のうちの少なくとも１つは、前記第２のダイ内にスルーシリコンビア（ＴＳＶ）を備え、
    前記ＴＳＶの第１の端部は、前記第１のマイクロバンプに結合されて、前記ＴＳＶの第２の端部は、前記第２のダイを通って、前記第１および第２のプローブパッドがその上に配置されている面とは反対側にある前記第２のダイの表面へと延在し、
    前記第１のプローブパッドは、前記ＴＳＶを用いて前記第１のマイクロバンプへと結合される、請求項１から５のいずれか１項に記載の集積回路。
  7. 請求項１から６のいずれか１項に記載の集積回路をテストする方法であって、
    前記複数のダイ間接続部のうちの１つをテストするステップと、
    前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、
    故障が生じたことを検出したことに応答して、前記マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとを備える、方法。
  8. 前記第１のダイは、最初に、半永久的結合技術を用いて前記第２のダイに結合されて、
    前記方法は、
    前記マルチダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、前記ダイ間接続部を再処理するステップをさらに備える、請求項７に記載の方法。
  9. 請求項１から６のいずれか１項に記載の集積回路をテストする方法であって、
    前記複数のダイ間接続部の各々をテストするステップと、
    前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、
    故障が生じていないことを検出したことに応答して、前記第１のダイを、前記第２のダイに永久的に結合させるステップとを備える、方法。
  10. 故障が生じるか否かを検出するステップは、
    テスト信号が前記第１のプローブパッドから前記第２のプローブパッドへと伝搬するか否かを判断するステップを備える、請求項７から９のいずれか１項に記載の方法。
  11. 前記第２のダイは、前記第２のダイを通って延在する第１のスルーシリコンビア（ＴＳＶ）を備え、前記第１のＴＳＶは、第１の端部において前記第１のマイクロバンプに結合されるとともに、第２の端部において第１のパッケージバンプに結合されて、
    前記第２のダイは、さらに、前記第２のダイを通って延在する第２のＴＳＶを備え、前記第２のＴＳＶは、第１の端部において前記第２のマイクロバンプに結合されるとともに、第２の端部において第２のパッケージバンプに結合される、請求項１から５のいずれか１項に記載の集積回路。
  12. 請求項１１に記載の集積回路をテストする方法であって、
    前記複数のダイ間接続部のうちの１つをテストするステップと、
    前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、
    故障が生じたことを検出したことに応答して、前記マルチダイ集積回路を、故障のあるダイ間接続部を含むとして指定するステップとを備える、方法。
  13. 前記第１のダイは、最初に、半永久的結合技術を用いて前記第２のダイに結合されて、
    前記方法は、
    前記複数ダイ集積回路が、故障のあるダイ間接続部を含むとして指定された場合に、前記ダイ間接続部を再処理するステップをさらに備える、請求項１２に記載の方法。
  14. 請求項１１に記載の集積回路をテストする方法であって、
    前記複数のダイ間接続部の各々をテストするステップと、
    前記ダイ間接続部の前記テストするステップの間に故障が生じるか否かを検出するステップと、
    故障が生じていないことを検出したことに応答して、前記第１のダイを、前記第２のダイに永久的に結合させるステップとを備える、方法。
  15. 故障が生じるか否かを検出するステップは、
    前記第１のパッケージバンプに与えられたテスト信号が、前記第２のパッケージバンプへと伝搬するか否かを判断するステップを備える、請求項１２から１４のいずれか１項に記載の方法。
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