JP4556023B2 - システムインパッケージ試験検査装置および試験検査方法 - Google Patents
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- 238000007689 inspection Methods 0.000 title claims description 65
- 238000012360 testing method Methods 0.000 title claims description 62
- 238000000034 method Methods 0.000 title claims description 15
- 239000000523 sample Substances 0.000 claims description 45
- 238000011156 evaluation Methods 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 5
- 230000008054 signal transmission Effects 0.000 claims description 5
- 238000004458 analytical method Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007405 data analysis Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Description
SIPの種類としては、図7に示すように、構造により分類すると、チップスタック型、パッケージスタック型、ウエハスタック型、プレーンマルチチップ型等がある。
一方、パッケージスタック型は、チップ間の配線が短くなり高速化が達成できるため、開発が盛んに行われており、一部が実用化されている。特に、チップスタック型は、携帯電話、デジタルカメラ、PDA(パーソナル・デジタル・アシスタンス)等、小型化と高性能化の要求が強い携帯電子機器に採用されつつある。このチップスタック型の半導体装置については、例えば、特許文献1に記載されている。
前記パッケージスタック型、プレーンマルチチップ型については、その試験検査も、従来の技術で対応することができるが、SIPの中でも大幅な低コスト化が期待でき、今後急速に普及すると予想されるチップスタック型SIPに関しては、高速・高周波試験検査技術は、未開発の状況である。
前記課題を解決するためには、LSIパッケージ201を介さず、LSIチップ間の信号線、すなわちボンディングパッドPやボンディングワイヤWに対して直接、試験用の評価信号を入力できればよいが、そのピッチが微細であるため、従来のプローブでは任意の信号線のみに押し当てる(コンタクトする)ことが出来なかった。すなわち、チップスタック型にあっては、積層されたLSIチップ間の信号線からの検査用信号入力ができず、試験検査においては必ずLSIパッケージ201を介して検査用信号を入力することとなり、高精度に高速・高周波特性の検査を行うことが出来なかった。
尚、前記コンタクトプローブは、それぞれ独立した信号を伝送する複数のコンタクト電極を有し、前記複数のコンタクト電極は、等間隔かつ並列に設けられることが望ましい。
したがって、システムインパッケージの製造現場において、良品検査の実施、信頼性の確保を達成することができる。
また、前記プリント配線基板に形成された信号伝送配線は、同軸線路構造であるため、高速・高周波領域の信号を伝送することが可能となり、また、各信号線間のクロストーク、外部ノイズの影響を低減させることができる。
図示するSIP試験検査装置100は、XYZ軸の3方向に精密移動可能な高精度移動ステージ1を備え、この高精度移動ステージ1上に高速・高周波信号を伝送可能なプリント配線基板としてのテストカード2が取り付けられている。さらに、テストカード2上には、測定するシステムインパッケージ(SIPと称す)10を装着するためのSIPソケット3が搭載されている。
さらに、SIP試験検査装置100は、SIP10からの出力信号を検出するSIP信号解析器7(出力信号検出手段)と、前記SIP信号解析器7が検出した信号等からデータ解析を行う制御用コンピュータ8(解析手段)とを備える。
また、テストカード2とSIP評価信号発生器6、SIP信号解析器7とは、それぞれ別の同軸ケーブル5で接続される。テストカード2とSIP用電源(LSIチップ駆動手段/図示せず)の接続は、電源ケーブル(図示せず)により接続される。
なお、テストカード2が通常のFR−4(耐燃性ガラス基材エポキシ樹脂積層板)のプリント回路基板により形成されるならば、その基板を通じて供給される信号は、100Mbps以下の比較的低速であるため、100MHz以下の低い周波数領域に限られる。したがって、本発明に係るSIP試験検査装置100においては、高周波信号に対応するため、前記したように同軸線路2cが配列されたテストカード2が用いられる。これにより、1Gbps以上の高速で、1GHz以上の高周波領域の高速・高周波の信号を扱うことが可能となり、また、各信号線間のクロストーク、外部ノイズの影響を低減させることができる。
尚、このような仕様を満たすテストカード2は、例えば株式会社神和が出願人である特許文献(特開平10−65313号公報、特開2003−349731号公報)に開示される技術を用いることにより得ることができる。
また、微細高周波プローブ4は、図4に示すように、微細なプローブ先端Gが多数並列に配列することにより多チャンネルに対応してもよい。尚、図4ではLSIチップ72に形成された複数のボンディングパッドPに多チャンネル微細高周波プローブ4をコンタクトする様子を示している。
尚、この仕様を満たすプローブは、例えば、有限会社清田製作所が出願人である特許文献(特開2002―22769号公報、特開2001−311744号公報、特開2001―242193号公報、特開2000−346872号公報等)に開示された技術を用いることにより得ることができる。
先ず、制御用コンピュータ8上のSIP試験検査解析プログラムに、検査するSIPの回路データおよび検査解析データを登録する(図5のステップS1)。
試験検査するSIP10をSIP用ソケット3に挿入し、SIP10上に多段積層されたLSIチップの一つに対して、微細高周波プローブ4の先端をコンタクトさせる(図5のステップS2)。
次いで、SIP用電源、SIP評価信号発生器6からテストカード2と微細高周波プローブ4を通じて、電源と評価信号をSIP10上のLSIチップに供給する(図5のステップS3)。
次いで、SIP10からテストカード2を通じて出力される信号をSIP信号解析器7により、検出する(図5のステップS4)。
そして、制御用コンピュータ8において、ステップS4において検出された信号を検査解析データと比較しながら解析する(図5のステップS5)。
したがって、SIPの製造現場において、良品検査の実施、信頼性の確保を達成することができる。また、新規回路設計のSIPに対するエラー検査にも有効に利用することができる。
すなわち、図6に示すように、LSIパッケージ50上のパッド50aから下部のハンダボール51へ至る配線の途中で、LSIチップ30の周辺領域に微細な測定パッド50bが露出するようなパッケージ構造が望ましい。このようにすれば、前記測定パッド50bに微細高周波プローブ4をコンタクトすることができ、LSIチップ30のパッド30aに近い位置から信号を入力することができる。したがって、LSIパッケージ50内に形成された配線を介さずにLSIチップ30に対して検査信号を入力することができ、LSIパッケージ30内のインダクタンスの影響を大幅に低減でき、高周波信号を良好に伝送(例えば、最大周波数40GHz、最大伝送速度10Gbps)することができる。
2 テストカード(プリント配線基板)
3 SIPソケット
4 微動機構付き微細高周波プローブ(コンタクトプローブ)
5 同軸ケーブル
6 SIP評価信号発生器(評価信号発生手段)
7 SIP信号解析器(出力信号検出手段)
8 制御用コンピュータ(解析手段)
100 システムインパッケージ試験検査装置
Claims (3)
- 内部に金属配線を有するLSIパッケージの一方の面に入出力端子が形成され、他方の面に複数のLSIチップが多段に積層され、更にLSIパッケージに形成されたボンディングパッドとLSIチップに形成されたボンディングパッドとがボンディングワイヤで接続されると共に、LSIチップに形成されたボンディングパッドとLSIチップに形成されたボンディングパッドとがボンディングワイヤで接続されたシステムインパッケージの高速・高周波特性を計測評価するシステムインパッケージ試験検査装置であって、
前記システムインパッケージが搭載され、前記システムインパッケージの入出力端子が電気的に接続されると共に、前記システムインパッケージに対して1Gbps以上の高速で、かつ1GHz以上の高周波信号を伝送可能な信号伝送配線を備えるプリント配線基板と、
前記LSIチップを駆動するLSIチップ駆動手段と、
前記ボンディングパッドと接続するコンタクト電極を有し、前記ボンディングパッドに高周波信号を伝送するコンタクトプローブと、
前記コンタクトプローブに高周波の評価信号を供給する評価信号発生手段と、
前記プリント配線基板を通じて前記システムインパッケージの出力信号を検出する出力信号検出手段と、
前記出力信号検出手段により検出された信号を解析する解析手段と、
前記システムインパッケージが搭載されたプリント配線基板が取り付けられ、XYZ軸の3方向に移動可能に形成された移動ステージと、
前記移動ステージの上方に設置され、前記コンタクトプローブを固定するプローブ支持体とを備え、
更に、前記プリント配線基板に形成された信号伝送配線が、信号線の周りを絶縁層で取り囲み、その外側をシールド電極で覆った同軸線路構造であり、
前記コンタクトプローブのコンタクト電極が信号電極とグランド電極とを有し、
前記コンタクトプローブのコンタクト電極に対して、移動ステージにより前記プリント配線基板上に装着されたシステムインパッケージを移動し、前記コンタクトプローブのコンタクト電極を、前記LSIチップに形成されたボンディングパッドに接触させることにより、前記LSIパッケージ内の金属配線を介さず、前記評価信号をLSIチップに入力することを特徴とするシステムインパッケージ試験検査装置。 - 前記コンタクトプローブは、それぞれ独立した信号を伝送する複数のコンタクト電極を有し、前記複数のコンタクト電極は、等間隔かつ並列に設けられていることを特徴とする請求項1に記載されたシステムインパッケージ試験検査装置。
- 請求項1または請求項2に記載されたシステムインパッケージ試験検査装置を用い、システムインパッケージの高速・高周波特性を計測評価するシステムインパッケージ試験検査方法であって、
1Gbps以上の高速で、かつ1GHz以上の高周波信号を伝送可能なプリント配線基板に、前記システムインパッケージの入出力端子を接続する工程と、
高周波信号を伝送するコンタクトプローブのコンタクト電極を、前記多段に積層された複数のLSIチップのうち、1つのLSIチップに形成されたボンディングパッドに接触させ、該ボンディングパッドを通じてLSIチップに高周波の評価信号を入力する工程と、
前記プリント配線基板を通じて前記システムインパッケージの出力信号を検出する工程と、
前記出力信号を解析する工程とを含むことを特徴とするシステムインパッケージ試験検査方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004126226A JP4556023B2 (ja) | 2004-04-22 | 2004-04-22 | システムインパッケージ試験検査装置および試験検査方法 |
US11/108,861 US7414422B2 (en) | 2004-04-22 | 2005-04-19 | System in-package test inspection apparatus and test inspection method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004126226A JP4556023B2 (ja) | 2004-04-22 | 2004-04-22 | システムインパッケージ試験検査装置および試験検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005308558A JP2005308558A (ja) | 2005-11-04 |
JP4556023B2 true JP4556023B2 (ja) | 2010-10-06 |
Family
ID=35135598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004126226A Expired - Fee Related JP4556023B2 (ja) | 2004-04-22 | 2004-04-22 | システムインパッケージ試験検査装置および試験検査方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7414422B2 (ja) |
JP (1) | JP4556023B2 (ja) |
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- 2004-04-22 JP JP2004126226A patent/JP4556023B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US7414422B2 (en) | 2008-08-19 |
JP2005308558A (ja) | 2005-11-04 |
US20050236717A1 (en) | 2005-10-27 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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|
A711 | Notification of change in applicant |
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|
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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R250 | Receipt of annual fees |
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S533 | Written request for registration of change of name |
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|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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