KR101421048B1

KR101421048B1 - 능동소자 칩이 탑재된 반도체 검사 장치

Info

Publication number: KR101421048B1
Application number: KR1020140014089A
Authority: KR
Inventors: 김일
Original assignee: 윌테크놀러지(주)
Priority date: 2014-02-07
Filing date: 2014-02-07
Publication date: 2014-07-23

Abstract

본 발명은 능동소자 칩이 탑재된 반도체 검사 장치에 관한 것으로서, 보다 상세하게는 검사하고자 하는 웨이퍼 레벨의 반도체와 최종적으로 함께 패키지되어 고속 신호를 주고받게 되는 D-RAM 등의 능동소자 칩의 단자를 가이드홀에 형성된 도전층을 통해 검사검사핀 및 검사대상반도체와 근접거리에서 전기적으로 연결될 수 있도록 함으로써, 검사대상반도체의 실제 POP 내에서의 사용환경을 구현하고 고주파 특성 파악이 가능하도록 하는 능동소자 칩이 탑재된 반도체 검사 장치에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 능동소자 칩이 탑재된 반도체 검사 장치는 일측에 적어도 하나 이상의 가이드홀이 형성되는 가이드 플레이트; 상기 가이드홀의 내면 일측에 형성되는 도전층; 상기 가이드홀에 삽입설치되고, 외면 일측이 상기 도전층의 일측에 접촉되며, 하단부가 검사대상반도체에 전기적으로 접촉되는 다수의 검사핀; 및 상기 가이드 플레이트의 표면 일측에 형성되되, 일측이 상기 도전층의 일측에 전기적으로 연결되는 적어도 하나 이상의 도전성 트레이스; 상기 검사대상반도체와 함께 패키지되어 전기신호를 주고받게 되는 칩으로서 상기 가이드 플레이트 일측에 설치되어, 일부 단자가 상기 검사핀 중 일부 검사핀과 전기적으로 연결되는 능동소자 칩;을 포함하되, 상기 도전성 트레이스의 일부는 연장되어 상기 능동소자 칩의 일부 단자와 상기 검사핀 중 일부 검사핀을 전기적으로 연결하도록 형성되는 것을 특징으로 한다.

Description

능동소자 칩이 탑재된 반도체 검사 장치 {Device For Testing Semiconductor On Mounted Active Element Chip}

본 발명은 능동소자 칩이 탑재된 반도체 검사 장치에 관한 것으로서, 보다 상세하게는 검사하고자 하는 웨이퍼 레벨의 반도체와 최종적으로 함께 패키지되어 고속 신호를 주고받게 되는 D-RAM 등의 능동소자 칩의 단자를 가이드홀에 형성된 도전층을 통해 검사검사핀 및 검사대상반도체와 근접거리에서 전기적으로 연결될 수 있도록 함으로써, 검사대상반도체의 실제 POP 내에서의 사용환경을 구현하고 고주파 특성 파악이 가능하도록 하는 능동소자 칩이 탑재된 반도체 검사 장치에 관한 것이다.

반도체 검사 공정은 크게 웨이퍼 레벨에서 제작된 칩의 전기적 특성을 검사하는 이디에스(Electrical Die Sorting:EDS)공정인 전공정 검사와 패키지 레벨로 제작된 반도체 IC를 검사하는 후공정 검사로 나눌 수 있다. 이 때, 전공정 검사는 웨이퍼를 구성하고 있는 칩들 중에서 불량칩을 판별하기 위해 수행하는 것으로 웨이퍼를 구성하는 칩들에 전기적 신호를 인가시켜 인가된 전기적 신호로부터 체크되는 신호에 의해서 불량을 판단하는 프로브 카드라는 반도체 검사장치가 사용되는데, 프로브 카드는 웨이퍼의 단자와 대응되는 위치에 다수 개의 검사핀(프로브 검사핀)이 형성된 구조를 갖는다.

도1은 종래의 반도체 검사장치의 일례로서 전공정 검사장비인 프로브 카드의 단면도를 나타낸 도면이다. 도시된 바와 같이 종래의 프로브 카드(100)는 저면에 검사대상반도체에 전기적으로 접촉되는 다수의 검사핀(111)이 설치되는 가이드플레이트(110)와, 가이드플레이트(110)의 상방에 가이드플레이트(110)와 이격되게 설치되는 메인기판(120)과, 가이드플레이트(110)와 메인기판(120) 간에 설치되어 협피치를 갖는 가이드플레이트(110)의 전극 패턴과 광피치를 갖는 메인기판(120) 간을 공간적으로 정합시키는 공간변환기(130)를 포함하여 구성된다. 이러한 종래의 프로브 카드(100)는 검사대상반도체에 검사핀(111)을 접촉시키면 검사대상반도체로부터 검사핀(111)으로 전기적 신호가 전달되고, 검사핀(111)으로 전달된 전기적 신호는 메인기판(120)을 통해 도시되어 있지 않은 테스터 장치로 전달된다.

한편, 반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 반도체 패키지의 크기를 획기적으로 감소시키면서 도 고용량화 및 다기능 수행이 가능한 SIP(System In Package)가 제안되었다. SIP는 크게 두 가지 측면에서 진행되고 있다. 하나는 한 개의 반도체 패키지 내부에 여러 개의 반도체 칩을 적층하는 방식으로 형성되는 MCP(Multi-Chip Package)이고, 다른 하나는 개별적으로 조립되고 전기적 검사가 완료된 반도체 패키지들을 수직 방향으로 적층하는 방식으로 형성되는 POP(Package on Package)이다.

즉, 종래 반도체 검사는 웨이퍼 레벨에서의 정상 동작 여부를 검사하는 웨이퍼 레벨 검사와 POP 형태로 완성된 상태에서 POP의 검사용 도전패드에 프로브를 접촉하여 도통 상태를 검사하는 POP 레벨 검사로 구분되는데, 웨이퍼 레벨에서 양품으로 분류된 칩이더라도 실제 D-RAM 등의 고속 신호를 사용하는 능동소자 칩과 같이 사용되는 경우 고주파 특성이 좋지 않아 POP 레벨로 완성된 반도체를 불량으로 폐기해야 하는 경우가 발생하고 있다. 특히, 어플리케이션 프로세서와 같은 마이크로컴퓨터 칩은 약 10~20 달러 정도로 고가로서 POP 레벨의 반도체를 폐기하는 경우 비용적인 손실이 매우 큰 문제가 발생하고 있다. 때문에 POP 레벨이 아닌 웨이퍼 레벨에서 D-RAM 등의 고속 신호를 사용하는 능동소자 칩을 연결하였을 때의 정상 동작 여부를 시험할 수 있는 장치에 대한 요구가 절실한 실정이었다.

출원인은 이러한 문제점을 극복하기 위해 도 2에 도시한 바와 같이 등록특허 제1311177호에서 공간변환기의 일측에 능동소자 칩을 탑재하여 고주파 특성 파악이 가능하도록 구성한 바 있다. 그러나 이렇게 단순히 능동소자 칩을 반도체 검사 장치의 외부에 구비하여 검사대상반도체와 반도체 검사 장치를 통과하여 연결되도록 하는 경우에는, 능동소자 칩이 반도체 검사 장치의 공간변환기 혹은 메인기판 뒤에 위치하므로 전기적으로 거리가 너무 멀어서 실제 POP 환경과 차이가 크기 때문에 정확한 고주파 특성 파악이 힘든 문제점이 재차 발생하였다.

한국공개특허 제2009-0027573호 한국등록특허 제1311177호

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 검사하고자 하는 웨이퍼 레벨의 반도체와 최종적으로 함께 패키지되어 고속 신호를 주고받게 되는 D-RAM 등의 능동소자 칩의 단자를 가이드홀에 형성된 도전층을 통해 검사검사핀 및 검사대상반도체와 근접거리에서 전기적으로 연결될 수 있도록 함으로써, 검사대상반도체의 실제 POP 내에서의 사용환경을 구현하고 고주파 특성 파악이 가능하도록 하는 능동소자 칩이 탑재된 반도체 검사 장치를 제공함에 있다.

본 발명의 다른 목적은 도전성 트레이스가 가이드홀의 도전층과 전기적으로 연결되며 가이드 플레이트의 표면 일측에서 외부 일측으로 연장형성됨으로써 능동소자 칩이 가이드 플레이트의 분해 없이 간단하게 착탈이 가능하면서도 검사대상반도체 및 능동소자 칩 간의 신호전달루트를 최소화하여 임피던스가 감소되도록 함으로써 고주파 성능을 크게 향상시킬 수 있는 반도체 검사장치를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 능동소자 칩이 탑재된 반도체 검사 장치는 일측에 적어도 하나 이상의 가이드홀이 형성되는 가이드 플레이트; 상기 가이드홀의 내면 일측에 형성되는 도전층; 상기 가이드홀에 삽입설치되고, 외면 일측이 상기 도전층의 일측에 접촉되며, 하단부가 검사대상반도체에 전기적으로 접촉되는 다수의 검사핀; 및 상기 가이드 플레이트의 표면 일측에 형성되되, 일측이 상기 도전층의 일측에 전기적으로 연결되는 적어도 하나 이상의 도전성 트레이스; 상기 검사대상반도체와 함께 패키지되어 전기신호를 주고받게 되는 칩으로서 상기 가이드 플레이트 일측에 설치되어, 일부 단자가 상기 검사핀 중 일부 검사핀과 전기적으로 연결되는 능동소자 칩;을 포함하되, 상기 도전성 트레이스의 일부는 연장되어 상기 능동소자 칩의 일부 단자와 상기 검사핀 중 일부 검사핀을 전기적으로 연결하도록 형성되는 것을 특징으로 한다.

이 때 상기 도전성 트레이스는 상기 도전층의 일측으로부터 상기 가이드 플레이트의 외부 일측으로 연장형성됨으로써, 상기 능동소자 칩이 상기 가이드 플레이트의 분해 없이 착탈이 가능하도록 상기 가이드 플레이트의 일측에 외부로 노출되도록 설치되되, 일부 접지단자는 상기 검사핀 중 일부 접지검사핀과, 일부 신호단자는 상기 검사핀 중 일부 신호검사핀과 각각 상기 도전성 트레이스를 통해 전기적으로 연결되도록 형성되는 것이 가능하다. 여기에 상기 접지단자 및 상기 신호단자 중 상기 검사핀과 전기적으로 연결되지 않은 일부 단자는, 메인기판과 직접 전기적으로 연결되도록 형성될 수 있다. 또한 상기 능동소자 칩이 복수개가 설치되어, 각각의 일부 단자가 상기 검사핀 중 일부 검사핀과 상기 도전성 트레이스를 통해 전기적으로 연결되는 것도 가능하다.

상기와 같은 본 발명에 따르면, 웨이퍼 레벨에서 검사를 수행하는 반도체 검사 장치에서 검사대상반도체의 실제 사용환경에서의 고주파 특성 파악이 가능하도록 함으로써 고주파 특성이 불량한 반도체 칩을 미리 불량으로 폐기함으로써 POP 레벨로 제작된 반도체 디바이스의 검사시의 양품율을 현저하게 높일 수 있고, 그에 따라 수율이 현저하게 증대될 수 있는 효과가 있다.

도1은 종래의 반도체 검사장치의 일례로서 전공정 검사장비인 프로브 카드의 단면도를 나타낸 도면이다.
도 2는 외부의 능동소자 칩과 연결된 반도체 검사 장치의 개략적인 구성도이다.
도 3은 본 발명에 따른 능동소자 칩이 탑재된 반도체 검사 장치의 개략적인 구성도이다.
도 4는 본 발명의 일 실시예에 따라 가이드 플레이트 일측에 능동소자 칩이 설치된 상태를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따라 가이드 플레이트 일측에 능동소자 칩이 설치되어 도전층 및 도전성 트레이스를 통해 검사핀과 능동소자 칩의 단자가 전기적으로 연결되는 상태를 상면에서 도시한 개념도이다.
도 6은 본 발명의 일 실시예에 따라 가이드 플레이트의 분해 없이도 능동소자 칩을 부착 또는 탈착할 수 있도록 가이드 플레이트 외부로 능동소자 칩이 노출되게 부착된 상태를 측면에서 도시한 개념도이다.

이하에서는 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호로 나타내고 있음을 유의해야 한다. 한편, 이에 앞서 본 명세서 및 특허청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 이하의 설명에서는 설명을 간단하게 하기 위하여 프로브 카드를 반도체 검사 장치라는 용어를 사용하여 설명될 것이나 본 발명은 프로브 카드에 국한되지 않고 복수 개의 검사핀을 갖는 모든 반도체 검사 장치에 적용가능하며 이 또한 본 발명의 기술적 사상에 포함되는 것이 당연함을 밝혀둔다.

도 3은 본 발명에 따른 능동소자 칩이 탑재된 반도체 검사 장치의 개략적인 구성도, 도 4는 본 발명의 일 실시예에 따라 가이드 플레이트 일측에 능동소자 칩이 설치된 상태를 도시한 도면, 도 5는 본 발명의 일 실시예에 따라 가이드 플레이트 일측에 능동소자 칩이 설치되어 도전층 및 도전성 트레이스를 통해 검사핀과 능동소자 칩의 단자가 전기적으로 연결되는 상태를 상면에서 도시한 개념도, 도 6은 본 발명의 일 실시예에 따라 가이드 플레이트의 분해 없이도 능동소자 칩을 부착 또는 탈착할 수 있도록 가이드 플레이트 외부로 능동소자 칩이 노출되게 부착된 상태를 측면에서 도시한 개념도이다.

도 3 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 검사 장치(1)는 가이드 플레이트(10), 도전층(20), 검사핀(30), 도전성 트레이스(40) 및 능동소자 칩(50)을 포함하여 구성된다.

가이드 플레이트(10)는 원판 혹은 사각판 형태로 형성되어 다수의 검사핀(30)이 각각 통과할 수 있도록 일측에 적어도 하나 이상의 가이드홀이 구비된다. 도 4에 도시된 일 실시예에서 가이드 플레이트(10)는 일측에 복수개의 제1 가이드홀(11b)이 형성된 상부플레이트(11)와, 상부플레이트(11)의 하부에 결합되고 일측에 복수개의 제2 가이드홀(12b)이 형성된 하부플레이트(12) 및 상부플레이트(11)와 하부플레이트(12)에 결합되는 체결부재(13)를 포함하며, 후술하는 검사핀(30)을 지지함과 아울러 도전성 트레이스(40)의 형성영역을 제공하는 역할을 한다.

상부플레이트(11)는 저면 일측에 제1 수용홈(11a)이 형성되며, 일측에 복수개의 제1 가이드홀(11b)이 구비된다. 그리고 하부플레이트(12)는 상부플레이트(11)와 대응되는 형상으로 형성되고, 제1 수용홈(11a)과 대응되는 일측에 제2 수용홈(12a)이 형성되며, 일측에 복수개의 제2 가이드홀(12b)이 구비된다. 이와 같은 상부플레이트(11) 및 하부플레이트(12)는 외표면과, 제1 수용홈(11a) 및 제2 수용홈(12a)에 의해 형성된 내표면을 통해 후술하는 도전성 트레이스(40)의 형성영역을 제공함과 아울러 가이드홀을 통해 검사핀(30)을 지지하는 역할을 한다. 물론 가이드 플레이트(10)가 상부플레이트(11)와 하부플레이트(12)로 구성되는 것으로 도시되어 있으나, 가이드 플레이트(10)가 테스트 소켓의 소켓 하우징과 같이 한 몸체로 형성될 수도 있다.

도전층(20)은 상부플레이트(11)에 형성된 제1 가이드홀(11b)의 내면 일측 또는 하부플레이트(12)에 형성된 제2 가이드홀(12b)의 내면 일측에 도전성 물질이 코팅되어 형성되는 것으로서, 후술하는 검사핀(30)과 도전성 트레이스(40)가 상호 전기적으로 연결될 수 있도록 하는 역할을 한다.

검사핀(30)은 대략 막대형상으로 형성되고, 제1 가이드홀(11b) 및 제2 가이드홀(12b)에 삽입되어 배치되고, 일측이 도전층(20)의 일측에 전기적으로 접촉되어 도전층(20)을 통해 후술하는 도전성 트레이스(40)와 전기적으로 연결된다. 한편, 본 실시예에서는 검사핀(30)으로 코브라 프로브가 도시되어 있으나, 본 발명의 검사핀(30)은 반드시 코브라 프로브로 한정되는 것은 아니며, 포고검사핀(30), 와이어 프로브등과 같은 다양한 프로브가 사용될 수 있음은 물론이다.

도전성 트레이스(40)는 도전성 물질을 이용하여 가이드 플레이트(10)의 표면, 즉 상부플레이트(11)의 내표면 및 외표면, 하부플레이트(12)의 내표면 및 외표면 중 적어도 하나의 일측에 박막형상으로 형성되고, 일측이 도전층(20)의 일측에 연결되는데, 이와 같은 도전성 트레이스(40)는 타측이 어디에 연결되느냐에 따라 다양한 기능을 수행할 수 있다.

능동소자 칩(50)은 POP 등의 환경에서 검사대상반도체와 함께 패키지되어 전기신호를 주고받게 되는 칩으로서 가이드 플레이트(10)의 일측에 설치된다. 능동소자 칩(50)의 일부 단자(51)는 검사핀(30) 중 일부 검사핀(30)과 전기적으로 연결된다. 도전성 트레이스(40)는 도4 및 도 5에서 보는 바와 같이 일측이 복수 개의 도전층(20) 중 적어도 어느 하나의 도전층(20)의 일측으로부터 가이드 플레이트(10)의 표면 중 검사핀(30)이 밀집설치되는 검사영역을 제외한 외부영역으로 연장형성될 수 있는데, 이렇게 연장된 도전성 트레이스(40)를 통해 능동소자 칩(50)의 일부 단자(51)와 상기 검사핀(30) 중 일부가 전기적으로 연결되도록 형성된다.

즉, 도전성 트레이스(40)는 검사영역 내에 밀집설치된 검사핀(30)과 공간변환기와의 접촉위치를 검사영역 외부로 연장함으로써 검사핀(30)과 능동소자 칩(50)이 직접적으로 연결이 가능하게 함과 동시에 검사핀(30)이 밀집설치된 구역을 벗어나 보다 안정적인 접촉을 유지할 수 있도록 하는 역할을 한다. 도 4에서는 가이드 플레이트(10)가 상하부의 결합으로 이루어져 있고, 내부에 수용 공간이 있어 능동소자 칩이 설치되어 있는 상태를 나타내고 있는데, 이 때 도전성 트레이스(40)를 가이드 플레이트(10)의 외부 일측까지 연장형성하게 되면 도 6에 도시한 바와 같이 능동소자 칩(50)이 가이드 플레이트(10)의 분해 없이도 착탈이 가능하도록 처음부터 가이드 플레이트(10)의 외부 일측에 설치 가능해진다. 아울러 능동소자 칩(50)을 가이드 플레이트(10)의 분해없이 손쉽게 부착 또는 탈착하기 위하여 가이드 플레이트(10)의 일부를 제거하여 능동소자 칩(50)이 외부로 노출되게 장착할 수도 있다.

이렇게 능동소자 칩(50)의 단자(51)를 가이드홀에 형성된 도전층(20) 및 도전성 트레이스(40)을 통해 검사핀(30) 및 검사대상반도체와 전기적으로 직접 연결될 수 있도록 함으로써, 검사대상반도체의 실제 POP 내에서의 사용환경을 구현하고 고주파 특성 파악이 가능한 것이다. 뿐만 아니라 능동소자 칩(50)이 가이드 플레이트(10)의 분해 없이 간단하게 착탈이 가능하면서도 검사대상반도체 및 능동소자 칩(50) 간의 신호전달루트를 최소화하여 임피던스가 감소되도록 함으로써 검사대상반도체와 능동소자 칩 간의 통신 환경을 최대한 실제 환경과 동일하게 유지할 수 있다.

본 발명의 실시예에 따른 반도체 검사 장치(1)에서, 능동소자 칩(50)의 단자(51) 중에서 일부 접지단자(51a)는 검사핀(30) 중에서 일부 접지검사핀(G)과, 일부 신호단자(51b)는 검사핀(30) 중에서 동일한 신호를 전달하는 일부 신호검사핀(S)과 각각 도전층(20) 및 도전성 트레이스(40)를 통해 전기적으로 연결하는 것이 바람직하다. 이 때 능동소자 칩(50)과 검사대상반도체의 통신용으로 서로 전기적 연결관계를 갖게 하기 위한 용도로써 통신용 검사핀을 별도로 구비할 수 있다.

다만, 능동소자 칩(50)의 전원단자(51c)는 외부의 테스터 장치와 직접 연결되어 전원을 공급받도록 형성해야 하므로, 본 발명의 일 실시예에 따른 도전성 트레이스(40)를 도 4에서 보는 바와 같이 전원단자(51c)와 연결된 상태로 가이드 플레이트(10)의 저면, 즉 하부플레이트(12)의 저면에서 외부 일측으로 연장형성하고, 와이어(L) 등을 이용하여 연장된 도전성 트레이스(40)와 외부의 테스터 장치를 직접 연결할 수 있다.

또한, 본 발명의 일 실시예에 따른 도전성 트레이스(40)는 검사영역을 벗어난 외부 일측으로 연장된 상태에서 능동소자 칩(50)의 단자(51)와 연결되기 때문에, 능동소자 칩(50)의 접지단자(51a) 및 신호단자(51b) 중 반도체 검사 장치(1)의 검사핀(30)과 전기적으로 연결되지 않은 일부 단자(51)는 가이드 플레이트(10) 및 공간변환기를 통과하지 않고 메인기판에 직접 연결되도록 할 수 있다. 이에 따라 작업성을 현저하게 향상시킬 수 있을 뿐 아니라 신호전달길이가 짧아져 임피던스가 낮아지면서 고주파성능을 크게 향상시킬 수 있는 특징이 있다.

한편, 본 발명의 일 실시예에서는 동일한 신호를 전달하는 검사핀(30)에 접촉하는 복수개의 도전층(20)과 이를 연결하는 트레이스를 하나의 그룹으로 설정한 후 각 그룹을 각각 상부플레이트(11)의 상면과, 저면에 형성함으로써 협소한 검사영역 내에서 동일한 신호를 전달하는 검사핀(30)을 용이하게 연결할 수 있다.

일예로, 접지검사핀(G)에 접촉하는 복수개의 도전층(20)과 이를 연결하는 트레이스(40)를 상부플레이트(11)의 상면에 형성하고, 신호검사핀(S)에 접촉하는 복수개의 도전층(20)과 이를 연결하는 트레이스(40)을 상부플레이트(11)의 저면에 형성하여 동일한 신호를 전달하는 복수개의 검사핀(30)을 다른 신호를 전달하는 검사핀(30)에 간섭되지 않고, 용이하게 연결할 수 있다. 물론 각 그룹이 상부플레이트(11)의 상면과 저면에만 형성되는 것이 아니고, 그룹의 갯수에 따라 상부플레이트(11)의 상면과 저면, 하부플레이트(12)의 상면과 저면을 모두 이용할 수 있다.

비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어 졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허등록청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.

1 : 반도체 검사 장치 10 : 가이드 플레이트
11 : 상부플레이트 11a : 제1 수용홈
11b : 제1 가이드홀 12 : 하부플레이트
12a : 제2 수용홈 12b : 제2 가이드홀
13 : 체결부재 20 : 도전층
30 : 검사핀 40 : 도전성 트레이스
50 : 능동소자 칩 51 : 단자
51a : 접지단자 51b : 신호단자
51c : 전원단자

Claims

일측에 적어도 하나 이상의 가이드홀이 형성되는 가이드 플레이트;
상기 가이드홀의 내면 일측에 형성되는 도전층;
상기 가이드홀에 삽입설치되고, 외면 일측이 상기 도전층의 일측에 접촉되며, 하단부가 검사대상반도체에 전기적으로 접촉되는 다수의 검사핀; 및
상기 가이드 플레이트의 표면 일측에 형성되되, 일측이 상기 도전층의 일측에 전기적으로 연결되는 적어도 하나 이상의 도전성 트레이스;
상기 검사대상반도체와 함께 패키지되어 전기신호를 주고받게 되는 칩으로서 상기 가이드 플레이트 일측에 설치되어, 일부 단자가 상기 검사핀 중 일부 검사핀과 전기적으로 연결되는 능동소자 칩;을 포함하되,
상기 도전성 트레이스의 일부는 연장되어 상기 능동소자 칩의 일부 단자와 상기 검사핀 중 일부 검사핀을 전기적으로 연결하도록 형성되는 것을 특징으로 하는 능동소자 칩이 탑재된 반도체 검사 장치.
제 1항에 있어서,
상기 도전성 트레이스는 상기 도전층의 일측으로부터 상기 가이드 플레이트의 외부 일측으로 연장형성됨으로써,
상기 능동소자 칩이 상기 가이드 플레이트의 분해 없이 착탈이 가능하도록 상기 가이드 플레이트의 일측에 외부로 노출되도록 설치되되, 일부 접지단자는 상기 검사핀 중 일부 접지검사핀과, 일부 신호단자는 상기 검사핀 중 일부 신호검사핀과 각각 상기 도전성 트레이스를 통해 전기적으로 연결되도록 형성되는 것을 특징으로 하는 능동소자 칩이 탑재된 반도체 검사 장치.
제 2항에 있어서,
상기 접지단자 및 상기 신호단자 중 상기 검사핀과 전기적으로 연결되지 않은 일부 단자는, 메인기판과 직접 전기적으로 연결되도록 형성되는 것을 특징으로 하는 능동소자 칩이 탑재된 반도체 검사 장치.
제 1항에 있어서,
상기 능동소자 칩이 복수개가 설치되어, 각각의 일부 단자가 상기 검사핀 중 일부 검사핀과 상기 도전성 트레이스를 통해 전기적으로 연결되는 것을 특징으로 하는 능동소자 칩이 탑재된 반도체 검사 장치.