TWI720489B

TWI720489B - 半導體裝置

Info

Publication number: TWI720489B
Application number: TW108117409A
Authority: TW
Inventors: 王敏哲
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2019-05-21
Filing date: 2019-05-21
Publication date: 2021-03-01
Also published as: TW202044516A

Abstract

本發明實施例提供半導體裝置。一基底位於一第一互連結構之上。一被動元件位於基底內。一第二互連結構位於基底之上。第一凸塊與第二凸塊位於第一互連結構之下方。每一第一矽通孔的第一端是經由第二互連結構而耦接於被動元件的第一端，而每一第一矽通孔的第二端是經由第一互連結構而耦接於第一凸塊。每一第二矽通孔的第一端是經由第二互連結構而耦接於被動元件的第二端，而第二矽通孔的第二端是經由第一互連結構而耦接於第二凸塊。

Description

半導體裝置

本揭露有關於一種半導體裝置，且特別有關於一種積體被動元件。

由於小尺寸電子產品的需求成長，電子產業製造商持續尋求其積體電路尺寸之縮小方法，比如開發使用三維積體電路封裝技術。在三維積體電路封裝結構中，隨著內部之積體電路（例如高功率處理器、行動晶片（mobile chip））的操作頻率與複雜度增加，需要獨立的大型被動元件，例如具有高電感值之電感器、具有高電容值之電容器及/或是具有高電阻值之電阻器來提高積體電路的效能。通常，大型被動元件是由積體被動元件（integrated passive device，IPD）所提供。

本揭露提供一種半導體裝置。半導體裝置包括一第一互連結構、一基底、一被動元件、一第二互連結構、一第一凸塊與一第二凸塊以及貫穿基底之複數第一矽通孔與複數第二矽通孔。基底位於第一互連結構之上。被動元件位於基底內。第二互連結構位於基底之上。第一凸塊與第二凸塊位於第一互連結構之下方。每一第一矽通孔的第一端是經由第二互連結構而耦接於被動元件的第一端，而每一第一矽通孔的第二端是經由第一互連結構而耦接於第一凸塊。每一第二矽通孔的第一端是經由第二互連結構而耦接於被動元件的第二端，而每一第二矽通孔的第二端是經由第一互連結構而耦接於第二凸塊。

再者，本揭露提供另一種半導體裝置。半導體裝置包括一第一互連結構、一基底、一被動元件、一第二互連結構、複數凸塊、以及複數群組之矽通孔。基底位於第一互連結構之上。被動元件位於基底內。第二互連結構位於基底之上。凸塊位於第一互連結構之下方。每一複數群組包括貫穿基底之複數矽通孔。複數矽通孔，貫穿基底，並劃分成複數群組，其中每一群組內矽通孔的數量是大於一個。群組之每一矽通孔的第二端是經由第一互連結構而耦接於個別之凸塊。群組之一第一群組之矽通孔的第一端更經由第二互連結構而耦接於被動元件的第一端，而群組之一第二群組之矽通孔的第一端更經由第二互連結構而耦接於被動元件的第二端。

為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

以下揭露內容提供了許多用於實現在此所提供之標的不同部件的不同實施例或範例。以下描述組件和排列的具體範例以簡化本發明之實施例。當然，這些僅僅是範例，而不在於限制本發明之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明之實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。

再者，為了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空間相關用語，以描述如圖所示的一個元件或部件與另一個（或另一些）元件或部件之間的關係。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方式定向（旋轉90度或在其他方位上），並且在此使用的空間相關描述可以同樣地作出相應的解釋。

下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。

第1圖係顯示根據本發明一些實施例所述之半導體裝置10A。在一些實施例中，半導體裝置10A為雙面（dual-sided，DS）之積體被動元件（integrated passive device，IPD）。在一些實施例中，半導體裝置10A可包括電容器、電阻器、電感器、其類似者，或其組合。

半導體裝置10A包括互連結構110a。互連結構110a包括用於連接半導體裝置10A中不同元件/組件的導電（例如金屬或多晶矽）佈線以及穿孔連接。在一些實施例中，互連結構110a包括一或多個重佈線層（redistribution layer，RDL）。在一些實施例中，重分佈層中的佈線是由相同的金屬材料，例如銅、鋁、鎢、鎳或其組合所形成，且可藉由使用電鍍或其它可接受的方法而形成，用以在互連結構110a中提供不同的信號/連接路徑。

基底130位於互連結構110a之上。在一些實施例中，基底130為半導體基底，例如經摻雜或未經摻雜矽或SOI基底。此外，一或多個被動元件30位於基底130內。被動元件30可以是電容器、電阻器或是電感器。為了簡化說明，在第1圖中僅顯示一個被動元件30。在此實施例中，被動元件30為電容器。在一些實施例中，沒有任何的主動元件（active device）存在於基底130內。在一些實施例中，基底130可包含其他半導體材料，例如，鍺；化合物半導體，其包含碳化矽、鎵化砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，或其組合。

複數矽通孔（through silicon via，TSV）40位於基底130內，並分為複數群組。矽通孔40是由導電材料所形成。在一些實施例中，矽通孔40可以是模封通孔（through mold via，TMV）、封裝通孔（through package via，TPV）、中介通孔（through interposer via，TIV）或相似通孔等。在第1圖中，第一群組之矽通孔40a_1-40a_3是設置在被動元件30的左側，而第二群組之矽通孔40b_1-40b_3是設置在被動元件30的右側。換言之，第一群組之矽通孔40a_1-40a_3與第二群組之矽通孔40b_1-40b_3是分別設置在被動元件30的相對側。

第一群組之矽通孔40a_1、40a_2與40a_3會分別經由互連結構110a內的連接路徑P7_1、P7_2與P7_3而耦接（電性連接）於凸塊（bump）24a。此外，第二群組之矽通孔40b_1、40b_2與40b_3會分別經由互連結構110a內的連接路徑P8_1、P8_2與P8_3而耦接（電性連接）於凸塊24b。凸塊24a與24b是由導電材料所形成，並位於互連結構110a的下方。換言之，凸塊24a與24b以及矽通孔40a_1-40a_3與40b_1-40b_3是分別設置在互連結構110a的相對側。在一些實施例中，互連結構110a內的連接路徑是由導電佈線及/或穿孔所形成。

在一些實施例中，第一群組之矽通孔40a_1-40a_3是設置在凸塊24a的上方，使得第一群組內全部矽通孔的投影位置都位於凸塊24a內。因此，第一群組之矽通孔的數量是由凸塊24a的尺寸所決定。相似地，第二群組之矽通孔40b_1-40b_3是設置在凸塊24b的上方，使得第二群組內全部矽通孔的投影位置都位於凸塊24b內。因此，第二群組之矽通孔的數量是由凸塊24b的尺寸所決定。

在一些實施例中，半導體裝置10A更包括設置在互連結構110a與基底130之間的保護層（passivation layer）（未顯示）。此外，互連結構110a中的連接路徑P7_1-P7_3與P8_1-P8_3是經由保護層的開口而連接於矽通孔40a_1-40a_3與40b_1-40b_3。在一些實施例中，保護層可以是由聚合物（polymer）材料所形成。

互連結構120a位於基底130之上。相似於互連結構110a，互連結構120a包括用於連接半導體裝置10A中不同元件/組件的導電（例如金屬或多晶矽）佈線以及穿孔連接。在一些實施例中，互連結構120a包括一或多個重佈線層。

第一群組之矽通孔40a_1與40a_2會分別經由互連結構120a內的連接路徑P2_1與P2_2而耦接（電性連接）於連接路徑P2，並經由連接路徑P2而耦接於微凸塊22a。第一群組之矽通孔40a_3會經由互連結構120a內的連接路徑P1耦接（電性連接）於微凸塊22a。此外，第二群組之矽通孔40b_1與40b_2會分別經由互連結構120a內的連接路徑P5_1與P5_2而耦接於連接路徑P5，並經由連接路徑P5而耦接於微凸塊22b。第二群組之矽通孔40b_3會經由互連結構120a內的連接路徑P4而耦接（電性連接）於微凸塊22b。微凸塊22a與22b是由導電材料所形成，並位於互連結構120a的上方。換言之，微凸塊22a與22b以及矽通孔40a_1-40a_3與40b_1-40b_3是分別設置在互連結構120a的相對側。在一些實施例中，互連結構120a內的連接路徑是由導電佈線及/或穿孔所形成。

在一些實施例中，半導體裝置10A更包括設置在互連結構120a與基底130之間的保護層（未顯示）。此外，互連結構120a中的連接路徑P1-P6、P2_1-P2_2與P5_1-P5_2是經由保護層的開口而連接於矽通孔40a_1-40a_3與40b_1-40b_3。在一些實施例中，保護層可以是由聚合物材料所形成。

在一些實施例中，微凸塊22a與22b以及凸塊24a與24b是由相同材料所形成。凸塊24a與24b的尺寸是大於微凸塊22a與22b的尺寸。此外，凸塊24a與24b可做為連接球狀柵格陣列（ball grid array，BGA）之焊料球。在一些實施例中，凸塊24a與24b具有範圍介於約150μm至約300μm的直徑，而微凸塊22a與22b具有範圍介於約10μm至約40μm的直徑。

在第1圖中，透過互連結構110a內的連接路徑P7_1-P7_3以及互連結構120a內的連接路徑P1、P2、P2_1和P2_2，第一群組之矽通孔40a_1-40a_3會並聯於微凸塊22a與凸塊24a之間。此外，透過互連結構110a內的連接路徑P8_1-P8_3以及互連結構120a內的連接路徑P4、P5、P5_1和P5_2，第二群組之矽通孔40b_1-40b_3會並聯於微凸塊22b與凸塊24b之間。

在第1圖中，被動元件30的第一端32可透過互連結構120a之連接路徑P1-P3而耦接於微凸塊22a，並經由第一群組之矽通孔40a_1-40a_3而耦接於凸塊24a。例如，透過互連結構120a之連接路徑P3，被動元件30的第一端32可耦接於連接路徑P2，並透過連接路徑P2而耦接於微凸塊22a以及矽通孔40a_1與40a_2，接著再透過微凸塊22a而耦接於矽通孔40a_3。於是，被動元件30的第一端32可透過互連結構120a之第一群組的矽通孔40a_1-40a_3以及相關連接路徑而耦接於微凸塊22a和凸塊24a。相似地，被動元件30的第二端34可透過互連結構120a之第二群組的矽通孔40b_1-40b_3以及相關連接路徑而耦接於微凸塊22b和凸塊24b。

在第1圖中，互連結構120a之連接路徑P3與P6是分別耦接於連接路徑P2與P5。在一些實施例中，互連結構120a之連接路徑P3與P6是分別耦接於連接路徑P1與P4。

在積體被動元件中，若在微凸塊與凸塊之間僅存在單一矽通孔的情況下，當該矽通孔損壞時，例如有空隙（void）存在於該矽通孔內而造成開路錯誤（open fault），微凸塊會無法電性連接於凸塊。於是，積體被動元件內的被動元件會無法透過損壞的單一矽通孔而連接至凸塊，於是會造成積體被動元件無法正常操作。

僅設置單一矽通孔於微凸塊以及相對應之凸塊之間的情況下，為了檢測具有該單一矽通孔的積體被動元件是否損壞，在積體被動元件的製造過程中需要於晶片探針（chip probing or circuit probing，CP）階段以及最終測試（final test，FT）階段分別透過微凸塊與凸塊對積體被動元件進行測試，以達到測試覆蓋率。舉例而言，在晶片探針階段時，會對尚未切割之晶圓上的積體被動元件進行測試。首先，在晶片探針階段（即晶圓級測試），會使用探針卡（probe card）並透過位於積體被動元件上方的兩微凸塊（例如微凸塊22a、22b）對積體被動元件內的被動元件（例如被動元件30）進行測量。接著，會再使用探針卡並透過位於積體被動元件下方的兩凸塊（例如凸塊24a、24b）對積體被動元件內的被動元件進行測量。於是，在晶片探針階段需要分別透過積體被動元件上方的微凸塊與積體被動元件下方的凸塊來進行測量，以便驗證是否故障。在最終測試階段（即封裝級測試），會使用測試配接器（socket）並透過位於積體被動元件上方的兩微凸塊（例如微凸塊22a、22b）對積體被動元件內的被動元件（例如被動元件30）進行測量。接著，會再使用測試配接器並透過位於積體被動元件下方的兩凸塊（例如凸塊24a、24b）對積體被動元件內的被動元件進行測量，以便驗證是否故障。因此，需要花費許多測試成本對積體被動元件進行區分，以篩選出無故障之積體被動元件，以進行後續三維封裝。

在半導體裝置10A中，藉由設置多個矽通孔於微凸塊22a/22b以及相對應之凸塊24a/24b之間，可在微凸塊22a/22b以及相對應之凸塊24a/24b之間提供更多的連接路徑。於是，相較於僅設置單一矽通孔於微凸塊以及相對應之凸塊之間，半導體裝置10A可避免有任一矽通孔損壞時，微凸塊22a/22b會無法電性連接於相對應之凸塊24a/24b的情況發生。因此，可增加半導體裝置10A的強健性，以提高良率，進而降低測試成本。舉例來說，在晶片探針階段（即晶圓級測試），僅需使用探針卡並透過位於半導體裝置10A上方的兩微凸塊22a與22b或是透過位於半導體裝置10A下方的兩凸塊24a與24b對半導體裝置10A內的被動元件30進行測量，例如測量被動元件30的電容值及漏電流等。因此，在晶片探針階段，僅需對半導體裝置10A的一側進行測量。接著，在最終測試階段（即封裝級測試），會使用測試配接器並透過尚未被測量的兩微凸塊22a與22b或是兩凸塊24a與24b對半導體裝置10A內的被動元件30進行測量。因此，在最終測試階段，僅需對尚未在晶片探針階段被測量的半導體裝置10A之另一側進行測量。於是，可減少測試的次數與時間，因而可降低製造成本。

在一些實施例中，僅需要在晶片探針階段對半導體裝置10A的一側進行測量，不需對另一側進行測量。在一些實施例中，僅需要在最終測試階段對半導體裝置10A的一側進行測量，不需對另一側進行測量。

在一些實施例中，半導體裝置10A可作為單面（single-sided）之積體被動元件使用。例如，半導體裝置10A僅透過微凸塊22a/22b或是透過凸塊24a/24b而耦接於其他裝置或元件。

第2圖係顯示根據本發明一些實施例所述之半導體裝置10B。相較於第1圖之半導體裝置10A的互連結構120a，在半導體裝置10B的互連結構120b中，耦接於被動元件30之第一端32的連接路徑P3是同時耦接於連接路徑P1與P2。此外，在半導體裝置10B的互連結構120a中，連接路徑P4是經由連接路徑P6_1與P6而耦接於被動元件30之第二端34。此外，連接路徑P5是經由連接路徑P6_2與P6而耦接於被動元件30之第二端34。半導體裝置10B的結構相似於第1圖之半導體裝置10A，因此半導體裝置10B在晶片探針階段與最終測試階段的測試方式亦相似於半導體裝置10A。

如先前所描述，半導體裝置10B亦可作為單面之積體被動元件使用。例如，半導體裝置10B僅透過微凸塊22a/22b或是透過凸塊24a/24b而耦接於其他裝置或元件。

第3圖係顯示根據本發明一些實施例所述之半導體裝置10C。相較於第1圖之半導體裝置10A的互連結構120a，在半導體裝置10C的互連結構120c中，第一群組之矽通孔40a_1、40a_2與40a_3會分別經由連接路徑P2_1、P2_2與P2_3而耦接於連接路徑P2，並經由連接路徑P2而耦接於微凸塊22a。此外，第二群組之矽通孔40b_1、40b_2與40b_3會分別經由連接路徑P5_1、P5_2與P5_3而耦接於連接路徑P5，並經由連接路徑P5而耦接於微凸塊22b。如先前所描述，被動元件30的第一端32可透過連接路徑P3而耦接於連接路徑P2，而被動元件30的第二端34可透過連接路徑P6而耦接於連接路徑P5。半導體裝置10C的結構相似於第1圖之半導體裝置10A，因此半導體裝置10C在晶片探針階段與最終測試階段的測試方式亦相似於半導體裝置10A。

如先前所描述，半導體裝置10C亦可作為單面之積體被動元件使用。例如，半導體裝置10C僅透過微凸塊22a/22b或是透過凸塊24a/24b而耦接於其他裝置或元件。

第4圖係顯示根據本發明一些實施例所述之半導體裝置10D。相較於第1圖之半導體裝置10A，半導體裝置10D更包括第三群組之矽通孔40c_1-40c_3、第四群組之矽通孔40d_1-40d_3、微凸塊22c與22d以及凸塊24c與24d。

第三群組之矽通孔40c_1、40c_2與40c_3會分別經由互連結構110b內的連接路徑P13_1、P13_2與P13_3而耦接（電性連接）於凸塊24c。此外，第四群組之矽通孔40d_1、40d_2與40d_3會分別經由互連結構110b內的連接路徑P14_1、P14_2與P14_3而耦接於凸塊24d。

如先前所描述，第三群組之矽通孔40c_1-40c_3是設置在凸塊24c的上方，使得第三群組內全部矽通孔的投影位置都位於凸塊24c內。因此，第三群組之矽通孔的數量是由凸塊24c的尺寸所決定。相似地，第四群組之矽通孔40d_1-40d_3是設置在凸塊24d的上方，使得第四群組內全部矽通孔的投影位置都位於凸塊24d內。因此，第四群組之矽通孔的數量是由凸塊24d的尺寸所決定。

第三群組之矽通孔40c_1-40c_3會分別經由互連結構120d內的連接路徑P9_1-P9_3而耦接（電性連接）於連接路徑P9，並經由連接路徑P9而耦接於微凸塊22c。此外，第四群組之矽通孔40d_1-40d_3會分別經由互連結構120d內的連接路徑P11_1-P11_3而耦接於連接路徑P11，並經由連接路徑P11而耦接於微凸塊22d。

在一些實施例中，微凸塊22a-22d以及凸塊24a-24d是由相同材料所形成。凸塊24a-24d的尺寸是大於微凸塊22a-22d的尺寸。此外，凸塊24a-24d可做為連接球狀柵格陣列（BGA）之焊料球。在一些實施例中，凸塊24a-24d具有範圍介於約150μm至約300μm的直徑，而微凸塊22a-22d具有範圍介於約10μm至約40μm的直徑。

在第4圖中，透過互連結構110b內的連接路徑P13_1-P13_3以及互連結構120d內的連接路徑P9、P9_1、P9_2和P9_3，第三群組之矽通孔40c_1、40c_2與40c_3會並聯於微凸塊22c與凸塊24c之間。此外，透過互連結構110b內的連接路徑P14_1-P14_3以及互連結構120d內的連接路徑P11、P11_1、P11_2和P11_3，第四群組之矽通孔40d_1、40d_2與40d_3會並聯於微凸塊22d與凸塊24d之間。

在第4圖的互連結構120d中，連接路徑P9_3會透過連接路徑P10而耦接於連接路徑P2_1。於是，被動元件30的第一端32可依序透過連接路徑P3、P2、P2_1、P10、P9_3與P9而耦接於微凸塊22c，並經由第三群組之矽通孔40c_1-40c_3而耦接於凸塊24c。相似地，連接路徑P11_3會透過連接路徑P12而耦接於連接路徑P5_1。於是，被動元件30的第二端34可依序透過連接路徑P6、P5、P5_1、P12、P11_3與P11而耦接於微凸塊22d，並經由第四群組之矽通孔40d_1-40d_3而耦接於凸塊24d。

在第4圖的互連結構120d中，微凸塊22a與22c是透過連接路徑P10而耦接在一起。此外，微凸塊22b與22d是透過連接路徑P12而耦接在一起。值得注意的是，在第4圖的互連結構110b中，凸塊24a與24c並無透過連接路徑耦接在一起，而且凸塊24b與24d並無透過連接路徑耦接在一起。

在半導體裝置10D中，藉由設置多個矽通孔於微凸塊22a/22b/22c/22d以及相對應之凸塊24a/24b/24c/24d之間，可在微凸塊22a/22b/22c/22d以及相對應之凸塊24a/24b/24c/24d之間提供更多的連接路徑。於是，可增加半導體裝置10D的強健性，以提高良率，進而降低測試成本。舉例來說，在晶片探針階段（即晶圓級測試），僅需使用探針卡並透過位於半導體裝置10D下方的兩凸塊24a與24d（或是兩凸塊24c與24b）對半導體裝置10D內的被動元件30進行測量，例如測量被動元件30的電容值及漏電流等。接著，在最終測試階段（即封裝級測試），會使用測試配接器並透過兩微凸塊22a與22d（或是兩微凸塊22c與22b）對半導體裝置10D內的被動元件30進行測量。於是，可減少測試的次數與時間，因而可降低製造成本。此外，藉由使用由微凸塊22c與22d與凸塊24c與24d所提供的額外測試路徑來測量被動元件30，可進一步驗證互連結構120d內連接路徑是否正常，以提高互連結構120d中重分佈層之佈線的測試覆蓋率。於是，可更有效地篩選出不良品。

第5圖係顯示根據本發明一些實施例所述之半導體裝置10E。相較於第4圖之半導體裝置10D，半導體裝置10E之互連結構110c與120e的連接路徑的配置是不同於半導體裝置10D之互連結構110b與120d。

第三群組之矽通孔40c_1-40c_3會分別經由互連結構120e內的連接路徑P9_1-P9_3而耦接（電性連接）於連接路徑P9，並經由連接路徑P9而耦接於微凸塊22c。此外，第四群組之矽通孔40d_1-40d_3會分別經由互連結構120d內的連接路徑P11_1-P11_3而耦接於連接路徑P11，並經由連接路徑P11而耦接於微凸塊22d。

第三群組之矽通孔40c_1、40c_2與40c_3會分別經由互連結構110c內的連接路徑P13_1、P13_2與P13_3而耦接（電性連接）於凸塊24c。此外，第四群組之矽通孔40d_1、40d_2與40d_3會分別經由互連結構110c內的連接路徑P14_1、P14_2與P14_3而耦接於凸塊24d。

在第5圖的互連結構110c中，凸塊24a與凸塊24c是透過連接路徑P15而耦接在一起。此外，凸塊24b與凸塊24d是透過連接路徑P16而耦接在一起。值得注意的是，在第5圖的互連結構120e中，微凸塊22a與微凸塊22c並無透過連接路徑耦接在一起，而且微凸塊22b與微凸塊22d並無透過連接路徑耦接在一起。

在半導體裝置10E中，藉由設置多個矽通孔於微凸塊22a/22b/22c/22d以及相對應之凸塊24a/24b/24c/24d之間，可在微凸塊22a/22b/22c/22d以及相對應之凸塊24a/24b/24c/24d之間提供更多的連接路徑。於是，可增加半導體裝置10E的強健性，以提高良率，進而降低測試成本。舉例來說，在晶片探針階段（即晶圓級測試），僅需使用探針卡並透過位於半導體裝置10E上方的兩微凸塊22a與22d（或是兩微凸塊22c與22b）對半導體裝置10E內的被動元件30進行測量，例如測量被動元件30的電容值及漏電流等。接著，在最終測試階段（即封裝級測試），會使用測試配接器並透過位於半導體裝置10E下方的兩凸塊24a與24d（或是兩凸塊24c與24b）對半導體裝置10E內的被動元件30進行測量。於是，可減少測試的次數與時間，因而可降低製造成本。

第6圖係顯示根據本發明一些實施例所述之半導體裝置10F。相較於第4圖之半導體裝置10D，在第6圖之半導體裝置10F的互連結構120e中，沒有連接路徑存在於微凸塊22a與22d之間以及微凸塊22b與22c之間。此外，相較於第5圖之半導體裝置10E，在第6圖之半導體裝置10F的互連結構110b中，沒有連接路徑存在於凸塊24a與24d之間以及凸塊24b與24c之間。換言之，微凸塊22c與22d以及凸塊24c與24d是電性絕緣於被動元件30。

在第6圖中，微凸塊22c、凸塊24c以及第三群組之矽通孔40c_1-40c_3會形成第一信號路徑，用以垂直地在微凸塊22c與凸塊24c之間傳送信號。相似地，微凸塊22d、凸塊24d以及第四群組之矽通孔40d_1-40d_3會形成第二信號路徑，用以垂直地在微凸塊22d與凸塊24d之間傳送信號。

在一些實施例中，當半導體裝置10F透過微凸塊22a/22b/22c/22d或凸塊24a/24b/24c/24d耦接於其他半導體裝置（例如積體電路、記憶體等）或是印刷電路板（PCB）時，可透過半導體裝置10F的第一信號路徑與第二信號路徑來對其他半導體裝置或是印刷電路板上的信號進行驗證、測試、除錯等。

第7A圖係顯示根據本發明一些實施例所述之半導體封裝結構20。半導體封裝結構20包括印刷電路板210、半導體裝置10D/10E/10F、中介層（interposer）220、積體電路230以及記憶體240。

半導體裝置10D/10E/10F設置在印刷電路板210之上，並透過凸塊24a-24d電性耦接於印刷電路板210。中介層220設置在半導體裝置10D/10E/10F之上，並透過微凸塊22a-22d電性耦接於半導體裝置10D/10E/10F。此外，中介層220更透過凸塊（或焊料球）21電性耦接於印刷電路板210。

積體電路230設置在中介層220之上，並透過凸塊（或焊料球）23電性耦接於中介層220。在此實施例中，中介層220是設置在積體電路230與印刷電路板210之間，用以傳送信號。此外，印刷電路板210的部分信號更透過半導體裝置10D/10E/10F傳送至中介層220。記憶體240設置在積體電路230之上，並透過凸塊（或焊料球）25電性耦接於積體電路230。在一些實施例中，記憶體240為動態隨機存取記憶體（DRAM）。

在一些實施例中，半導體裝置10D/10E/10F是設置在積體電路230和中介層220之間。在一些實施例中，半導體裝置10D/10E/10F是設置在記憶體240和積體電路230之間。

在一些實施例中，半導體封裝結構20中的半導體裝置10D/10E/10F可作為單面之積體被動元件使用。例如，在第7A圖中，半導體裝置10D/10E/10F僅透過微凸塊22a-22d而電性耦接於中介層220，而在半導體裝置10D/10E/10F與印刷電路板210之間沒有凸塊24a-凸塊24d的存在。另一方面，當半導體裝置10D/10E/10F僅透過凸塊24a-凸塊24d電性耦接於印刷電路板210時，半導體裝置10D/10E/10F與中介層220之間沒有微凸塊22a-22d的存在。

第7B圖係顯示根據本發明一些實施例所述之具有第6圖之半導體裝置10F之半導體封裝結構20A的電路示意圖。在第7B圖中，來自印刷電路板210的電源電壓VDD與接地電壓VSS會透過半導體裝置10F傳送至積體電路230，以便對積體電路230進行供電。接著，積體電路230的電壓調節器（voltage regulator）（未顯示）會根據電源電壓VDD與接地電壓VSS而提供操作電壓（未顯示）至內部的不同電路。此外，積體電路230的電壓調節器亦會提供操作電壓至記憶體240，以便對記憶體240進行供電並進行資料存取。

電源電壓VDD與接地電壓VSS會分別輸入至被動元件30的第一端32與第二端34。在此實施例中，被動元件30是具有大電容值的電容器，用以對積體電路230的電壓調節器提供穩壓，以降低雜訊對電源電壓VDD、接地電壓VSS以及不同操作電壓的影響。

在第7B圖中，信號SG1與SG2會透過半導體裝置10F的第一信號路徑與第二信號路徑而在積體電路230與印刷電路板210之間傳送。如先前所描述，第一信號路徑形成於微凸塊22c與凸塊24c之間，而第二信號路徑形成於微凸塊22d與凸塊24d之間。在一些實施例中，可透過信號SG1與SG2來對積體電路230進行驗證、測試、除錯等。

如先前所描述，半導體裝置10F可以設置在記憶體240和積體電路230之間，用以對積體電路230和記憶體240的電壓調節器提供穩壓，以降低雜訊對電源電壓VDD、接地電壓VSS以及不同操作電壓的影響。

本發明實施例提供了具有被動元件之半導體裝置（即積體被動元件）。半導體裝置的第一側具有多個微凸塊，而半導體裝置的第二側具有對應於微凸塊的多個凸塊，其中第一側是相對於第二側。在半導體裝置中，每一微凸塊是透過具有複數矽通孔之個別的群組而耦接於對應之凸塊。因此，可避免群組中有任一矽通孔損壞時，微凸塊會無法電性連接於相對應之凸塊的情況發生。於是，增加了半導體裝置的強健性，進而可減少測試成本並增加良率。

在一些實施例中，本揭露提供一種半導體裝置，半導體裝置包括一第一互連結構、一基底、一被動元件、一第二互連結構、貫穿基底的多個第一矽通孔以及貫穿基底的多個第二矽通孔。基底位於第一互連結構之上。被動元件位於基底內。第二互連結構位於基底之上。部分的第一矽通孔的第一端是經由第二互連結構而互相連接並耦接於被動元件的第一端。部分的第二矽通孔的第一端是經由第二互連結構而互相連接並耦接於被動元件的第二端。

在一些實施例中，半導體裝置更包括一第一微凸塊與一第二微凸塊。第一微凸塊與第二微凸塊位於第二互連結構的上方。第一微凸塊是經由第二互連結構而耦接於每一第一矽通孔的第一端，以及第二微凸塊是經由第二互連結構而耦接於每一第二矽通孔的第一端。

在一些實施例中，第一矽通孔之一者是經由第二互連結構的一第一連接路徑而耦接於第一微凸塊，以及其他的第一矽通孔是經由第二互連結構的一第二連接路徑而耦接於第一微凸塊，其中在第二互連結構內，第二連接路徑是經由一第三連接路徑而耦接於被動元件的第一端。

在一些實施例中，第二矽通孔之一者是經由第二互連結構的一第四連接路徑而耦接於第二微凸塊，以及其他的第二矽通孔是經由第二互連結構的一第五連接路徑而耦接於第二微凸塊，其中在第二互連結構內，第五連接路徑是經由一第六連接路徑而耦接於被動元件的第二端。

在一些實施例中，半導體裝置更包括一第一凸塊與一第二凸塊。第一凸塊與第二凸塊位於第一互連結構的下方。每一第一矽通孔的第二端是經由第一互連結構而耦接於第一凸塊，而每一第二矽通孔的第二端是經由第一互連結構而耦接於第二凸塊。

在一些實施例中，每一第一矽通孔是經由第一互連結構的個別的一第七連接路徑而耦接於第一凸塊，以及每一第二矽通孔是經由第一互連結構的個別的一第八連接路徑而耦接於第二凸塊。

在一些實施例中，第一矽通孔的數量是由第一凸塊的尺寸所決定，而第二矽通孔的數量是由第二凸塊的尺寸所決定。

在一些實施例中，在基底中，第一矽通孔與第二矽通孔是分別設置在被動元件的相對側。

雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

10A-10F～半導體裝置； 22a-22d～微凸塊； 24a-24d～凸塊； 30～被動元件； 32～第一端； 34～第二端； 40、40a_1-40a_3、40b_1-40b_3～矽通孔； 110a-110c、120a-120e～互連結構； 130～基底；以及 P1-P6、P9-P12、P15-P16、P2_1-P2_3、P5_1-P5_3、P6_1、P6_2、P7_1-P7_3、P8_1-P8_3、P9_1-P9_3、P11_1-P11_3、P13_1-P13_3、P14_1-P14_3～連接路徑。

第1圖係顯示根據本發明一些實施例所述之半導體裝置；第2圖係顯示根據本發明一些實施例所述之半導體裝置；第3圖係顯示根據本發明一些實施例所述之半導體裝置；第4圖係顯示根據本發明一些實施例所述之半導體裝置；第5圖係顯示根據本發明一些實施例所述之半導體裝置；第6圖係顯示根據本發明一些實施例所述之半導體裝置；第7A圖係顯示根據本發明一些實施例所述之半導體封裝結構；以及第7B圖係顯示根據本發明一些實施例所述之具有第6圖之半導體裝置之半導體封裝結構的電路示意圖。

10A～半導體裝置； 22a、22b～微凸塊； 24a、24b～凸塊； 30～被動元件； 32～第一端； 34～第二端； 40、40a_1-40a_3、40b_1-40b_3～矽通孔； 110a、120a～互連結構； 130～基底；以及 P1-P6、P2_1、P2_2、P5_1、P5_2、P7_1-P7_3、P8_1-P8_3～連接路徑。

Claims

一種半導體裝置，包括：一第一互連結構；一基底，位於上述第一互連結構之上；一被動元件，位於上述基底內；一第二互連結構，位於上述基底之上；一第一凸塊與一第二凸塊，位於上述第一互連結構之下方；一第一微凸塊，位於上述第二互連結構之上方；複數第一矽通孔，貫穿上述基底，其中每一上述第一矽通孔的第一端是經由上述第二互連結構而耦接於上述被動元件的第一端，而每一上述第一矽通孔的第二端是經由上述第一互連結構而耦接於上述第一凸塊，其中上述第一矽通孔分為一第一部分及一第二部分，上述第一矽通孔的上述第一部分的第一端是經由上述第二互連結構的一第一連接路徑而耦接於上述第一微凸塊，上述第一矽通孔的上述第二部分的第一端是經由上述第二互連結構的一第二連接路徑而耦接於上述第一微凸塊；以及複數第二矽通孔，貫穿上述基底，其中每一上述第二矽通孔的第一端是經由上述第二互連結構而耦接於上述被動元件的第二端，而每一上述第二矽通孔的第二端是經由上述第一互連結構而耦接於上述第二凸塊。
如申請專利範圍第1項所述之半導體裝置，更包括：一第二微凸塊，位於上述第二互連結構之上方；其中上述第二微凸塊是經由上述第二互連結構而耦接於每一上述第二矽通孔的第一端。
如申請專利範圍第2項所述之半導體裝置，其中在上述第二互連結構內，上述第一連接路徑或是上述第二連接路徑是經由一第三連接路徑而耦接於上述被動元件的第一端。
如申請專利範圍第3項所述之半導體裝置，其中上述第二矽通孔分為一第三部分及一第四部分，上述第二矽通孔的上述第三部分的第一端是經由上述第二互連結構的一第四連接路徑而耦接於上述第二微凸塊，上述第二矽通孔的上述第四部分的第一端是經由上述第二互連結構的一第五連接路徑而耦接於上述第二微凸塊，其中在上述第二互連結構內，上述第四連接路徑或是上述第五連接路徑是經由一第六連接路徑而耦接於上述被動元件的第二端。
如申請專利範圍第1項所述之半導體裝置，其中每一上述第一矽通孔是經由上述第一互連結構之個別的一第七連接路徑而耦接於上述第一凸塊，以及每一上述第二矽通孔是經由上述第一互連結構之個別的一第八連接路徑而耦接於上述第二凸塊。
一種半導體裝置，包括：一第一互連結構；一基底，位於上述第一互連結構之上；一被動元件，位於上述基底內；一第二互連結構，位於上述基底之上；複數凸塊，位於上述第一互連結構之下方；複數矽通孔，貫穿上述基底，並劃分成複數群組，其中每一上述群組內上述矽通孔的數量是大於一個；以及複數微凸塊，位於上述第二互連結構之上方；其中上述群組之每一上述矽通孔的第二端是經由上述第一互連結構而耦接於個別之上述凸塊；其中上述群組之一第一群組之上述矽通孔的第一端更經由上述第二互連結構而耦接於上述被動元件的第一端，而上述群組之一第二群組之上述矽通孔的第一端更經由上述第二互連結構而耦接於上述被動元件的第二端；其中上述群組之每一上述矽通孔的第一端是經由上述第二互連結構而耦接於個別之上述微凸塊；其中對應於上述第一群組之上述矽通孔的上述微凸塊是經由上述第二互連結構而電性連接於對應於上述群組之一第三群組之上述矽通孔的上述微凸塊，以及對應於上述第二群組之上述矽通孔的上述微凸塊是經由上述第二互連結構而電性連接於對應於上述群組之一第四群組之上述矽通孔的上述微凸塊。
如申請專利範圍第6項所述之半導體裝置，其中對應於上述第一群組之上述矽通孔的上述凸塊是經由上述第一互連結構而電性連接於對應於上述群組之上述第三群組之上述矽通孔的上述凸塊，以及對應於上述第二群組之上述矽通孔的上述凸塊是經由上述第一互連結構而電性連接於對應於上述群組之上述第四群組之上述矽通孔的上述凸塊。
一種半導體裝置，包括：一第一互連結構；一基底，位於上述第一互連結構之上；一被動元件，位於上述基底內；一第二互連結構，位於上述基底之上；複數凸塊，位於上述第一互連結構之下方；複數矽通孔，貫穿上述基底，並劃分成複數群組，其中每一上述群組內上述矽通孔的數量是大於一個；以及複數微凸塊，位於上述第二互連結構之上方；其中上述群組之每一上述矽通孔的第二端是經由上述第一互連結構而耦接於個別之上述凸塊；其中上述群組之一第一群組之上述矽通孔的第一端更經由上述第二互連結構而耦接於上述被動元件的第一端，而上述群組之一第二群組之上述矽通孔的第一端更經由上述第二互連結構而耦接於上述被動元件的第二端；其中上述群組之每一上述矽通孔的第一端是經由上述第二互連結構而耦接於個別之上述微凸塊；其中對應於上述第一群組之上述矽通孔的上述凸塊和對應於上述第二群組之上述矽通孔的上述凸塊在上述第一互連結構中是電性絕緣於其他的上述凸塊，以及對應於上述第一群組之上述矽通孔的上述微凸塊和對應於上述第二群組之上述矽通孔的上述微凸塊在上述第二互連結構中是電性絕緣於其他的上述微凸塊。