CN113053772A - 用于封装后硅通孔叠层芯片的测试结构 - Google Patents
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Abstract
本申请涉及用于封装后硅通孔叠层芯片的测试结构，具体而言，涉及封装芯片测试领域。本申请提供的用于封装后硅通孔叠层芯片的测试结构，测试结构包括：封装芯片、再分布层和开关阵列；封装芯片上设置有多个垂直于封装芯片表面的硅通孔，硅通孔电连接封装芯片的两个表面，封装芯片的一个表面设置有再分布层和开关阵列，开关阵列包括多个开关电路，每个开关电路通过再分布层均与两个的硅通孔电连接，每个硅通孔延伸至封装芯片的另一侧，且硅通孔远离再分布层的一侧设置焊盘，焊盘用于测试电信号；当需要对测试结构进行检测的时候，只需要控制开关阵列的闭合与断开，通过该硅通孔另一侧设置的焊盘检测电压或者电流，就可以的到该硅通孔的状态。
Description
技术领域
本申请涉及封装芯片测试领域，具体而言，涉及一种用于封装后硅通孔叠层芯片的测试结构。
背景技术
随着集成电路特征尺寸不断缩小、集成密度不断增加，芯片小型化、高集成度成为发展趋势。三维封装因其小型化、高性能的特点广泛应用于芯片封装领域。三维集成技术的核心是硅通孔(Through Silicon Via，简写TSV)技术，硅通孔TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直通孔并填充导电物，实现芯片之间互连的三维互连技术。。
现有的TSV测试结构是，在绑定(bonding)前后，利用探针和蛇形链等结构对晶圆或叠层芯片进行电测试，或者将该封装芯片进行拆分，检测拆分后的封装芯片的硅通孔的装填，并筛选出合格芯片进行封装。
但是上述测试测试封装芯片的方法不适用封装后的芯片，检测封装后的芯片难度较高，过程较为复杂，且需要对芯片进行破坏。
发明内容
本发明的目的在于，针对上述现有技术中的不足，提供一种用于封装后硅通孔叠层芯片的测试结构，以解决现有技术中测试测试封装芯片的方法不适用封装后的芯片，检测封装后的芯片难度较高，过程较为复杂，且需要对芯片进行破坏的问题。
为实现上述目的，本发明实施例采用的技术方案如下：
第一方面，本申请提供一种用于封装后硅通孔叠层芯片的测试结构，测试结构包括：封装芯片、再分布层和开关阵列；封装芯片上设置有多个垂直于封装芯片表面的硅通孔，硅通孔电连接封装芯片的两个表面，封装芯片的一个表面设置有再分布层和开关阵列，开关阵列包括多个开关电路，每个开关电路通过再分布层均与两个的硅通孔电连接，每个硅通孔延伸至封装芯片的另一侧，且硅通孔远离再分布层的一侧设置焊盘，焊盘用于测试电信号。
可选地，该测试装置包括多个封装芯片，多个封装芯片通过硅通孔顶部的微凸点电连接。
可选地，该开关阵列的数量与封装芯片的数量相同，一个开关阵列控制一个封装芯片。
可选地，该测试装置包括多个再分布层，每个再分布层分别设置在每个封装芯片靠近开关阵列的一侧。
可选地，该再分布层的数量与封装芯片的数量相同。
可选地，该两个相邻的开关阵列之间设置有开关电路。
可选地，该多个封装芯片之间通过焊球焊接硅通孔顶部的微凸点。
本发明的有益效果是：
本申请提供的用于封装后硅通孔叠层芯片的测试结构，测试结构包括：封装芯片、再分布层和开关阵列；封装芯片上设置有多个垂直于封装芯片表面的硅通孔，硅通孔电连接封装芯片的两个表面，封装芯片的一个表面设置有再分布层和开关阵列，开关阵列包括多个开关电路，每个开关电路通过再分布层均与两个的硅通孔电连接，每个硅通孔延伸至封装芯片的另一侧，且硅通孔远离再分布层的一侧设置焊盘，焊盘用于测试电信号；当需要对该测试结构的硅通孔的状态进行检测的时候，只需要控制该开关阵列的闭合与断开，并通过该硅通孔另一侧设置的焊盘检测电压或者电流，就可以的到该硅通孔的状态，避免了在堆叠的芯片中若需要检测内部的硅通孔需要探针检测或者破坏芯片结构检测。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明一实施例提供的一种用于封装后硅通孔叠层芯片的测试结构的单层示意图；
图2为本发明一实施例提供的一种用于封装后硅通孔叠层芯片的测试结构的双层示意图；
图3为本发明一实施例提供的一种用于封装后硅通孔叠层芯片的测试结构的纵剖面结构示意图。
图标：10-封装芯片；11-硅通孔；20-再分布层；30-开关阵列；40-焊盘；50-硅转接板。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
此外，术语“水平”、“竖直”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
为了使本发明的实施过程更加清楚，下面将会结合附图进行详细说明。
图1为本发明一实施例提供的一种用于封装后硅通孔叠层芯片的测试结构的单层示意图；如图1所示，本申请提供一种用于封装后硅通孔11叠层芯片的测试结构，测试结构包括：封装芯片10、再分布层20和开关阵列30；封装芯片10上设置有多个垂直于封装芯片10表面的硅通孔11，硅通孔11电连接封装芯片10的两个表面，封装芯片10的一个表面设置有再分布层20和开关阵列30，开关阵列30包括多个开关电路，每个开关电路通过再分布层20均与两个的硅通孔11电连接，每个硅通孔11延伸至封装芯片10的另一侧，且硅通孔11远离再分布层20的一侧设置焊盘40，焊盘40用于测试电信号。
该封装芯片10的种类根据实际需要进行选择，在此不做具体限定，一般的堆叠设置的封装芯片10可以为2层，也可以为多层，在此不做具体限定，该封装芯片10内部垂直于该封装芯片10的表面设置有多个硅通孔11，该硅通孔11用于将该封装芯片10两侧的电路连接；在该封装芯片10的一侧设置有再分布层20，一般的，该再分布层20相当于该封装芯片10的一侧表面的布线，通过该再分布层20和该硅通孔11将该封装芯片10的一侧的电路进行连接，一般的，该再布线层分为多行或者多列，一排或者一列的再布线层之间相互电连接，通过该硅通孔11将该硅转接板50一侧的再布线层电连接，使得该封装芯片10中形成多条电路，开关阵列30包括多个开关电路，该开关电路通过再分布层20均与两个的硅通孔11电连接，每个硅通孔11延伸至封装芯片10的另一侧，且硅通孔11远离再分布层20的一侧设置焊盘40，焊盘40用于测试电信号；由于每个开关电路均与两个硅通孔11连接，在一个硅通孔11的焊盘40处通入低电压，在另一个硅通孔11的焊盘40处通入高电压，由于高低电压之间会产生电流，且两个硅通孔11还通过该再布线层和开关电路电连接，则在该电路中会产生电流，若该电路中未产生电流，则表示两个硅通孔11中至少其中一个损坏了，若该电路中产生的电流远小于或者远大于额定电流，则通过电流、电压和电阻之间的关系，得到该硅通孔11的电阻，若电阻远大于或者远小于额定电阻，则表示两个硅通孔11的状态不正常，该硅通孔11的装填包括正常和不正常，不正常状态一般为该硅通孔11发生了损坏，该开关电路的通断需要人为控制，或者受带预存程序的控制，本申请的检测结构通过控制开关的通断，并通过检测对应的电流或者电压，得到该硅通孔11的状态，避免了在堆叠的芯片中若需要检测内部的硅通孔11需要探针检测或者破坏芯片结构检测。
为了方便说明，如图1所示，图1中的单层芯片带有两个焊盘40(PAD1、PAD2)、两个硅通孔11(TSV1、TSV2)、RDL再分布层20以及开关电路。
焊盘40位于封装芯片10下界面，分别连接两根硅通孔11的下端。焊盘40的主要作用是通过凸点与其他芯片或硅转接板50固定到一起，同时作为检测端。例如，在PAD1和PAD2上强加电压，并测量出电流和电压。根据电流和电压可以判断出硅通孔11的电阻值，从而确定硅通孔11的质量。或在PAD1和PAD2上强加电流，根据电压的压降判断硅通孔11状态。
硅通孔11通过RDL再布线层与开关电路构成电连接关系。RDL再布线层位于芯片上表面，与芯片内器件同侧，主要用于连接硅通孔11、构成测试电路。开关电路由芯片内部器件组成，是具有开关功能的电路或器件(例如MOSFET等)，用于给硅通孔11提供检测通路。当芯片处于测试状态时，开关闭合，测试结构可以实现检测硅通孔11质量的功能；当芯片处于非测试状态时，开关断开，测试结构不构成通路，硅通孔11之间不会因为测试结构产生电连接通路。通过在测试电路中设置开关电路可以有效避免测试链对硅通孔11连接关系的影响，解决了因测试结构对芯片功能造成影响的问题，实现了在芯片封装后对硅通孔11进行测试。需要注意的是，开关电路包含具有开关功能和状态切换功能的电路或器件，不仅仅指具体的电路。
可选地，该测试装置包括多个封装芯片10，多个封装芯片10通过硅通孔11顶部的微凸点电连接。
可选地，该开关阵列30的数量与封装芯片10的数量相同，一个开关阵列30控制一个封装芯片10。
可选地，该测试装置包括多个再分布层20，每个再分布层20分别设置在每个封装芯片10靠近开关阵列30的一侧。
可选地，该再分布层20的数量与封装芯片10的数量相同。
可选地，该两个相邻的开关阵列30之间设置有开关电路。
当本申请的测试结构包括多个封装芯片10、多个再分布层20，并且由于多个封装芯片10上具有多个硅通孔11，每个开关阵列30均连接两个硅通孔11，在实际应用中，每两个硅通孔11至少存在一个开关阵列30将其连接，且两个相邻的开关阵列30之间设置有开关电路，通过控制开关电路的闭合或者断开，控制度多个封装芯片10上的对应的硅通孔11进行检测，在实际应用中，多个开关阵列30和开关电路均受预设程序的控制，并通过通入高低电压，检测多个封装芯片10中每个硅通孔11的状态。
图2为本发明一实施例提供的一种用于封装后硅通孔叠层芯片的测试结构的双层示意图；如图2所示，为了方便说明，现以封装芯片10的数量为两个，每个封装芯片10上的硅通孔11的数量为四个进行说明，第一个封装芯片10上四个硅通孔11两两通过开关阵列30连接，第二个封装芯片10上四个硅通孔11两两通过开关阵列30连接，由于第一个封装芯片10上的四个硅通孔11通过焊盘40与该第二个封装芯片10上的四个硅通孔11电连接，则只需要在第一个封装芯片10或者第二个封装芯片10上的两组开关阵列30之间连接有一个开关电路，即可以实现将该第一个封装芯片10和第二个封装芯片10上的硅通孔11均进行电连接，有第二个封装芯片10底部为焊盘40，用于测试电信号，将从左到右依次将该四个焊盘40命名为：PAD1、PAD2、PAD3、PAD4，开关电路S1、S2位于芯片A上表面，S3、S4、S5位于芯片B上表面，S1、S2通过芯片A上的再分布层20电连接于芯片A中的硅通孔11，S3、S4、S5通过芯片B上的再分布层20以及微凸点电连接于芯片A、芯片B中的硅通孔11，在PAD1施加高压、PAD 2、PAD3、PAD4施加低压，且S3、S4、S5闭合，S1、S2断开，此时测试电路可以检测芯片B中硅通孔11的参数，从而判断出芯片B中硅通孔11的状态。
PAD1、PAD4分别施加高压和低压，且S1、S2、S3闭合，S4、S5断开，此时芯片A中硅通孔11组成蛇形链测试结构，可以检测芯片A中硅通孔11的参数，从而判断出芯片B中硅通孔11的状态。PAD2和PAD3还可作为额外的检测端，用来更准确地定位故障硅通孔11。
另外，根据图2所示结构，将更多硅通孔11以该结构链接在一起，并且将一个测试结构中的硅通孔11与另一相同测试结构中的硅通孔11进一步链接(例如蛇形链或菊花链等)，从而能够测试所有硅通孔11的质量和特性。同时开关电路的配置具有非常大的灵活性，可以根据实际情况调整，以使用更高效的电路进行测试。
在实际应用中，硅转接板50通过焊球与堆叠的封装芯片10模块固定到一起，且构成电连接。其中，部分焊球用于连接叠层芯片硅通孔11和硅转接板50再分布层20，从该部分焊球引出的端口作为测试电路的检测端。在芯片垂直堆叠结构中，每列硅通孔11都会连接焊球，可极大增加测试电路的检测端，有利于对故障硅通孔11更精确地定位。
图3为本发明一实施例提供的一种用于封装后硅通孔叠层芯片的测试结构的纵剖面结构示意图；如图3所示，叠层芯片由多层封装芯片10垂直堆叠构成，请参照图3，图中只有三层，在实际应用中，可以将该封装芯片10设置为多层，每层芯片都具有再分布层20、开关阵列30和硅通孔11(仅测试电路)。再分布层20位于芯片上表面，用于连接硅通孔11、微凸点与开关阵列30。开关阵列30由芯片内部器件组成，每个开关控制着两个硅通孔11之间的连接关系。开关阵列30具有很强的可配置性，测试人员或自测试电路输入不同的开关控制信号，构成不同的测试电路，可以根据实际情况构成最高效的测试电路。另外，开关单元可以复用，参见图2，开关S3可以控制本层芯片B的两根硅通孔11的连接关系，也可控制上一层芯片A的两根硅通孔11的连接关系，其意义是，每层含有n根硅通孔11的芯片仅需n/2个开关单元。
对于与硅转接板50相邻的芯片，在靠近硅转接板50的界面处，硅通孔11之间难以构成电连接通路，因此在该芯片内部的硅通孔11需要使用梳妆的测试结构。
综上可见，采用本发明的用于封装后硅通孔11叠层芯片的测试结构，可以实现对封装后的芯片内部硅通孔11质量检测和故障定位，可以配合可重构的三维集成结构实现自修复功能，提高了封装芯片10的可靠性。
可选地，该多个封装芯片10之间通过焊球焊接硅通孔11顶部的微凸点。
本申请提供的用于封装后硅通孔11叠层芯片的测试结构，测试结构包括：封装芯片10、再分布层20和开关阵列30；封装芯片10上设置有多个垂直于封装芯片10表面的硅通孔11，硅通孔11电连接封装芯片10的两个表面，封装芯片10的一个表面设置有再分布层20和开关阵列30，开关阵列30包括多个开关电路，每个开关电路通过再分布层20均与两个的硅通孔11电连接，每个硅通孔11延伸至封装芯片10的另一侧，且硅通孔11远离再分布层20的一侧设置焊盘40，焊盘40用于测试电信号；当需要对该测试结构的硅通孔11的状态进行检测的时候，只需要控制该开关阵列30的闭合与断开，并通过该硅通孔11另一侧设置的焊盘40检测电压或者电流，就可以的到该硅通孔11的状态，避免了在堆叠的芯片中若需要检测内部的硅通孔11需要探针检测或者破坏芯片结构检测。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种用于封装后硅通孔叠层芯片的测试结构，其特征在于，所述测试结构包括：封装芯片、再分布层和开关阵列；所述封装芯片上设置有多个垂直于所述封装芯片表面的硅通孔，所述硅通孔电连接所述封装芯片的两个表面，所述封装芯片的一个表面设置有所述再分布层和所述开关阵列，所述开关阵列包括多个开关电路，每个所述开关电路通过所述再分布层均与两个所述的硅通孔电连接，每个所述硅通孔延伸至所述封装芯片的另一侧，且所述硅通孔远离所述再分布层的一侧设置焊盘，所述焊盘用于测试电信号。
2.根据权利要求1所述的用于封装后硅通孔叠层芯片的测试结构，其特征在于，所述测试装置包括多个所述封装芯片，多个所述封装芯片通过硅通孔顶部的微凸点电连接。
3.根据权利要求2所述的用于封装后硅通孔叠层芯片的测试结构，其特征在于，所述开关阵列的数量与所述封装芯片的数量相同，一个所述开关阵列控制一个所述封装芯片。
4.根据权利要求3所述的用于封装后硅通孔叠层芯片的测试结构，其特征在于，所述测试装置包括多个所述再分布层，每个所述再分布层分别设置在每个所述封装芯片靠近所述开关阵列的一侧。
5.根据权利要求4所述的用于封装后硅通孔叠层芯片的测试结构，其特征在于，所述再分布层的数量与所述封装芯片的数量相同。
6.根据权利要求5所述的用于封装后硅通孔叠层芯片的测试结构，其特征在于，两个相邻的开关阵列之间设置有开关电路。
7.根据权利要求6所述的用于封装后硅通孔叠层芯片的测试结构，其特征在于，多个所述封装芯片之间通过焊球焊接所述硅通孔顶部的微凸点。
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