CN111128955B - 中介层电路、基材上覆晶圆上覆晶片电路与利用介面电路的方法 - Google Patents

中介层电路、基材上覆晶圆上覆晶片电路与利用介面电路的方法 Download PDF

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Abstract

一种中介层电路、基材上覆晶圆上覆晶片电路与利用介面电路的方法。中介层电路包含基材及设置在基材的顶部上的介电层。中介层电路亦包含二层或以上的连接层，其是包含设置在介电层的不同深度中的第一连接层及第二连接层。中介层电路包含保险丝，其是设置在第一连接层内。第一连接层耦合至第一电源节点，且第二连接层耦合至第一接地节点。中介层电路还包含与保险丝串联的第一电容，且是连接在第一连接层及第二连接层之间。中介层电路亦包含在介电层的顶部上的第一微凸块、第二微凸块及第三微凸块，以使保险丝是耦合至第一微凸块及第二微凸块之间，而第一电容是耦合至第二微凸块及第三微凸块之间。

Description

中介层电路、基材上覆晶圆上覆晶片电路与利用介面电路的 方法
技术领域
本揭露是关于一种基材上覆晶圆上覆晶片中介层与其利用方法，特别是关于一种具有选择性/程序化电容阵列的基材上覆晶圆上覆晶片中介层与其利用方法。
背景技术
基材上覆晶圆上覆晶片(chip on wafer on substrate，CoWoS)是一种晶圆级的多晶片封装方法，其是整合许多小的晶片(小晶片，chiplet)并排在中介层上。小晶片可为系统单晶片(system on chip，SOC)透过微凸块连接(在中介层顶部上)粘合至中介层。中介层利用硅穿孔(through-silicon vias，TSVs)以使硅穿孔自中介层的底部连接至基材上的微凸块连接。CoWoS的中介层透过基材上的焊锡凸块(solder-bump)连接接收电性电源连接，并通过中介层的顶部上的微凸块连接提供电性电源连接至小晶片。
小晶片的电路(例如：系统单晶片的电路)的同步切换可瞬间以电流尖波(currentspike)的形式驱使大量电流，并以电压尖峰(voltage spike)的形式驱动同步切换杂讯(simultaneous switching noise，SSN)在电性电源连接(例如：微凸块连接)上。因此，由于其他小晶片中的同步切换，在中介层的顶部上的小晶片可透过微凸块连接接收同步切换杂讯。电容可结合在微凸块连接之间(例如：在电源连接及接地之间)的中介层内，以使在电源连接上的电压尖峰透过电容泄放(例如：传递)至地面，故不影响度例如：伤害)小晶片的电路。电容可为故障且可泄放大量直流电源，而使中介层变热。较佳的是，使故障的电容失效，并利用未故障的电容以降低电压尖峰。
发明内容
本揭露的一态样是提供中介层电路包含基材及设置在基材的顶部上的介电层。中介层电路亦包含二层或以上的连接层，其是包含设置在介电层的不同深度中的第一连接层及第二连接层。保险丝是设置在第一连接层内。第一连接层耦合至第一电源节点，且第二连接层耦合至第一接地节点。与保险丝串联的第一电容是连接在第一连接层及第二连接层之间。中介层电路还包含第一微凸块、第二微凸块及第三微凸块，其是在介电层的顶部上。保险丝是耦合至第一微凸块及第二微凸块之间，而第一电容是耦合至第二微凸块及第三微凸块之间。第一微凸块及第二微凸块耦合至电源供应器，以提供电流至保险丝。
本揭露的另一态样是提供基材上覆晶圆上覆晶片(CoWoS)电路包含连接至中介层的上表面的系统单晶片(SOC)。中介层在上表面中包含一个或以上的接收位置。系统单晶片是安装在接收位置内，且基材是连接至中介层的下表面。中介层的每一个接收位置包含电路，其中电路是具有一个或以上的程序化电子保险丝串联电容的组合。该程序化电子保险丝是在结合电容有缺陷时关闭。
本揭露的再一态样是提供利用介面电路的方法，包含耦合测试电路至介面电路的保险丝节点及电源节点之间，以判定保险丝的健全度其中介面电路具有电源节点、保险丝节点及接地节点，并包含电容及保险丝串联在电源节点及接地节点之间。方法包含在判断保险丝为健全之后，耦合测试电路至保险丝节点及接地节点之间，以决定电容的泄漏电流。方法还包含当判定泄漏电流是大于第一电流阈值时，断开电容的连接。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
图1是绘示根据本揭露一些实施例的透过例示中介层而电性连接至基材的系统单晶片的剖面视图，其是自基材提供电子电源连接至系统单晶片；
图2A及图2B是绘示根据本揭露一些实施例的透过介面电路电性连接至电源供应器的系统单晶片的电路示意图，其中介面电路是具有以保险丝保护的并联电容；
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K及图3L是绘示根据本揭露一些实施例的制作中介层的连续步骤的剖面视图；
图4A、图4B、图4C及图4D是绘示根据本揭露一些实施例的用于中介层内的保险丝的各种布局图样；
图5A、图5B及图5C是绘示根据本揭露一些实施例的具有许多连接至系统单晶片的接收位置的中介层的剖面视图，其中每一个接收位置具有一或多个保险丝及电容的组合；
图6是绘示根据本揭露一些实施例的用以评估许多电子连接位置的测试电路；
图7是绘示根据本揭露一些实施例的使用介面电路的过程的流程图。
【符号说明】
101/103/105/107：微凸块
102：系统单晶片
104：中介层
106：上部介电部分
106A/106B/106C/106D：上覆介电层
108：下基材部分
110：电容器
112/116：金属板
114：介电层
118：连接层保险丝
120：基材
122/124/125/126/128：焊锡凸块
131A/131B/131C/131D：凹陷位置
132A/132B/132C：凹陷位置
133A/133B/133C/133D：凹陷位置
142：上表面
144：下表面
146：深孔
148：导体材料
22/22A/22B/22C：电容器
24/24A/24B/24C：保险丝
32：电源供应器
50：介电层
510：电路
520：电路单元
52/58/60：接触衬垫
54：保险丝元件
56/62/64：虚拟部分
600：测试电路
700：流程
S710/S720/S730：操作
V/V0/V1/V2/V3：介层窗
M/M1/M2/M3：连接层
T：硅穿孔
F：保险丝
P：电源
G：接地线
S1/S2/C1/C2/C3：连接线
T1：晶体管
具体实施方式
须理解的是，以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，元件的尺寸并不限于所揭露的范围或数值，而是可取决于制程条件及/或装置所要的特性。再者，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本揭露是在各种具体例中重复参考数值及/或字母。此重复的目的是为了使其简化且清晰，并不表示各种讨论的实施例及/或配置之间有关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述图式中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了图式中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。除此之外，用语“由…制成(being made of)”的意义可为“包含(comprising)”或“由…组成(consisting of)”。在本揭露中，除非有另外描述，片语“A、B及C之一”代表“A、B及/或C”(A、B、C、A及B、A及C或A、B及C)，并不代表来自A的一个元件、来自B的一个元件及来自C的一个元件。
本揭露总体上是关于设置在基材的顶部上的中介层，其是用以提供基材及多个小晶片(例如：系统单晶片)之间的电性连接，其中小晶片是设置在中介层的顶部上。特别地，中介层是自底部连接至在基材的顶部上的焊锡凸块，并透过基材的顶部上的焊锡凸块接收来自基材的电源及接地。除此之外，中介层提供中介层的顶部上的多个小晶片电源及接地。在一些实施例中，中介层包含多个晶粒，因此每一个晶粒是配置以接收在中介层的顶部的小晶片。再者，每一个晶粒是配置以接收来自基材的电源及接地，并透过中介层的顶部上的晶粒的微凸块，提供电源及接地给位于晶粒内的中介层的顶部上的小晶片。
在一些实施例中，除了提供电源及接地的焊锡凸块之外，基材包含一或多个用以信号连接的焊锡凸块。中介层是自底部连接至在基材的顶部上的焊锡凸块，并透过基材的顶部上的焊锡凸块接收来自基材的信号连接。再者，每一个晶粒是配置以接收来自基材的信号连接，并透过中介层的顶部上的晶粒的微凸块，提供信号连接给位于晶粒内的中介层的顶部上的小晶片。在一些实施例中，信号连接是提供基材及小晶片之间的指令及通讯信号。
图1是绘示根据本揭露一些实施例的透过例示中介层而电性连接至基材的系统单晶片(system on chip，SOC)的剖面视图，其是自基材提供电性电源连接至系统单晶片。图1包含基材120、中介层104及系统单晶片102。在一些实施例中，基材120是自底部透过焊锡凸块124连接至电源(例如：电源供应器)的电源节点(正节点)。基材120亦自底部透过焊锡凸块128连接至电源(图未绘示)的接地节点(负节点)。在一些实施例中，基材120亦透过基材120的顶部上的焊锡凸块，提供电源连接及接地。基材120提供连接至接地节点的焊锡凸块128及在基材120的顶部上的焊锡凸块126之间的电性连接，其是通过介层窗V及连接层M(例如：金属层)。因此，在基材120的顶部上的焊锡凸块126可提供焊锡凸块126接地至小晶片，其中小晶片是连接至一或二个焊锡凸块126。除此之外，基材120提供连接至电源节点的焊锡凸块124及在基材120的顶部上的焊锡凸块125之间的电性连接，其是通过介层窗V及连接层M。因此，在基材120的顶部上的焊锡凸块125可提供焊锡凸块125电源连接至小晶片，其中小晶片是连接至一或二个焊锡凸块125。在一些实施例中，基材120包含一个或以上的电路(图未绘示)，其是提供一或多个输出信号并接收一或多个输入信号。基材120的一个或以上的电路可接收来自中介层104或通过中介层104而来自系统单晶片102的输入信号，且亦可透过焊锡凸块122、介层窗V及连接层M而提供输出信号至中介层104或通过中介层104至系统单晶片102。
图1的中介层104提供基材120及系统单晶片102之间的介面电路。在一些实施例中，中介层104透过在中介层的底部的焊锡凸块126及焊锡凸块125接收电源连接及接地，并分别透过微凸块101及微凸块103提供中介层的顶部的电源及接地。在一些实施例中，中介层104包含在中介层104的顶部的接收位置(例如：在晶粒中)，以使系统单晶片102是放置(例如：装配或安装)在中介层104的顶部上，并连接中介层104的顶部上的二个微凸块101及103，以接收电源连接及接地。中介层104包含下基材部分108及上部介电/再分配部分106。在一些实施例中，上部介电部分106包含一或多个介电层，且包含通过介层窗V2及V3而彼此连接的不同的连接层M1、M2及M3。在一些实施例中，连接层M3是连接层中具有最低高度，其是透过硅穿孔(through-silicon vias，TSVs)T连接至中介层的底部的焊锡凸块122、125及126，其中硅穿孔T是穿过下基材部分108。连接层M2是在连接层M3的顶部上，且连接层M2及M3是通过介层窗V3连接一或多个位置。除此之外，连接层M1是在连接层M2的顶部上，且连接层M1及M2是通过介层窗V2连接一或多个位置。再者，连接层M1是通过介层窗V1连接至在中介层的顶部上的微凸块101、103、105及107。
在一些实施例中，中介层104包含一个或以上的电路(图未绘示)，其是提供一或多个输出信号并接收一或多个输入信号。中介层104的一个或以上的电路可与基材120通讯，例如透过在中介层104的底部的焊锡凸块122接收输入信号及提供输出信号至基材120。除此之外，中介层104的一个或以上的电路可透过在中介层104的顶部的微凸块107与系统单晶片102通讯。再者，中介层104可透过焊锡凸块122接收来自基材120的信号，且可透过微凸块107传递信号至系统单晶片102。相反地，中介层104可透过微凸块107接收来自系统单晶片102的信号，且可透过焊锡凸块122传递信号至基材120。在一些实施例中，中介层104为集成晶片。以下参照图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K及图3L说明制作中介层104的步骤。
在一些实例中，中介层104的上部介电部分106包含连接层保险丝118及电容器110。在一些实施例中，连接层保险丝118是连接一个微凸块101至另一微凸块105的连接层M1的一部分。在一些实施例中，微凸块101是连接至电源(P)连接，而微凸块105是在中介层104的顶部上的保险丝(F)微凸块连接。因此，连接层保险丝118是通过连接层M1及介层窗V1连接在第一微凸块(即微凸块101)及第二微凸块(即微凸块105)之间。在一些实施例中，当连接层保险丝118是健全的，微凸块101及105是彼此电性连接。相反地，当连接层保险丝118是烧断的(即损坏的)，微凸块101及105是与彼此断开电性连接。
根据图1所绘示的实施例，电容器110包含顶部金属板112、底部金属板116及在金属板112及116之间的介电层114。顶部金属板112是电性连接至连接层M1，而底部金属板116是通过介层窗V0连接至连接层M2。如图1所示，当连接层保险丝118是健全的，电容器110是连接在电源连接及接地之间，因此同步切换杂讯(simultaneous switching noise，SSN)可透过在电源连接及接地之间的电容器110传递。在一些实施例中，当连接层保险丝118是烧断的，同步切换杂讯是未泄放，例如未透过电容器110从电源连接、微凸块101/焊锡凸块125传递至接地、微凸块103/焊锡凸块126。在一些实施例中，连接层保险丝118为透过微凸块105控制的电子保险丝(e-fuse)，其是通过在微凸块105施加第一电压，则电子保险丝被连接，而通过在微凸块105施加第二电压，则电子保险丝被断开连接。
在一些实施例中，图1中的中介层包含在中介层104的顶部上的多个接收位置(例如：多个晶粒)，以使多个系统单晶片或记忆体晶片/堆迭被放置(例如：安装或装配)在中介层104的顶部上的每一个接收位置(例如：每一个晶粒)内。在一些实施例中，中介层104透过在中介层104的底部的焊锡凸块126及125接收电源连接及接地，并在中介层104的顶部上的每一个接收位置内提供电源连接及接地，而使在中介层104的顶部、微凸块101及103上的每一个接收位置内可分别提供电源连接及接地给安装在每一个接收位置内的小晶片(例如：系统单晶片102)。在一些实施例中，每一个接收位置包含连接层保险丝118，使得连接层保险丝118是连接在中介层104的顶部上的微凸块101及微凸块105之间。根据一些实施例，中介层104的上视图是参阅图5A做说明。在一些实施例中，二个或以上的电容器110是与个别的连接层保险丝118串联连接在一或多个连接位置中的电源微凸块101及接地微凸块103之间。在一些实施例中，电容器110为金属-绝缘体-金属电容(metal-insulator-metalcapacitor，MiM capacitor)。在另一些具体例中，电容器110为金属-氧化物-金属电容(metal-oxide-metal capacitor，MoM capacitor)。
在一些实施例中，系统单晶片102量测微凸块101及105之间的电阻，并判断连接层保险丝118是否健全(电阻值为约0欧姆)或是否被烧断(电阻为非常高的电阻值或为开路)。在一些实施例中，一或多个测试电路被放置在接收位置内，并与每一个接收位置的微凸块101及105连接，以判断接收位置的连接层保险丝118是否健全或是否被断烧。在一些实施例中，测试电路可另外地与接地微凸块103连接，以测试连接在微凸块103及105之间的电容器110。测试电路会参阅图6做说明。
图2A及图2B是绘示根据本揭露一些实施例的透过介面电路电性连接至电源供应器的系统单晶片的电路示意图，其中介面电路是具有以保险丝保护的并联电容。在一些实施例中，介面电路是与中介层104相容，且是包含一或多个电容器，例如由三个保险丝24A、24B及24C所保护的三个电容器22A、22B及22C。电容器22A、22B及22C是与图1的电容器110相容，且保险丝24A、24B及24C是与图1的连接层保险丝118相容。在一些实施例中，中介层104为集成电路晶片。中介层104包含电源连接线P，其是连接至电源供应器32的电源节点(正节点+)的连接线，及接地线G，其是连接至电源供应器32的接地节点(负节点-)的连接线。如上所述，电源连接线P及接地线G包含连接层M1、M2及M3的部分及一或多个介层窗V1、V2及V3，且是与电源供应器32耦合。在一些实施例中，电源供应器32的正节点及负节点分别为图1中的焊锡凸块125及126。如图所示，系统单晶片102是透过中介层104连接至电源供应器32。系统单晶片102可为任何的电路，例如逻缉电路(logic circuitry)、类比电路(analogcircuitry)、记忆体电路等，且可包含元件的任意组合，例如被动元件(如：电容器、电感器或类似者)以及主动元件(如：晶体管)。如图所示，许多串联连接的电容器22A、22B及22C(总称为“电容器22”)以及保险丝24A、24B及24C(总称为“保险丝24”)是分别并联连接在电源连接线P及接地线G之间。在一些实施例中，电容器22A、22B及22C为金属-绝缘体-金属电容或类似者。保险丝24A、24B及24C可为电子保险丝(即e-fuse)或类似者。
如图2A所示，保险丝24A、24B及24C是类似于电源连接线P，而电容器22A、22B及22C是类似于接地线G；然而，这是可转换的。再者，额外的电容器可与每一个保险丝24串联连接。在一些实施例中，二个电容器与一个保险丝串联连接，或二个电容器彼此并联连接且与保险丝串联。
在一些实施例中，电源供应器32是与基材120耦合，且为直流(direct current，DC)电源供应器，其是提供电源连接线P及接地线G之间固定的电压差。在此固定电压差之下，电容器22A、22B及22C在电源连接线P及接地线G之间形成开路。在一些实施例中，当由于同步切换杂讯而产生的电压尖峰发生在电源连接线P及接地线G之间时，电容器22A、22B及22C在电源连接线P及接地线G之间形成短路，且电压尖峰是自电源连接线P传递至接地线G。在一些实施例中，电容器22A、22B及22C愈高及或电压尖峰愈陡峭的，电容器22A、22B及22C形成类似短路。
在一些实施例中，电容器22其中的一者具有缺陷。如图2B所示，电容器22A是有缺陷。缺陷可由于制程缺陷、材料损坏(例如：介电材料损坏)、电压差具有巨大尖峰[例如：来自静电放电(electrostatic discharge，ESD)现象]，或类似者。缺陷可导致电容器22A的短路，且可破坏电容器22A的介电层，其是与图1的电容器110的介电层114相容的。有缺陷的介电层可造成泄漏电流流经被破坏的电容器22A，即使直流电压是施加在电容器22A的节点。在一些实施例中，当电容器22其中的一者(例如：电容器22A)是有缺陷，与电容器22A串联的保险丝(例如：电子保险丝24A)是被断开连接。在一些实施例中，当保险丝24A不是电子保险丝，保险丝24A会造成大量电流流过保险丝24A而被烧断。前述可使中介层104保持功能，即使电容器22A失效，而由于同步切换杂讯导致瞬间的电压尖峰可流过其他电容器22B及22C，其是可增加中介层104整体的可靠度。如图2A及图2B所示，与保险丝24A、24B及24C串联的电容器22A、22B及22C的每一者是与系统单晶片102连接在三个连接点P、G及F。三个连接点是分别与图1的微凸块101、103及105相容。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K及图3L是绘示根据本揭露一些实施例的制作中介层的步骤的剖面视图。图3A绘示具有上表面142(例如：前侧)及下表面144(例如：后侧)的基材部分108。图3B显示上下翻转的基材部分108，故下表面144在顶部，而上表面142在底部。图3B另外包含多个深孔146，其是形成在基材部分108的后侧中。图3C是绘示图3B的基材部分108及多个深孔146，其中多个深孔146是以导体材料148填充。导体材料148可包含铜、铜合金、铝、钨、银及类似物。图3D是绘示图3B的基材部分108及多个填充的深孔146，其是再次被翻转，故下表面144在底部，而上表面142在顶部。如图3D所示，填充导体材料148的深孔146是被暴露在下表面144中，然而，填充导体材料148的深孔146是未被暴露在上表面142中。图3E是显示与图3D相同的基材部分108，其顶表面是被研磨，例如通过化学机械研磨(chemical mechanical polishing，CMP)制程或任何的研磨制程，故填充导体材料148的深孔146是被暴露在上表面142中。因此，多个填充导体材料148的硅穿孔T是形成在基材部分108内。图3F是绘示初始结构，图3E的基材部分108具有多个硅穿孔T。第一上覆介电层106A是设置在基材部分108上。基材部分108可包含形成在元件(例如：主动及/或被动元件)上的半导体基材。半导体基材部分108可为单晶(例如：硅)或化合物半导体基材。其他层(图未绘示)(例如：接触蚀刻中止层、层间介电质及金属间介电质)可包含在基材部分108之中。第一上覆介电层106A可由低介电常数(k)介电材料，例如：四乙氧基硅烷(Tetra Ethyl Ortho Silicate，TEOS)氧化物、磷硅玻璃(Phospho-Silicate Glass，PSG)、硼掺杂磷硅玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、氟掺杂硅玻璃(fluorine-doped silicate glass，FSG)、SiOxCy、旋涂玻璃、旋涂高分子、硅碳材料，前述的组合或类似物所组成，并通过任何合适的方法，例如：化学气相沉积法、电浆辅助化学气相沉积法(plasma-enhanced chemical vapor deposition，PECVD)、旋转、类似方法或前述的组合。
一或多个用以形成连接层M3的凹陷位置133A、133B、133C及133D是被蚀刻至第一上覆介电层106A中，如图3G所示。蚀刻制程可为任何可用的蚀刻制程。蚀刻制程可包含形成及图案化在第一上覆介电层106A上的光阻，利用非等向性蚀刻[例如：反应性离子蚀刻(reactive ion etch，RIE)、缓冲氧化物蚀刻(buffered oxide etch，BOE)或类似者]进行蚀刻，以转移光阻图案至第一上覆介电层106A，并以适当的灰化及/或剥除制程移除光阻。导体材料是填充至凹陷位置133A、133B、133C及133D中，以形成连接层M3。硅穿孔T穿过基材部分108，并电性连接基材部分108的顶部上的连接层M3至基材部分108的底部。如图1所示，硅穿孔T可连接至在基材120的顶部上的焊锡凸块122、125及126，因此可电性连接连接层M3至基材120，例如至基材120的电路。
如图3H所示，第二上覆介电层106B是设置在图3G的结构上。第二上覆介电层106B可由与第一上覆介电层106A相似的材料所组成。用以形成连接层M2的一或多个凹陷位置132A、132B及132C是被蚀刻至第二上覆介电层106B中，如图3I所示。蚀刻制程可为任何上述的可用的制程。导体材料是填充至凹陷位置132A、132B及132C中，以形成连接层M2。在一些实施例中，在制作连接层M2之前，填充导体材料的多个介层窗V3是制造在凹陷位置132A至132C的底部。介层窗V3穿过第二上覆介电层106B，并电性连接连接层M2至连接层M3。连接层M2及介层窗V2的导体材料是相似于连接层M3的导体材料。
如图3J所示，第三上覆介电层106C是设置在图3I的结构上。第三上覆介电层106C可由与第一上覆介电层106A或第二上覆介电层106B相似的材料所组成。用以形成连接层M2的一或多个凹陷位置131A、131B、131C及131D是被蚀刻至第三上覆介电层106C中。蚀刻制程可为任何上述的可用的制程。如图3K所示，除了形成连接层M1之外，凹陷位置131B亦可用以形成连接层保险丝118。连接层保险丝118可为任何参阅图4A、4B、4C及4D所述的可用的保险丝。再者，除了形成连接层M1之外，凹陷位置131C亦可用以形成电容器110。在一些实施例中，在制作连接层M1之前，填充导体材料的多个介层窗V2是制造在一或多个凹陷位置131A或131D的底部。介层窗V2穿过第三上覆介电层106C，并电性连接连接层M1至连接层M2。在一些实施例中，凹陷位置131C是以与凹陷位置131A、131B及131D相同的蚀刻制程及蚀刻时间被蚀刻。接着，凹陷位置131C是以相同的蚀刻制程进一步地被蚀刻，但凹陷位置131A、131B及131D则未进一步地被蚀刻。在相同的实施例中，凹陷位置131A、131B及131D的深度比相对于凹陷位置131C的深度比是在1：2至1：4之间，例如1：3。
填充凹陷位置131A至131D、介层窗V2的连接层M1的导体材料，电容器110的顶部金属板112的导体材料及电容器110的底部金属板116的导体材料是相似于连接层M2及M3的导体材料。在一些实施例中，电容器110的底部金属板116是通过介层窗V0电性连接至连接层M2，其中介层窗V0具有类似于介层窗V1至V3的导体材料。
在一些实施例中，如图3K所示，在凹陷位置131C中，介层窗V0是设置在凹陷位置131C的底部，以连接连接层M2。接着，电容器110的底部金属板116、电容器110的介电层114及电容器110的顶部金属板112是设置在凹陷位置131C内。最后，连接层M1是设置在电容器110的顶部金属板112的顶部上。在一些实施例中，连接层M1是电性连接顶部金属板112。
如图3L所示，第四上覆介电层106D是设置在图3K的结构上。在一些实施例中，上覆介电层106A、106B、106C及106D整体是与图1的上部介电部分106相容。如图所示，介层窗V1是设置在第四上覆介电层106D内，以电性连接第四上覆介电层106D的顶部至第四上覆介电层106D的底部的连接层M1。在一些实施例中，一或多个微凸块B(与图1中的微凸块101、103、105及107相容)是设置在介层窗V1的顶部上，以电性连接一或多个微凸块B至连接层M1。如图1的说明所述，微凸块B可用以电性连接如图1的系统单晶片102的电路至中介层104。
在一些实施例中，许多电容器110及连接层保险丝118是通过此说明书中所述的重复步骤而堆迭为跨越许多介电层(例如：图3F、图3G、图3H、图3I、图3J、图3K及图3L中的上覆介电层106A至106D)。在此实施例中，额外的介层窗、金属板112及116、介电层114是形成在上覆介电层106A至106C内，以制作电容器110及连接层保险丝118，使得在连接层M1至M3中，连接层保险丝118是形成为与电容器110串联。在一些实施例中，许多电容器110及连接层保险丝118是形成为跨越图3L中的二个上覆介电层106A及106B，其是与在另外二个上覆介电层(例如：图3L中的上覆介电层106B及106C)内的一或多个电容器110及连接层保险丝118结合。虽然在图1及图3G中未特别地说明，连接层M1至M3可与电路(例如：图1中在基材120内的电路)电性耦合。
图4A、图4B、图4C及图4D是绘示根据本揭露一些实施例的用于中介层内的保险丝118的各种布局图样。图4A绘示在介电层50内的保险丝的第一图样。第一图样(可包含已填充导体材料的凹陷)包含实质为矩形的接触衬垫52及在接触衬垫52之间实质为矩形的保险丝元件54。保险丝元件54具有小于接触衬垫的宽度。在一些实施例中，保险丝元件54的长度相对于保险丝元件54的宽度的比例为约2至约50，例如10。为了维持保险丝的吹弧电流(blowing current)而不致损坏，保险丝的接触衬垫52的宽度是实质大于保险丝元件54的宽度。实质矩形的虚拟部分56是形成在保险丝元件54的相对侧上，且是设置在接触衬垫52之间。在一些实施例中，图4A的保险丝是设置在凹陷位置131B内。在一些实施例中，介电层50是与第三上覆介电层106C相同。在一些实施例中，矩形接触衬垫52、保险丝元件54及矩形虚拟部分56是设置在第三上覆介电层106C的顶部上。在一些实施例中，介电层50是设置在第三上覆介电层106C的顶部上，而矩形接触衬垫52、保险丝元件54及矩形虚拟部分56是设置介电层50的顶部上。在一些实施例中，连接层M1是自两侧电性连接至接触衬垫52，因此任何流入凹陷位置131B内的连接层M1的电流是流过保险丝。在一些实施例中，虚拟部分56、62及64是由与保险丝元件54相似的导体材料所组成，且虚拟部分56、62及64是设置在介电层50的顶部上，以增加保险丝结构的强度。除此之外，虚拟部分56、62及64增加一致性，故当保险丝的位置是被照射以退火时，温度的不一致便不会在保险丝之下的层中发生。
图4B是根据一些实施例的在介电层50内的保险丝的第二图样。第二图样是相似于图4A的第一图样，除了在图4B中，图4A的虚拟部分56是整合至相对的接触衬垫58中。图4B的保险丝可相似地被整合至凹陷位置131B内的连接层M1中。
图4C是根据一些实施例的在介电层50内的保险丝的第三图样。第三图样是相似于图4A的第一图样，除了接触衬垫60是渐缩至保险丝元件54，且虚拟部分62是修饰以容纳接触衬垫60的渐缩。图4C的保险丝可相似地被整合至凹陷位置131B内的连接层M1中。
图4D是根据一些实施例的在介电层50内的保险丝的第四图样。第四图样是相似于图4A的第一图样，除了图4A的虚拟部分56是被修饰为包含额外部分的虚拟部分64，其是沿着接触衬垫52延伸保险丝图样的长度。图4D的保险丝可相似地被整合至凹陷位置131B内的连接层M1中。
请重新参阅图1，在微凸块101(正节点)及微凸块103(接地)之间的电流流过电容器110亦流过连接层保险丝118。在一些实施例中，当电容器110是有缺陷且驱动巨大电流时，连接层保险丝118是被烧断，且电容器110断开连接。在一些实施例中，连接层保险丝118为电子保险丝，且穿过连接层M1的微凸块105是连接至电子保险丝，以控制电子保险丝。因此，系统单晶片102或连接微凸块101、103及105的其他电路可控制电子保险丝，且可开启(连接)保险丝或关闭(断开)保险丝。绘示于图4A、图4B、图4C及图4D中的保险丝图样仅是具体例的示意。可使用其他保险丝图样。
图5A、图5B及图5C是绘示根据本揭露一些实施例的具有许多连接至系统单晶片的接收位置的图1中的中介层104的剖面视图，其中每一个接收位置具有一或多个保险丝及电容的组合。图5A是显示根据一些实施例的中介层104的上视图。图5A显示二列及三行的接收位置，其是包含六个接收位置。在每一个接收位置内，电路510包含电容器110、连接层保险丝118、连接层M1及微凸块的组合。在每一个接收位置内，微凸块101、103及105是被显示。电容器110、连接层保险丝118及连接层M1是在第四上覆介电层106D之下。同样如图5A所示，连接层M2及M3是在二或三层上覆介电层之下。图5B是更详细地显示电路510。图5B显示在微凸块101及105之间的连接层M1，其是包含连接层保险丝118以及具有顶部金属板112、底部金属板116及介电层116的电容器110。图5B的连接层保险丝118可为图4A、图4B、图4C及图4D其中的一者中的保险丝。
类似于图5A，图5C显示包含电路单元520的每一个接收位置是包含大于一个(例如：四个)电路510，如图5B所述。在一些实施例中，图5C的电路单元520的电路510是相对于图5B的电路510旋转0度、90度、180度或270度。因此，每一个电路510具有至少一个个别的微凸块105，故每一个电路510的每一个电容器110的泄漏电流可分别地测量。
图6是绘示根据本揭露一些实施例的用以评估许多电性连接位置的测试电路。图6的测试电路600包含二列及三行的六个测试电路，其是与图5A的中介层相容。在一些实施例中，当连接线S1及C1变为主动，晶体管T1开启。在一些实施例中，测试电路600通过测量晶体管T1的电流来量测电容器110的泄漏电流，若电流是高于极值(例如：10μA)，测试电路600判定耦合至晶体管T1的电容器110具有无法接受的泄漏电流值及/或会损害中介层。基于此判定，测试电路可驱使微凸块101及105之间的过量电流烧断保险丝。或者，若连接层保险丝118为电子保险丝，测试电路可关闭保险丝(断开保险丝)。在一些实施例中，测试电路是包含在探针卡(probe card)内。
在一些实施例中，当连接层保险丝118是被烧断或关闭时，对应的接收位置变成无法操作。在一些实施例中，每一个接收位置包含许多与保险丝串联的电容器的电路，以及许多组微凸块101、103及105。在一些实施例中，每一个电路可通过个别组的微凸块101、103及105而被连接。许多电路是跨越电源的节点并联连接，故通过烧断一个保险丝，与被烧断的保险丝串联的电容器便断开连接，然而，其他电容器是取代被断开连接的电容器。在一些实施例中，通过选择性地活化不同连接线S1或S2及C1、C2或C3，每一个晶体管T1至T6可选择性地开启，且每一个接收位置可被测试。在一些实施例中，当测试电路600是连接至微凸块101及103时，没有电源穿过基材120连接至微凸块101及103。在一些实施例中，请重新参阅图1及图6，当测试电路是连接至微凸块101及103时，中介层104并未设置在基材120上，且硅穿孔T并未连接至在基材120的顶部上的焊锡凸块122、125及126，故无电源供应器连接至连接层M1至M3，因此，每一个电容器110的泄漏电流可分别地被测量。在一些实施例中，连接层保险丝118为电子保险丝，且在耦合至测试电路600以量测电容器110的泄漏电流之前，与电容器110串联的连接层电子保险丝118是被关闭，故电容器110的泄漏电流可分别地被量测。在一些实施例中，如图5C所示，包含一个以上的电路510以及测试电路600或系统单晶片102的接收位置可测试每一个电路510的电容器，且若电容器是有缺陷的，与有缺陷的电容器串联的保险丝是被烧断，且有缺陷的电容器是断开连接。
图7是绘示根据本揭露一些实施例的使用介面电路的例示过程700的流程图。介面电路包含电源节点、保险丝节点及接地节点；且包含串联在电源节点及接地节点之间的电容器及保险丝。在操作S710中，测试电路是耦合在介面电路的保险丝节点及电源节点之间，以判定保险丝的健全度。在一些实施例中，图6的测试电路600是耦合在介面电路(例如图5A及图5B的中介层电路510)的微凸块105(保险丝节点)及微凸块101(电源节点)之间，以判定连接层保险丝118的健全度。一旦判定连接层保险丝118为健全的，在操作S720中，测试电路是耦合在保险丝节点及接地节点之间，以决定电容器的泄漏电流。在一些实施例中，图6的测试电路600是电性耦合在微凸块105(保险丝节点)及微凸块103(接地节点)之间，以量测来自微凸块103(接地节点)流至电容器110的泄漏电流。在操作S730中，若泄漏电流是被判定为高于第一电流阈值(例如：10μA)，电流器是自保险丝节点及接地节点之间的路线中断开连接。在一些实施例中，电容器110是通过烧断连接层保险丝118而断开连接，其中连接层保险丝118是与在微凸块105(保险丝节点)及微凸块103(接地节点)之间的电容器串联。在一些实施例中，介面电路是与图1的中介层104相容，其是提供微凸块101(电源节点)及微凸块103(接地节点)之间的电源给系统单晶片(例如系统单晶片102)，其中系统单晶片是设置在中介层104上。
根据本揭露一些实施例，中介层电路包含基材及设置在基材的顶部上的介电层。中介层电路亦包含二层或以上的连接层，其是包含设置在介电层的不同深度中的第一连接层及第二连接层。保险丝是设置在第一连接层内。第一连接层耦合至第一电源节点，且第二连接层耦合至第一接地节点。与保险丝串联的第一电容是连接在第一连接层及第二连接层之间。中介层电路还包含第一微凸块、第二微凸块及第三微凸块，其是在介电层的顶部上。保险丝是耦合至第一微凸块及第二微凸块之间，而第一电容是耦合至第二微凸块及第三微凸块之间。第一微凸块及第二微凸块耦合至电源供应器，以提供电流至保险丝。在一实施例中，电性耦合至第二微凸块及第三微凸块的测试电路是配置以测试第一电容的泄漏电流。在一实施例中，耦合至第一微凸块及第二微凸块的测试电路是配置以感应保险丝的第一电流，以烧断保险丝。在一实施例中，保险丝为电子保险丝，且电子保险丝在第一微凸块及第二微凸块之间施加一第一电压时断开连接，而电子保险丝在第一微凸块及第二微凸块之间施加第二电压时连接。在一实施例中，中介层电路包含二个或以上的硅穿孔在基材内，以提供二个或以上的连接层及电压电源之间的电性连接。电压电源是透过至少二个焊锡凸块耦合至二个或以上的硅穿孔，且焊锡凸块是耦合至基材的底部的硅穿孔。在一实施例中，透过一或多个硅穿孔及二个或以上的连接层，电压电源的第二电源节点是电性连接至第一电源节点。透过一或多个硅穿孔及二个或以上的连接层，电压电源的第二接地节点是电性连接至第一接地节点。在一实施例中，第一电容为一金属-绝缘体-金属电容(MiM)或一金属-氧化物-金属电容(MoM)。
根据本揭露一些实施例，基材上覆晶圆上覆晶片(CoWoS)电路包含连接至中介层的上表面的系统单晶片(SOC)。中介层在上表面中包含一个或以上的接收位置。系统单晶片是安装在接收位置内，且基材是连接至中介层的下表面。中介层的每一个接收位置包含电路，其中电路是具有一个或以上的程序化电子保险丝串联电容的组合。该程序化电子保险丝是在结合电容有缺陷时关闭。在一实施例中，当结合电容有缺陷时，测试电路烧断保险丝。在一实施例中，测试电路决定结合电容的泄漏电流，并基于泄漏电流，以判断结合电容是否有缺陷。在一实施例中，电容为金属-绝缘体-金属电容或金属-氧化物-金属电容。在一实施例中，中介层的每一个接收位置中包含四个电路，其中电路具有程序化电子保险丝串联电容的组合。在一实施例中，系统单晶片是连接至四个电路及四个电路的结合电容。当电容有缺陷时，结合电容的保险丝被烧断，且有缺陷的电容是断开连接。在一实施例中，电源连接是由基材所提供，穿过中介层至系统单晶片。四个电路是跨越电源连接的电源节点及接地节点而并联连接。
根据本揭露一些实施例，利用介面电路的方法，包含耦合测试电路至介面电路的保险丝节点及电源节点之间，以判定保险丝的健全度其中介面电路具有电源节点、保险丝节点及接地节点，并包含电容及保险丝串联在电源节点及接地节点之间。方法包含在判断保险丝为健全之后，耦合测试电路至保险丝节点及接地节点之间，以决定电容的泄漏电流。方法还包含当判定泄漏电流是大于第一电流阈值时，断开电容的连接。在一实施例中，断开电容的连接的操作包含烧断保险丝，以断开电容在电源节点及接地节点之间的连接。在一实施例中，方法还包含耦合测试电路至保险丝节点及电源节点之间，以施加保险丝电流，其中电流是大于或等于第二电流阈值，且第二电流阈值是烧断保险丝。在一实施例中，介面电路为中介层电路。在一实施例中，中介层电路是设置在基材的顶部上，且电源节点及接地节点是通过基材耦合至电源供应器。在一实施例中，系统单晶片是设置在中介层电路的顶部上，且系统单晶片是透过中介层电路耦合至电源供应器。
上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。

Claims (16)

1.一种中介层电路，其特征在于，包含：
一基材；
一介电层，设置在该基材的一顶部上；
二层或以上的连接层，包含一第一连接层及一第二连接层，设置在该介电层的不同深度中，其中一保险丝设置在该第一连接层内，该第一连接层耦合至一第一电源节点，且该第二连接层耦合至一第一接地节点；
一第一电容，与该保险丝串联，并连接在该第一连接层及该第二连接层之间；
一第一微凸块、一第二微凸块及一第三微凸块，在该介电层的一顶部上，其中该第一微凸块为一电源节点、该第二微凸块为一保险丝节点及该第三微凸块为一接地节点，且其中该保险丝耦合至该第一微凸块及该第二微凸块之间，该第一电容耦合至该第二微凸块及该第三微凸块之间，且该第一微凸块及该第三微凸块耦合至一电源供应器，以提供一电流至该保险丝；以及
一测试电路，与该第一微凸块及该第二微凸块连接，以判断该保险丝是否健全，或者，该测试电路与该第二微凸块及该第三微凸块连接，以测试连接在该第二微凸块及该第三微凸块之间的该第一电容的一泄漏电流，其中在该测试电路决定该第一电容的该泄漏电流之前，与该第一电容串连的该保险丝是被关闭的，该测试电路控制该保险丝，通过在该第一微凸块及该第二微凸块之间施加一电压，则该保险丝被断开连接，且当该测试电路连接至该第一微凸块及该第三微凸块时，没有一电源穿过该基材连接至该第一微凸块及该第三微凸块。
2.根据权利要求1所述的中介层电路，其特征在于，该保险丝为一电子保险丝(e-fuse)，该测试电路控制该电子保险丝，通过在该第一微凸块及该第二微凸块之间施加一第一电压，则该电子保险丝被断开连接，而通过在该第一微凸块及该第二微凸块之间施加一第二电压时被连接。
3.根据权利要求1所述的中介层电路，其特征在于，还包含：
二个或以上的硅穿孔，在该基材内，以提供该些连接层及一电压电源之间的电性连接，其中该电压电源是透过至少二个焊锡凸块耦合至该些硅穿孔，且该至少二个焊锡凸块是耦合至该基材的一底部的该些硅穿孔。
4.根据权利要求3所述的中介层电路，其特征在于，其中透过一或多个硅穿孔及该些连接层，该电压电源的一第二电源节点是电性连接至该第一电源节点，且透过该或该些硅穿孔及该些连接层，该电压电源的一第二接地节点是电性连接至该第一接地节点。
5.根据权利要求1所述的中介层电路，其特征在于，该第一电容为一金属-绝缘体-金属电容(metal-insulator-metal capacitor，MiM capacitor)或一金属-氧化物-金属电容(metal-oxide-metal capacitor，MoM capacitor)。
6.一种基材上覆晶圆上覆晶片(chip on wafer on substrate，CoWoS)电路，其特征在于，包含：
一系统单晶片(system on a chip，SOC)，连接至一中介层的一上表面，其中该中介层在该上表面中包含一个或以上的接收位置，且该系统单晶片是安装在一接收位置内；
一基材，连接至该中介层的一下表面，
其中该中介层的每一接收位置包含一电路，该电路具有一个或以上的一程序化电子保险丝串联一结合电容的组合，且
其中该程序化电子保险丝是配置以在该结合电容的一泄漏电流高于一极值时关闭，该一个或以上的接收位置中的每一个包括一第一微凸块、一第二微凸块及一第三微凸块，该第一微凸块为一电源节点、该第二微凸块为一保险丝节点及该第三微凸块为一接地节点，其中该程序化电子保险丝耦合至该第一微凸块及该第二微凸块之间，该结合电容耦合至该第二微凸块及该第三微凸块之间，且该系统单芯片连接该第一微凸块、该第二微凸块及该第三微凸块；以及
一测试电路，与该第一微凸块及该第二微凸块连接，以判断该程序化电子保险丝是否健全，或者，该测试电路与该第二微凸块及该第三微凸块连接，以测试连接在该第二微凸块及该第三微凸块之间的该结合电容的该泄漏电流，其中在该测试电路决定该结合电容的该泄漏电流之前，与该结合电容串连的该程序化电子保险丝是被关闭的，该测试电路控制该程序化电子保险丝，通过在该第一微凸块及该第二微凸块之间施加一电压，则该程序化电子保险丝被断开连接，且当该测试电路连接至该第一微凸块及该第三微凸块时，没有一电源穿过该基材连接至该第一微凸块及该第三微凸块。
7.根据权利要求6所述的基材上覆晶圆上覆晶片电路，其特征在于，当该结合电容的该泄漏电流高于该极值时，该测试电路烧断该程序化电子保险丝。
8.根据权利要求6所述的基材上覆晶圆上覆晶片电路，其特征在于，该电容为金属-绝缘体-金属电容或金属-氧化物-金属电容。
9.根据权利要求6所述的基材上覆晶圆上覆晶片电路，其特征在于，该中介层的每一该接收位置中包含四个电路，且该些电路具有一程序化电子保险丝串联一电容的一组合。
10.根据权利要求9所述的基材上覆晶圆上覆晶片电路，其特征在于，该系统单晶片是连接至该四个电路及该四个电路的该结合电容，当该电容有缺陷时，连接至该结合电容的该程序化电子保险丝被烧断，且有缺陷的该电容是断开连接。
11.一种利用一介面电路的方法，其中该介面电路提供一电源节点、一保险丝节点及一接地节点，并包含一电容及一程序化电子保险丝串联在该电源节点及该接地节点之间，其特征在于，该方法包含：
耦合一测试电路至该介面电路的该保险丝节点及该电源节点之间，以判断该程序化电子保险丝的一健全度；
在判断该程序化电子保险丝为健全之后，耦合该测试电路至该保险丝节点及该接地节点之间，以决定该电容的一泄漏电流，其中在耦合该测试电路以决定该电容的一泄漏电流之前，与该电容串连的该程序化电子保险丝是被关闭的，其中该测试电路控制该程序化电子保险丝，通过在该电源节点及该保险丝节点之间施加一第一电压，则该程序化电子保险丝被断开连接，且其中当该测试电路连接至该电源节点及该接地节点时，没有一电源穿过一基材连接至该电源节点及该接地节点；以及
当判定该泄漏电流是大于一第一电流阈值时，断开该电容的连接。
12.根据权利要求11所述的方法，其特征在于，当判定该泄漏电流是大于该第一电流阈值时，断开该电容的连接的操作包含烧断该保险丝，以断开该电容在该电源节点及该接地节点之间的连接。
13.根据权利要求12所述的方法，其特征在于，还包含耦合该测试电路至该保险丝节点及该电源节点之间，以施加该保险丝一电流，其中该电流是大于或等于一第二电流阈值，且该第二电流阈值足以烧断该保险丝。
14.根据权利要求11所述的方法，其特征在于，该介面电路为一中介层电路。
15.根据权利要求14所述的方法，其特征在于，该中介层电路是设置在一基材的顶部上，且该电源节点及该接地节点是通过该基材耦合至一电源供应器。
16.根据权利要求15所述的方法，其特征在于，一系统单晶片是设置在该中介层电路的顶部上，且该系统单晶片是透过该中介层电路耦合至该电源供应器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309246B2 (en) * 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
US20220336351A1 (en) * 2021-04-19 2022-10-20 Qualcomm Incorporated Multiple function blocks on a system on a chip (soc)
CN115295065B (zh) * 2022-10-09 2022-12-13 南京邮电大学 一种基于灵活可配置模块的芯粒测试电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655309A (zh) * 2014-11-27 2016-06-08 鉝晶国际科技有限公司 无晶片基材的中介层的制作方法
CN108269784A (zh) * 2017-01-03 2018-07-10 美光科技公司 中介层，以及包含中介层的半导体封装体及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3169205B2 (ja) 1996-01-19 2001-05-21 キヤノン株式会社 ピーク検出回路
US5896059A (en) * 1997-05-09 1999-04-20 International Business Machines Corporation Decoupling capacitor fuse system
US20080170457A1 (en) 2007-01-12 2008-07-17 International Business Machines Corporation Method for sensing a signal in an integrated circuit complementary fuse arrangement
US20080192452A1 (en) 2007-02-12 2008-08-14 Randall Michael S Passive electronic device
US7443714B1 (en) * 2007-10-23 2008-10-28 Juhan Kim DRAM including segment read circuit
JP5510862B2 (ja) 2009-03-10 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9343418B2 (en) 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
US9899467B2 (en) 2013-12-10 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and capacitors
US9385079B2 (en) 2014-01-29 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked capacitors with fuse protection
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
WO2017052641A1 (en) 2015-09-25 2017-03-30 Intel Corporation Metal on both sides with power distributed through the silicon
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655309A (zh) * 2014-11-27 2016-06-08 鉝晶国际科技有限公司 无晶片基材的中介层的制作方法
CN108269784A (zh) * 2017-01-03 2018-07-10 美光科技公司 中介层，以及包含中介层的半导体封装体及其制作方法

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Publication number Publication date
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